KR102654115B1 - 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents
박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 Download PDFInfo
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- 239000010409 thin film Substances 0.000 title claims description 102
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 238000000034 method Methods 0.000 title description 18
- 239000004065 semiconductor Substances 0.000 claims abstract description 391
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 126
- 239000000758 substrate Substances 0.000 claims abstract description 62
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 56
- 239000000463 material Substances 0.000 claims description 74
- 239000010408 film Substances 0.000 claims description 64
- 238000000151 deposition Methods 0.000 claims description 26
- 230000008021 deposition Effects 0.000 claims description 26
- 238000004544 sputter deposition Methods 0.000 claims description 20
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 claims description 19
- 229910001882 dioxygen Inorganic materials 0.000 claims description 19
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 14
- 239000001301 oxygen Substances 0.000 claims description 14
- 229910052760 oxygen Inorganic materials 0.000 claims description 14
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 13
- 238000000059 patterning Methods 0.000 claims description 9
- 239000010410 layer Substances 0.000 description 340
- 230000000052 comparative effect Effects 0.000 description 24
- 239000012044 organic layer Substances 0.000 description 17
- 238000005530 etching Methods 0.000 description 13
- 229910052751 metal Inorganic materials 0.000 description 13
- 230000008569 process Effects 0.000 description 13
- 230000007547 defect Effects 0.000 description 12
- 238000005259 measurement Methods 0.000 description 12
- 239000002184 metal Substances 0.000 description 11
- 239000004973 liquid crystal related substance Substances 0.000 description 10
- 230000000903 blocking effect Effects 0.000 description 9
- 229920003023 plastic Polymers 0.000 description 9
- 239000008186 active pharmaceutical agent Substances 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 238000010586 diagram Methods 0.000 description 8
- 239000004033 plastic Substances 0.000 description 7
- 230000008859 change Effects 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 239000007789 gas Substances 0.000 description 6
- 239000011521 glass Substances 0.000 description 6
- 239000011229 interlayer Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- 239000011241 protective layer Substances 0.000 description 5
- 238000005477 sputtering target Methods 0.000 description 5
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 4
- 229910005555 GaZnO Inorganic materials 0.000 description 4
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 4
- 229910001182 Mo alloy Inorganic materials 0.000 description 4
- 239000004642 Polyimide Substances 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 229910052733 gallium Inorganic materials 0.000 description 4
- 229910052738 indium Inorganic materials 0.000 description 4
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 4
- 229920001721 polyimide Polymers 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- 229910052779 Neodymium Inorganic materials 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- QEFYFXOXNSNQGX-UHFFFAOYSA-N neodymium atom Chemical compound [Nd] QEFYFXOXNSNQGX-UHFFFAOYSA-N 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910001316 Ag alloy Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000004458 analytical method Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 239000007788 liquid Substances 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 1
- 229920000178 Acrylic resin Polymers 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010924 continuous production Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000009975 flexible effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 239000012528 membrane Substances 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
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- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
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- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
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- Ceramic Engineering (AREA)
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Abstract
본 발명의 일 실시예는, 기판 상의 게이트 전극, 상기 게이트 전극 상의 게이트 절연막, 상기 게이트 전극과 적어도 일부 중첩하는, 상기 게이트 절연막 상의 산화물 반도체층, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 상기 게이트 절연막 상의 제1 산화물 반도체층; 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함하고, 상기 제1 산화물 반도체층은 상기 게이트 전극 반대 방향의 제1 표면 및 상기 게이트 전극 방향의 제1 표면을 가지며, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 높은 질소 농도를 가지며, 상기 제2 산화물 반도체층에서 상기 질소(N)의 농도는 원자수 기준으로 3 내지 10 원자% (at%)인, 박막 트랜지스터를 제공한다.
Description
본 발명은 박막 트랜지스터, 박막 트랜지스터의 제조방법 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
이 중, 산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)는, 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있고, 높은 이동도(mobility)를 가지며, 산소의 함량에 따라 큰 저항 변화를 가지기 때문에, 원하는 물성이 용이하게 얻어질 수 있다는 장점을 가지고 있어, 최근 그 사용이 확대되고 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 그러나, 산화물의 특성 상 식각 또는 패터닝 등의 공정 중 산화물 반도체층이 손상되어, 산화물 반도체층에 결함이 발생될 수 있다. 따라서, 패터닝 과정에서 산화물 반도체층을 보호하는 것이 필요하다.
본 발명의 일 실시예는, 질소를 포함하는 보호층을 갖는 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 질소를 포함하는 보호층이 채널층을 보호하여, BCE(Back Channel Etch) 구조로 패터팅 되더라도 우수한 신뢰성을 가질 수 있는 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는, 질소를 포함하는 보호층을 갖는 박막 트랜지스터의 제조방법을 제공하고자 한다.
본 발명의 또 다른 일 실시예는 이러한 박막 트랜지스터를 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판 상의 게이트 전극, 상기 게이트 전극 상의 게이트 절연막, 상기 게이트 전극과 적어도 일부 중첩하는, 상기 게이트 절연막 상의 산화물 반도체층, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 상기 게이트 절연막 상의 제1 산화물 반도체층; 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층을 포함하고, 상기 제1 산화물 반도체층은 상기 게이트 전극 반대 방향의 제1 표면 및 상기 게이트 전극 방향의 제1 표면을 가지며, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 높은 질소 농도를 가지며, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층 대비 102 내지 106 배의 표면저항을 갖는, 박막 트랜지스터를 제공한다.
상기 질소는 상기 제2 산화물 반도체층 내에 균일하게 분포되어 있다.
상기 제2 산화물 반도체층에서 상기 질소(N)의 농도는, 원자수 기준으로 3 내지 10 원자% (at%)이다.
상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층 대비 50 내지 5000 배의 이동도를 갖는다.
상기 제2 산화물 반도체층은 3nm 이상의 두께를 갖는다.
상기 제2 산화물 반도체층은, 상기 제1 산화물 반도체층의 상기 제1 표면 중 상기 소스 전극 및 상기 드레인 전극과 중첩하지 않는 영역을 커버한다.
상기 제1 산화물 반도체층의 상기 제1 표면 중 적어도 일부는 상기 소스 전극과 접촉하고, 상기 제1 산화물 반도체층의 상기 제1 표면 중 다른 일부는 상기 드레인 전극과 접촉한다.
본 발명의 다른 일 실시예는, 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 상에, 제1 산화물 반도체층 및 제2 산화물 반도체층을 포함하는 산화물 반도체층을 형성하는 단계, 상기 산화물 반도체층과 각각 연결되며, 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 산화물 반도체층을 형성하는 단계는 챔버 내의 산소 기체 함유 분위기 하에서 스퍼터링 증착에 의해, 상기 게이트 절연막 상에 제1 산화물 반도체 물질층을 형성하는 단계, 챔버 내의 산소 기체 및 질소 기체 함유 분위기 하에서 상기 제1 산화물 반도체 물질층 상에 제2 산화물 반도체 물질층을 형성하는 단계 및 상기 제1 산화물 반도체 물질층 및 상기 제2 산화물 반도체 물질층을 패터닝하여 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층을 형성하는 단계를 포함하며, 상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층 대비 102 내지 106 배의 표면저항을 갖는, 박막 트랜지스터의 제조방법을 제공한다.
상기 제2 산화물 반도체 물질층을 형성하는 단계에, 상기 질소는 상기 산소 대비 0.1 내지 50% 의 유량(flow rate)을 갖는다.
상기 제2 산화물 반도체층은 원자수 기준으로 3 내지 10 원자%(at%)의 농도의 질소(N)를 포함한다.
상기 제2 산화물 반도체층은 3nm 이상의 두께를 갖는다.
상기 제1 산화물 반도체층은 상기 게이트 전극 반대 방향의 제1 표면 및 상기 게이트 전극 방향의 제2 표면을 가지며, 상기 산화물 반도체층을 형성하는 단계에서 상기 제1 표면의 적어도 일부가 상기 제2 산화물 반도체층으로부터 노출되도록 상기 제2 산화물 반도체층이 패터닝된다.
본 발명의 또 다른 일 실시예는, 기판, 상기 기판 상의 상기 설명된 박막 트랜지스터 및 상기 박막 트랜지스터와 연결된 제1 전극을 포함하는 표시장치를 제공한다.
본 발명의 일 실시예에 따르면, 제조 공정 중 질소의 농도를 조절함으로써 각각의 응용 상태에 적합한 전기적 특성을 갖는 박막 트랜지스터를 제조할 수 있다. 본 발명의 일 실시예에 따르면, 질소를 포함하여 보호층 역할을 하는 제2 산화물 반도체층이 식각 또는 패터닝 과정에서 채널층 역할을 하는 제1 산화물 반도체층을 보호하기 때문에, 우수한 신뢰성을 갖는 BCE(Back Channel Etch) 구조의 박막 트랜지스터가 만들어질 수 있다.
본 발명의 일 실시예에 따른 박막 트랜지스터는 열에 대해 우수한 안정성을 가지기 때문에, 표시장치 제조 과정 중 적용되는 고온 공정에서도 우수한 신뢰성을 유지할 수 있다. 따라서, 이러한 박막 트랜지스터를 포함하는 표시장치는 우수한 신뢰성 및 표시 특성을 가질 수 있다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3a 내지 3h는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 4는 제1 산화물 반도체층 형성을 위한 스퍼터링 증착을 설명하는 개략도이다.
도 5는 제2 산화물 반도체층 형성을 위한 스퍼터링 증착을 설명하는 개략도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 8a 내지 8d는 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과이다.
도 9는 산화물 반도체층에 대한 X선 광전자 분광 분석 그래프이다.
도 10a 및 10b는 각각 산화물 반도체층의 전류변화 측정 그래프이다.
도 11a 및 11b는 제2 산화물 반도체층 내에서 질소의 결합 상태를 예시하는 개략도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3a 내지 3h는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 4는 제1 산화물 반도체층 형성을 위한 스퍼터링 증착을 설명하는 개략도이다.
도 5는 제2 산화물 반도체층 형성을 위한 스퍼터링 증착을 설명하는 개략도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 7은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 8a 내지 8d는 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과이다.
도 9는 산화물 반도체층에 대한 X선 광전자 분광 분석 그래프이다.
도 10a 및 10b는 각각 산화물 반도체층의 전류변화 측정 그래프이다.
도 11a 및 11b는 제2 산화물 반도체층 내에서 질소의 결합 상태를 예시하는 개략도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
공간적으로 상대적인 용어인 "아래(below, beneath)", "하부 (lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해 되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 마찬가지로, 예시적인 용어인 "위" 또는 "상"은 위와 아래의 방향을 모두 포함할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터, 그 제조방법 및 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 기판(110) 상의 게이트 전극(140), 게이트 전극(140) 상의 게이트 절연막(120), 게이트 절연막(120) 상의 산화물 반도체층(130), 산화물 반도체층(130)과 연결된 소스 전극(150), 및 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된 드레인 전극(160)을 포함한다. 여기서, 산화물 반도체층(130)은 게이트 전극(140)과 적어도 일부 중첩한다.
기판(110)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다. 폴리이미드가 기판(110)으로 사용되는 경우, 기판(110) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다.
게이트 전극(140)은 기판(110) 상에 배치된다. 게이트 전극(140)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(140)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(140) 상에 게이트 절연막(120)이 배치된다. 게이트 절연막(120)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있고, 산화 알루미늄(Al2O3)을 포함할 수도 있다. 게이트 절연막(120)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다.
산화물 반도체층(130)은 게이트 절연막(120) 상에 배치된다. 산화물 반도체층(130)은 게이트 절연막(120)에 의해 게이트 전극(140)과 절연된다. 산화물 반도체층(130)의 상세한 구성은 후술된다.
산화물 반도체층(130) 상에 소스 전극(150) 및 드레인 전극(160)이 배치된다. 소스 전극(150)은 산화물 반도체층(130)과 연결된다. 드레인 전극(160)은 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된다.
소스 전극(150) 및 드레인 전극(160)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(150) 및 드레인 전극(160)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
산화물 반도체층(130), 게이트 전극(140), 소스 전극(150) 및 드레인 전극(160)은 박막 트랜지스터(100)를 형성한다.
이하, 산화물 반도체층(130)의 구성을 상세히 설명한다.
본 발명의 일 실시예에 따르면, 산화물 반도체층(130)은 게이트 절연막(120) 상의 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상의 제2 산화물 반도체층(132)을 포함한다. 제1 산화물 반도체층(131)은 게이트 전극(140) 반대 방향의 제1 표면(S1) 및 게이트 전극(140) 방향의 제2 표면(S2)을 가지며, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)보다 높은 질소 농도를 갖는다.
박막 트랜지스터(100)의 채널은 제1 산화물 반도체층(131)에 형성된다. 따라서, 제1 산화물 반도체층(131)을 "채널층" 또는 "활성층"이라고도 한다. 제1 산화물 반도체층(131)은 산화물 반도체 물질을 포함한다. 예를 들어, 제1 산화물 반도체층(131)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계, 등의 산화물 반도체 물질에 의해 만들어질 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 당업계에 알려진 다른 산화물 반도체 물질에 의하여 제1 산화물 반도체층(131)이 만들어질 수도 있다.
제2 산화물 반도체층(132)은 채널층 역할을 하는 제1 산화물 반도체층(131)을 보호한다. 따라서, 제2 산화물 반도체층(132)을 "보호층"이라고도 한다. 제2 산화물 반도체층(132)은 산화물 반도체 물질 및 질소(N)를 포함한다. 예를 들어, 제2 산화물 반도체층(132)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO (InSnZnO)계 등의 산화물 반도체 물질 및 질소(N)를 포함한다. 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)과 동일한 산화물 반도체 물질을 포함하며, 질소(N)를 더 포함할 수 있다.
제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)보다 높은 농도의 질소를 포함한다. 제2 산화물 반도체층(132)에 포함된 질소는 산소와 안정적인 결합을 형성하며, 금속 원소들 사이에 안정적으로 배치될 수 있다. 이와 같이, 질소를 포함하는 제2 산화물 반도체층(132)은 우수한 막 안정성을 갖는다. 제2 산화물 반도체층(132)은 박막 트랜지스터(100) 제조를 위한, 노광, 식각, 패터닝, 열처리 등의 공정에 대해 우수한 내성을 가져, 하부의 제1 산화물 반도체층(131)을 보호한다.
질소는 박막 트랜지스터(100)의 제조 공정 중 또는 박막 트랜지스터를 이용한 표시장치의 제조 공정 중 식각, 패터닝 또는 열처리 공정에서, 산소(O) 또는 다른 원소가 이탈하지 않도록 하여, 산화물 반도체층(130)에 결함이 발생되는 것을 방지한다. 예를 들어, 제2 산화물 반도체층(132)에 산소 결함(Oxygen Vacancy, VO)이 발생되는 경우, 결함 위치(defect site)를 통해 식각액이 침투하여 산소 결함(VO)이 더욱 증가될 수 있다. 그러나, 본 발명의 일 실시예에 따르면, 질소에 의해 산소 결함(VO) 위치가 채워지기 때문에, 산소 결함(VO)이 감소되며 식각액에 의해 산소 결함(VO)이 증가하지 않아 막 안정성이 향상될 수 있다. 도 11a 및 11b는 제2 산화물 반도체층(132) 내에서 질소의 결합 상태를 예시하는 개략도이다. 도 11a 및 11b에서 "N1"은 질소이고, "M1", "M2", "M3"는 금속 원소를 나타내고, "O"는 산소를 나타낸다. 도 11a 및 11를 참조하면, 제2 산화물 반도체층(132) 내에서 질소(N1)는 산소(O) 및 금속(M1, M2, M3)와 안정적인 결합을 형성하는 것을 확인할 수 있다.
보다 구체적으로, 도 1에 따른 박막 트랜지스터(100)는, 소스 전극(150) 및 드레인 전극(160)의 형성 과정에서 채널 영역이 노출되는 BCE(Back Channel Etch) 구조를 갖는다. BCE(Back Channel Etch) 구조의 박막 트랜지스터(100)를 제조하는 과정에서, 소스 전극(150) 및 드레인 전극(160)의 형성을 위한 식각 및 패터닝에 의해 채널부가 소스 전극(150) 및 드레인 전극(160)으로부터 노출된다. 이 때, 산화물 반도체층(130)이 식각 기체 또는 식각액에 노출된다. 본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)이 식각 기체 또는 식각 액에 노출되지만, 질소를 포함하여 우수한 막 안정성을 가지기 때문에, 식각 기체 또는 식각 액에 의해 손상되지 않는다. 따라서, 제2 산화물 반도체층(132)은 하부의 제1 산화물 반도체층(131)을 보호할 수 있다.
구체적으로, 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)은 스퍼터링 증착(sputtering deposition)에 의하여 형성될 수 있다. 특히, 제2 산화물 반도체층(132)은 산화물 반도체 물질과 질소를 이용하는 스퍼터링 증착에 의하여 형성될 수 있다. 그에 따라, 질소가 제2 산화물 반도체층(132) 내에 균일하게 분포될 수 있다. 질소가 제2 산화물 반도체층(132) 내에 균일하게 분포됨에 따라, 제2 산화물 반도체층(132)은 전 영역에 걸쳐 우수한 막 안정성을 가져, 제1 산화물 반도체층(131)을 효율적으로 보호할 수 있다.
제2 산화물 반도체층(132)에 포함된 질소(N)의 농도는 원자수 기준으로 3 내지 10 원자%(at%)이다. 질소의 농도가 3 원자% 미만인 경우, 제2 산화물 반도체층(132)의 안정성이 충분히 확보되지 않아 제2 산화물 반도체층(132)이 제1 산화물 반도체층(131)을 충분히 보호하지 못할 수 있다. 반면, 질소의 농도가 10 원자%를 초과하는 경우, 제2 산화물 반도체층(132) 내에 미결합 질소가 존재할 수 있으며, 이로 인해 제2 산화물 반도체층(132)의 막질이 저하되어 제2 산화물 반도체층(132)이 제1 산화물 반도체층(131)을 충분히 보호하지 못할 수 있다.
제2 산화물 반도체층(132)은 제1 산화물 반도체층(131) 대비 102 내지 106 배의 표면저항을 가질 수 있다. 제2 산화물 반도체층(132)의 표면 저항이 제1 산화물 반도체층(131)의 표면 저항 대비 100 배 미만인 경우, 제2 산화물 반도체층(132)의 막 안정성이 충분히 확보되지 못할 수 있다. 반면, 제2 산화물 반도체층(132)의 표면 저항이 제1 산화물 반도체층(131)의 표면 저항 대비 106 배를 초과하도록 제2 산화물 반도체층(132)이 과량의 질소를 포함하는 경우, 제2 산화물 반도체층(132)의 막 형성 능력이 저하되고, 막 안정성이 저하될 수 있다.
예를 들어, 제1 산화물 반도체층(131)은 1 내지 10 kΩ/square 의 표면 저항을 가질 수 있고, 제2 산화물 반도체층(132)은 1 MΩ/square 내지 10 GΩ/square의 표면 저항을 가질 수 있다. 제1 산화물 반도체층(131)의 표면 저항이 1 kΩ/square 미만인 경우 제1 산화물 반도체층(131)이 도체화 거동을 보일 수 있으며, 10 kΩ/square를 초과하는 경우 박막 트랜지스터(100)의 전류 구동 특성이 저하될 수 있다. 제2 산화물 반도체층(132)의 표면 저항이 1 MΩ/square 미만인 경우는 질소(N)에 의해 산소 결함(Vo)이 충분히 메워지지 않은 상태로, 결함 위치(defect site)의 존재로 인해 막 안정성이 저하될 수 있다. 제2 산화물 반도체층(132)의 표면 저항이 10 GΩ/square인 경우는 질소(N)에 의해 산소 결함(Vo)이 충분히 메워진 상태에 대응된다. 따라서, 10 GΩ을 초과하여 제2 산화물 반도체층(132)의 표면 저항을 증가시키기 위한 추가적인 공정이나 비용을 소모하지 않아도 된다. 그러나 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 산화물 반도체층(132)은 10 GΩ을 초과하는 표면 저항을 가질 수도 있다. 예를 들어, 제2 산화물 반도체층(132)은 10 GΩ 초과 100 GΩ 이하의 표면 저항을 가질 수도 있다.
제1 산화물 반도체층(131)은 제2 산화물 반도체층(132) 대비 50 내지 5000 배의 이동도를 가질 수 있다. 제1 산화물 반도체층(131)의 이동도가 제2 산화물 반도체층(132)의 이동도 대비 50배 미만인 경우, 제1 산화물 반도체층(131)의 전기적 특성이 저하되어 박막 트랜지스터(100)의 스위칭 특성 또는 구동 특성이 저하될 수 있다. 반면, 제1 산화물 반도체층(131)의 이동도가 제2 산화물 반도체층(132)의 이동도 대비 5000배를 초과하는 경우, 제1 산화물 반도체층(131)이 과도하게 도체화되어 산화물 반도체층(130)이 전체적으로 도체와 유사한 거동을 나타낼 수 있다.
본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)은 3nm 이상의 두께를 갖는다. 제2 산화물 반도체층(132)의 두께가 3nm 미만인 경우, 제2 산화물 반도체층(132)에서 질소와 다른 원소들 사이의 결합이 원활하지 않고 질소가 결함 위치(defect site)를 충분히 채우지 못할 수 있다. 따라서, 제2 산화물 반도체층(132)의 두께가 3nm 미만인 경우, 식각 및 패터닝 공정에서 제2 산화물 반도체층(132)이 식각되거나 유실되어 제2 산화물 반도체층(132)이 제1 산화물 반도체층(131)을 충분히 보호하지 못할 수 있다. 반면, 제2 산화물 반도체층(132)의 두께가 10nm인 경우 제1 산화물 반도체층(131)을 보호하기에 충분하므로, 제2 산화물 반도체층(132)의 두께를 필요이상으로 증가시켜 재료 사용량또는 공정 비용을 증가시키지 않아도 된다. 따라서, 제2 산화물 반도체층(132)은 두께는 3 내지 10nm의 범위로 조정될 수 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 산화물 반도체층(132)은 10nm를 초과하는 두께를 가질 수 잇다. 예를 들어, 제2 산화물 반도체층(132)은 10nm 초과 50nm 이하의 두께를 가질 수 있으며, 10nm 초과 100nm 이하의 두께를 가질 수도 있다.
본 발명의 일 실시예에 따르면, 제2 산화물 반도체층(132)은, 제1 산화물 반도체층(131)의 제1 표면(S1) 중 소스 전극(150) 및 드레인 전극(160)과 중첩하지 않는 영역을 커버한다. 구체적으로, 제1 산화물 반도체층(131)의 제1 표면(S1) 중 소스 전극(150) 및 상기 드레인 전극과 중첩하지 않는 영역은 제2 산화물 반도체층(132)에 의해 보호된다. 도 1을 참조하면, 제2 산화물 반도체층(132)은, 제1 산화물 반도체층(131)의 제1 표면(S1) 전체를 커버한다. 따라서, 제1 산화물 반도체층(131)의 제1 표면(S1) 전체가 제2 산화물 반도체층(132)에 의하여 보호될 수 있다. 또한, 제1 산화물 반도체층(131)의 제1 표면(S1) 중 소스 전극(150) 및 드레인 전극(160)과 중첩하는 영역은 소스 전극(150) 및 드레인 전극(160)에 의해서도 보호된다.
도 1의 박막 트랜지스터(100)에서 제1 산화물 반도체층(131)의 일부는 소스 전극(150)과 접촉하고, 제1 산화물 반도체층(100)의 다른 일부는 드레인 전극(160)과 접촉하다. 도 1을 참조하면, 제1 산화물 반도체층(131)은 왼쪽 측면에서 소스 전극(150)과 접촉하고, 우측 측면에서 드레인 전극(160)과 접촉하다. 이와 같이, 소스 전극(150) 및 드레인 전극(160)과 접촉과 각각 접촉하는 제1 산화물 반도체층(131)은 채널층 역할을 할 수 있다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
본 발명의 다른 일 실시예에 따르면, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)과 다른 평면을 가지며, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)의 제1 표면(S1) 중 일부를 커버한다. 보다 구체적으로, 제1 산화물 반도체층(131)의 제1 표면(S1) 중 적어도 일부는 제2 산화물 반도체층(132)으로부터 노출되어 있다.
도 2를 참조하면, 제1 표면(S1) 중 일부가 제2 산화물 반도체층(132)으로부터 노출된다. 따라서, 제1 산화물 반도체층(131)의 제1 표면(S1) 중 적어도 일부는 소스 전극(150)과 접촉할 수 있고, 제1 산화물 반도체층(131)의 제1 표면(S1) 중 다른 일부는 드레인 전극(160)과 접촉할 수 있다. 그 결과, 도 1에 도시된 박막 트랜지스터(100)와 비교하여, 도 2에 도시된 박막 트랜지스터(200)에서는, 제1 산화물 반도체층(131)과 소스 전극(150)의 접촉 영역 및 제1 산화물 반도체층(131)과 드레인 전극(160)의 접촉 영역이 증가한다. 접촉 영역 증가로 인해, 제1 산화물 반도체층(131)과 소스 전극(150) 및 제1 산화물 반도체층(131)과 드레인 전극(160)의 전기 접속 특성이 향상될 수 있다.
이하, 도 3a 내지 3h를 참조하여, 박막 트랜지스터(200)의 제조방법을 설명한다. 도 3a 내지 3h는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 제조 공정도이다.
도 3a를 참조하면, 기판(110) 상에 게이트 전극(140)이 형성된다.
기판(110)으로 유리가 사용될 수 있고, 구부리거나 휠 수 있는 투명한 플라스틱이 사용될 수도 있다. 기판(110)으로 사용되는 플라스틱의 예로서, 폴리이미드가 있다. 플라스틱이 기판(110)으로 사용되는 경우, 기판(110)이 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서 제조 공정이 진행될 수 있다.
기판(110) 상에 게이트 전극(140)이 형성된다. 게이트 전극(140)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나에 의하여 형성될 수 있다. 게이트 전극(140)은 단일막으로 이루어질 수도 있고 다층막으로 이루어질 수도 있다.
도 3b를 참조하면, 게이트 전극(140) 상에 게이트 절연막(120)이 형성된다. 그 결과, 제1 증착 대상 기판(101)이 형성된다. 본 발명의 일 실시예에 따르면, 제1 증착 대상 기판(101)은 기판(110) 상에 게이트 전극(140) 및 게이트 절연막(120)이 형성되어 이루어진다.
다음, 게이트 절연막(120) 상에 산화물 반도체층(130)이 형성된다. 산화물 반도체층(130)은 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)을 포함하며, 게이트 전극(140)과 중첩한다.
구체적으로, 도 3c 및 도 4를 참조하면, 챔버(10) 내의 산소 기체(O2) 함유 분위기 하에서 스퍼터링 증착(sputtering deposition)에 의해 게이트 절연막(120) 상에 제1 산화물 반도체 물질층(131a)이 형성된다. 그 결과, 제2 증착 대상 기판(102)이 형성된다.
제1 산화물 반도체 물질층(131a)은, 예를 들어, IZO(InZnO)계 산화물 반도체 물질, IGO (InGaO)계 산화물 반도체 물질, ITO(InSnO)계 산화물 반도체 물질, IGZO(InGaZnO)계 산화물 반도체 물질, IGZTO(InGaZnSnO)계 산화물 반도체 물질, GZTO(GaZnSnO)계 산화물 반도체 물질, GZO(GaZnO)계 산화물 반도체 물질 및 ITZO (InSnZnO)계 산화물 반도체 물질 중 적어도 하나에 의하여 만들어질 수 있다. 제1 산화물 반도체 물질층(131a)은 스퍼터링 증착에 의하여 형성될 수 있다.
도 3d 및 도 5를 참조하면, 챔버(10) 내의 산소 기체(O2) 및 질소 기체(N2) 함유 분위기 하에서 스퍼터링 증착(sputtering deposition)에 의해 제1 산화물 반도체 물질층(131a) 상에 제2 산화물 반도체 물질층(132a)이 형성된다. 제2 산화물 반도체 물질층(132a)은 산화물 반도체 물질 및 질소(N)를 포함한다. 제2 산화물 반도체층(132)은 IZO(InZnO)계, IGO(InGaO)계, ITO(InSnO)계, IGZO(InGaZnO)계, IGZTO(InGaZnSnO)계, GZTO(GaZnSnO)계, GZO(GaZnO)계, ITZO(InSnZnO)계 등의 산화물 반도체 물질 및 질소(N)에 의하여 만들어질 수 있다. 예를 들어, 제2 산화물 반도체 물질층(132a)은 제1 산화물 반도체 물질층(131a)과 동일한 산화물 반도체 물질을 포함할 수 있다.
이하, 도 4 및 도 5를 참조하여, 산화물 반도체층(130) 형성을 위한 스퍼터링 증착을 상세히 설명한다.
도 4는 제1 산화물 반도체층(131) 형성을 위한 스퍼터링 증착을 설명하는 개략도이다.
도 4를 참조하면, 산화물 반도체층(130)을 형성을 위해, 먼저, 기판 상(110)에 게이트 전극(140) 및 게이트 절연막(120)이 형성되어 이루어진 제1 증착 대상 기판(101)이 챔버(10)로 도입된다. 다음, 챔버(10) 내의 산소 기체(O2) 함유 분위기 하에서 스퍼터링 증착에 의해, 게이트 절연막(120) 상에 제1 산화물 반도체 물질층(131a)이 형성된다.
도 4에서, 챔버(10)의 음극(cathode)에는 스퍼터링 타겟(sputtering target)이 배치된다. 본 발명의 일 실시예에 따르면, 스퍼터링 타겟으로 산화물 반도체층 형성을 위한 금속이 사용된다. 예를 들어, 스퍼터링 타겟은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함한다. 챔버(10)의 양극(anode)에 제1 증착 대상 기판(101)이 배치된다.
스퍼터링 증착을 위해 스퍼터링 가스가 챔버(10)로 도입된다. 제1 산화물 반도체 물질층(131a)을 형성을 위한 스퍼터링 가스로 아르곤(Ar) 및 산소 기체(O2)가 사용된다. 챔버(10) 내에 플라즈마가 형성되고, 플라즈마 증착에 의해, 게이트 절연막(120) 상에 제1 산화물 반도체 물질층(131a)이 형성된다. 그 결과, 제2 증착 대상 기판(102)이 형성된다.
도 5는 제2 산화물 반도체층(132) 형성을 위한 스퍼터링 증착을 설명하는 개략도이다.
도 5를 참조하면, 챔버(10) 내의 산소 기체(O2) 및 질소 기체(N2) 함유 분위기 하에서 제1 산화물 반도체 물질층(131a) 상에 제2 산화물 반도체 물질층(132a)이 형성된다. 제1 산화물 반도체 물질층(131a) 형성 단계와 제2 산화물 반도체 물질층(132a) 형성 단계는 동일 챔버(10)에서 연속 공정으로 이루어질 수 있다.
도 5에서, 챔버(10)의 음극(cathode)에는 스퍼터링 타겟(sputtering target)이 배치된다. 스퍼터링 타겟은 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn) 중 적어도 하나를 포함한다. 챔버(10)의 양극(anode)에는, 제2 증착 대상 기판(102)이 위치한다.
제2 산화물 반도체 물질층(131a) 형성을 위한 스퍼터링 가스는 아르곤(Ar), 산소 기체(O2) 및 질소 기체(N2)를 포함한다. 챔버(10) 내에 플라즈마가 형성되고, 플라즈마 증착에 의해 제1 산화물 반도체 물질층(131a) 상에 제2 산화물 반도체 물질층(132a)이 형성된다.
스퍼터링 증착에 의해, 질소는 제2 산화물 반도체 물질층(132a) 내에서 위치에 상관없이 균일하게 분포된다. 그 결과, 제2 산화물 반도체층(132)은 전 영역에서 균일한 질소 농도를 가질 수 있다.
도 3d 및 도 5에 도시된 제2 산화물 반도체 물질층(132a)을 형성하는 단계에서, 질소 기체(N2)는 산소 기체(O2) 대비 0.1 내지 50% 의 유량(flow rate)을 갖는다. 질소 기체(N2)의 유량이 산소 기체(O2)의 유량 대비 0.1% 미만인 경우, 제2 산화물 반도체 물질층(132a)에 질소가 미량으로 포함되어, 제2 산화물 반도체층(132)이 우수한 막 안정성을 가지지 못할 수 있다. 반면, 질소 기체(N2)의 유량이 산소 기체(O2)의 유량 대비 50%를 초과하는 경우, 과도한 질소로 인하여, 제2 산화물 반도체 물질층(132a)의 막 안정성이 저하되고, 그 결과, 제2 산화물 반도체층(132)의 막 안정성이 저하될 수 있다.
제2 산화물 반도체 물질층(132a)을 형성하는 단계에, 질소 기체(N2)의 유량이 산소 기체(O2)의 유량 대비 0.1 내지 50% 로 조정됨에 따라, 제2 산화물 반도체 물질층(132a)에 의하여 형성되는 제2 산화물 반도체층(132)은 원자수 기준으로 3 내지 10 원자%(at%) 농도의 질소(N)를 포함할 수 있다.
또한, 제2 산화물 반도체 물질층(132a)은 3nm 이상의 두께를 가지도록 형성된다. 그 결과, 제2 산화물 반도체층(132)은 3nm 이상의 두께를 가져, 제1 산화물 반도체층(131)을 안정적으로 보호할 수 있다.
제1 산화물 반도체 물질층(131a) 및 제2 산화물 반도체 물질층(132a)이 형성된 후, 제1 산화물 반도체 물질층(131a) 및 제2 산화물 반도체 물질층(132a)이 패터닝되어 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)이 형성된다.
구체적으로, 도 3e를 참조하면, 제2 산화물 반도체 물질층(132a) 상에 포토 레지스트층(175)이 형성된다. 포토 레지스트층(175)은, 예를 들어, 네가티브형 포토 레지스트로 이루어질 수 있다.
다음, 포토 레지스트층(175) 상에 패턴 마스크(210)가 배치된 후 노광이 이루어진다. 패턴 마스크(210)는 차광부(211), 반투광부(212) 및 투광부(213)를 포함한다. 패턴 마스크(210)를 통해 광(L1)이 조사됨으로써 선택적 노광이 이루어진다. 노광을 위해 자외선이 조사될 수 있다.
도 3f를 참조하면, 패턴 마스크(210)를 이용한 노광 및 현상에 의해 포토 레지스트 패턴(176)이 형성된다. 포토 레지스트 패턴(176)을 마스크로 하여, 식각이 이루어진다. 식각의 방법으로, 드라이 에칭(D/E)이 적용될 수 있다.
도 3g를 참조하면, 드라이 에칭(D/E)에 의해, 1 산화물 반도체 물질층(131a) 및 제2 산화물 반도체 물질층(132a)이 패터닝되어 제1 산화물 반도체층(131) 및 제2 산화물 반도체층(132)이 형성된다.
도 3g를 참조하면, 제1 산화물 반도체층(131)은 게이트 전극(140) 반대 방향의 제1 표면(S1) 및 게이트 전극(140) 방향의 제2 표면(S2)을 갖는다. 또한, 산화물 반도체층(130)을 형성하는 단계에서, 제1 표면(S1)의 적어도 일부가 제2 산화물 반도체층으로부터 노출되도록 제2 산화물 반도체층(S2)이 패터닝된다.
도 3h를 참조하면, 산화물 반도체층(130)과 각각 연결되며, 서로 이격된 소스 전극(150) 및 드레인 전극(160)이 형성된다. 그 결과, 박막 트랜지스터(200)가 완성된다. 이 때, 제1 산화물 반도체층(131)의 제1 표면(S1)이 소스 전극(150) 및 드레인 전극(160)과 직접 접촉할 수 있도록 제2 산화물 반도체층(132)이 패터닝 됨에 따라, 산화물 반도체층(130)과 소스 전극(150) 및 드레인 전극(160) 사이의 전기적 접속 특성이 향상될 수 있다.
그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 제2 산화물 반도체층(132)이 제1 산화물 반도체층(131)과 동일한 평면을 가지도록 패터닝될 수도 있다. 보다 구체적으로, 도 3e의 노광 및 현상 단계에 있어서, 반투광부(212)를 갖지 않고 차광부(211)와 투광부(213)만을 갖는 패턴 마스크가 사용되는 경우, 제2 산화물 반도체층(132)이 제1 산화물 반도체층(131)과 동일한 평면을 가지도록 패터닝될 수 있다. 이 경우, 도 1에 도시된 바와 같은 박막 트랜지스터(100)가 만들어질 수 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 표시장치(300)의 개략적인 단면도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(300)는 기판(110), 박막 트랜지스터(200) 및 박막 트랜지스터(200)와 연결된 유기 발광 소자(270)를 포함한다.
도 6에는 도 2의 박막 트랜지스터(200)를 포함하는 표시장치(300)가 도시되어 있다. 그러나, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니며, 도 1에 도시된 박막 트랜지스터(100)가 도 6의 표시장치(300)에 적용될 수도 있다.
도 6을 참조하면, 표시장치(300)는 기판(110), 기판(110) 상의 박막 트랜지스터(200), 박막 트랜지스터(200)와 연결된 제1 전극(271)을 포함한다. 또한, 표시장치(300)는 제1 전극(271) 상의 유기층(272) 및 유기층(272) 상의 제2 전극(273)을 포함한다.
구체적으로, 기판(110)은 유리 또는 플라스틱으로 만들어질 수 있다. 기판(110)상에는 버퍼층(미도시)이 배치될 수 있다.
박막 트랜지스터(200)는 기판(110) 상에 배치된다. 박막 트랜지스터(200)는 기판(110) 상의 게이트 전극(140), 게이트 전극(140) 상의 게이트 절연막(120), 게이트 절연막(120) 상의 산화물 반도체층(130), 산화물 반도체층(130)과 연결된 소스 전극(150), 및 소스 전극(150)과 이격되어 산화물 반도체층(130)과 연결된 드레인 전극(160)을 포함한다. 산화물 반도체층(130)은 게이트 전극(140)과 적어도 일부 중첩한다. 또한, 산화물 반도체층(130)은 게이트 절연막(120) 상의 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상의 제2 산화물 반도체층(132)을 포함한다. 제1 산화물 반도체층(131)은 게이트 전극(140) 반대 방향의 제1 표면(S1) 및 게이트 전극(140) 방향의 제2 표면(S2)을 가지며, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)보다 높은 질소 농도를 갖는다.
박막 트랜지스터(200) 상에 층간 절연막(191)이 배치된다. 층간 절연막(191)은 박막 트랜지스터(200)를 보호한다.
평탄화막(190)은 층간 절연막(191) 상에 배치되어 기판(110)의 상부를 평탄화시킨다. 평탄화막(190)은 감광성을 갖는 아크릴 수지와 같은 유기 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
제1 전극(271)은 평탄화막(190) 상에 배치된다. 제1 전극(271)은 평탄화막(190)에 구비된 콘택홀을 통해 박막 트랜지스터(200)의 드레인 전극(160)과 연결된다.
뱅크층(250)은 제1 전극(271) 및 평탄화막(190) 상에 배치되어 화소 영역 또는 발광 영역을 정의한다. 예를 들어, 뱅크층(250)이 복수의 화소들 사이의 경계 영역에 매트릭스 구조로 배치됨으로써, 뱅크층(250)에 의해 화소 영역이 정의될 수 있다.
유기층(272)은 제1 전극(271) 상에 배치된다. 유기층(272)은 뱅크층(250) 상에도 배치될 수 있다. 즉, 유기층(272)은 화소 별로 분리되지 않고 인접하는 화소 사이에 서로 연결될 수 있다.
유기층(272)은 유기 발광층을 포함한다. 유기층(272)은 하나의 유기 발광층을 포함할 수도 있고, 상하로 적층된 2개의 유기 발광층 또는 그 이상의 유기 발광층을 포함할 수도 있다. 이러한 유기층(272)에서는 적색, 녹색 및 청색 중 어느 하나의 색을 갖는 광이 방출될 수 있으며, 백색(White) 광이 방출될 수도 있다.
제2 전극(273)은 유기층(272) 상에 배치된다.
제1 전극(271), 유기층(272) 및 제2 전극(273)이 적층되어 유기 발광 소자(270)가 이루어질 수 있다. 유기 발광 소자(270)는 표시장치(300)에서 광량 조절층 역할을 할 수 있다.
도시되지 않았지만, 유기층(272)이 백색(White) 광을 발광하는 경우, 개별 화소는 유기층(272)에서 방출되는 백색(White) 광을 파장 별로 필터링하기 위한 컬러 필터를 포함할 수 있다. 컬러 필터는 광의 이동경로 상에 형성된다. 유기층(272)에서 방출된 광이 하부의 기판(110) 방향으로 진행하는 소위 바텀 에미션(Bottom Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 아래에 배치되고, 유기층(272)에서 방출된 광이 상부의 제2 전극(273) 방향으로 진행하는 소위 탑 에미션(Top Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 위에 배치된다.
도 7은 본 발명의 또 다른 일 실시예에 따른 표시장치(400)의 개략적인 단면도이다.
도 7을 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(400)는 기판(110), 기판(110) 상에 배치된 박막 트랜지스터(200), 박막 트랜지스터(200)와 연결된 제1 전극(381)을 포함한다. 또한, 표시장치(400)는 제1 전극(381) 상의 액정층(382) 및 액정층(382) 상의 제2 전극(383)을 포함한다.
액정층(382)은 광량 조절층으로 작용한다. 이와 같이, 도 7에 도시된 표시장치(400)는 액정층(382)을 포함하는 액정 표시장치다.
구체적으로, 도 7의 표시장치(400)는, 기판(110), 박막 트랜지스터(200), 평탄화막(190), 제1 전극(381), 액정층(382), 제2 전극(383), 배리어층(320), 컬러필터(341, 342), 차광부(350) 및 대향 기판(310)을 포함한다.
기판(110)은 유리 또는 플라스틱으로 만들어질 수 있다. 기판(110)상에는 버퍼층(미도시)이 배치될 수 있다.
도 7을 참조하면, 박막 트랜지스터(200)는 기판(110) 상에 배치된다. 박막 트랜지스터(200)는 이미 설명되었으므로, 상세한 구성에 대한 설명은 생략된다.
박막 트랜지스터(200) 상에 층간 절연막(191)이 배치된다. 층간 절연막(191)은 박막 트랜지스터(200)를 보호한다.
평탄화막(190)은 층간 절연막(191) 상에 배치되어 기판(110)의 상부를 평탄화시킨다.
제1 전극(381)은 평탄화막(190) 상에 배치된다. 제1 전극(381)은 평탄화막(190)에 구비된 콘택홀(CH)을 통해 박막 트랜지스터(200)의 드레인 전극(160)과 연결된다.
대향 기판(310)은 기판(110)에 대향되어 배치된다.
대향 기판(310) 상에 차광부(350)가 배치된다. 차광부(350)는 복수의 개구부들을 갖는다. 복수의 개구부들은 화소 전극인 제1 전극(381)에 대응하여 배치된다. 차광부(350)는 개구부들을 제외한 부분에서의 광을 차단한다. 차광부(350)는 반드시 필요한 것은 아니며, 생략될 수도 있다.
컬러필터(341, 342)는 대향 기판(310) 상에 배치되며, 백라이트부(미도시)로부터 입사된 광의 파장을 선택적으로 차단한다. 구체적으로, 컬러필터(341, 342)는 차광부(350)에 의해 정의되는 복수의 개구부에 배치될 수 있다. 각각의 컬러필터(341, 342)는 적색, 녹색, 청색 중 어느 하나의 색을 표현할 수 있다. 각각의 컬러필터(341, 342)는 적색, 녹색, 청색 이외의 다른 색을 표현할 수도 있다.
컬러필터(341, 342)와 차광부(350) 상에 배리어층(320)이 배치될 수 있다. 배리어층(320)은 생략될 수 있다.
제2 전극(383)은 배리어층(320) 상에 배치된다. 예를 들어, 제2 전극(383)은 대향 기판(310)의 전면에 위치할 수 있다. 제2 전극(383)은 ITO 또는 IZO 등의 투명한 도전물질로 이루어질 수 있다.
제1 전극(381)과 제2 전극(383)은 대향되어 배치되며, 그 사이에 액정층(382)이 배치된다. 제2 전극(383)은 제1 전극(381)과 함께 액정층(382)에 전계를 인가한다.
기판(110)과 대향 기판(310) 사이의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 기판(110)의 하부면과 대향 기판(310)의 하부면에 각각 편광판이 배치될 수 있다.
이하, 실시예, 비교예 및 시험예를 참조하여 본 발명을 보다 상세히 설명한다.
[실시예 1]
유리로 된 기판(110) 상에 Mo/Ti의 합금으로 이루어진 100nm 두께의 게이트 전극(140)을 형성하고, 그 위에 실리콘 산화물로 된 게이트 절연막(120)을 형성하였다. 게이트 절연막(120) 상에 게이트 전극과 중첩하도록 산화물 반도체층(130)을 형성하였다. 산화물 반도체층은 게이트 절연막(120) 상의 제1 산화물 반도체층(131) 및 제1 산화물 반도체층(131) 상의 제2 산화물 반도체층(132)을 포함한다. 제1 산화물 반도체층(131)은 원자수 기준으로 인듐(In) 갈륨(Ga)과 아연(Zn)의 비가 1:1:1인 IGZO계 산화물 반도체 물질로 형성되었다. 제2 산화물 반도체층(132)은 원자수 기준으로 인듐(In), 갈륨(Ga)과 아연(Zn)의 비가 1:1:1인 IGZO계 산화물 반도체 물질 및 질소(N)를 포함하도록 형성되었다. 스퍼터링 증착에 의한 제1 산화물 반도체층(131) 형성 시, 산소 기체의 유량은 50sccm으로 조정되었다. 또한, 스퍼터링 증착에 의한 제2 산화물 반도체층(132) 형성 시, 산소 기체의 유량은 50sccm, 질소 기체의 유량은 5sccm으로 조정되었다. 다음, Mo/Ti 합금을 이용하여 BCE 구조로 된 100nm 두께의 소스 전극(150)과 드레인 전극(160)을 형성하여 박막 트랜지스터를 완성하였다.
[비교예 1]
산화물 반도체층(130) 중 제2 산화물 반도체층(132)이 형성하지 않고 제1 산화물 반도체층(131)만이 형성하였다는 것을 제외하고, 실시예 1과 동일하게 박막 트랜지스터를 제조한 후, 이를 비교예 1이라 하였다.
[비교예 2]
산화물 반도체층(130) 중 제1 산화물 반도체층(131)을 형성하지 않고 제2 산화물 반도체층(132)만을 형성 하였다는 것을 제외하고, 실시예 1과 동일하게 박막 트랜지스터를 제조한 후 이를 비교예 2라 하였다. 제2 산화물 반도체층(132) 형성 과정에서, 산소 기체의 유량은 100sccm, 질소 기체의 유량은 2sccm으로 조정되었다.
[비교예 3]
제2 산화물 반도체층(132) 형성 과정에서, 산소 기체의 유량이 100sccm, 질소 기체의 유량이 4sccm으로 조정되었다는 것을 제외하고, 비교예 2과 동일하게 박막 트랜지스터를 제조한 후 이를 비교예 3이라 하였다.
[시험예 1] 문턱전압(Vth) 측정
비교예 1 내지 3 및 실시예 1의 박막 트랜지스터에 대해 문턱전압(Vth)을 측정하였다. 문턱전압(Vth) 측정을 위해, -20V 내지 +20V 범위의 게이트 전압(Gate Voltage)(VG)을 인가하면서 드레인 전류(Drain Current)(IDS)를 측정하였다. 소스 전극(150)과 드레인 전극(160) 사이에는 0.1V 및 10V의 전압이 인가되었다.
도 8a 내지 8d는 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과이다.
도 8a는 비교예 1의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과이다. 도 8a를 참조하면, 비교예 1의 박막 트랜지스터의 경우 전류 분포의 편차가 커 문턱 전압 측정이 용이하지 않음을 알 수 있다. 이는, BCE 구조로 된 박막 트랜지스터의 소스 전극(150)과 드레인 전극(160)을 형성 과정에서 채널 영역이 손상된 결과라고 판단된다.
도 8b는 비교예 2의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과이다. 비교예 2에 따르면, 산화물 반도체층(130)이 제1 산화물 반도체층(131)을 포함하지 않고 제2 산화물 반도체층(132)만을 포함하며, 질소를 포함하는 제2 산화물 반도체층(132)이 채널층 역할을 한다. 도 8b를 참조하면 비교예 2의 박막 트랜지스터는 좋지 않은 전류 특성을 가진다는 것을 확인할 수 있다. 비교예 2의 박막 트랜지스터에 있어서, 문턱 전압(Vth)이 1.06 V이고, 이동도가 0.06 cm2/V*s 이고, 표면 저항이 91 mΩ인 것으로 확인되었다.
도 8c는 비교예 3의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과이다. 비교예 3에 따르면, 산화물 반도체층(130)이 제2 산화물 반도체층(132)만을 포함하며, 제2 산화물 반도체층(132)은 비교예 2보다 높은 농도의 질소를 포함한다. 도 8c를 참조하면 비교예 3의 박막 트랜지스터는 매우 좋지 않은 전류 특성을 가진다는 것을 확인할 수 있다. 비교예 3의 박막 트랜지스터에 있어서, 문턱 전압(Vth)이 1.51 V이고, 이동도가 0.006 cm2/V*s 이고, 표면 저항이 1 GΩ인 것으로 확인되었다.
도 8d는 실시예 1의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과이다. 도 8d를 참조하면, 실시예 1에 따른 박막 트랜지스터에 있어서, 문턱 전압(Vth)이 0.83 V이고, 이동도가 7.31 cm2/V*s 이고, 표면 저항이 2.79 kΩ인 것으로 확인되었다. 이와 같이, 실시예 1에 따른 박막 트랜지스터는 비교예 1 내지 3에 따른 박막 트랜지스터에 비해 우수한 전기적 특성을 가지는 것으로 확인되었다.
[시험예 2] 결합 에너지 측정
X선 광전자 분광법(X-ray photoelectron spectroscopy)에 의해 산화물 반도체층의 결합 에너지(binding energy) 분포를 측정하였다. X선을 물질에 조사하면 광전자가 물질 밖으로 방출된다. 그 운동 에너지는 그 물질을 구성하는 원자의 결합력의 크기를 반영하고 있으므로, 이로 인해 물질의 원자조성과 전자의 결합상태 등을 조사할 수 있다.
도 9는 산화물 반도체층에 대한 X선 광전자 분광 분석 그래프이다. 도 9에서 131은 제1 산화물 반도체층(131)에 대한 측정 결과이고, 132는 제2 산화물 반도체층(132)에 대한 측정 결과이다. 도 9를 참조하면, 제2 산화물 반도체층(132)에 대한 측정 결과에서, N-O 결합에 대응되는 404 eV 근처의 결합 에너지 영역 및 N-N 결합에 대응되는 403 eV 근처의 결합 에너지 영역에서 피크가 발생됨을 알 수 있다. 따라서, 제2 산화물 반도체층(132)은 제1 산화물 반도체층(131)보다 큰 N-O 결합 및 N-N 결합의 비율을 가진다는 것을 확인할 수 있다.
[실시예 2] 및 [시험예 3] 전류 변화 측정
실시예 1과 동일하되, 제2 산화물 반도체층(132) 형성 과정에서 산소 기체의 유량은 50sccm, 질소 기체의 유량은 25sccm으로 조정하여 박막 트랜지스터를 제조하고 이를 실시예 2라 하였다.
실시예 2의 박막 트랜지스터와 비교예 2의 박막 트랜지스터에 대해, 0, 5, 10, 15, 20, 25 및 30V의 게이트 전압(VG)을 인가하면서, 소스 전극(150)과 드레인 전극(160) 간의 전압(VDS)에 변화에 따른 드레인 전류(IDS) 변화를 측정하였다.
도 10a 및 10b는 각각 산화물 반도체층의 전류변화 측정 그래프이다. 도 10a 및 10b에서 x 축은 소스 전극(150)과 드레인 전극(160) 사이에 인가된 전압(VDS)을 나타내고, y축은 드레인 전류(IDS)를 나타낸다.
도 10a는 실시예 2의 박막 트랜지스터에서 측정된 전류 변화를 나타낸다. 도 10b를 참조하면, 10, 15, 20, 25 및 30V의 게이트 전압(VG)이 인가될 때, 스위칭 소자로 적합한 드레인 전류(IDS) 특성이 얻어짐을 확인할 수 있다.
도 10b는 비교예 2의 박막 트랜지스터에서 측정된 전류 변화를 나타낸다. 비교예 2의 박막 트랜지스터를 구성하는 산화물 반도체층(130)은 높은 저항을 가진다. 따라서, 도 10b를 참조하면, 5, 10, 15, 20, 25 및 30V의 게이트 전압(VG)이 각각 인가될 때 소스 전극(150)과 드레인 전극(160) 사이의 전압(VDS)이 증가하더라도 드레인 전류(IDS)가 순간적으로 변한 후 포화되는 구간이 존재하지 않는다. 이와 같이, 비교예 2의 박막 트랜지스터는 온-오프(on-off) 스위칭 특성을 가지지 않아, 표시장치 등의 소자로 적합하지 않음을 확인할 수 있다.
이와 같이, 본 발명의 일 실시예에 따른 박막 트랜지스터는 우수한 신뢰성을 갖는다. 또한. 이러한 박막 트랜지스터를 포함하는 본 발명의 일 실시예에 따른 표시장치는 우수한 표시 특성을 가질 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200: 박막 트랜지스터
110: 기판 121: 제1 절연막
122: 제2 절연막 130: 산화물 반도체층
131: 제1 산화물 반도체층 132: 제2 산화물 반도체층
140: 게이트 전극 150: 소스 전극
160: 드레인 전극 190: 평탄화막
250: 뱅크층 270: 유기 발광 소자
271, 381: 제1 전극 272: 유기층
273, 383: 제2 전극 310: 대향 기판
341, 342: 컬러 필터 350: 차광부
382: 액정층 300, 400: 표시장치
S1: 제1 표면 S2: 제2 표면
110: 기판 121: 제1 절연막
122: 제2 절연막 130: 산화물 반도체층
131: 제1 산화물 반도체층 132: 제2 산화물 반도체층
140: 게이트 전극 150: 소스 전극
160: 드레인 전극 190: 평탄화막
250: 뱅크층 270: 유기 발광 소자
271, 381: 제1 전극 272: 유기층
273, 383: 제2 전극 310: 대향 기판
341, 342: 컬러 필터 350: 차광부
382: 액정층 300, 400: 표시장치
S1: 제1 표면 S2: 제2 표면
Claims (15)
- 기판 상의 게이트 전극;
상기 게이트 전극 상의 게이트 절연막;
상기 게이트 전극과 적어도 일부 중첩하는, 상기 게이트 절연막 상의 산화물 반도체층;
상기 산화물 반도체층과 연결된 소스 전극; 및
상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극;을 포함하며,
상기 산화물 반도체층은 상기 게이트 절연막 상의 제1 산화물 반도체층; 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하고,
상기 제1 산화물 반도체층은 상기 게이트 전극 반대 방향의 제1 표면 및 상기 게이트 전극 방향의 제2 표면을 가지며,
상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 높은 질소 농도를 가지며,
상기 제2 산화물 반도체층에서 상기 질소(N)의 농도는 원자수 기준으로 3 내지 10 원자% (at%)이고,
상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층 대비 50 내지 5000 배의 이동도를 갖는, 박막 트랜지스터. - 제1항에 있어서,
상기 질소는 상기 제2 산화물 반도체층 내에 균일하게 분포되어 있는, 박막 트랜지스터. - 삭제
- 제1항에 있어서,
상기 제2 산화물 반도체층은 3nm 이상의 두께를 갖는, 박막 트랜지스터. - 제1항에 있어서,
상기 제2 산화물 반도체층은, 상기 제1 산화물 반도체층의 상기 제1 표면 중 상기 소스 전극 및 상기 드레인 전극과 중첩하지 않는 영역을 커버하는, 박막 트랜지스터. - 제1항에 있어서,
상기 제1 산화물 반도체층의 상기 제1 표면 중 적어도 일부는 상기 소스 전극과 접촉하고, 상기 제1 산화물 반도체층의 상기 제1 표면 중 다른 일부는 상기 드레인 전극과 접촉하는, 박막 트랜지스터. - 제1항에 있어서,
상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층의 상기 제1 표면 상에 배치되고,
상기 제1 산화물 반도체층의 상기 제1 표면 중 적어도 일부는 상기 제2 산화물 반도체층으로부터 노출된, 박막 트랜지스터. - 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극 상에 게이트 절연막을 형성하는 단계;
상기 게이트 절연막 상에, 제1 산화물 반도체층 및 제2 산화물 반도체층을 포함하는 산화물 반도체층을 형성하는 단계;
상기 산화물 반도체층과 각각 연결되며, 서로 이격된 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하며,
상기 산화물 반도체층을 형성하는 단계는,
챔버 내의 산소 기체 함유 분위기 하에서 스퍼터링 증착에 의해, 상기 게이트 절연막 상에 제1 산화물 반도체 물질층을 형성하는 단계;
챔버 내의 산소 기체 및 질소 기체 함유 분위기 하에서 상기 제1 산화물 반도체 물질층 상에 제2 산화물 반도체 물질층을 형성하는 단계; 및
상기 제1 산화물 반도체 물질층 및 상기 제2 산화물 반도체 물질층을 패터닝하여 상기 제1 산화물 반도체층 및 상기 제2 산화물 반도체층을 형성하는 단계;를 포함하며,
상기 제2 산화물 반도체층은 원자수 기준으로 3 내지 10 원자%(at%)의 농도의 질소(N)를 포함하는,
박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 제2 산화물 반도체 물질층을 형성하는 단계에, 상기 질소는 상기 산소 대비 0.1 내지 50%의 유량(flow rate)을 갖는, 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 제2 산화물 반도체층은 3nm 이상의 두께를 갖는, 박막 트랜지스터의 제조방법. - 제8항에 있어서,
상기 제1 산화물 반도체층은 상기 게이트 전극 반대 방향의 제1 표면 및 상기 게이트 전극 방향의 제2 표면을 가지며,
상기 산화물 반도체층을 형성하는 단계에서, 상기 제1 표면의 적어도 일부가 상기 제2 산화물 반도체층으로부터 노출되도록 상기 제2 산화물 반도체층이 패터닝되는, 박막 트랜지스터의 제조방법. - 기판;
상기 기판 상의 박막 트랜지스터; 및
상기 박막 트랜지스터와 연결된 제1 전극;을 포함하며,
상기 박막 트랜지스터는,
상기 기판 상의 게이트 전극;
상기 게이트 전극 상의 게이트 절연막;
상기 게이트 전극과 적어도 일부 중첩하는, 상기 게이트 절연막 상의 산화물 반도체층;
상기 산화물 반도체층과 연결된 소스 전극; 및
상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극;을 포함하며,
상기 산화물 반도체층은 상기 게이트 절연막 상의 제1 산화물 반도체층; 및 상기 제1 산화물 반도체층 상의 제2 산화물 반도체층;을 포함하고,
상기 제1 산화물 반도체층은 상기 게이트 전극 반대 방향의 제1 표면 및 상기 게이트 전극 방향의 제1 표면을 가지며,
상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층보다 높은 질소 농도를 가지며,
상기 제2 산화물 반도체층에서 상기 질소(N)의 농도는 원자수 기준으로 3 내지 10 원자% (at%)이고,
상기 제1 산화물 반도체층은 상기 제2 산화물 반도체층 대비 50 내지 5000 배의 이동도를 갖는, 표시장치. - 제12항에 있어서,
상기 제2 산화물 반도체층은 상기 제1 산화물 반도체층의 상기 제1 표면 상에 배치되고,
상기 제1 산화물 반도체층의 상기 제1 표면 중 적어도 일부는 상기 제2 산화물 반도체층으로부터 노출된, 표시장치.
- 제13항에 있어서,
상기 제2 산화물 반도체층은 3nm 내지 10nm의 두께를 갖는, 표시장치. - 제5항 내지 제7항 중 어느 한 항에 있어서,
상기 제2 산화물 반도체층은 3nm 내지 10nm의 두께를 갖는, 박막 트랜지스터.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020220139542A KR102654115B1 (ko) | 2017-12-08 | 2022-10-26 | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170168297A KR102461572B1 (ko) | 2017-12-08 | 2017-12-08 | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170168297A Division KR102461572B1 (ko) | 2017-12-08 | 2017-12-08 | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20220149647A KR20220149647A (ko) | 2022-11-08 |
| KR102654115B1 true KR102654115B1 (ko) | 2024-04-02 |
Family
ID=67103133
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170168297A KR102461572B1 (ko) | 2017-12-08 | 2017-12-08 | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
| KR1020220139542A KR102654115B1 (ko) | 2017-12-08 | 2022-10-26 | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170168297A KR102461572B1 (ko) | 2017-12-08 | 2017-12-08 | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (2) | KR102461572B1 (ko) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110600553A (zh) * | 2019-08-09 | 2019-12-20 | 深圳市华星光电半导体显示技术有限公司 | 薄膜晶体管及其制造方法 |
| KR102652197B1 (ko) * | 2019-12-12 | 2024-03-27 | 엘지디스플레이 주식회사 | 박막 트랜지스터를 포함하는 표시장치 |
| CN116314017B (zh) * | 2023-05-18 | 2023-10-27 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017098579A (ja) * | 2011-11-11 | 2017-06-01 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| JP2017201725A (ja) * | 2013-04-12 | 2017-11-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20080110382A (ko) * | 2007-06-15 | 2008-12-18 | 엘지디스플레이 주식회사 | 액정표시소자 및 그 제조방법 |
| KR20140087693A (ko) * | 2012-12-31 | 2014-07-09 | 삼성디스플레이 주식회사 | 박막 트랜지스터, 이를 포함하는 박막 트랜지스터 표시판 및 그 제조 방법 |
-
2017
- 2017-12-08 KR KR1020170168297A patent/KR102461572B1/ko active IP Right Grant
-
2022
- 2022-10-26 KR KR1020220139542A patent/KR102654115B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017098579A (ja) * | 2011-11-11 | 2017-06-01 | 株式会社半導体エネルギー研究所 | 半導体装置及び電子機器 |
| JP2017201725A (ja) * | 2013-04-12 | 2017-11-09 | 株式会社半導体エネルギー研究所 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20220149647A (ko) | 2022-11-08 |
| KR102461572B1 (ko) | 2022-10-31 |
| KR20190068171A (ko) | 2019-06-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| X091 | Application refused [patent] | ||
| AMND | Amendment | ||
| X701 | Decision to grant (after re-examination) | ||
| GRNT | Written decision to grant |