KR102434908B1 - 산화물 반도체층을 포함하는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 - Google Patents
산화물 반도체층을 포함하는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 Download PDFInfo
- Publication number
- KR102434908B1 KR102434908B1 KR1020170136199A KR20170136199A KR102434908B1 KR 102434908 B1 KR102434908 B1 KR 102434908B1 KR 1020170136199 A KR1020170136199 A KR 1020170136199A KR 20170136199 A KR20170136199 A KR 20170136199A KR 102434908 B1 KR102434908 B1 KR 102434908B1
- Authority
- KR
- South Korea
- Prior art keywords
- oxide semiconductor
- semiconductor layer
- thin film
- film transistor
- layer
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 295
- 239000010409 thin film Substances 0.000 title claims abstract description 173
- 238000004519 manufacturing process Methods 0.000 title claims description 29
- 238000000034 method Methods 0.000 title claims description 28
- 229910052738 indium Inorganic materials 0.000 claims abstract description 74
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 claims abstract description 74
- 239000000758 substrate Substances 0.000 claims abstract description 68
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims abstract description 53
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims abstract description 38
- 239000001301 oxygen Substances 0.000 claims abstract description 38
- 229910052760 oxygen Inorganic materials 0.000 claims abstract description 38
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052733 gallium Inorganic materials 0.000 claims abstract description 34
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 claims abstract description 33
- 239000010408 film Substances 0.000 claims abstract description 16
- 230000008021 deposition Effects 0.000 claims description 28
- 238000009832 plasma treatment Methods 0.000 claims description 25
- 238000007740 vapor deposition Methods 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 415
- 238000000151 deposition Methods 0.000 description 28
- 230000000052 comparative effect Effects 0.000 description 24
- 238000005259 measurement Methods 0.000 description 21
- 230000007547 defect Effects 0.000 description 20
- 238000010438 heat treatment Methods 0.000 description 20
- 239000012044 organic layer Substances 0.000 description 20
- 238000009826 distribution Methods 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 12
- 239000004973 liquid crystal related substance Substances 0.000 description 12
- 238000012856 packing Methods 0.000 description 12
- 229910052814 silicon oxide Inorganic materials 0.000 description 12
- 230000000903 blocking effect Effects 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 239000000203 mixture Substances 0.000 description 10
- 230000007423 decrease Effects 0.000 description 9
- 229920003023 plastic Polymers 0.000 description 9
- 229910021417 amorphous silicon Inorganic materials 0.000 description 8
- 230000008859 change Effects 0.000 description 8
- 239000010949 copper Substances 0.000 description 8
- 239000011229 interlayer Substances 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- 239000011521 glass Substances 0.000 description 7
- 239000004033 plastic Substances 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000002356 single layer Substances 0.000 description 7
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 6
- 239000011651 chromium Substances 0.000 description 6
- 239000000463 material Substances 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 5
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 5
- 239000004642 Polyimide Substances 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052802 copper Inorganic materials 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052750 molybdenum Inorganic materials 0.000 description 5
- 239000011733 molybdenum Substances 0.000 description 5
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 5
- 229920001721 polyimide Polymers 0.000 description 5
- 239000011701 zinc Substances 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- 206010021143 Hypoxia Diseases 0.000 description 4
- 229910001182 Mo alloy Inorganic materials 0.000 description 4
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 4
- 238000002441 X-ray diffraction Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 4
- 238000004458 analytical method Methods 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 239000007789 gas Substances 0.000 description 4
- 229910052709 silver Inorganic materials 0.000 description 4
- 239000004332 silver Substances 0.000 description 4
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 3
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 3
- 229910052804 chromium Inorganic materials 0.000 description 3
- 238000001739 density measurement Methods 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 239000011787 zinc oxide Substances 0.000 description 3
- 229920001621 AMOLED Polymers 0.000 description 2
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 229910001316 Ag alloy Inorganic materials 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- NIPNSKYNPDTRPC-UHFFFAOYSA-N N-[2-oxo-2-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)ethyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(CNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 NIPNSKYNPDTRPC-UHFFFAOYSA-N 0.000 description 2
- 206010034972 Photosensitivity reaction Diseases 0.000 description 2
- 229910001069 Ti alloy Inorganic materials 0.000 description 2
- 230000002159 abnormal effect Effects 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 239000003086 colorant Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011156 evaluation Methods 0.000 description 2
- 229910001195 gallium oxide Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 229910010272 inorganic material Inorganic materials 0.000 description 2
- 239000011147 inorganic material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000011368 organic material Substances 0.000 description 2
- 230000036211 photosensitivity Effects 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 2
- AFCARXCZXQIEQB-UHFFFAOYSA-N N-[3-oxo-3-(2,4,6,7-tetrahydrotriazolo[4,5-c]pyridin-5-yl)propyl]-2-[[3-(trifluoromethoxy)phenyl]methylamino]pyrimidine-5-carboxamide Chemical compound O=C(CCNC(=O)C=1C=NC(=NC=1)NCC1=CC(=CC=C1)OC(F)(F)F)N1CC2=C(CC1)NN=N2 AFCARXCZXQIEQB-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- AJNVQOSZGJRYEI-UHFFFAOYSA-N digallium;oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[Ga+3].[Ga+3] AJNVQOSZGJRYEI-UHFFFAOYSA-N 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 230000009975 flexible effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910003437 indium oxide Inorganic materials 0.000 description 1
- PJXISJQVUVHSOJ-UHFFFAOYSA-N indium(iii) oxide Chemical compound [O-2].[O-2].[O-2].[In+3].[In+3] PJXISJQVUVHSOJ-UHFFFAOYSA-N 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000000691 measurement method Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- -1 neodium (Nd) Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
-
- H01L27/3262—
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
- H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
- H10K59/10—OLED displays
- H10K59/12—Active-matrix OLED [AMOLED] displays
- H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
- H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
Landscapes
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Ceramic Engineering (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Optics & Photonics (AREA)
- Geometry (AREA)
- Thin Film Transistor (AREA)
Abstract
본 발명의 일 실시예는, 기판 상에 배치된 게이트 전극, 상기 게이트 전극과 절연되어 상기 게이트 전극과 적어도 일부 중첩하는 산화물 반도체층, 상기 게이트 전극과 상기 산화물 반도체층 사이에 배치된 게이트 절연막, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)를 포함하고, 상기 산화물 반도체층에서, 상기 인듐(In)의 함량은 상기 갈륨(Ga)의 함량보다 많으며, 상기 인듐(In)과 상기 아연(Zn)의 함량은 실질적으로 동일하며, 상기 인듐(In)에 대한 상기 주석(Sn)의 비율(Sn/In)은 0.1 내지 0.25인, 박막 트랜지스터를 제공한다.
Description
본 발명은 산화물 반도체층을 포함하는 박막 트랜지스터, 이러한 박막 트랜지스터의 제조방법 및 이러한 박막 트랜지스터를 포함하는 표시장치에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭 소자(switching device)나 구동 소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조될 수 있기 때문에, 액정표시장치(Liquid Crystal Display Device) 또는 유기 발광장치(Organic Light Emitting Device) 등과 같은 표시장치의 스위칭 소자로서 널리 이용되고 있다.
박막 트랜지스터는, 액티브층을 구성하는 물질을 기준으로 하여, 비정질 실리콘이 액티브층으로 사용되는 비정질 실리콘 박막 트랜지스터, 다결정 실리콘이 액티브층으로 사용되는 다결정 실리콘 박막 트랜지스터, 및 산화물 반도체가 액티브층으로 사용되는 산화물 반도체 박막 트랜지스터로 구분될 수 있다.
비정질 실리콘 박막 트랜지스터(a-Si TFT)의 경우, 짧은 시간 내에 비정질 실리콘이 증착되어 액티브층이 형성될 수 있으므로, 제조 공정 시간이 짧고 생산 비용이 적게 드는 장점이 있는 반면, 이동도(mobility)가 낮아 전류 구동 능력이 좋지 않고, 문턱전압의 변화가 발생하기 때문에 능동 매트릭스 유기 발광 소자(AMOLED) 등에는 사용이 제한되는 단점이 있다.
다결정 실리콘 박막 트랜지스터(poly-Si TFT)는, 비정질 실리콘이 증착된 후 비정질 실리콘이 결정화되어 만들어진다. 다결정 실리콘 박막 트랜지스터의 제조 과정에서 비정질 실리콘이 결정화되는 공정이 필요하기 때문에, 공정 수가 증가하여 제조비용이 상승하며, 높은 공정 온도에서 결정화 공정이 수행되기 때문에 다결정 실리콘 박막 트랜지스터는 대면적 장치에 적용되는 데에 어려움이 있다. 또한, 다결정 특성으로 인해, 다결정 실리콘 박막 트랜지스터의 균일도(Uniformity)를 확보하는 데 어려움이 있다.
산화물 반도체 박막 트랜지스터(Oxide semiconductor TFT)의 경우, 비교적 낮은 온도에서 액티브층을 구성하는 산화물이 성막될 수 있고, 이동도(mobility)가 높고, 산소의 함량에 따라 산화물의 저항의 변화가 크기 때문에 원하는 물성이 용이하게 얻어질 수 있다. 또한, 산화물의 특성상, 산화물 반도체는 투명하기 때문에, 투명 디스플레이를 구현하는 데도 유리하다. 이러한 산화물 반도체의 재료로, 아연 산화물(ZnO), 인듐 아연 산화물(InZnO) 또는 인듐 갈륨 아연 산화물(InGaZnO4) 등이 있다.
본 발명의 일 실시예는, 주석(Sn)을 포함하며 우수한 이동도 및 신뢰성을 갖는 산화물 반도체층을 포함하는 박막 트랜지스터를 제공하고자 한다.
본 발명의 다른 일 실시예는, 소정의 두께를 가지며 소정의 온도에서 증착 및 열처리되어 형성된 산화물 반도체층을 포함하여, 열 및 광에 대한 신뢰성이 우수한 박막 트랜지스터를 제공하고자 한다.
본 발명의 또 다른 일 실시예는 이러한 박막 트랜지스터의 제조방법 및 이러한 박막 트랜지스터 포함하는 표시장치를 제공하고자 한다.
전술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예는, 기판 상에 배치된 게이트 전극, 상기 게이트 전극과 절연되어 상기 게이트 전극과 적어도 일부 중첩하는 산화물 반도체층, 상기 게이트 전극과 상기 산화물 반도체층 사이에 배치된 게이트 절연막, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)를 포함하고, 상기 산화물 반도체층에서, 상기 인듐(In)의 함량은 상기 갈륨(Ga)의 함량보다 많으며, 상기 인듐(In)과 상기 아연(Zn)의 함량은 실질적으로 동일하며, 상기 인듐(In)에 대한 상기 주석(Sn)의 비율(Sn/In)은 0.1 내지 0.25인, 박막 트랜지스터를 제공한다.
상기 산화물 반도체층은 20nm 이상의 두께를 갖는다.
상기 산화물 반도체층은 C축 방향의 결정성을 갖는다.
상기 산화물 반도체층은 18 cm2/V·s 이상의 홀 이동도를 갖는다.
상기 산화물 반도체층은 5 x 1017개/cm3 이상의 캐리어 농도를 갖는다.
상기 산화물 반도체층은 6.5 g/cm3 이상의 밀도를 갖는다.
상기 산화물 반도체층은 2.0 x 1017 spins/cm3 이하의 스핀 밀도(spin density)를 갖는다.
산화물 반도체층은 1.5 x 1017 spins/cm3 이상의 스핀 밀도를 갖는다.
상기 산화물 반도체층은 순차적으로 적층된 제1 층 및 제2 층을 가지며, 상기 제2 층의 산소(O) 함량은 상기 제1 층의 산소(O) 함량보다 많다.
상기 제2 층은 상기 산화물 반도체층 두께의 5 내지 20%의 두께를 갖는다.
상기 제2 층은 상기 제1 층 대비 1.2 내지 2.5 배의 산소 함량을 갖는다.
본 발명의 다른 일 실시예는, 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극과 절연되어 상기 게이트 전극과 적어도 일부 중첩하는 산화물 반도체층을 형성하는 단계, 상기 게이트 전극과 상기 산화물 반도체층을 상호 절연시키는 게이트 절연막을 형성하는 단계, 및 상기 산화물 반도체층과 각각 연결되며, 서로 이격되어 배치되는 소스 전극 및 드레인 전극을 형성하는 단계를 포함하며, 상기 산화물 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)를 포함하고, 상기 산화물 반도체층에서, 상기 인듐(In)의 함량은 상기 갈륨(Ga)의 함량보다 많으며, 상기 인듐(In)과 상기 아연(Zn)의 함량은 실질적으로 동일하며, 상기 인듐(In)에 대한 상기 주석(Sn)의 비율(Sn/In)은 0.1 내지 0.25인, 박막 트랜지스터의 제조방법을 제공한다.
상기 산화물 반도체층은 증착에 의해 형성되며, 상기 증착은 150℃ 이상의 온도에서 이루어진다.
상기 산화물 반도체층은 20nm 이상의 두께를 갖는다.
상기 산화물 반도체층을 플라즈마 처리하는 단계를 더 포함한다.
상기 플라즈마 처리하는 단계에서 N2O 기체가 사용된다.
상기 플라즈마 처리하는 단계에서, 2.0 내지 2.5 kW/m2의 에너지가 인가된다.
상기 박막 트랜지스터의 제조방법은 상기 산화물 반도체층을 형성하는 단계 후, 350℃ 이상의 온도에서 상기 산화물 반도체층을 열처리하는 단계를 더 포함한다.
상기 박막 트랜지스터의 제조방법에 있어서, 상기 기판 상에, 상기 게이트 전극, 상기 게이트 절연막 및 상기 산화물 반도체층이 순차적으로 형성될 수 있다.
상기 박막 트랜지스터의 제조방법에 있어서, 상기 기판 상에, 상기 산화물 반도체층, 상기 게이트 절연막 및 상기 게이트 전극이 순차적으로 형성될 수 있다.
본 발명의 또 다른 일 실시예는, 기판, 상기 기판 상에 배치된 박막 트랜지스터 및 상기 박막 트랜지스터와 연결된 제1 전극을 포함하며, 상기 박막 트랜지스터는, 상기 기판 상에 배치된 게이트 전극, 상기 게이트 전극과 절연되어 상기 게이트 전극과 적어도 일부 중첩하는 산화물 반도체층, 상기 게이트 전극과 상기 산화물 반도체층 사이에 배치된 게이트 절연막, 상기 산화물 반도체층과 연결된 소스 전극 및 상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극을 포함하며, 상기 산화물 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)를 포함하고, 상기 산화물 반도체층에서, 상기 인듐(In)의 함량은 상기 갈륨(Ga)의 함량보다 많으며, 상기 인듐(In)과 상기 아연(Zn)의 함량은 실질적으로 동일하며, 상기 인듐(In)에 대한 상기 주석(Sn)의 비율(Sn/In)은 0.1 내지 0.25인, 표시장치를 제공한다.
상기 표시장치는 상기 제1 전극 상에 배치되며 유기 발광층을 포함하는 유기층 및 상기 유기층 상에 배치된 제2 전극을 더 포함한다.
상기 표시장치는 상기 제1 전극 상에 배치된 액정층 및 상기 액정층 상에 배치된 제2 전극을 더 포함한다.
본 발명의 일 실시예에 따른 박막 트랜지스터는, 소정의 비로 혼합된 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)을 포함하며 소정의 두께를 갖는 산화물 반도체층을 포함하기 때문에, 우수한 이동도 및 구동 특성을 가지며, 열 또는 광에 대하여 우수한 신뢰성을 갖는다. 또한, 본 발명의 일 실시예에 따르면 산화물 반도체층은 소정 온도에서의 증착 및 열처리에 의해 형성되어, 우수한 이동도 및 결정성을 가지며, 신뢰성 저하가 방지된다.
본 발명의 다른 일 실시예에 따른 표시장치는 이러한 박막 트랜지스터를 포함하여, 우수한 구동 특성을 갖는다.
위에서 언급된 효과 외에도, 본 발명의 다른 특징 및 이점들이 이하에서 기술되거나, 그러한 기술 및 설명으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7a 내지 7f는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 10, 11 및 12는 각각 비교예 1, 2 및 3의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과를 나타낸다.
도 13, 14 및 15는 각각 비교예 4 및 실시예 1, 2의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과를 나타낸다.
도 16은 산화물 반도체층 시료들에 대한 스핀 밀도 측정 결과를 나타낸다.
도 17은 산화물 반도체층 시료들에 대한 밀도(packing density) 측정 결과를 나타낸다.
도 18a 내지 18e는 각각 산화물 반도체층의 시료들에 대한 투과형 전자 현미경(TEM) 사진이다.
도 19는 산화물 반도체층에 대한 X선 회절(XRD) 분석 결과이다.
도 20 및 21은 각각 산화물 반도체층의 시료를 이용하여 제조된 박막 트랜지스터의 문턱전압(Vth) 측정 결과이다.
도 22는 산화물 반도체층의 시료에 대한 홀 이동도 및 캐리어 농도 측정 결과이다.
도 23은 산화물 반도체층의 시료에 대한 밀도(packing density) 및 스핀 밀도(spin density) 측정 결과이다.
도 24는 박막 트랜지스터의 홀 이동도(Hall Mobility) 및 문턱전압(Vth) 측정 결과이다.
도 25는 박막 트랜지스터의 PBTS 및 및 NBTIS 측정 결과이다.
도 26, 27, 28, 29 및 30은 각각 표 4의 조성에 따라 제조된 산화물 반도체층을 포함하는 박막 트랜지스터의 문턱전압(Vth) 측정 결과이다.
도 31, 32 및 33은 각각 박막 트랜지스터 S31, S32, 및 S33에 대한 문턱전압(Vth) 측정 결과이다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터의 단면도이다.
도 7a 내지 7f는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터의 제조 공정도이다.
도 8은 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치의 개략적인 단면도이다.
도 10, 11 및 12는 각각 비교예 1, 2 및 3의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과를 나타낸다.
도 13, 14 및 15는 각각 비교예 4 및 실시예 1, 2의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과를 나타낸다.
도 16은 산화물 반도체층 시료들에 대한 스핀 밀도 측정 결과를 나타낸다.
도 17은 산화물 반도체층 시료들에 대한 밀도(packing density) 측정 결과를 나타낸다.
도 18a 내지 18e는 각각 산화물 반도체층의 시료들에 대한 투과형 전자 현미경(TEM) 사진이다.
도 19는 산화물 반도체층에 대한 X선 회절(XRD) 분석 결과이다.
도 20 및 21은 각각 산화물 반도체층의 시료를 이용하여 제조된 박막 트랜지스터의 문턱전압(Vth) 측정 결과이다.
도 22는 산화물 반도체층의 시료에 대한 홀 이동도 및 캐리어 농도 측정 결과이다.
도 23은 산화물 반도체층의 시료에 대한 밀도(packing density) 및 스핀 밀도(spin density) 측정 결과이다.
도 24는 박막 트랜지스터의 홀 이동도(Hall Mobility) 및 문턱전압(Vth) 측정 결과이다.
도 25는 박막 트랜지스터의 PBTS 및 및 NBTIS 측정 결과이다.
도 26, 27, 28, 29 및 30은 각각 표 4의 조성에 따라 제조된 산화물 반도체층을 포함하는 박막 트랜지스터의 문턱전압(Vth) 측정 결과이다.
도 31, 32 및 33은 각각 박막 트랜지스터 S31, S32, 및 S33에 대한 문턱전압(Vth) 측정 결과이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로, 본 발명이 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 구성 요소는 동일 참조 부호로 지칭될 수 있다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략된다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이라는 표현이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소가 단수로 표현된 경우, 특별히 명시적인 기재 사항이 없는 한 복수를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이라는 표현이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"제1 수평 축 방향", "제2 수평 축 방향" 및 "수직 축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서 보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제 1 항목, 제 2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제 1 항목, 제 2 항목 또는 제 3 항목 각각 뿐만 아니라 제 1 항목, 제 2 항목 및 제 3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시될 수도 있다.
이하에서는 본 발명의 일 실시예에 따른 박막 트랜지스터, 그 제조방법 및 표시장치를 첨부된 도면을 참조하여 상세히 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터(100)의 개략적인 단면도이다.
본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 기판(101) 상에 배치된 게이트 전극(110), 게이트 전극(110)과 절연되어 게이트 전극(110)의 전극의 적어도 일부와 중첩하는 산화물 반도체층(120), 게이트 전극(110)과 산화물 반도체층(120) 사이에 배치된 게이트 절연막(150), 산화물 반도체층(120)과 연결된 소스 전극(130) 및 소스 전극(130)과 이격되어 산화물 반도체층(120)과 연결된 드레인 전극(140)을 포함한다.
기판(101)으로 유리 또는 플라스틱이 이용될 수 있다. 플라스틱으로 플렉서블 특성을 갖는 투명 플라스틱, 예를 들어, 폴리이미드가 이용될 수 있다.
폴리이미드가 기판(101)으로 사용되는 경우, 기판(101) 상에서 고온 증착 공정이 이루어짐을 고려할 때, 고온에서 견딜 수 있는 내열성 폴리이미드가 사용될 수 있다. 이 경우, 박막 트랜지스터 형성을 위해, 폴리이미드 기판이 유리와 같은 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서, 증착, 식각 등의 공정이 진행될 수 있다.
기판(101) 상에 버퍼층(buffer layer)이 배치될 수 있다(미도시). 버퍼층은 단일층으로 이루어질 수도 있고, 서로 다른 물질로 이루어진 복수의 층이 적층되어 이루어질 수도 있다. 기판(101) 상에 배치된 버퍼층을 보호막이라고 한다. 버퍼층은 생략될 수 있다.
게이트 전극(110)은 기판(101) 상에 배치된다. 게이트 전극(110)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다. 게이트 전극(110)은 물리적 성질이 다른 적어도 두 개의 도전막을 포함하는 다층막 구조를 가질 수도 있다.
게이트 전극(110) 상에 게이트 절연막(150)이 배치된다. 게이트 절연막(150)은 산화물 반도체층(120)과 게이트 전극(110) 사이에서 절연막 역할을 한다.
게이트 절연막(150)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 게이트 절연막(150)은 산화 알루미늄(Al2O3)을 포함할 수도 있다
게이트 절연막(150)은 단일막 구조를 가질 수도 있고, 다층막 구조를 가질 수도 있다. 예를 들어, 산화 알루미늄 층, 실리콘 산화물 층 및 실리콘 질화물 층이 각각 단독으로 게이트 절연막(150)을 형성할 수도 있고, 이들이 적층되어 게이트 절연막(150)을 형성할 수도 있다.
도 1을 참조하면, 게이트 절연막(150)은 두 개의 절연막(151, 152)을 포함한다. 두 개의 절연막(151, 152)을 각각 제1 게이트 절연막(151) 및 제2 게이트 절연막(152)라고 할 수 있다. 그러나, 본 발명의 일 실시예 따른 게이트 절연막(150)의 구조가 이에 한정되는 것은 아니며, 게이트 절연막(150)은 단일막으로 이루어질 수도 있고, 3층 이상의 막으로 이루어질 수도 있다.
본 발명의 일 실시예에 따르면, 산화물 반도체층(120)은 게이트 절연막(120) 상에 배치된다. 산화물 반도체층(120)은 게이트 전극(110)과 절연되며, 게이트 전극(110)과 적어도 일부 중첩한다.
산화물 반도체층(120)은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)를 포함한다. 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)은 4s 오비탈(4s-orbital) 기반의 금속으로, 산소와 결합되어 반도체 특성을 가질 수 있다.
인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)을 포함하는 본 발명의 일 실시예에 따른 산화물 반도체층(120)을 IGZTO 반도체층 이라고도 한다.
본 발명의 일 실시예에 따르면, 산화물 반도체층(120)에서, 인듐(In)의 함량은 갈륨(Ga)의 함량보다 많고, 인듐(In)의 함량과 아연(Zn)의 함량은 실질적으로 동일하다. 여기서, 각 성분의 함량은 원자수를 기준으로 결정되는 것으로, 원자%(at%)로 표현될 수 있다. 이하 동일하다.
인듐(In)은 갈륨(Ga)과 비교하여 1.5 내지 5배의 함량을 가질 수 있다. 보다 구체적으로, 인듐(In)은 갈륨(Ga) 대비 2 내지 4배의 함량을 가질 수 있다.
원자수 기준으로 인듐(In)과 아연(Zn)은 실질적으로 동일한 함량을 갖는다. 여기서, "실질적으로 동일한 함량"은 오차 범위 내에서 동일한 함량을 의미한다. 예를 들어, 인듐(In)과 아연(Zn)은 ±10%의 오차 범위 내에서 실질적으로 동일한 함량을 가질 수 있다. 보다 구체적으로, 인듐(In)은 아연(Zn)과 비교하여 0.9 내지 1.1 배의 함량을 가질 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체층(120)은 비교적 적은 량의 주석(Sn)을 포함한다. 본 발명의 일 실시예에 따르면, 인듐(In)에 대한 주석(Sn)의 함량 비율(Sn/In)은 0.1 내지 0.25이다. 원자수 기준으로, 인듐(In)은 주석(Sn)의 4배 내지 10배의 함량을 가질 수 있다.
예를 들어, 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)의 전체 원자수 대비, 인듐(In)은 30 내지 50%, 갈륨(Ga)은 10 내지 20%, 아연(Zn)은 20 내지 50%, 주석(Sn)은 5 내지 20%의 함량을 가질 수 있다.
인듐(In)에 대한 주석(Sn)의 함량 비율(Sn/In)이 0.1 미만인 경우, 산화물 반도체층(120)의 홀 이동도(Hall Mobility), 캐리어 농도, 밀도(packing density) 및 NBTIS(Negative Bias Temperature Illuminance Stress)가 감소할 수 있으며, 스핀 밀도(spin density)가 증가하여 결함이 증가되고, 문턱전압 변화(ΔVth) 및 PBTS (Positive Bias Temperature Stress)가 증가할 수 있다.
여기서, NBTIS는 부극성(-)의 바이어스 전압, 일정 온도 및 일정 조도의 광 조사 조건에 따른 스트레스를 의미하며, 일반적으로 음(-)의 값을 가진다. NBTIS가 작아지는 경우는 NBTIS의 음(-)의 절대값이 커지는 경우에 해당된다. NBTIS가 작아지는 경우(또는, NBTIS 절대값이 커지는 경우), 온도 및 광에 대한 산화물 반도체층(120) 또는 박막 트랜지스터(100)의 스트레스가 증가하여 신뢰성이 감소될 수 있다.
PBTS는 정극성(+)의 바이어스 전압 및 일정 온도가 인가되는 조건에서의 스트레스를 의미하며, 일반적으로 양(+)의 값을 가진다. PBTS가 커지는 경우 산화물 반도체층(120) 또는 박막 트랜지스터(100)의 스트레스가 증가하며, 문턱전압의 변화(ΔVth)이 커질 수 있다.
반면, 인듐(In)에 대한 주석(Sn)의 함량 비율(Sn/In)이 0.25를 초과하더라도, 산화물 반도체층(120)의 홀 이동도(Hall Mobility) 및 캐리어 농도(carrier concentration)는 더 이상 증가하지 않고 포화 상태를 유지되어, 주석(Sn) 함량 증가에 따른 효과가 나타나지 않는다. 오히려, 인듐(In)에 대한 주석(Sn)의 함량 비율(Sn/In)이 0.25를 초과하는 경우, 산화물 반도체층(120)의 밀도가 감소되며, 스핀 밀도가 증가하여 결함이 증가되고, NBTIS가 감소(NBTIS의 절대값 증가) 및 PBTS 증가로 인해 산화물 반도체층(120)과 박막 트랜지스터(100)의 스트레스가 증가하고, 문턱전압의 변화(ΔVth)가 커지고 s-팩터(s-factor)가 증가한다.
s-팩터(sub-threshold swing: s-factor)는 게이트 전압에 대한 드레인 전류 특성의 그래프에서, 스위칭 소자로서 작동하는 구간에서의 기울기의 역수값을 나타낸다. S-팩터가 증가되면, 게이트 전압에 대한 드레인 전류 특성 그래프의 기울기가 감소되어, 박막 트랜지스터(100)의 스위칭 특성이 저하된다.
본 발명의 일 실시예에 따른 산화물 반도체층(120)은 인듐(In) 대비 10 내지 25%의 주석(Sn)을 포함함으로써(0.1≤Sn/In≤0.25), 우수한 이동도, 문턱전압(Vth) 특성 및 신뢰성을 가질 수 있다. 또한, 이러한 산화물 반도체층(120)을 포함하는 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 우수한 이동도와 문턱전압 특성을 가지며, 낮은 PBTS 및 NBTIS 크기(절대값)를 가져 우수한 신뢰성을 갖는다.
본 발명의 일 실시예에 따르면, 산화물 반도체층(120)은 20nm 이상의 두께를 갖는다. 산화물 반도체층(120)의 두께가 20nm 미만인 경우 문턱전압(Vth)이 증가하고, PBTS가 증가하고, NBTIS가 감소되고, s-팩터(s-factor)가 증가, 문턱전압(Vth)의 산포가 증가한다. 문턱전압(Vth)의 산포는 문턱전압(Vth)의 변화 정도로서, 드레인 전류가 10-9 A인 지점에서 평가될 수 있다. 문턱전압(Vth)의 산포가 크면 문턱전압(Vth)의 균일도가 낮아져, 박막 트랜지스터의 문턱전압(Vth)이 특정의 값을 가지지 못하고 변하기 때문에, 박막 트랜지스터(100)의 스위칭 특성이 저하되고, 신뢰성이 저하된다.
산화물 반도체층(120)의 두께가 과도하게 두꺼워지면, 박막 트랜지스터(100)의 박형화에 불리하다. 따라서, 산화물 반도체층(120)의 두께는 50nm 이하로 조정될 수 있다. 보다 구체적으로, 산화물 반도체층(120)의 두께는 40nm 이하, 또는 30nm 이하로 조정될 수도 있다. 그러나, 본 발명의 일 실시예가 이에 한정되는 것은 아니며, 산화물 반도체층(120)의 두께는 필요에 따라 달라질 수 있다.
본 발명의 일 실시예에 따르면, 산화물 반도체층(120)은 C축 방향의 결정성을 갖는다. 보다 구체적으로, 본 발명의 일 실시예에 따른 산화물 반도체층(120)은 복수의 결정부(crystalline part)을 가질 수 있다. 결정부는 결정성을 갖는 영역을 의미한다. C축은 산화물 반도체층(120)의 표면에 대략 수직인 방향(법선)을 향한다.
산화물 반도체층(120)의 결정성은, 산화물 반도체층(120)의 성막 과정에서 이루어지는 열 처리 등에 의해 형성될 수 있다. 이와 같이, 결정성을 갖는 산화물 반도체층(120)을 포함하는 박막 트랜지스터(100)는 가시광선이나 자외광의 조사에 의한 특성의 변동이 작다. 결정성을 갖는 산화물 반도체층(120)은 미결정 산화물 반도체층보다 낮은 결함 밀도(defect density)를 가지며, 산화물 반도체층(120)에서 이동도의 저하가 억제된다. 결정성은 투과형 전자 현미경(TEM, Transmission Electron Microscope)에 의해 관찰될 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체층(120)에 대하여, X선 회절(XRD：X-Ray Diffraction) 분석을 실시하는 경우, 회절각(2θ) 32°근처에서 피크가 나타난다(도 19 참조). 회절각(2θ) 32°에서의 피크는 C축 방향의 결정성에 대응된다.
본 발명의 일 실시예에 따르면, 산화물 반도체층(120)은 18 cm2/V·s 이상의 홀 이동도(Hall Mobility)를 갖는다. 산화물 반도체층(120)이 18 cm2/V·s 이상의 홀 이동도를 가지는 경우 박막 트랜지스터(100)가 우수한 전류 특성을 가질 수 있다. 본 발명의 일 실시예에 따르면, 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)의 함량을 조절하고, 제조 공정 조건을 조절함으로써, 산화물 반도체층(120)이 18 cm2/V·s 이상의 우수한 홀 이동도를 가지도록 할 수 있다. 보다 구체적으로, 산화물 반도체층(120)은 20 cm2/V·s 이상의 홀 이동도(Hall Mobility)를 가질 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체층(120)이 우수한 홀 이동도를 가지기 때문에, 박막 트랜지스터(100)가 우수한 전류 특성을 가질 수 있다. 따라서, 본 발명의 일 실시예에 따른 박막 트랜지스터(100)는 대면적 표시장치 또는 고해상도 표시장치에 적용되어, 표시장치가 우수한 표시 특성을 가지도록 할 수 있다.
또한, 산화물 반도체층(120)은 5 x 1017개/cm3 이상의 캐리어 농도를 갖는다. 보다 구체적으로, 산화물 반도체층(120)은 5 x 1017개/cm3 내지 1 x 1019개/cm3 의 캐리어 농도를 가질 수 있다. 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)의 함량, 증착 온도 및 열처리 온도를 조절함으로써 캐리어 농도를 조절할 수 있다.
본 발명의 일 실시예에 따른 산화물 반도체층(120)은 6.5 g/cm3 이상의 밀도(packing density)를 갖는다. 구체적으로, 본 발명의 일 실시예에 따른 산화물 반도체층(120)은 6.5 내지 7.0 g/cm3의 밀도를 가질 수 있다. 보다 구체적으로, 산화물 반도체층(120)은 6.5 내지 6.8 g/cm3 범위의 밀도를 가질 수 있다.
산화물 반도체 재료로 일반적으로 사용되는 IGZO계 산화물 반도체는 약 6.3 g/cm3 정도의 밀도를 가진다. 반면, 본 발명의 일 실시예에 따른 산화물 반도체층(120)은 6.5 g/cm3 이상의 밀도를 가질 수 있다. 그에 따라, 본 발명의 일 실시예에 따른 산화물 반도체층(120)이 결정성을 가질 수 있으며, 산화물 반도체층(120)을 포함하는 박막 트랜지스터(100)가 가시광선이나 자외광의 조사에 대한 내성을 가질 수 있다. 그 결과, 가시광선이나 자외광 조사에 의한 박막 트랜지스터(100)의 특성의 변동이 감소되어 신뢰성이 향상된다.
본 발명의 일 실시예에 따른 산화물 반도체층(120)은 2.0 x 1017 spins/cm3 이하의 스핀 밀도(spin density)를 갖는다. 스핀 밀도는 산화물 반도체층(120)의 결함 밀도(defect density)를 판단하는 척도가 될 수 있다. 여기서, 결함 밀도는 산화물 반도체층(120)에서 원자의 결함 정도를 의미한다. 보다 구체적으로, 결함 밀도는 산소(O) 원자의 결함 정도에 대응될 수 있다. 산화물 반도체층(120)의 스핀 밀도가 2.0 x 1017 spins/cm3 이하인 경우, 산소의 결함, 예를 들어, 산소 부족(C-vacancy)이 방지되어, 산화물 반도체층(120)이 도체화되는 것이 방지된다.
보다 구체적으로, 본 발명의 일 실시예에 따른 산화물 반도체층(120)은 1.5 x 1017 spins/cm3 이상의 스핀 밀도(spin density)를 가질 수 있다. 즉, 산화물 반도체층(120)은 1.5 x 1017 내지 2.0 x 1017 spins/cm3 의 스핀 밀도(spin density)를 가질 수 있다.
이상의 특성을 갖는 본 발명의 일 실시예에 따른 산화물 반도체층(120)은 4㎛ 이하의 채널 길이를 갖는 쇼트 채널(short channel)을 형성할 수 있다. 여기서, 채널 길이는 소스 전극(130)과 드레인 전극(140) 사이의 거리로 정의될 수 있다. 따라서, 본 발명의 일 실시예에 따른 산화물 반도체층(120)가 사용되는 경우, 박막 트랜지스터(100)의 면적이 감소될 수 있으며, 초고밀도 또는 초고해상도의 표시장치가 제조될 수 있다.
소스 전극(130)은 산화물 반도체층(120)과 연결되어 배치되며, 드레인 전극(140)은 소스 전극(130)과 이격되어 산화물 반도체층(120)과 연결된다. 도 1을 참조하면, 소스 전극(130)과 드레인 전극(140)은 게이트 절연막(150) 상에 배치되며, 각각 산화물 반도체층(120)과 적어도 일부 중첩한다.
소스 전극(130) 및 드레인 전극(140)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 및 이들의 합금 중 적어도 하나를 포함할 수 있다. 소스 전극(130) 및 드레인 전극(140)은 각각 금속 또는 금속의 합금으로 만들어진 단일층으로 이루어질 수도 있고, 2층 이상의 다중층으로 이루어질 수도 있다.
도 1에 도시된 바와 같이, 게이트 전극(110)이 산화물 반도체층(120)의 아래에 배치된 구조를 바텀 게이트(bottom gate) 구조라고도 한다. 여기서, 산화물 반도체층(120), 게이트 전극(110), 소스 전극(130) 및 드레인 전극(140)이 박막 트랜지스터(100)를 형성한다.
도 2는 본 발명의 다른 일 실시예에 따른 박막 트랜지스터(200)의 단면도이다. 이하, 중복을 피하기 위하여, 이미 설명된 구성요소에 대한 설명은 생략된다.
본 발명의 다른 일 실시예 따른 산화물 반도체층(120)은 복층의 적층 구조를 가진다. 도 2를 참조하면, 산화물 반도체층(120)은 순차적으로 적층된 제1 층(121) 및 제2 층(122)을 갖는다. 제2 층(122)의 산소(O) 함량은 제1 층(121)의 산소(O) 함량보다 많다. 예를 들어, 제2 층(122)은 제1 층(121) 대비 1.2 내지 2.5 배의 산소 함량을 가질 수 있다. 따라서, 제2 층(122)에서 산소 손실이 발생되더라도, 제2 층(122)은 반도체 특성을 발현하기에 충분한 정도의 삼소 함량을 유지할 수 있다.
도 2를 참조하면, 제2 층(122)의 상부는 소스 전극(130) 및 드레인 전극(140)으로부터 노출되며, 추가로 형성되는 절연층 등과 접촉할 수 있다. 이 때, 제2 층(122)에서 산소의 손실이 발생될 수 있다. 그러나, 제2 층(122)의 산소(O) 함량이 제1 층(121)의 산소(O) 함량보다 많기 때문에, 제2 층(122)에서 산소 손실이 발생되더라도, 제2 층(122)은 우수한 반도체 특성을 유지할 수 있다.
본 발명의 다른 일 실시예에 따르면, 채널 영역은 산화물 반도체층(120)의 제2 층(122)에 형성될 수 있다. 채널 영역은 산화물 반도체층(120)의 제1 층(121)에 형성될 수도 있다.
제2 층(122)의 두께에 특별한 제한이 있는 것은 아니다. 제조 공정의 특성 및 채널 영역의 안정성을 고려하여, 제2 층(122)은 산화물 반도체층(120) 두께의 5 내지 20%의 두께를 가질 수 있다. 그러나, 본 발명의 다른 일 실시예가 이에 한정되는 것은 아니며, 제2 층(122)의 두께는 산화물 반도체층(120) 두께의 5% 미만이거나, 산화물 반도체층(120) 두께의 20%를 초과할 수도 있다.
도 3은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(300)의 단면도이다.
도 3에 도시된 박막 트랜지스터(300)는, 기판(101) 상에 배치된 버퍼층(160), 버퍼층(160) 상에 배치된 산화물 반도체층(120), 산화물 반도체층(120)과 절연되어 산화물 반도체층(120)과 적어도 일부 중첩하는 게이트 전극(110), 게이트 전극(110)과 산화물 반도체층(120) 사이에 배치된 게이트 절연막(150), 게이트 전극(110) 상에 배치된 층간 절연막(170), 산화물 반도체층(120)과 연결된 소스 전극(130) 및 소스 전극(130)과 이격되어 산화물 반도체층(120)과 연결된 드레인 전극(140)을 포함한다.
버퍼층(160)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 버퍼층(160)은 우수한 절연성, 우수한 수분 및 산소 차단 특성 및 평탄화 특성을 가지며, 산화물 반도체층(120)을 보호한다.
버퍼층(160)은 단일막으로 이루어질 수도 있고, 2개 이상의 막이 적층된 적층 구조를 가질 수도 있다. 기판(101)과 버퍼층(160) 사이 또는 버퍼층(160)에는 광차단층(미도시)이 배치될 수도 있다. 광차단층은 광으로부터 산화물 반도체층(120)을 보호한다
산화물 반도체층(120)은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)를 포함하며, 인듐(In)의 함량은 갈륨(Ga)의 함량보다 많고, 인듐(In)의 함량과 아연(Zn)의 함량은 실질적으로 동일하며, 인듐(In)에 대한 주석(Sn)의 함량 비율(Sn/In)은 0.1 내지 0.25이다.
산화물 반도체층(120) 상에 게이트 절연막(150)이 배치되고, 게이트 절연막(150) 상에 게이트 전극(110)이 배치된다. 게이트 전극(110)은 게이트 절연막(150)에 의하여 산화물 반도체층(120)과 절연된다. 도 3에 단일층으로 이루어지 게이트 절연막(150)이 도시되어 있다.
층간 절연막(170)은 게이트 전극(110) 상에 배치된다. 층간 절연막(170)은 절연물질로 이루어진다. 구체적으로, 층간 절연막(170)은 유기물로 이루어질 수도 있고, 무기물로 이루어질 수도 있으며, 유기물층과 무기물층의 적층체로 이루어질 수도 있다.
층간 절연막(170) 상에 소스 전극(130) 및 드레인 전극(140)이 배치된다. 소스 전극(130)과 드레인 전극(140)은 서로 이격되어 각각 산화물 반도체층(120)과 연결된다. 도 3을 참조하면, 층간 절연막(170)에 형성된 콘택홀을 통하여 소스 전극(130)과 드레인 전극(140)이 각각 산화물 반도체층(120)과 연결된다.
도 3에 도시된 바와 같이, 게이트 전극(110)이 산화물 반도체층(120) 위에 배치된 구조를 탑 게이트(top gate) 구조라고도 한다. 산화물 반도체층(120), 게이트 전극(110), 소스 전극(130) 및 드레인 전극(140)은 박막 트랜지스터(200)를 형성한다.
도 4는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(400)의 단면도이다. 도 4에 도시된 박막 트랜지스터(400)는 도 3에 도시된 박막 트랜지스터(300)와 비교하여, 복층의 적층 구조로 이루어진 산화물 반도체층(120)을 갖는다.
도 4를 참조하면, 산화물 반도체층(120)은 순차적으로 적층된 제1 층(121) 및 제2 층(122)을 포함한다. 여기서, 제2 층(122)의 산소(O) 함량은 제1 층(121)의 산소(O) 함량보다 많다. 제2 층(122)의 상부는 층간 절연막(170)과 접촉한다. 제2 층(122)은 비교적 많은 양의 산소(O)를 포함하고 있기 때문에, 층간 절연막(170)과의 접촉에 의해 제2 층(122)에서 산소 손실이 발생되더라도, 제2 층(122)은 우수한 반도체 특성을 유지할 수 있다.
도 5는 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(500)의 단면도이다.
도 5에 도시된 박막 트랜지스터(500)는 도 1에 도시된 박막 트랜지스터(100)와 비교하여, 산화물 반도체층(120) 상에 배치된 에치 스토퍼(180)를 더 포함한다. 에치 스토퍼(180)는 절연 물질, 예를 들어, 실리콘 산화물로 만들어질 수 있다. 에치 스토퍼(180)는 산화물 반도체층(120)의 채널 영역을 보호할 수 있다. 이와 같이, 본 발명의 일 실시예에 따른 산화물 반도체층(120)은 에치 스토퍼 구조의 박막 트랜지스터(500)에 적용될 수 있다.
도 6은 본 발명의 또 다른 일 실시예에 따른 박막 트랜지스터(600)의 단면도이다.
도 6에 도시된 박막 트랜지스터(500)는 도 2에 도시된 박막 트랜지스터(200)와 비교하여, 산화물 반도체층(120) 상에 배치된 에치 스토퍼(180)를 더 포함한다. 보다 구체적으로 에치 스토퍼(180)는 산화물 반도체층(120)의 제2 층(122) 상에 배치된다. 에치 스토퍼(180)는 절연 물질, 예를 들어, 실리콘 산화물로 만들어질 수 있으며, 산화물 반도체층(120)의 채널 영역을 보호할 수 있다.
이하, 도 7a 내지 7f를 참조하여, 박막 트랜지스터(200)의 제조방법을 설명한다.
도 7a 내지 7f는 본 발명의 일 실시예에 따른 박막 트랜지스터(200)의 제조 공정도이다.
도 7a를 참조하면, 기판(101) 상에 게이트 전극(110)이 형성된다.
도시되지 않았지만, 게이트 전극(110)의 형성 전에, 기판(101) 상에 버퍼층(미도시)이 형성될 수 있으며, 게이트 전극(110)은 버퍼층 상에 형성될 수 있다.
기판(101)으로 유리가 사용될 수 있고, 구부리거나 휠 수 있는 투명한 플라스틱이 사용될 수도 있다. 기판(101)으로 사용되는 플라스틱의 예로서, 폴리이미드가 있다. 플라스틱이 기판(101)으로 사용되는 경우, 기판(101)이 고 내구성 재료로 이루어진 캐리어 기판상에 배치된 상태에서 제조 공정이 이루어질 수 있다.
게이트 전극(110)은 알루미늄(Al)이나 알루미늄 합금과 같은 알루미늄 계열의 금속, 은(Ag)이나 은 합금과 같은 은 계열의 금속, 구리(Cu)나 구리 합금과 같은 구리 계열의 금속, 몰리브덴(Mo)이나 몰리브덴 합금과 같은 몰리브덴 계열의 금속, 크롬(Cr), 탄탈륨(Ta), 네오듐(Nd) 및 티타늄(Ti) 중 적어도 하나를 포함할 수 있다.
도 7b를 참조하면, 게이트 전극(110) 상에 게이트 절연막(150)이 형성된다.
도 7b에 도시된 게이트 절연막(150)은 두 개의 절연막(151, 152)을 포함한다. 두 개의 절연막(151, 152)을 각각 제1 게이트 절연막(151) 및 제2 게이트 절연막(152)라고 할 수 있다. 그러나, 게이트 절연막(150)의 구조가 이에 한정되는 것은 아니며, 게이트 절연막(150)은 단일막으로 이루어질 수도 있고, 3층 이상의 막으로 이루어질 수도 있다.
게이트 절연막(150)은 실리콘 산화물, 실리콘 질화물 및 산화 알루미늄(Al2O3) 중 적어도 하나를 포함할 수 있다. 예를 들어, 실리콘 산화물, 실리콘 질화물 및 산화 알루미늄(Al2O3) 중 적어도 하나에 의하여 제1 게이트 절연막(151)이 형성되고, 그 위에 실리콘 산화물, 실리콘 질화물 및 산화 알루미늄(Al2O3) 중 적어도 하나에 의하여 제2 게이트 절연막(152)이 형성될 수 있다.
도 7c를 참조하면, 게이트 절연막(150) 상에 산화물 반도체층(120)이 형성된다. 산화물 반도체층(120)은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)를 포함한다.
산화물 반도체층(120)은 증착에 의하여 형성될 수 있다. 증착을 위해 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)을 포함하는 증착원이 사용될 수 있다. 예를 들어, 인듐 산화물, 갈륨 산화물, 아연 산화물 및 주석 산화물이 증착에 사용될 수 있다. 또는, 인듐-아연 산화물, 인듐-주석 산화물, 인듐-갈륨 산화물, 갈륨-아연 산화물 등이 증착에 사용될 수도 있다.
증착원의 조성을 조정함으로써, 인듐(In)의 함량이 갈륨(Ga)의 함량보다 많고, 인듐(In)의 함량과 아연(Zn)의 함량은 실질적으로 동일하며, 인듐(In)에 대한 주석(Sn)의 함량 비율(Sn/In)이 0.1 내지 0.25인 산화물 반도체층(120)이 만들어질 수 있다.
증착은 150℃ 이상의 온도에서 이루어진다. 보다 구체적으로, 증착은 150 내지 250℃의 온도에서 이루어질 수 있다. 본 발명의 일 실시예에 따르면, 150℃ 이상의 고온에서 이루어지는 고온 증착에 의해 산화물 반도체층(120)이 형성되기 때문에, 산화물 반도체층(120)은 6.5 g/cm3 이상의 밀도(packing density)를 가질 수 있으며, C 축 방향의 결정성을 가질 수 있으며, 2.0 x 1017 spins/cm3 이하의 스핀 밀도(spin density)를 가져 낮은 결함 밀도(defect density)를 가질 수 있다.
증착이 150℃ 미만의 온도에서 이루어지는 경우, 산화물 반도체층(120)이 6.5 g/cm3 미만의 밀도(packing density)를 가지거나, C 축 방향의 결정성을 가지지 못하거나, 2.0 x 1017 spins/cm3를 초과하는 스핀 밀도(spin density)를 가져 높은 결함 밀도(defect density)를 가질 수 있다. 그에 따라, 산화물 반도체층(120)의 PBTS 특성 및 NBTIS 특성이 저하될 수 있다.
산화물 반도체층(120)은 20nm 이상의 두께로 형성된다. 산화물 반도체층(120)의 두께가 20nm 미만인 경우, 문턱전압(Vth), PBTS, s-팩터(s-factor) 및 문턱전압(Vth)의 산포가 증가할 수 있다. 산화물 반도체층(120)은 20 내지 50nm의 두께로 형성될 수 있으며, 보다 구체적으로 20 내지 40nm의 두께, 또는 20 내지 30nm의 두께로 형성될 수 있다.
도 7d를 참조하면, 산화물 반도체(120) 상에 소스 전극(130)과 드레인 전극(140)이 형성된다. 소스 전극(130)과 드레인 전극(140)은 서로 이격되어 각각 산화물 반도체층(120)과 연결된다.
도 7e를 참조하면, 산화물 반도체층(120)이 플라즈마 처리된다. 플라즈마 처리는 N2O 기체를 이용하여 이루어질 수 있다. 플라즈마 처리 단계에서 2.0 내지 2.5 kW/m2의 에너지가 인가될 수 있다. 보다 구체적으로, 2.0 내지 2.5 kW/m2의 에너지가 N2O 기체에 인가되어, 산화물 반도체층(120)이 플라즈마 처리된다. 이와 같이 플라즈마 처리된 산화물 반도체층(120)을 갖는 박막 트랜지스터(200)는 산소 결핍과 같은 악조건 하에서도 우수한 구동 특성을 가질 수 있다.
플라즈마 처리 에너지가 2.0 kW/m2 미만인 경우. 악조건 하에서 박막 트랜지스터의 구동 특성이 저하될 수 있다. 반면, 2.5 kW/m2 를 초과하는 에너지로 플라즈마 처리되는 경우, PBTS가 상승하여 박막 트랜지스터의 신뢰성이 저하될 수 있다.
도 7f를 참조하면, 플라즈마 처리에 의하여 산화물 반도체층(120)에 제2 층(122)이 형성된다. 구체적으로, 플라즈마 처리에 의하여 산화물 반도체층(120)의 상부에 산소가 주입되어 산화물 반도체층(120)의 일부가 제2 층(122)이 된다. 이 때, 플라즈마 처리의 영향을 받지 않거나 적게 받은 산화물 반도체층(120)의 영역은 제1 층(121)이 된다. 제1층(121)은 플라즈마 처리 전의 산화물 반도체층(120)과 동일 또는 유사한 조성을 갖는다.
제2 층(122)은 제1 층(121)보다 많은 양의 산소(O)를 포함한다. 예를 들어, 제2 층(122)은 제1 층(121) 대비 1.2 내지 2.5 배의 산소 함량을 가질 수 있다.
플라즈마 처리에 의하여 형성된 제2 층(122)은 산화물 반도체층(120) 전체 두께의 5 내지 20%의 두께를 가질 수 있다.
플라즈마 처리 공정은 생략될 수 있다. 플라즈마 처리 공정이 생략되는 경우, 도 1에 도시된 바와 같은 박막 트랜지스터(100)가 만들어질 수 있다.
다음, 산화물 반도체층(120)에 대하여 열처리가 이루어질 수 있다. 산화물 반도체층(120)에 대한 플라즈마 처리가 이루어지지 않는 경우, 산화물 반도체층(120) 형성에 이어 열처리 공정이 진행될 수 있다.
열처리는 350℃ 이상의 온도에서 이루어진다. 보다 구체적으로, 열처리는 350 내지 450℃의 온도에서 이루어질 수 있다.
350℃ 이상의 온도에서 이루어진 열처리에 의하여 산화물 반도체층(120)은 6.5 g/cm3 이상의 밀도(packing density), C축 방향의 결정성 및 2.0 x 1017 spins/cm3 이하의 스핀 밀도(spin density)를 가지며, 낮은 결함 밀도(defect density)를 가질 수 있다.
열처리 온도가 350℃ 미만인 경우, 산화물 반도체층(120)이 6.5 g/cm3 미만의 밀도(packing density)를 가지거나, C 축 방향의 결정성을 가지지 못하거나, 2.0 x 1017 spins/cm3를 초과하는 스핀 밀도(spin density)를 가져 높은 결함 밀도(defect density)를 가질 수 있다. 그에 따라, 산화물 반도체층(120)의 PBTS 특성 및 NBTIS 특성이 저하될 수 있다.
열처리 온도가 450℃를 초과하는 경우, 열에 의하여 산화물 반도체층(120) 또는 박막 트랜지스터(200)가 손상될 수 있으며, 열처리에 과도한 비용이 소요될 수 있다. 예를 들어 열처리 온도는 400℃의 온도에서 이루어질 수 있다.
이러한 열처이에 의하여, 도 2에 도시된 박막 트랜지스터(200)가 완성될 수 있다. 도시되지 않았지만, 산화물 반도체층(120) 상에 에치 스토퍼(180)가 형성될 수도 있다(도 5 및 도 6 참조).
도 7a 내지 7f에는, 기판(101) 상에 게이트 전극(110), 게이트 절연막(150) 및 산화물 반도체층(120)이 순차적으로 형성되는 바텀 게이트 구조를 갖는 박막 트랜지스터(200)의 제조 공정이 도시되어 있으나, 박막 트랜지스터의 제조방법이 이에 한정되는 것은 아니다.
기판(101) 상에, 산화물 반도체층(120), 게이트 절연막(150) 및 게이트 전극(110)이 순차적으로 형성될 수도 있다. 이 경우, 도 3 또는 도 4에 도시된 바와 같은 탑 게이트 구조의 박막 트랜지스터(300, 400)가 제조될 수 있다.
도 8은 본 발명의 또 다른 일 실시예에 따른 표시장치(700)의 개략적인 단면도이다.
본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 기판(101), 박막 트랜지스터(100) 및 박막 트랜지스터(100)와 연결된 유기 발광 소자(270)를 포함한다.
도 8에는 도 1의 박막 트랜지스터(100)를 포함하는 표시장치(700)가 도시되어 있지만, 도 1의 박막 트랜지스터(100) 외에, 도 2 내지 6에 개시된 박막 트랜지스터들(200, 300, 400, 500, 600)이 도 8의 표시장치(700)에 적용될 수도 있다.
도 8을 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(700)는 기판(101), 기판(101) 상에 배치된 박막 트랜지스터(100), 박막 트랜지스터(100)와 연결된 제1 전극(271)을 포함한다. 또한, 표시장치(700)는 제1 전극(271) 상에 배치된 유기층(272) 및 유기층(272) 상에 배치된 제2 전극(273)을 포함한다.
구체적으로, 기판(101)은 유리 또는 플라스틱으로 만들어질 수 있다. 기판(101) 상에는 버퍼층(191)이 배치된다. 버퍼층(191)은 생략될 수 있다.
박막 트랜지스터(100)는 기판(101) 상의 버퍼층(191) 상에 배치된다. 박막 트랜지스터(100)는 기판(101) 상에 배치된 게이트 전극(110), 게이트 전극(110)과 절연되어 게이트 전극(110)의 전극의 적어도 일부와 중첩하는 산화물 반도체층(120), 게이트 전극(110)과 산화물 반도체층(120) 사이에 배치된 게이트 절연막(150), 산화물 반도체층(120)과 연결된 소스 전극(130) 및 소스 전극(130)과 이격되어 산화물 반도체층(120)과 연결된 드레인 전극(140)을 포함한다.
평탄화막(190)은 박막 트랜지스터(100) 상에 배치되어 기판(101)의 상부를 평탄화시킨다. 평탄화막(190)은 감광성을 갖는 아크릴 수지와 같은 유기 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
제1 전극(271)은 평탄화막(190) 상에 배치된다. 제1 전극(271)은 평탄화막(190)에 구비된 콘택홀을 통해 박막 트랜지스터층(100)의 드레인 전극(140)과 연결된다.
뱅크층(250)은 제1 전극(271) 및 평탄화막(190) 상에 배치되어 화소 영역 또는 발광 영역을 정의한다. 예를 들어, 뱅크층(250)이 복수의 화소들 사이의 경계 영역에 매트릭스 구조로 배치됨으로써, 뱅크층(250)에 의해 화소 영역이 정의될 수 있다.
유기층(272)은 제1 전극(271) 상에 배치된다. 유기층(272)은 뱅크층(250) 상에도 배치될 수 있다. 즉, 유기층(272)은 화소 별로 분리되지 않고 인접하는 화소 사이에 서로 연결될 수 있다.
유기층(272)은 유기 발광층을 포함한다. 유기층(272)은 하나의 유기 발광층을 포함할 수도 있고, 상하로 적층된 2개의 유기 발광층 또는 그 이상의 유기 발광층을 포함할 수도 있다. 이러한 유기층(272)에서는 적색, 녹색 및 청색 중 어느 하나의 색을 갖는 광이 방출될 수 있으며, 백색(White) 광이 방출될 수도 있다.
제2 전극(273)은 유기층(272) 상에 배치된다.
제1 전극(271), 유기층(272) 및 제2 전극(273)이 적층되어 유기 발광 소자(270)가 이루어질 수 있다. 유기 발광 소자(270)는 표시장치(700)에서 광량 조절층 역할을 할 수 있다.
도시되지 않았지만, 유기층(272)이 백색(White) 광을 발광하는 경우, 개별 화소는 유기층(272)에서 방출되는 백색(White) 광을 파장 별로 필터링하기 위한 컬러 필터를 포함할 수 있다. 컬러 필터는 광의 이동경로 상에 형성된다. 유기층(272)에서 방출된 광이 하부의 기판(101) 방향으로 진행하는 소위 바텀 에미션(Bottom Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 아래에 배치되고, 유기층(272)에서 방출된 광이 상부의 제2 전극(273) 방향으로 진행하는 소위 탑 에미션(Top Emission) 방식인 경우에는 컬러 필터가 유기층(272)의 위에 배치된다.
도 9는 본 발명의 또 다른 일 실시예에 따른 표시장치(800)의 개략적인 단면도이다.
도 9를 참조하면, 본 발명의 또 다른 일 실시예에 따른 표시장치(800)는 기판(101), 기판(101) 상에 배치된 박막 트랜지스터(100), 박막 트랜지스터(100)와 연결된 제1 전극(381)을 포함한다. 또한, 표시장치(800)는 제1 전극(381) 상의 액정층(382) 및 액정층(382) 상의 제2 전극(383)을 포함한다.
액정층(382)은 광량 조절층으로 작용한다. 이와 같이, 도 9에 도시된 표시장치(800)는 액정층(382)을 포함하는 액정 표시장치다.
구체적으로, 도 9의 표시장치(800)는, 기판(101), 박막 트랜지스터(100), 평탄화막(190), 제1 전극(381), 액정층(382), 제2 전극(383), 배리어층(320), 컬러필터(341, 342), 차광부(350) 및 대향 기판(102)을 포함한다.
기판(101)은 유리 또는 플라스틱으로 만들어질 수 있다.
박막 트랜지스터(100)는 기판(101) 상에서 배치된다.
도 9를 참조하면, 기판(101) 상에 버퍼층(191)이 배치되고, 버퍼층(191) 상에 게이트 전극(110)이 배치되고, 게이트 전극(110) 상에 제1 게이트 절연막(151) 및 제2 게이트 절연막(152)으로 이루어진 게이트 절연막(150)이 배치되고, 게이트 절연막(150) 상에 산화물 반도체층(120)이 배치되고, 산화물 반도체층(120)상에 소스 전극(130)과 드레인 전극(140)이 배치되고, 소스 전극(130)과 드레인 전극(140) 상에 평탄화막(190)이 배치된다.
게이트 전극(110)이 산화물 반도체층(120) 아래에 배치되는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터(100)가 도 9에 도시되어 있지만, 본 발명의 또 다른 일 실시예가 이에 한정되는 것은 아니다. 게이트 전극(110)이 산화물 반도체층(120) 위에 배치되는 탑 게이트(top gate) 구조의 박막 트랜지스터가 사용될 수도 있다. 보다 구체적으로, 도 1에 도시된 박막 트랜지스터(100)외에, 도 2 내지 6에 개시된 박막 트랜지스터들(200, 300, 400, 500, 600)이 도 9의 표시장치(800)에 적용될 수 있다.
평탄화막(190)은 박막 트랜지스터(100) 상에 배치되어 기판(101)의 상부를 평탄화시킨다. 평탄화막(190)은 감광성을 갖는 아크릴 수지와 같은 유기 절연 물질로 이루어질 수 있지만, 반드시 그에 한정되는 것은 아니다.
제1 전극(381)은 평탄화막(190) 상에 배치된다. 제1 전극(381)은 평탄화막(190)에 구비된 콘택홀(CH)을 통해 박막 트랜지스터층(100)의 드레인 전극(140)과 연결된다.
대향 기판(102)은 기판(101)에 대향되어 배치된다.
대향 기판(102) 상에 차광부(350)가 배치된다. 차광부(350)는 복수의 개구부들을 갖는다. 복수의 개구부들은 화소 전극인 제1 전극(381)에 대응하여 배치된다. 차광부(350)는 개구부들을 제외한 부분에서의 광을 차단한다. 차광부(350)는 반드시 필요한 것은 아니며, 생략될 수도 있다.
컬러필터(341, 342)는 대향 기판(102) 상에 배치되며, 백라이트부(미도시)로부터 입사된 광의 파장을 선택적으로 차단한다. 구체적으로, 컬러필터(341, 342)는 차광부(350)에 의해 정의되는 복수의 개구부에 배치될 수 있다.
각각의 컬러필터(341, 342)는 적색, 녹색, 청색 중 어느 하나의 색을 표현할 수 있다. 각각의 컬러필터(341, 342)는 적색, 녹색, 청색 이외의 다른 색을 표현할 수도 있다.
컬러필터(341, 342)와 차광부(350) 상에 배리어층(320)이 배치될 수 있다. 배리어층(320)은 생략될 수 있다.
제2 전극(383)은 배리어층(320) 상에 배치된다. 예를 들어, 제2 전극(383)은 대향 기판(102)의 전면에 위치할 수 있다. 제2 전극(383)은 ITO 또는 IZO 등의 투명한 도전물질로 이루어질 수 있다.
제1 전극(381)과 제2 전극(383)은 대향되어 배치되며, 그 사이에 액정층(382)이 배치된다. 제2 전극(383)은 제1 전극(381)과 함께 액정층(382)에 전계를 인가한다.
기판(101)과 대향 기판(102) 사이의 마주보는 면들을 각각 해당 기판의 상부면으로 정의하고, 그 상부면들의 반대편에 위치한 면들을 각각 해당 기판의 하부면으로 정의할 때, 기판(101)의 하부면과 대향 기판(102)의 하부면에 각각 편광판이 배치될 수 있다.
이하, 실시예, 비교예 및 시험예를 참조하여 본 발명을 보다 상세히 설명한다.
[비교예 1-3]
도 1에 도시된 구조를 갖는 비교예 1-3의 박막 트랜지스터를 제조하였다.
구체적으로, 유리로 된 기판(101) 상에 Mo/Ti의 합금으로 이루어진 100nm 두께의 게이트 전극(150)을 형성하고, 그 위에 실리콘 산화물로 된 제1 게이트 절연막(151) 및 실리콘 질화물로 된 제2 게이트 절연막(152)를 형성하고, 표 1의 조성비에 따라 30nm 두께의 산화물 반도체층(120)을 형성하였다. 다음, Mo/Ti 합금을 이용하여 100nm 두께의 소스 전극(130)과 드레인 전극(140)을 형성하였다.
이와 같이 제조된 비교예 1-3의 박막 트랜지스터에 대하여 문턱전압(Vth), 이동도(Hall Mobility) 및 NBTIS를 측정하였다.
문턱전압(Vth) 측정을 위해, -20V 에서 +20V 범위의 게이트 전압(Vgs)을 인가하면서 드레인 전류(Ids)를 측정하였다. 소스 전극(130)과 드레인 전극(140) 사이에는 10V의 전압이 인가되었다. 도 10, 11 및 12는 각각 비교예 1, 2 및 3의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과를 나타낸다.
또한, 홀 측정방법(Hall measurement)에 따라 홀 이동도(Hall Mobility)를 측정하였다. 또한, 60℃의 온도에서 비교예 1, 2 및 3의 박막 트랜지스터에 4500 nit의 가시광(백색광)을 조사하면서, 음(-)의 바이어스 전압을 인가하여 NBTIS를 측정하였다. 그 결과는 아래 표 1과 같다.
| 비교예 1 | 비교예 2 | 비교예 3 | |
| 산화물 반도체의 조성비 |
In:Ga:Zn (1 : 1 : 1) |
In:Ga (9 : 1) |
In:Sn:Zn (2.6: 1 : 3) |
| 홀 이동도(cm2/V·s) | 10 | 16 | 19 |
| NBTIS (V) | -0.4 | -12 | -9 |
도 10, 11, 12에서 "Initial"은 초기의 전류 변화를 나타내고, "Before Stress"는 온도 및 광이 인가되지 전의 전류 변화를 나타내고, "After Stress"는 박막 트랜지스터에 60℃의 온도 및 4500 nit의 가시광(백색광)이 인가된 후의 전류 변화를 나타낸다.
도 10, 11, 12 및 표 1을 참조하면, 비교예 1의 박막 트랜지스터는 NBTIS 특성은 양호하지만 홀 이동도 특성이 좋지 않으며, 비교예 2 및 3의 박막 트랜지스터는 NBTIS 특성이 좋지 않아 신뢰성이 부족하다는 것을 확인할 수 있다.
[비교예 4 및 실시예 1-2]
산화물 반도체층(120)의 두께에 따른 박막 트랜지스터의 특성을 확인하기 위해, 도 1에 도시된 구조를 갖는 박막 트랜지스터를 제조하였다(비교예 4, 실시예 1 및 2). 비교예 1의 박막 트랜지스터와 동일한 방법으로 박막 트랜지스터를 제조하되, 다만 산화물 반도체층(120)의 조성을 달리하였다. 이하, 다른 설명이 없는 한, 박막 트랜지스터는 도 1의 구조를 가지며, 비교예 1의 박막 트랜지스터와 동일한 방법으로 제조될 수 있다.
구체적으로, 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)이 4:1:4:1의 비(원자수 비율)로 혼합되어 이루어진 산화물 반도체층(120)을 갖는 비교예 4 및 실시예 1-2의 박막 트랜지스터를 제조하였다. 이 때, 비교예 4, 실시예 1 및 실시예 2에서 산화물 반도체층(120) 두께는 각각 10nm, 20nm 및 30nm가 되도록 하였다.
문턱전압(Vth) 측정을 위해, -20V 에서 +20V 범위의 게이트 전압(Vgs) 인가하면서, 비교예 4 및 실시예 1-2에 따른 박막 트랜지스터의 드레인 전류(Ids)를 측정하였다. 소스 전극(130)과 드레인 전극(140) 사이에는 10V의 전압이 인가되었다. 문턱전압(Vth)은 9회 측정되었다. 도 13, 14 및 15는 비교예 4 및 실시예 1, 2의 박막 트랜지스터에 대한 문턱전압(Vth) 측정 결과를 나타낸다.
문턱전압(Vth) 산포 측정을 위해, 드레인 전류(Ids)가 10-9A인 지점에서 게이트 전압(Vgs)을 측정하였다. 즉, 드레인 전류(Ids)가 10-9A인 지점에서 측정된 게이트 전압(Vgs)의 최대값과 최소값의 차이를 "문턱전압(Vth)의 산포"로 정의하였다. 또한, 60℃의 온도 스트레스 하에서 비교예 4 및 실시예 1-2의 박막 트랜지스터에 양(+)의 바이어스 전압을 인가하면서 PBTS 측정하였다. 그 결과는 표 2와 같다.
| 비교예 4 | 실시예 1 | 실시예 2 | |
| 산화물 반도체층의 두께 (nm) | 10 | 20 | 30 |
| 평균 문턱전압(V) | 3.76 | 1.76 | 1.45 |
| 문턱전압의 산포 (V) | 3.84 | 1.39 | 0.74 |
| PBTS (V) | 4.17 | 2.10 | 1.75 |
도 13, 14, 15 및 표 2을 참조하면, 비교예 4의 박막 트랜지스터는 문턱전압(Vth)의 산포가 크기 때문에 문턱전압(Vth)의 균일도가 낮아, 구동 특성이 좋지 않고, PBTS가 크기 때문에 신뢰성이 좋지 않다.
반면, 실시예 1 및 2에 따른 박막 트랜지스터는 문턱전압(Vth)의 산포가 작아 우수한 구동 특성을 가지며, PBTS가 작아 우수한 신뢰성을 갖는다.
[증착 온도 및 열처리 온도 평가]
증착 온도 및 열처리 온도에 따른 산화물 반도체층(120)의 특성을 확인하기 위해, 인듐(In), 갈륨(Ga), 아연(Zn) 및 주석(Sn)이 4:1:4:1의 비(원자수 비율)로 혼합되어 이루어지며 30nm 두께를 갖는 산화물 반도체층(120) 시료들을 제조하였다. 이 때, 산화물 반도체층(120) 형성을 위한 증착 온도 및 증착 후 열처리 온도를 표 3과 같이 조정하여 산화물 반도체층(120)의 시료인 S11, S12, S13, S14, S15 및 S16을 제조하였다.
| S11 | S12 | S13 | S14 | S15 | S16 | |
| 증착 온도 (℃) | 상온 | 상온 | 100 | 150 | 200 | 250 |
| 열처리 온도 (℃) | 350 | 400 | 400 | 400 | 400 | 400 |
산화물 반도체층(120)의 시료인 S11, S12, S13, S14 및 S15 대하여 스핀 밀도(spin density)를 측정하고, S11, S12, S13, S14, S15 및 S16에 대하여 밀도(packing density, 또는 체적 밀도)를 측정하였다. 도 16은 산화물 반도체층(120) 시료들에 대한 스핀 밀도 측정 결과를 나타내고, 도 17은 산화물 반도체층(120) 시료들에 대한 밀도(packing density) 측정 결과를 나타낸다. 도 16 및 도 17에서 "증착(℃)"는 증착 온도를 나타내고, "후 열처리(℃)"는 증착 후의 열처리 온도를 나타낸다,
도 16을 참조하면, 350℃의 온도에서 열처리되더라도, 상온(30℃±20℃)에서의 증착에 의해 형성된 산화물 반도체층(120)의 시료 S11은 2.0 x 1017 spins/cm3 를 초과하는 스핀 밀도를 가진다. 스핀 밀도는 산화물 반도체층(120)의 결함 밀도(defect density)를 판단하는 척도가 될 수 있다. 결함 밀도는 산화물 반도체층(120)에서 원자의 결함 정도를 나타내는 것으로, 예를 들어, 산소(O) 원자의 결함 정도에 대응될 수 있다. 2.0 x 1017 spins/cm3 를 초과하는 스핀 밀도를 갖는 S11의 경우 산소의 결함으로 인한 도체화가 유발될 수 있다.
도 17을 참조하면, 150℃ 미만의 온도에서 증착되어 이루어진 산화물 반도체층(120)의 시료 S11, S12 및 S13는 6.5 g/cm3 미만의 밀도를 갖는다. 산화물 반도체층(120)이 6.5 g/cm3 미만의 밀도를 가지는 경우, 원자 결함이 유발될 수 있으며, 그에 따라 산화물 반도체층(120)의 채널 영역에서 도체화가 진행될 수 있다.
반면, 150℃ 이상의 온도에서 증착되어 형성되고, 350℃ 이상의 온도, 예를 들어 400℃에서 열처리된 산화물 반도체층(120)의 시료 S14, S15 및 S16는 2.0 x 1017 spins/cm3 이하의 스핀 밀도 및 6.5 g/cm3 이상의 밀도(packing density)를 가진다는 것을 확인할 수 있다.
도 18a 내지 18e는 각각 산화물 반도체층(120)의 시료들에 대한 투과형 전자 현미경(TEM, Transmission Electron Microscope) 사진이다. 보다 구체적으로, 도 18a, 18b, 18c, 18d 및 18e는 각각 산화물 반도체층(120)의 시료 S12, S13, S14, S15 및 S16에 대한 투과형 전자 현미경(TEM, Transmission Electron Microscope) 사진이다. 투과형 전자 현미경(TEM) 사진에 의하여 시료들의 결정성을 확인할 수 있다.
도 18d 및 18e를 참조하면, 시료 S15 및 S16은 C축 방향을 결정성을 가진다는 것을 확인할 수 있다. 또한, 도 18c를 참조하면, 시료 S14에서 C축 방향을 따라 결정성이 생기기 시작한다는 것을 확인할 수 있다. 즉, 150℃ 이상의 온도에서 증착되어 형성되고, 350℃ 이상의 온도(400℃)에서 열처리된 산화물 반도체층(120)은 C축 방향의 결정성을 가진다고 할 수 있다. 반면, 시료 S12 및 S13은 C축 방향을 결정성을 가지지 못하는 것을 확인할 수 있다.
구체적으로, 본 발명의 일 실시예에 따른 산화물 반도체층(120)의 시료인 S14, S15, S16은 C축 방향의 결정성을 가진다. 여기서, C축은 산화물 반도체층(120)의 표면에 대략 수직인 방향(법선)을 향한다. 결정성을 갖는 산화물 반도체층(120)은 미결정 산화물 반도체층에 비해 낮은 결함 밀도(defect density)를 가지며, 산화물 반도체층(120)에서의 이동도 저하가 억제된다.
도 19는 산화물 반도체층(120)에 대한 X선 회절(XRD) 분석 결과이다.
보다 구체적으로, 도 19는 산화물 반도체층(120)의 시료 S15에 대한 X선 회절(XRD：X-Ray Diffraction) 분석 결과이다. 도 19를 참조하면, 회절각(2θ) 32°근처에서 피크가 나타난다. 회절각(2θ) 32°근처에서의 피크는 C축 결정성에 대응된다. 이러한 결정성을 갖는 산화물 반도체층(120)을 포함하는 박막 트랜지스터(100)는 가시광선이나 자외광의 조사에 의한 구동 특성의 변동이 방지 또는 억제된다
도 20 및 21은 각각 산화물 반도체층의 시료를 이용하여 제조된 박막 트랜지스터의 문턱전압(Vth) 측정 결과이다. 구체적으로, 도 20은 산화물 반도체층(120)의 시료 S12를 이용하여 제조된 박막 트랜지스터의 문턱전압(Vth) 그래프이고, 도 21은 산화물 반도체층(120)의 시료 S15를 이용하여 제조된 박막 트랜지스터의 문턱전압(Vth) 그래프이다.
산화물 반도체층(120)의 시료 S12 및 S15를 이용하여 각각 비교예 1에 개시된 방법으로 도 1의 구조를 갖는 박막 트랜지스터를 제조한 후, 문턱전압(Vth) 측정을 위해, -20V 에서 +20V 범위의 게이트 전압(Vgs) 인가하면서 드레인 전류(Ids)를 측정하였다. 이때, 소스 전극(130)과 드레인 전극(140) 사이의 전압을 10V로 유지하였다. 문턱전압(Vth)은 9회 측정되었다.
도 20을 참조하면, 산화물 반도체층(120)의 시료 S12를 이용하여 제조된 박막 트랜지스터는 문턱전압(Vth)의 산포가 크기 때문에, 소자로서 사용되기 어렵다. 반면, 도 21을 참조하면, 산화물 반도체층(120)의 시료 S15를 이용하여 제조된 박막 트랜지스터는 양호한 트랜지스터 특성을 가진다는 것을 확인할 수 있다.
[주석(Sn) 함량에 따른 산화물 반도체층의 특성 평가]
주석(Sn)의 함량에 따른 산화물 반도체층(120)의 특성을 확인하기 위해, 4:1:4의 비(원자수 비율)의 인듐(In), 갈륨(Ga), 아연(Zn)을 포함하고, 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 표 4와 같은 산화물 반도체층(120) 및 박막 트랜지스터를 제조하였다(S21, S22, S23, S24 및 S25). 표 4에서 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)을 %로 표시하였다. %로 표시된 비율은 다음 식 1로 구해질 수 있다.
[식 1]
Sn/In 비율(%) = [(Sn의 원자수)/(In의 원자수)] x 100
| S21 | S22 | S23 | S24 | S25 | |
| Sn/In 비율(%) | 0 | 10.8 | 23.1 | 56.8 | 100 |
| In:Ga:Zn | 4:1:4 | 4:1:4 | 4:1:4 | 4:1:4 | 4:1:4 |
도 22는 산화물 반도체층(120)의 시료에 대한 홀 이동도 및 캐리어 농도 측정 결과이다. 구체적으로, 산화물 반도체층(120)의 시료 S21, S22, S23, S24 및 S25에 대하여 홀 이동도(Hall Mobility) 및 캐리어 농도(Carrier Concentration)을 측정하고 그 결과를 도 22에 도시하였다.
도 22를 참조하면, 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 10% 미만인 경우 산화물 반도체층(120)의 홀 이동도가 18 cm2/V·s 미만이고, 캐리어 농도가 5 x 1017개/cm3 미만이다. 또한, 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 25%를 초과하더라도 홀 이동도와 캐리어 농도가 더 이상 증가하지 않는다는 것을 확인할 수 있다.
도 23은 산화물 반도체층(120)의 시료에 대한 밀도(packing density) 및 스핀 밀도(spin density) 측정 결과이다. 구체적으로, 산화물 반도체층(120)의 시료 S21, S22, S23, S24 및 S25에 대하여 밀도와 스핀 밀도를 측정하고 그 결과를 도 23에 도시하였다.
도 23을 참조하면, 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 10 내지 25%인 산화물 반도체층(120)의 시료(S22, S23)의 경우, 밀도가 6.5 g/cm3 이상이다. 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 10% 미만으로 감소하는 경우(S21), 산화물 반도체층(120)의 밀도와 스핀 밀도가 감소한다. 또한, 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 25%를 초과하여 증가하는 경우(S24, S25)에도, 산화물 반도체층(120)의 밀도와 스핀 밀도가 감소하는 것을 확인할 수 있다.
도 24는 박막 트랜지스터의 홀 이동도(Hall Mobility) 및 문턱전압(Vth) 측정 결과이다. 구체적으로, 도 24는 표 4의 조성에 따라 제조된 산화물 반도체층(120) 시료들을 각각 포함하는 박막 트랜지스터의 홀 이동도(Hall Mobility) 및 문턱전압(Vth) 측정 결과이다.
도 24를 참조하면, 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 10% 미만인 경우 산화물 반도체층(120)의 홀 이동도가 18 cm2/V·s 미만으로 저하되고, 문턱전압(Vth)이 상승한다. 또한, 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 25%를 초과하더라도 홀 이동도는 증가하지 않으며, 반면, 문턱전압(Vth)이 음(-)의 값으로 감소한다.
도 25는 박막 트랜지스터의 PBTS 및 및 NBTIS 측정 결과이다.
도 25를 참조하면, 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 10% 미만인 산화물 반도체층을 포함하는 박막 트랜지스터의 PBTS가 증가하고, NBTIS의 절대값 역시 증가한다. 또한, 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 25%를 초과하는 산화물 반도체층을 포함하는 경우, 박막 트랜지스터의 PBTS가 증가하고, NBTIS의 절대값 역시 다시 증가한다. S24에 대응되는 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 56.8%인 산화물 반도체층을 포함하는 경우, 박막 트랜지스터의 NBTIS가 이상 역행하는 거동을 보여, NBTIS의 측정이 불가능하였다(X 영역).
도 26, 27, 28, 29 및 30은 각각 표 4의 조성에 따라 제조된 산화물 반도체층(120)을 포함하는 박막 트랜지스터의 문턱전압(Vth) 측정 결과를 나타낸다.
한편, 표 4의 조성에 따라 제조된 산화물 반도체층(120)을 포함하는 박막 트랜지스터의 문턱전압(Vth), 홀 이동도, s-팩터, PBTS 및 NBTIS 측정 결과는 표 5와 같다.
| S21 | S22 | S23 | S24 | S25 | |
| 문턱전압(Vth)(V) | 1.42 | 0.64 | 1.11 | -4.01 | -0.65 |
| 홀 이동도(cm2/V·s) | 16.9 | 18.0 | 21.0 | 21.6 | 23.8 |
| s-팩터 | 0.138 | 0.134 | 0.155 | 0.279 | 0.310 |
| PBTS (V) | 5.63 | 4.68 | 2.01 | 1.21 | 3.93 |
| NBTIS (V) | -2.81 | -2.9 | -1.87 | 이상역행 | -5.12 |
s-팩터(s-factor)는 게이트 전압에 대한 드레인 전류 특성의 그래프에서 스위칭 소자로서 작동하는 구간에서의 기울기의 역수값을 나타낸다. 도 26, 27, 28, 29 및 30을 이용하여 측정된 S-팩터는 표 5에 개시된 바와 같다. 표 5를 참조하면, 인듐(In)에 대한 주석(Sn)의 비율(Sn/In)이 25%를 초과하는 경우, s-팩터가 증가하여 박막 트랜지스터의 스위칭 특성이 저하된다는 것을 확인할 수 있다.
플라즈마 처리에 의한 산화물 반도체층(120)의 안정성 향상을 시험하기 위해, 표 4의 S23 조성에 따른 산화물 반도체층(120)을 갖는 박막 트랜지스터를 3개 제조한 후(S31, S32, S33), N2O 기체를 이용하여 산화물 반도체층(120)을 플라즈마 처리하였다. 플라즈마 처리의 강도는 아래 표 6과 같다. 또한, 악조건 하에서의 박막 트랜지터의 구동 특성을 확인하기 위해, 플라즈마 처리된 산화물 반도체층(120) 상에 과도한 산소 결핍을 갖는 실리콘 산화물(SiO2-xHx, 여기서 x는 0.5 이상)로 된 절연층을 형성하였다.
다음, 박막 트랜지스터 S31, S32 및 S33에 대해 문턱전압(Vth)의 산포, 홀 이동도, s-팩터, PBTS 및 NBTIS 측정하여 그 결과는 표 6과 같다.
| S31 | S32 | S33 | |
| 플라즈마 강도(kW/m2) | 1.15 | 2.01 | 2.88 |
| 문턱전압(Vth)의 산포(V) | 9.43 | 0.88 | 1.32 |
| 홀 이동도(cm2/V·s) | 측정 불가 | 30.3 | 25.3 |
| s-팩터 | 1.42 | 0.58 | 0.62 |
| PBTS (V) | 측정 불가 | 1.86 | 3.23 |
| NBTIS (V) | 측정 불가 | -4.09 | -4.08 |
도 31, 32 및 33은 각각 박막 트랜지스터 S31, S32, 및 S33에 대한 문턱전압(Vth) 측정 결과를 나타낸다.
산화물 반도체층(120) 상에 과도한 산소 결핍을 갖는 실리콘 산화물이 형성된 악조건 시험 결과, 산화물 반도체층(120)에 2.0 kW/m2 미만의 에너지로 N2O 플라즈마 처리를 하는 경우, 박막 트랜지스터의 문턱전압 산포가 커지며, s-팩터가 증가하고, 박막 트랜지스터의 거동이 불안정하여, 홀 이동도, PBTS 및 NBTIS의 측정이 불가능함을 확인할 수 있다.
반면, 산화물 반도체층(120)에 2.0 kW/m2 이상의 에너지로 N2O 플라즈마 처리를 하는 경우, 과도한 산소 결핍을 갖는 악조건의 실리콘 산화물이 산화물 반도체층(120) 상에 형성되더라도, 박막 트랜지스터의 구동 특성이 양호하게 유지됨을 확인할 수 있다. 일반적으로, N2O 플라즈마 처리시 박막 트랜지스터의 s-팩터가 저하되는 것으로 알려져 있다. 그러나, 본 발명의 일 실시예에 따른 박막 트랜지스터의 경우 N2O 플라즈마 처리시 박막 트랜지스터의 s-팩터가 양호한 수준으로 유지될 수 있음을 확인할 수 있다.
다만, 2.5 kW/m2 를 초과하는 에너지로 N2O 플라즈마 처리되는 경우, PBTS가 상승하여 박막 트랜지스터의 신뢰성이 저하된다.
따라서, 플라즈마 처리 에너지는 2.0 내지 2.5 kW/m2의 범위로 조정될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니며, 본 발명의 기술적 사항을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. 그러므로, 본 발명의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미, 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100, 200, 300, 400, 500, 600: 박막 트랜지스터
101: 기판 102: 대향 기판
110: 게이트 전극 120: 산화물 반도체층
130: 소스 전극 140: 드레인 전극
150: 게이트 절연막 151: 제1 게이트 절연막
152: 제2 게이트 절연막 180: 에치 스토퍼
190: 평탄화층 191: 버퍼층
250: 뱅크층 270: 유기 발광 소자
271, 381: 제1 전극 272: 유기층
273, 383: 제2 전극 341, 342: 컬러 필터
350: 차광부 382: 액정층
700, 800: 표시장치
101: 기판 102: 대향 기판
110: 게이트 전극 120: 산화물 반도체층
130: 소스 전극 140: 드레인 전극
150: 게이트 절연막 151: 제1 게이트 절연막
152: 제2 게이트 절연막 180: 에치 스토퍼
190: 평탄화층 191: 버퍼층
250: 뱅크층 270: 유기 발광 소자
271, 381: 제1 전극 272: 유기층
273, 383: 제2 전극 341, 342: 컬러 필터
350: 차광부 382: 액정층
700, 800: 표시장치
Claims (17)
- 기판 상에 배치된 게이트 전극;
상기 게이트 전극과 절연되어, 상기 게이트 전극과 적어도 일부 중첩하는 산화물 반도체층;
상기 게이트 전극과 상기 산화물 반도체층 사이에 배치된 게이트 절연막;
상기 산화물 반도체층과 연결된 소스 전극; 및
상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극;을 포함하며,
상기 산화물 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)를 포함하고,
상기 산화물 반도체층에서, 상기 인듐(In)의 함량은 상기 갈륨(Ga)의 함량보다 많으며,
상기 인듐(In)과 상기 아연(Zn)의 함량은 실질적으로 동일하며,
상기 인듐(In)에 대한 상기 주석(Sn)의 비율(Sn/In)은 0.1 내지 0.25이고,
상기 산화물 반도체층은 1.5 x 1017 내지 2.0 x 1017 spins/cm3 이하의 스핀 밀도(spin density)를 갖는,
박막 트랜지스터. - 제1항에 있어서,
상기 산화물 반도체층은 20nm 이상의 두께를 갖는 박막 트랜지스터. - 제1항에 있어서,
상기 산화물 반도체층은 18 cm2/V·s 이상의 홀 이동도(Hall Mobility)를 갖는, 박막 트랜지스터. - 제1항에 있어서,
상기 산화물 반도체층은 5 x 1017개/cm3 이상의 캐리어 농도를 갖는, 박막 트랜지스터. - 제1항에 있어서,
상기 산화물 반도체층은 6.5 g/cm3 이상의 밀도를 갖는, 박막 트랜지스터. - 삭제
- 제1항에 있어서,
상기 산화물 반도체층은 순차적으로 적층된 제1 층 및 제2 층을 가지며,
상기 제2 층의 산소(O) 함량은 상기 제1 층의 산소(O) 함량보다 많은 박막 트랜지스터. - 제7항에 있어서,
상기 제2 층은 상기 산화물 반도체층 두께의 5 내지 20%의 두께를 갖는 박막 트랜지스터. - 기판 상에 게이트 전극을 형성하는 단계;
상기 게이트 전극과 절연되어 상기 게이트 전극과 적어도 일부 중첩하는 산화물 반도체층을 형성하는 단계;
상기 게이트 전극과 상기 산화물 반도체층을 상호 절연시키는 게이트 절연막을 형성하는 단계; 및
상기 산화물 반도체층과 각각 연결되며, 서로 이격되어 배치되는 소스 전극 및 드레인 전극을 형성하는 단계;를 포함하며,
상기 산화물 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)를 포함하고,
상기 산화물 반도체층에서, 상기 인듐(In)의 함량은 상기 갈륨(Ga)의 함량보다 많으며,
상기 인듐(In)과 상기 아연(Zn)의 함량은 실질적으로 동일하며,
상기 인듐(In)에 대한 상기 주석(Sn)의 비율(Sn/In)은 0.1 내지 0.25이고,
상기 산화물 반도체층은 1.5 x 1017 내지 2.0 x 1017 spins/cm3 이하의 스핀 밀도(spin density)를 갖는,
박막 트랜지스터의 제조방법. - 제9항에 있어서,
상기 산화물 반도체층은 증착에 의해 형성되며,
상기 증착은 150℃ 이상의 온도에서 이루어지는,
박막 트랜지스터의 제조방법. - 제9항에 있어서,
상기 산화물 반도체층은 20nm 이상의 두께를 갖는,
박막 트랜지스터의 제조방법. - 제9항에 있어서,
상기 산화물 반도체층을 플라즈마 처리하는 단계를 더 포함하는,
박막 트랜지스터의 제조방법. - 제12항에 있어서,
상기 플라즈마 처리하는 단계에서, 2.0 내지 2.5 kW/m2의 에너지가 인가되는,
박막 트랜지스터의 제조방법. - 제9항에 있어서,
상기 산화물 반도체층을 형성하는 단계 후, 350℃ 이상의 온도에서 상기 산화물 반도체층을 열처리하는 단계를 더 포함하는, 박막 트랜지스터의 제조방법. - 제9항에 있어서,
상기 기판 상에, 상기 게이트 전극, 상기 게이트 절연막 및 상기 산화물 반도체층이 순차적으로 형성되는,
박막 트랜지스터의 제조방법. - 제9항에 있어서,
상기 기판 상에, 상기 산화물 반도체층, 상기 게이트 절연막 및 상기 게이트 전극이 순차적으로 형성되는,
박막 트랜지스터의 제조방법. - 기판;
상기 기판 상에 배치된 박막 트랜지스터; 및
상기 박막 트랜지스터와 연결된 제1 전극;을 포함하며,
상기 박막 트랜지스터는,
상기 기판 상에 배치된 게이트 전극;
상기 게이트 전극과 절연되어, 상기 게이트 전극과 적어도 일부 중첩하는 산화물 반도체층;
상기 게이트 전극과 상기 산화물 반도체층 사이에 배치된 게이트 절연막;
상기 산화물 반도체층과 연결된 소스 전극; 및
상기 소스 전극과 이격되어 상기 산화물 반도체층과 연결된 드레인 전극;을 포함하며,
상기 산화물 반도체층은 인듐(In), 갈륨(Ga), 아연(Zn), 주석(Sn) 및 산소(O)를 포함하고,
상기 산화물 반도체층에서, 상기 인듐(In)의 함량은 상기 갈륨(Ga)의 함량보다 많으며,
상기 인듐(In)과 상기 아연(Zn)의 함량은 실질적으로 동일하며,
상기 인듐(In)에 대한 상기 주석(Sn)의 비율(Sn/In)은 0.1 내지 0.25이고,
상기 산화물 반도체층은 1.5 x 1017 내지 2.0 x 1017 spins/cm3 이하의 스핀 밀도(spin density)를 갖는,
표시장치.
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170136199A KR102434908B1 (ko) | 2017-10-20 | 2017-10-20 | 산화물 반도체층을 포함하는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
| CN201810567992.4A CN109148592B (zh) | 2017-06-27 | 2018-06-05 | 包括氧化物半导体层的薄膜晶体管，其制造方法和包括其的显示设备 |
| TW107119521A TWI673881B (zh) | 2017-06-27 | 2018-06-06 | 包含氧化物半導體層的薄膜電晶體、製造該薄膜電晶體的方法、及包含該薄膜電晶體的顯示裝置 |
| JP2018114108A JP6599518B2 (ja) | 2017-06-27 | 2018-06-15 | 酸化物半導体層を含む薄膜トランジスタ、その製造方法及び表示装置 |
| EP18179057.7A EP3422419B1 (en) | 2017-06-27 | 2018-06-21 | Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same |
| US16/019,294 US10608117B2 (en) | 2017-06-27 | 2018-06-26 | Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same |
| US16/790,591 US11201248B2 (en) | 2017-06-27 | 2020-02-13 | Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same |
| US17/524,255 US20220069130A1 (en) | 2017-06-27 | 2021-11-11 | Thin-film transistor including oxide semiconductor layer, method of manufacturing the same, and display apparatus including the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020170136199A KR102434908B1 (ko) | 2017-10-20 | 2017-10-20 | 산화물 반도체층을 포함하는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20190044159A KR20190044159A (ko) | 2019-04-30 |
| KR102434908B1 true KR102434908B1 (ko) | 2022-08-19 |
Family
ID=66285730
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020170136199A KR102434908B1 (ko) | 2017-06-27 | 2017-10-20 | 산화물 반도체층을 포함하는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102434908B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20210152083A (ko) * | 2020-06-05 | 2021-12-15 | 삼성디스플레이 주식회사 | 표시 장치 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010272663A (ja) * | 2009-05-21 | 2010-12-02 | Sony Corp | 薄膜トランジスタ、表示装置、および電子機器 |
| JP2013211544A (ja) * | 2012-03-02 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法、並びに酸化膜の作製方法 |
| JP2014229638A (ja) * | 2013-05-17 | 2014-12-08 | 出光興産株式会社 | 酸化物半導体薄膜 |
| JP2014229666A (ja) * | 2013-05-20 | 2014-12-08 | 出光興産株式会社 | 薄膜トランジスタ |
| JP2015070223A (ja) * | 2013-09-30 | 2015-04-13 | パナソニック株式会社 | 薄膜半導体装置及びその製造方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6002088B2 (ja) | 2012-06-06 | 2016-10-05 | 株式会社神戸製鋼所 | 薄膜トランジスタ |
| TWI545777B (zh) | 2014-01-15 | 2016-08-11 | Kobe Steel Ltd | Thin film transistor |
-
2017
- 2017-10-20 KR KR1020170136199A patent/KR102434908B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010272663A (ja) * | 2009-05-21 | 2010-12-02 | Sony Corp | 薄膜トランジスタ、表示装置、および電子機器 |
| JP2013211544A (ja) * | 2012-03-02 | 2013-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置及び半導体装置の作製方法、並びに酸化膜の作製方法 |
| JP2014229638A (ja) * | 2013-05-17 | 2014-12-08 | 出光興産株式会社 | 酸化物半導体薄膜 |
| JP2014229666A (ja) * | 2013-05-20 | 2014-12-08 | 出光興産株式会社 | 薄膜トランジスタ |
| JP2015070223A (ja) * | 2013-09-30 | 2015-04-13 | パナソニック株式会社 | 薄膜半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20190044159A (ko) | 2019-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102418493B1 (ko) | 이차원 반도체를 포함하는 박막 트랜지스터 및 이를 포함하는 표시장치 | |
| JP6599518B2 (ja) | 酸化物半導体層を含む薄膜トランジスタ、その製造方法及び表示装置 | |
| KR102393552B1 (ko) | 수소 차단막을 갖는 박막 트랜지스터 및 이를 포함하는 표시장치 | |
| KR101976133B1 (ko) | 표시 장치 | |
| JP5657433B2 (ja) | 薄膜トランジスタの製造方法、薄膜トランジスタ、表示装置、センサ及びｘ線デジタル撮影装置 | |
| TWI580048B (zh) | 場效電晶體的製造方法 | |
| KR101372734B1 (ko) | 액상공정을 이용한 박막 트랜지스터 및 그 제조방법 | |
| KR102578422B1 (ko) | 지지층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 | |
| CN108269854B (zh) | 薄膜晶体管基板及其制造方法和显示装置 | |
| KR20190062695A (ko) | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 | |
| WO2013172237A1 (ja) | 薄膜トランジスタ及びその製造方法、表示装置、イメージセンサー、ｘ線センサー並びにｘ線デジタル撮影装置 | |
| KR102461572B1 (ko) | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 | |
| KR102434908B1 (ko) | 산화물 반도체층을 포함하는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 | |
| KR20190060260A (ko) | 수소 차단층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 | |
| KR102278505B1 (ko) | 박막 트랜지스터, 박막 트랜지스터를 포함하는 박막 트랜지스터 표시판 및 박막 트랜지스터의 제조 방법 | |
| KR102586429B1 (ko) | 수소 차단용 보호막을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 | |
| KR20190063022A (ko) | 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 | |
| KR102537352B1 (ko) | 도핑된 산화물 반도체층을 갖는 박막 트랜지스터, 그 제조방법 및 이를 포함하는 표시장치 | |
| KR20150011596A (ko) | 산화물 반도체 박막 트랜지스터 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |