KR20140102043A - 표시장치 및 이의 제조방법 - Google Patents

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Abstract

이중 구조의 광차단층을 적용하여 드레인 전계를 차단함으로써 박막트랜지스터의 오동작을 방지할 수 있는 표시장치 및 이의 제조방법이 제공된다. 표시장치는, 기판, 기판 상에 형성된 산화물 반도체층 및 기판과 산화물 반도체층 사이에 산화물 반도체층과 대응되도록 형성되며, 금속막과 금속막 상부에 P 타입으로 도핑된 실리콘막의 이중 구조를 가지는 광차단층을 포함한다.

Description

표시장치 및 이의 제조방법{DISPLAY DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은 탑 게이트(Top Gate) 구조의 표시장치 및 이의 제조방법에 관한 것으로, 특히 이중 구조의 광차단층을 적용하여 드레인 전계를 차단함으로써 박막트랜지스터의 오동작을 방지할 수 있는 표시장치 및 이의 제조방법에 관한 것이다.
최근 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시장치들이 개발되고 있으며, 평판 표시장치로는 액정 표시장치(Liquid Crystal Display), 전계방출 표시장치(Field Emission Display), 플라즈마 표시패널(Plasma Display Panel) 및 유기 전계발광 표시장치(Organic Light Emitting Display) 등이 있다.
특히, 표시장치는 소형화, 경량화 및 저전력을 소비하는 등의 이점을 가지고 있으며, 일반적으로 능동 매트릭스(active matrix) 타입으로 구성된다. 능동 매트릭스 타입의 표시장치는 복수개의 주사선과 복수개의 데이터선의 교차에 의해 매트릭스 형태로 배치된 각각의 화소들이 정의되고, 상기 화소에는 스위칭 소자로서의 박막트랜지스터가 구비된다. 이러한 박막트랜지스터는 채널영역을 갖는 반도체층, 게이트 전극 및 소스/드레인 전극을 구비한다.
표시장치의 박막트랜지스터는 게이트 전극의 형성위치에 따라 바텀 게이트(Bottom Gate) 구조의 표시장치와 탑 게이트(Top Gate) 구조로 나뉠 수 있다. 바텀 게이트 구조의 표시장치는 게이트 전극이 소스 전극과 드레인 전극의 하부에 위치하는 구조이고, 탑 게이트 구조의 표시장치는 게이트 전극이 소스 전극과 드레인 전극의 상부에 위치하는 구조이다.
탑 게이트 구조의 표시장치는 바텀 게이트 구조의 표시장치에 비하여 게이트 전극과 소스/드레인 전극 간의 기생용량을 최소화시킬 수 있다. 그러나, 탑 게이트 구조의 표시장치는 게이트 전극이 상부에 있기 때문에 하부, 즉 표시장치의 백 라이트에서 조사되는 빛 또는 표시장치에서의 반사광 또는 외부광이 반도체층에 영향을 줄 수 있다. 따라서, 종래의 탑 게이트 구조의 표시장치에서는 하부로부터 유입되는 빛을 차단하기 위한 광차단층이 추가적으로 필요하다.
도 1은 종래의 탑 게이트 구조의 표시장치를 나타내는 도면이다.
도 1을 참조하면, 종래의 표시장치(1)는 기판(2) 상에 형성된 광차단층(3), 광차단층(3)이 형성된 기판(2)의 전면에 형성된 버퍼층(4) 및 버퍼층(4) 상에 광차단층(3)과 대응되는 영역에 형성된 반도체층(5)을 포함한다.
또한, 반도체층(5) 상에 형성된 게이트 절연막(6)과 게이트 전극(7), 게이트 전극(7)과 반도체층(5)을 덮으며 반도체층(5)을 노출시키는 콘택홀(미도시)이 형성된 층간절연막(8) 및 콘택홀을 통해 반도체층(5)과 접속되는 소스 전극(9) 및 드레인 전극(10)을 포함한다.
또한, 소스 전극(9) 및 드레인 전극(10)을 덮으며 드레인 전극(10)을 노출시키는 콘택홀(미도시)이 형성된 패시베이션막(11) 및 콘택홀을 통해 드레인 전극(10)과 접속되는 화소전극(12)을 포함한다.
상술한 종래의 표시장치(1)의 광차단층(3)은 외부와 전기적으로 연결되어 있지 않은 플로팅(floating)구조의 금속막으로 형성된다. 이러한, 플로팅 구조의 광차단층(3)은 하부로부터의 빛의 유입을 방지하기 위하여 소스 전극(9) 및 드레인 전극(10)이 형성된 영역까지 커버할 수 있도록 형성된다.
그러나, 종래의 광차단층(3)이 소스 전극(9) 및 드레인 전극(10)을 커버하도록 형성됨으로써, 드레인 전극(10)으로부터 발생되는 전계에 의해 광차단층(3)으로 전하가 유도되며, 전하의 유도에 따라 반도체층(5)의 전기적 포텐셜이 낮아져 문턱전압(threshold voltage)을 음의 방향으로 이동시킨다.
이에 따라, 드레인 전극의 전류-전압 특성이 나빠지게 되며, 이는 박막트랜지스터의 오동작을 일으켜 표시장치의 동작 신뢰성을 저하시킨다.
본 발명은 상기한 문제점을 개선하기 위한 것으로, 드레인 전극과 광차단층 사이의 전계를 차단시킬 수 있도록 광차단층 상부에 실리콘막을 추가하여 이중 구조로 형성함으로써, 표시장치의 동작 신뢰성을 개선시킬 수 있는 표시장치 및 이의 제조방법을 제공하고자 하는데 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시장치는, 기판; 상기 기판 상에 형성된 산화물 반도체층; 및 상기 기판과 상기 산화물 반도체층 사이에 상기 산화물 반도체층과 대응되도록 형성되며, 금속막과 상기 금속막 상부에 P 타입으로 도핑된 실리콘막의 이중 구조를 가지는 광차단층을 포함한다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 표시장치의 제조방법은, 기판 상에 금속물질과 P 타입으로 도핑된 비정질 실리콘을 차례로 증착하고 선택적으로 패터닝하여 금속막과 실리콘막의 이중 구조의 광차단층을 형성하는 단계; 및 상기 광차단층과 대응되도록 상기 광차단층 상에 산화물 반도체층을 형성하는 단계를 포함한다.
본 발명의 표시장치 및 이의 제조방법에 따르면, 광차단층 상부에 P 타입으로 도핑된 비정질 실리콘막을 추가하여 드레인 전극으로부터의 전계를 차단함으로써 박막트랜지스터의 오동작을 개선시킬 수 있다.
또한, 광차단층을 플로팅 구조로 형성하여 소스/드레인 전극을 커버함으로써, 표시장치의 하부에서 유입되는 빛뿐만 아니라 상부 빛의 반사를 감소시켜 박막트랜지스터의 동작 신뢰성을 개선시킬 수 있다.
도 1은 종래의 탑 게이트 구조의 표시장치의 도면이다.
도 2는 본 발명의 일 실시예에 따른 탑 게이트 구조의 표시장치의 도면이다.
도 3a 내지 도 3d는 도 2에 도시된 표시장치의 공정도들이다.
도 4a는 종래의 표시장치의 전류-전압 특성그래프이다.
도 4b는 본 발명에 따른 표시장치의 전류-전압 특성그래프이다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 탑 게이트 구조의 표시장치 및 이의 제조방법에 대해 상세히 설명한다.
도 2는 본 발명에 따른 탑 게이트 구조의 표시장치를 나타내는 도면이다.
도 3a 내지 도 3d는 도 2의 표시장치의 공정도들이다.
먼저, 도 2를 참조하면, 본 발명에 따른 표시장치(100)는 기판(101) 상에 형성된 광차단층(105), 산화물 반도체층(107), 게이트 전극(109), 소스 전극(111), 드레인 전극(113) 및 화소전극(117)을 포함할 수 있다.
또한, 표시장치(100)는 광차단층(105)과 산화물 반도체층(107) 사이에 형성된 버퍼층(106)과, 게이트 전극(109)과 산화물 반도체층(107) 사이에 형성된 게이트 절연막(108)을 더 포함할 수 있다.
또한, 표시장치(100)는 게이트 전극(109)과 소스 전극(111) 및 드레인 전극(113) 사이에 형성된 층간절연막(110) 및 소스 전극(111) 및 드레인 전극(113)과 화소전극(117) 사이에 형성된 패시베이션막(115)을 더 포함할 수 있다.
버퍼층(106)을 사이에 두고 산화물 반도체층(107)과 대응되는 광차단층(105)은 산화물 반도체층(107)에 대응되는 위치에 소스 전극(111)과 드레인 전극(113)을 모두 커버할 수 있도록 형성될 수 있다.
광차단층(105)은 금속막(102)과 실리콘막(103)의 이중막 구조로 형성될 수 있다. 광차단층(105)은 스퍼터링(Sputtering), 화학기상증착(Chemical Vapor Deposition; CVD) 또는 이온주입(Ion Implantation) 등의 공정을 통해 형성될 수 있다.
도 2 및 도 3a를 참조하면, 광차단층(105)은 기판(101)의 전면에 금속물질(미도시)과 비정질 실리콘(미도시)을 차례로 증착하고, 이를 선택적으로 패터닝하여 형성될 수 있다.
금속물질은 빛의 투과율이 낮은 금속, 예컨대 알루미늄(Al), 구리(Cu), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta) 등과 같은 금속물질이거나, MoTi, MoTa 또는 MoNb 등과 같은 몰리브덴 합금이 사용될 수 있다.
금속물질은 패터닝 공정을 통해 후술될 비정질 실리콘과 함께 패터닝될 수 있으며, 광차단층(105)의 하부 구조, 즉 하부의 금속막(102)을 형성할 수 있다.
비정질 실리콘은 P 타입으로 도핑된 실리콘(Si)일 수 있으나, 나노결정 또는 마이크로결정 형태의 실리콘이 P 타입으로 도핑되어 사용될 수도 있다. 또한, 실리콘이 아닌 다른 물질, 예컨대, 비정질, 나노결정 또는 마이크로결정 형태의 게르마늄(Ge), 탄화규소(SiC), 산화실리콘(SiOx) 또는 산화아연(ZnO) 등과 같은 물질 중의 하나가 사용될 수도 있다.
비정질 실리콘은 패터닝 공정을 통해 금속물질과 함께 패터닝될 수 있으며, 광차단층(105)의 상부 구조, 즉 상부의 실리콘막(103)을 형성할 수 있다.
상술한 바와 같이, 광차단층(105)의 상부 구조를 형성하는 실리콘막(103)은 P 타입으로 도핑된 실리콘막일 수 있다. 이러한 실리콘막(103)은 기판(101) 상에 금속물질을 증착한 후 CVD 공정으로 비정질 실리콘을 증착할 때, 가스(gas), 예컨대 도판트 가스(dopant gas)의 농도를 조절하여 P 타입으로 도핑될 수 있다.
예를 들어, 기판(101) 상에 비정질 실리콘을 CVD 공정으로 증착할 때, 다이보레인(diborane; B2H6) 가스와 사일레인(SiH4) 가스가 사용될 수 있고, B2H6와 SiH4의 농도 비율을 조절하여 상기 비정질 실리콘이 P 타입으로 도핑되도록 할 수 있다. 여기서, B2H6 가스는 SiH4 가스에 비하여 0.1~10% 바람직하게는 0.5~1%의 농도 범위를 가지도록 조절될 수 있다.
본 실시예에서는 비정질 실리콘이 CVD 공정으로 증착될 때 P 타입으로 도핑되는 예를 들어 설명하였으나, 앞서 서술한 바와 같이 비정질, 나노결정 또는 마이크로 결정 형태의 게르마늄, 탄화규소, 산화실리콘 또는 산화아연도 비정질 실리콘과 동일한 CVD 공정을 통해 P 타입으로 도핑될 수도 있다.
또한, 실리콘막(103)은 이온 주입 공정을 통해 P 타입으로 도핑될 수 있다. 다시 말하면, 기판(101) 상에 금속물질과 비정질 실리콘을 차례로 증착하고, 증착된 실리콘에 P 타입의 도판트 물질을 이온 주입하여 상기 비정질 실리콘이 P 타입으로 도핑되도록 할 수 있다.
예를 들어, 기판(101) 상에 실리콘을 증착한 후 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In) 등을 도판트 물질로 하여 이온 주입함으로써, 상기 실리콘이 P 타입으로 도핑되도록 할 수 있다.
또한, 기판(101) 상에 게르마늄을 증착한 후 붕소, 알루미늄, 갈륨, 인듐 등을 도판트 물질로 하여 이온 주입함으로써, 게르마늄이 P 타입으로 도핑되도록 할 수 있다. 또한, 기판(101) 상에 탄화규소를 증착한 후 알루미늄 등을 도판트 물질로 하여 이온 주입함으로써, 탄화규소가 P 타입으로 도핑되도록 할 수 있다. 또한, 기판(101) 상에 산화아연을 증착한 후 질소(N), 인(P), 비소(As), 안티몬(Sb), 구리(Cu) 등을 도판트 물질로 하여 이온 주입함으로써, 산화아연이 P 타입으로 도핑되도록 할 수 있다.
상술한 바와 같이, 도판트 물질의 이온 주입 공정을 통해 P 타입으로 도핑된 실리콘막을 형성할 수 있다. 이때, 도판트 물질로 사용되는 원소들은 대략 1017 ~ 1021 atoms/cm3의 농도 범위로 도핑될 수 있으며, 이온 주입 공정 시 적절한 도핑 깊이를 결정할 수 있다. 도판트 물질의 도핑 농도가 높아질수록 형성되는 실리콘막의 두께는 감소될 수 있다.
또한, 실리콘막(103)은 P 타입으로 도핑된 실리콘을 타겟으로 하여 스퍼터링 공정을 통해 형성되거나, 또는 P 타입의 도판트 물질을 디퓨전(diffusion)하여 형성될 수도 있다.
이어, 상술한 과정을 통해 기판(101) 상에 차례로 증착된 금속물질과 P 타입으로 도핑된 비정질 실리콘을 마스크를 이용한 포토 공정으로 선택적으로 패터닝함으로써 금속막(102)과 실리콘막(103)의 이중막 구조를 가지는 광차단층(105)을 형성할 수 있다.
한편, 광차단층(105)은 버퍼층(106)을 사이에 두고 상부의 구조들, 즉 산화물 반도체층(107)과 분리되어 있는 플로팅 구조로 형성될 수 있다. 광차단층(105)은 산화물 반도체층(107) 전체 영역을 커버하도록 형성되거나, 또는 산화물 반도체층(107)과 소스/드레인전극(111, 113)의 접속부분을 커버하도록 형성될 수 있다.
이에 따라, 본 발명에 따른 광차단층(105)은 상부의 실리콘막(103)이 드레인 전계를 차단하여 전계가 광차단층(105)으로 유도되지 않도록 하기 때문에 산화물 반도체층(107)과의 사이에서 기생 커패시턴스가 형성되지 않게 된다.
또한, 광차단층(105)이 산화물 반도체층(107) 전체를 커버하도록 형성되기 때문에 표시장치(100)의 하부에서 산화물 반도체층(107)으로 유입되는 빛뿐만 아니라, 상부의 전극들, 예컨대 소스 전극(111) 또는 드레인 전극(113)에 의해 반사되는 빛을 감소시킬 수 있다. 또한, 광차단층(105)의 상부에 형성된 실리콘막(103)이 빛을 흡수하기 때문에 표시장치(100)의 상부에서 유입되는 빛의 반사를 감소시킬 수 있다.
도 2 및 도 3b를 참조하면, 광차단층(105)이 형성된 기판(101)의 전면에 광차단층(105)을 덮도록 버퍼층(106)을 형성할 수 있다.
버퍼층(106)은 Si, Ge, Al, Hf, Ti, In, Ga, La, Ta 중 적어도 하나 이상을 포함하는 산화물(oxide) 또는 질화물(nitride) 또는 산질화물(oxynitride)로 형성될 수 있으며, 대략 500~7000Å의 두께로 형성될 수 있다.
버퍼층(106) 상에는 산화물 반도체층(107)이 형성될 수 있다. 산화물 반도체층(107)은 버퍼층(106) 상에 금속물질을 포함하는 산화물을 증착하고, 이를 선택적으로 패터닝하여 광차단층(105)과 대응되도록 형성될 수 있다.
산화물 반도체층(107)은 InGaZnO 계열의 물질이 포함되나 이에 한정되지 않고, In, Ga, Zn, Al, 주석(Sn), 지르코늄(Zr), 불화수소(Hf), 카드뮴(Cd), 니켈(Ni), Cu 중 선택된 적어도 하나 이상의 금속을 포함하는 산화물로 형성될 수 있다.
산화물 반도체층(107)은 중앙부, 즉 게이트 전극(109)과 대응되는 부분의 액티브 영역(107a)과, 양측부, 즉 소스 전극(111) 및 드레인 전극(113)과 대응되는 부분의 도체화 영역(107b)을 가질 수 있다.
산화물 반도체층(107)의 도체화 영역(107b)은 건식 식각(dry etch), 플라즈마(plasma) 처리, 수소 디퓨전, 금속 디퓨전, 도핑 등의 공정을 통해 형성될 수 있으며, 전도도가 높은 영역일 수 있다. 예를 들어, 도체화 영역(107b)은 게이트 절연막(108)의 패터닝 공정 시, 건식 식각의 시간을 증가시켜 오버 에치(over etch)함으로써 자가 얼라인(self align)으로 전도도가 높도록 형성될 수 있다.
도 2 및 도 3c를 참조하면, 산화물 반도체층(107)을 포함하는 기판(101)의 전면에 실리콘막과 금속막을 차례로 증착하고 패터닝하여 게이트 절연막(108)과 게이트 전극(109)을 형성한다.
게이트 절연막(108)은 Si, Ge, Al, Hf, Ti, In, Ga, La, Ta 중 적어도 하나 이상을 포함하는 산화물(oxide) 또는 질화물(nitride) 또는 산질화물(oxynitride)로 형성될 수 있으며, 대략 500~7000Å의 두께로 형성될 수 있다.
게이트 전극(109)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta)의 금속 물질 또는 MoTi, MoW, MoTa 또는 MoNb의 몰리브덴 합금(Mo alloy) 등의 금속 물질을 CVD 또는 스퍼터링법으로 증착하고, 이를 선택적으로 패터닝하여 형성할 수 있다.
이어, 게이트 전극(109)을 포함하는 기판(101)의 전면에 층간 절연막(110)을 형성할 수 있다.
층간 절연막(110)은 Si, Ge, Al, Hf, Ti, In, Ga, La, Ta 중 적어도 하나 이상을 포함하는 산화물(oxide) 또는 질화물(nitride) 또는 산질화물(oxynitride)로 형성될 수 있으며, 대략 500~7000Å의 두께로 형성될 수 있다.
또한, 층간 절연막(110)에 제1 콘택홀(110a)과 제2 콘택홀(110b)을 형성하여 산화물 반도체층(107)을 노출시킬 수 있다.
한편, 도면에서는 게이트 절연막(108)이 게이트 전극(109) 하부에만 형성되는 것으로 도시되어 있으나, 이에 제한되지는 않는다. 예컨대, 게이트 절연막(108)은 산화물 반도체층(107)이 형성된 기판(101) 전체를 덮도록 형성될 수 있으며, 이때 층간 절연막(110)에 형성되는 제1 콘택홀(110a)과 제2 콘택홀(110b)은 게이트 절연막(108)까지 형성되어 산화물 반도체층(107)을 노출시킬 수도 있다.
도 2 및 도 3d를 참조하면, 층간 절연막(110)이 형성된 기판(101) 전면에 금속막을 증착하고 패터닝하여 소스 전극(111)과 드레인 전극(113)을 형성할 수 있다.
소스 전극(111)은 제1 콘택홀(110a)을 덮도록 형성되어 산화물 반도체층(107)에 연결되고, 드레인 전극(113)은 제2 콘택홀(110b)을 덮도록 형성되어 산화물 반도체층(107)에 연결될 수 있다.
소스 전극(111)과 드레인 전극(113)은 알루미늄(Al), 구리(Cu), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 티타늄(Ti) 또는 탄탈륨(Ta)의 금속 물질 또는 MoTi, MoW, MoTa 또는 MoNb의 몰리브덴 합금(Mo alloy) 등의 금속 물질을 CVD 또는 스퍼터링법으로 증착하고, 이를 선택적으로 패터닝하여 형성할 수 있다.
이어, 소스 전극(111)과 드레인 전극(113)이 형성된 기판(101) 전면에 패시베이션막(115)을 형성할 수 있다.
패시베이션막(115)은 Si, Ge, Al, Hf, Ti, In, Ga, La, Ta 중 적어도 하나 이상을 포함하는 산화물(oxide) 또는 질화물(nitride) 또는 산질화물(oxynitride)로 형성될 수 있으며, 대략 500~7000Å의 두께로 형성될 수 있다.
또한, 패시베이션막(115)에 제3 콘택홀(115a)을 형성하여 드레인 전극(113)을 노출시킬 수 있다.
그리고, 도 2에 도시된 바와 같이, 패시베이션막(115) 상에 금속막을 증착하고 패터닝하여 화소전극(117)을 형성할 수 있다.
화소전극(117)은 제3 콘택홀(115a)을 덮도록 형성되어 드레인 전극(113)에 연결될 수 있다. 화소전극(117)은 투명한 도전성 금속 물질, 예컨대 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등과 같은 투명한 도전성 금속 물질로 형성될 수 있다.
도 4a는 종래의 표시장치에서의 전류-전압 특성그래프이고, 도 4b는 본 발명에 따른 표시장치에서의 전류-전압 특성그래프이다.
도 1 및 도 4a를 참조하면, 종래의 표시장치(1)에서는 기판(2) 상에 형성된 광차단층(3)에 드레인 전계가 유도되기 때문에 높은 드레인 전압(VDS)의 전류-전압 특성이 음(-)의 방향으로 움직인다.
이러한 드레인 전압의 움직임에 의해 높은 드레인 전압(VDS)과 낮은 드레인 전압(Vds)의 전류-전압 특성이 벌어지는 현상이 발생되고, 이는 박막 트랜지스터의 비정상 동작을 야기한다.
그러나, 도 2 및 도 4b를 참조하면, 본 발명에 따른 표시장치(100)는 광차단층(105) 상부의 실리콘막(103)에 의해 드레인 전계가 광차단층(105)으로 유도되지 않기 때문에, 높은 드레인 전압(VDS)의 전류-전압 특성이 움직이지 않게 된다. 이에 따라 드레인 전계에 의한 박막 트랜지스터의 비정상 동작을 방지할 수 있다.
전술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
102: 금속막 103: 실리콘막
105: 광차단층 107: 산화물 반도체층
109: 게이트 전극 111: 소스 전극
113: 드레인 전극 117: 화소 전극

Claims (10)

  1. 기판;
    상기 기판 상에 형성된 산화물 반도체층; 및
    상기 기판과 상기 산화물 반도체층 사이에 상기 산화물 반도체층과 대응되도록 형성되며, 금속막과 상기 금속막 상부에 P 타입으로 도핑된 실리콘막의 이중 구조를 가지는 광차단층을 포함하는 표시장치.
  2. 제1항에 있어서,
    상기 실리콘막은 증착 가스의 농도를 조절하여 P 타입으로 도핑된 표시장치.
  3. 제1항에 있어서,
    상기 실리콘막은 붕소 원소를 포함하는 이온을 주입하여 P 타입으로 도핑된 실리콘막인 표시장치.
  4. 제1항에 있어서,
    상기 산화물 반도체층 상에 형성된 게이트 전극;
    상기 게이트 전극 상에 형성되며, 상기 산화물 반도체층을 노출시키는 제1 및 제2 콘택홀이 형성된 층간절연막;
    상기 층간절연막 상에 형성되고, 상기 제1 및 제2 콘택홀을 통해 상기 산화물 반도체층과 접속되는 소스 전극 및 드레인 전극;
    상기 소스 전극 및 드레인 전극 상에 형성되며, 상기 드레인 전극을 노출시키는 제3 콘택홀이 형성된 패시베이션막; 및
    상기 패시베이션막 상에 형성되고, 상기 제3 콘택홀을 통해 상기 드레인전극에 접속되는 화소 전극을 더 포함하는 표시장치.
  5. 기판 상에 금속물질과 P 타입으로 도핑된 비정질 실리콘을 차례로 증착하고 선택적으로 패터닝하여 금속막과 실리콘막의 이중 구조의 광차단층을 형성하는 단계; 및
    상기 광차단층과 대응되도록 상기 광차단층 상에 산화물 반도체층을 형성하는 단계를 포함하는 표시장치의 제조방법.
  6. 제5항에 있어서,
    상기 광차단층을 형성하는 단계는, 화학기상층착으로 상기 금속물질 상에 비정질 실리콘을 증착하되, 증착 가스의 농도를 조절하여 상기 P 타입으로 도핑된 비정질 실리콘을 형성하는 표시장치의 제조방법.
  7. 제6항에 있어서,
    상기 증착 가스는 B2H6/SiH4를 0.5~1%의 범위로 농도를 조절하는 표시장치의 제조방법.
  8. 제5항에 있어서,
    상기 광차단층을 형성하는 단계는, 상기 금속물질 상에 비정질 실리콘을 증착시키고, 상기 비정질 실리콘에 P 타입의 도판트 물질을 이온 주입하여 상기 P 타입으로 도핑된 비정질 실리콘을 형성하는 표시장치의 제조방법.
  9. 제8항에 있어서,
    상기 P 타입의 도판트 물질은 붕소, 알루미늄, 갈륨, 인듐 중에서 하나인 표시장치의 제조방법.
  10. 제5항에 있어서,
    상기 산화물 반도체층 상에 게이트전극을 형성하는 단계;
    상기 게이트 전극 상에 상기 산화물 반도체층을 노출시키는 제1 및 제2 콘택홀을 가지는 층간절연막을 형성하는 단계;
    상기 층간절연막 상에 상기 제1 및 제2 콘택홀을 통해 상기 산화물 반도체층에 접속하는 소스 전극 및 드레인 전극을 형성하는 단계;
    상기 소스 전극 및 상기 드레인 전극 상에 상기 드레인 전극을 노출시키는 제3 콘택홀을 가지는 패시베이션막을 형성하는 단계; 및
    상기 패시베이션막 상에 상기 제3 콘택홀을 통해 상기 드레인 전극과 접속하는 화소 전극을 형성하는 단계를 더 포함하는 표시장치의 제조방법.
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