KR20200088330A - 박막 트랜지스터 - Google Patents

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KR20200088330A
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film transistor
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resistance region
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구니오 마스모
나오 이시바시
노부히로 나카무라
사토루 와타나베
가즈토 오코시
나오미치 미야카와
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에이지씨 가부시키가이샤
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Abstract

탑 게이트 코플래너형 박막 트랜지스터이며, 소스, 드레인, 게이트 및 반도체층을 갖고, 상기 반도체층은, 상기 소스용 제1 저저항 영역과, 상기 드레인용 제2 저저항 영역을 갖고, 상기 소스 및 상기 드레인은, 상기 제1 저저항 영역, 상기 반도체층 및 상기 제2 저저항 영역을 거쳐서 전기적으로 접속되고, 상기 반도체층은, 갈륨(Ga), 아연(Zn) 및 주석(Sn)을 포함하는 산화물계 반도체로 구성되는, 박막 트랜지스터.

Description

박막 트랜지스터
본 발명은 박막 트랜지스터에 관한 것이다.
종래부터 박막 트랜지스터(TFT)에 있어서의 반도체 재료로서, 실리콘이 널리 사용되어 왔다.
최근에는, 금속 양이온을 포함하는 산화물 반도체 중에는, 광학 밴드 갭이 비교적 넓고, 이동도가 비교적 큰 화합물이 존재한다는 것이 알려지게 되어, 그러한 산화물 반도체를 반도체 소자에 적용하는 시도가 이루어지고 있다.
그 중에서도, In-Ga-Zn-O계의 산화물 반도체는, 투명한 데다가, 아몰퍼스 실리콘이나 저온 폴리실리콘에 필적하는 특성을 갖고, 차세대의 박막 트랜지스터에 대한 적용이 주목받고 있다(예를 들어 특허문헌 1).
일본 특허 제5589030호 명세서
그러나, 본원 발명자들에 의하면, In-Ga-Zn-O계의 산화물 반도체(이하, 「IGZO 재료」라고 칭함)로 반도체층을 형성한 경우, 채널 길이가 짧아지면 반도체 특성이 저하되는 경향이 있다.
이 때문에, 반도체층이 IGZO 재료로 구성된 박막 트랜지스터에서는, 장래, 반도체층의 채널 길이를 짧게 하는 것(단장화)에 한계가 생길 것으로 예상된다.
본 발명은 이와 같은 배경을 감안하여 이루어진 것이며, 본 발명에서는, 투명한 데다가, 종래의 IGZO 재료로 구성된 반도체층에 비하여, 채널 길이를 짧게 하는 것이 가능한 반도체층을 갖는 박막 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명에서는,
탑 게이트 코플래너형 박막 트랜지스터이며,
소스, 드레인, 게이트 및 반도체층을 갖고,
상기 반도체층은, 상기 소스용 제1 저저항 영역과, 상기 드레인용 제2 저저항 영역을 갖고,
상기 소스 및 상기 드레인은, 상기 제1 저저항 영역, 상기 반도체층 및 상기 제2 저저항 영역을 거쳐서 전기적으로 접속되고,
상기 반도체층은, 갈륨(Ga), 아연(Zn) 및 주석(Sn)을 포함하는 산화물계 반도체로 구성되는, 박막 트랜지스터가 제공된다.
또한, 본 발명에서는,
역스태거형 박막 트랜지스터이며,
소스, 드레인, 게이트 및 반도체층을 갖고,
상기 소스 및 상기 드레인은, 상기 반도체층을 거쳐서 전기적으로 접속되고,
상기 반도체층은, 갈륨(Ga), 아연(Zn) 및 주석(Sn)을 포함하는 산화물계 반도체로 구성되는, 박막 트랜지스터가 제공된다.
본 발명에서는, 투명한 데다가, 종래의 IGZO 재료로 구성된 반도체층에 비하여, 채널 길이를 짧게 하는 것이 가능한 반도체층을 갖는 박막 트랜지스터를 제공할 수 있다.
도 1은 본 발명의 일 실시 형태에 따른 박막 트랜지스터의 단면을 모식적으로 도시한 도면이다.
도 2는 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 3은 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 4는 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 5는 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 6은 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 7은 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 8은 본 발명의 일 실시 형태에 따른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 9는 본 발명의 일 실시 형태에 따른 다른 박막 트랜지스터의 단면을 모식적으로 도시한 도면이다.
도 10은 본 발명의 일 실시 형태에 따른 다른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 11은 본 발명의 일 실시 형태에 따른 다른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 12는 본 발명의 일 실시 형태에 따른 다른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 13은 본 발명의 일 실시 형태에 따른 다른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 14는 본 발명의 일 실시 형태에 따른 다른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 15는 본 발명의 일 실시 형태에 따른 다른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 16은 본 발명의 일 실시 형태에 따른 다른 박막 트랜지스터를 제조할 때의 일 공정을 모식적으로 도시한 도면이다.
도 17은 소자 A에 있어서의 TFT 특성의 평가 결과를 도시한 도면이다.
도 18은 소자 B에 있어서의 TFT 특성의 평가 결과를 도시한 도면이다.
도 19는 소자 C에 있어서의 TFT 특성의 평가 결과를 도시한 도면이다.
도 20은 소자 D에 있어서의 TFT 특성의 평가 결과를 도시한 도면이다.
도 21은 소자 E에 있어서의 TFT 특성의 평가 결과를 도시한 도면이다.
도 22는 소자 F에 있어서의 TFT 특성의 평가 결과를 도시한 도면이다.
도 23은 소자 G에 있어서의 TFT 특성의 평가 결과를 도시한 도면이다.
도 24는 소자 H에 있어서의 TFT 특성의 평가 결과를 도시한 도면이다.
이하, 본 발명의 일 실시 형태에 대해 설명한다.
(탑 게이트 코플래너형 박막 트랜지스터)
본 발명의 일 실시 형태에서는,
탑 게이트 코플래너형 박막 트랜지스터이며,
소스, 드레인, 게이트 및 반도체층을 갖고,
상기 반도체층은, 상기 소스용 제1 저저항 영역과, 상기 드레인용 제2 저저항 영역을 갖고,
상기 소스 및 상기 드레인은, 상기 제1 저저항 영역, 상기 반도체층 및 상기 제2 저저항 영역을 거쳐서 전기적으로 접속되고,
상기 반도체층은, 갈륨(Ga), 아연(Zn) 및 주석(Sn)을 포함하는 산화물계 반도체로 구성되는, 박막 트랜지스터가 제공된다.
여기서, 박막 트랜지스터에 있어서, 「톱 게이트형」란, 반도체층의 상부에 게이트가 배치된 구조를 의미한다. 「톱 게이트형」과 상반되는 구조로서, 반도체층의 하측에 게이트가 배치된 구조, 즉 「보텀 게이트형」이 있다.
또한, 「코플래너형」이란, 소스/드레인과, 게이트가, 반도체층에 대해 동일한 측(예를 들어, 상측 또는 하측)에 배치된 구조를 의미한다. 「코플래너형」과 상반되는 구조로서, 소스/드레인과, 게이트가, 반도체층에 대해 서로 반대 측에 배치된 구조, 즉 「스태거형」, 「역스태거형」이 있다. 또한, 「스태거형」에서는, 반도체층의 상부에 게이트가 배치되고, 「역스태거형」에서는, 반도체층의 하측에 게이트가 배치된다.
본원에 있어서, 「탑 게이트 코플래너형」이란, 게이트, 소스 및 드레인의 모든 전극이, 반도체층의 상부에 배치된 구조를 의미한다.
전술한 바와 같이, 박막 트랜지스터에 있어서, 소스 내지 드레인의 채널로서 기능하는 반도체층에 IGZO 재료를 사용한 경우, 채널 길이의 단장화와 함께, 박막 트랜지스터의 특성이 저하되는 경향이 보인다. 예를 들어, 박막 트랜지스터에 있어서, 온/오프의 스위칭 특성이 저하되는 경우가 있다.
또한, 채널 길이의 정의에 대해서는, 후술한다.
이에 비하여, 본 발명의 일 실시 형태에서는, 박막 트랜지스터에 포함되는 반도체층으로서, 갈륨(Ga), 아연(Zn) 및 주석(Sn)을 포함하는 산화물계 반도체(이하, 「GZSO계 화합물」이라고 칭함)가 이용된다.
본원에 있어서, 「산화물계 내지」라고 하는 용어는, 이와 같은 재료가, 산화물로 구성되어 있다는 것, 또는 산화물을 주체로 하는 화합물로 구성되어 있다는 것을 의미한다.
발명자들의 지견에 의하면, 이 GZSO계 화합물은, 채널 길이를 짧게 해도, 스위칭 특성의 저하가 적다는 특징을 갖는다.
이 때문에, 반도체층이 GZSO계 화합물로 구성된 박막 트랜지스터에서는, 종래에 비해, 채널 길이를 유의미하게 짧게 하는 것이 가능하게 된다. 예를 들어, 반도체층이 GZSO계 화합물로 형성된 경우, 채널 길이가 5㎛ 이하, 예를 들어 채널 길이가 3㎛ 이하인 박막 트랜지스터를 제공할 수 있다.
또한, GZSO계 화합물로 형성된 반도체층에 있어서, 채널 길이를 짧게 해도, 특성이 그다지 저하되지 않는 이유는, 지금으로서는 충분히 파악되고 있지 않다.
그러나, GZSO계 화합물은, IGZO 재료에 비하여, 가전자대와 전도대 사이의 에너지 포텐셜 영역에, 산소 결함과 같은 광 흡수 물질을 그다지 포함하고 있지 않은 것이 하나의 요인으로서 생각된다. 단, 그 밖의 요인도 생각될 수 있다. 이 메커니즘에 관해서는, 앞으로, 보다 명확해질 것으로 생각된다.
(본 발명의 일 실시 형태에 따른 박막 트랜지스터)
이하, 도면을 참조하여, 본 발명의 일 실시 형태에 대해 보다 자세하게 설명한다.
도 1에는, 본 발명의 일 실시 형태에 따른 박막 트랜지스터의 단면을 모식적으로 도시한다.
도 1에 도시하는 바와 같이, 본 발명의 일 실시 형태에 따른 박막 트랜지스터(이하, 「제1 소자」라고 칭함)(100)는, 기판(110) 상에 배리어층(120), 반도체층(130), 게이트 절연층(140), 게이트 전극(170), 층간 절연층(150), 제1 전극(소스 또는 드레인)(160), 제2 전극(드레인 또는 소스)(162) 및 패시베이션층(180)의 각 층이 배치되어 구성된다.
또한, 도 1에서, 제1 소자(100)가 「탑 게이트 코플래너형」의 박막 트랜지스터인 것은 명확하다.
기판(110)은, 예를 들어 유리 기판, 세라믹 기판, 플라스틱 기판 또는 수지 기판 등의 절연 기판이다. 또한, 기판(110)은, 투명한 기판이어도 된다.
배리어층(120)은, 기판(110)과 반도체층(130) 사이에 배치되고, 기판(110)과 반도체층(130)의 백 채널 계면을 형성하는 역할을 갖는다. 배리어층(120)은, 예를 들어 산화규소, 산질화규소, 질화규소 및 알루미나 등으로 구성된다. 또한, 배리어층(120)은 필수 구성은 아니며, 불필요한 경우, 생략해도 된다.
반도체층(130)은, 제1 전극(160)과 제2 전극(162) 사이의 전기적 채널로서 기능한다.
반도체층(130)은, 각각 제1 전극(160) 및 제2 전극(162) 측에, 제1 저저항 영역(132a) 및 제2 저저항 영역(132b)을 갖는다. 제1 저저항 영역(132a)은, 제1 전극(160)과 반도체층(130) 사이의 컨택트 로스를 저감하는 역할을 갖는다. 마찬가지로, 제2 저저항 영역(132b)은, 제2 전극(162)과 반도체층(130) 사이의 컨택트 로스를 저감하는 역할을 갖는다.
게이트 절연층(140)은, 예를 들어 산화규소, 산질화규소, 질화규소 및 알루미나 등, 무기 절연 재료로 구성된다. 층간 절연층(150)도 마찬가지이다.
제1 및 제2 전극(160, 162)은, 예를 들어 알루미늄, 구리 및 은과 같은 금속 또는 다른 도전성 재료로 구성된다.
또한, 도 1에 도시하는 바와 같이, 제1 전극(160)은, 도전성 제1 컨택트층(167)을 갖고 있어도 된다. 마찬가지로, 제2 전극(162)은, 도전성 제2 컨택트층(168)을 갖고 있어도 된다.
제1 컨택트층(167)은, 반도체층(130)의 제1 저저항 영역(132a)과 직접 접촉하고, 제2 컨택트층(168)은, 반도체층(130)의 제2 저저항 영역(132b)과 직접 접촉하도록 구성된다.
단, 제1 컨택트층(167) 및 제2 컨택트층(168)은, 필요에 따라 배치되는 부재이며, 불필요한 경우, 생략되어도 된다.
게이트 전극(170)은, 예를 들어 알루미늄, 구리 및 은과 같은 금속 또는 다른 도전성 재료로 구성된다.
패시베이션층(180)은, 소자를 보호하는 역할을 갖고, 예를 들어 산화규소, 산질화규소, 질화규소 및 알루미나 등으로 구성된다.
여기서, 종래의 박막 트랜지스터에서는, 반도체층으로서, 예를 들어 IGZO 재료 등의 화합물이 사용되어 왔다. 그러나, IGZO 재료로 구성된 반도체층은, 전술한 바와 같이, 채널 길이를 짧게 하기가 어렵다는 문제가 있다.
이에 비하여, 제1 소자(100)에서는, 반도체층(130)으로서, 전술한 특징을 갖는 GZSO계 화합물이 적용된다. 따라서, 제1 소자(100)에서는, 반도체층(130)에 있어서의 채널 길이를 유의미하게 짧게 할 수 있다.
여기서, 본 발명의 일 실시 형태에 있어서, 채널 길이란, 제1 저저항 영역(132a)과 제2 저저항 영역(132b) 사이의 최소 거리 L을 의미한다. 예를 들어, 도 1의 예에서는, 반도체층(130)의 제1 저저항 영역(132a)과 제2 저저항 영역(132b)이 깊이 방향으로도 마찬가지로 연신되어 있다고 가정한 경우, 제1 저저항 영역(132a)과 제2 저저항 영역(132b) 사이의 거리 L이 채널 길이가 된다.
제1 소자(100)에서는, 채널 길이는, 예를 들어 5㎛ 이하로 할 수 있고, 또한, 3㎛ 이하로 할 수 있다.
(반도체층(130)에 대하여)
다음에, 제1 소자(100)에 있어서의 반도체층(130)에 대해, 더 자세하게 설명한다.
전술한 바와 같이, 반도체층(130)은, GZSO계 화합물로 구성된다. 반도체층(130)은, 실질적으로 인듐(In)을 포함하지 않는 것이 바람직하다.
GZSO계 화합물은, 갈륨(Ga)을 포함한다. 전체 양이온 원자에 대한 갈륨 원자의 원자비는, 10％ 내지 35％의 범위인 것이 바람직하다.
또한, GZSO계 화합물은, 아연(Zn)을 포함한다. 전체 양이온 원자에 대한 아연 원자의 원자비는, 49％ 내지 62％의 범위인 것이 바람직하다.
또한, GZSO계 화합물은, 주석(Sn)을 포함한다. 전체 양이온 원자에 대한 주석 원자의 원자비는, 16％ 내지 28％의 범위인 것이 바람직하다.
GZSO계 화합물은, 음이온으로서, 산소(O)를 포함한다.
반도체층(130)은, 제1 저저항 영역(132a) 및 제2 저저항 영역(132b)을 갖는다.
또한, 반도체층(130)이 제1 저저항 영역(132a) 및 제2 저저항 영역(132b)을 갖는지 여부는, 얻어진 박막 트랜지스터의 전달 특성을 측정함으로써, 용이하게 파악할 수 있다. 또한 동일 기판 상에 저저항 영역의 전기 저항을 측정하기 위한 특별한 소자를 박막 트랜지스터의 형성과 동시에 형성하고, 저항값을 평가해도 된다.
제1 저저항 영역(132a) 및 제2 저저항 영역(132b)은, 예를 들어 반도체층(130)의 표면의 일부를 저저항화 처리함으로써 형성된다.
저저항화 처리는, 예를 들어 반도체층(130)의 일부에 수소 혹은 아르곤 등으로 플라스마 처리를 행하는 방법 또는 수소 이온 주입을 행하는 방법 등에 의해, 실시되어도 된다.
제1 저저항 영역(132a)을 통하여, 제1 전극(160)과 반도체층(130)을 전기적으로 접속함으로써, 제1 전극(160)과 반도체층(130) 사이에서, 양호한 전기적 컨택트를 형성할 수 있다. 마찬가지로, 제2 저저항 영역(132b)을 통하여, 제2 전극(162)과 반도체층(130)을 전기적으로 접속함으로써, 제2 전극(162)과 반도체층(130) 사이에, 양호한 전기적 컨택트를 형성할 수 있다.
여기서, 전술한 바와 같이, 제1 전극(160)은, 제1 컨택트층(167)을 갖고, 해당 제1 컨택트층(167)이 제1 저저항 영역(132a)과 직접 접촉해도 된다. 마찬가지로, 제2 전극(162)은, 제2 컨택트층(168)을 갖고, 해당 제2 컨택트층(168)이 제2 저저항 영역(132b)과 직접 접촉해도 된다.
그러한 구성에서는, 비교적 용이하게, 제1 전극(160)과 반도체층(130) 사이 및 제2 전극(162)과 반도체층(130) 사이에, 양호한 전기적 컨택트를 형성할 수 있다.
제1 컨택트층(167) 및 제2 컨택트층(168)의 적어도 한쪽은, 예를 들어 티타늄(Ti) 또는 Ti를 포함하는 합금으로 구성되어도 된다. 제1 컨택트층(167)을 그러한 금속으로 구성한 경우, 제1 전극(160)과 반도체층(130) 사이에, 양호한 오믹 접속을 얻을 수 있다. 제2 컨택트층(168)에 관해서도 마찬가지이다.
(본 발명의 일 실시 형태에 따른 박막 트랜지스터의 제조 방법)
다음에, 도 2 내지 도 8을 참조하여, 도 1에 나타낸 바와 같은 제1 소자(100)의 제조 방법에 대해 설명한다.
제1 소자(100)를 제조할 때에는, 우선, 기판(110)이 준비된다.
전술한 바와 같이, 기판(110)은, 예를 들어 유리 기판, 세라믹 기판, 플라스틱(예를 들어, 폴리카르보네이트 또는 폴리에틸렌테레프탈레이트) 기판 또는 수지 기판 등의 투명 절연 기판이어도 된다. 기판(110)은, 충분히 세정된다.
다음으로, 필요한 경우, 기판(110)의 한쪽 표면에, 배리어층(120)이 형성된다.
배리어층(120)은, 전술한 바와 같이, 산화규소, 산질화규소, 질화규소 및 알루미나 등으로 구성되어도 된다. 혹은, 배리어층(120)으로서, 산화아연과 같은, 자외선 흡수 기능을 갖는 재료를 사용해도 된다. 이 경우, 제1 소자(100)에 진입하는 자외광을 흡수할 수 있다.
배리어층(120)의 형성 방법은, 특별히 한정되지 않는다. 배리어층(120)은, 예를 들어 스퍼터링법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법 및 플라스마 CVD법 등, 각종 성막 기술을 이용하여 성막해도 된다. 배리어층(120)의 두께는, 10㎚ 내지 500㎚의 범위가 바람직하다.
또한, 전술한 바와 같이, 배리어층(120)은, 필요한 때에 설치되는 층이며, 생략되어도 된다.
다음에, 배리어층(120)(또는 기판(110)) 상에, 반도체층(130)이 형성된다.
반도체층(130)은, 전술한 GZSO계 화합물로 구성된다. 반도체층(130)의 형성 방법은, 특별히 한정되지 않는다. 예를 들어, 반도체층(130)은, 스퍼터링법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법 및 플라스마 CVD법 등, 각종 성막 기술을 이용하여 성막해도 된다.
반도체층(130)의 두께는, 10㎚ 내지 90㎚의 범위가 바람직하다. 두께가 10㎚ 이상이면, 충분한 축적 전자층을 형성할 수 있다. 반도체층(130)의 두께는, 20㎚ 이상이 보다 바람직하고, 30㎚ 이상이 더 바람직하다. 반도체층(130)의 두께가 90㎚ 이하이면 두께 방향의 전압 소비를 무시할 수 있다. 반도체층(130)의 두께는, 80㎚ 이하가 보다 바람직하고, 60㎚ 이하가 더 바람직하다.
다음에, 반도체층(130)이 패턴 처리되고, 반도체층(130)의 원하는 패턴이 형성된다.
패턴 처리의 방법으로는, 일반적인 방법, 예를 들어 마스크 성막법 및 리프트 오프법 등을 들 수 있다. 또한, 반도체층(130)을 성막한 후에, 상부에 섬 형상의 레지스트 패턴을 배치하고, 이것을 마스크로 하여 반도체층(130)을 에칭하는 방법도 생각된다.
반도체층(130)을 에칭하는 경우, 에천트로서, 염산 수용액, 옥살산 수용액, EDTA(에틸렌디아민사아세트산) 수용액 및 TMAH(테트라메틸암모늄 하이드라이드) 수용액 등을 적용할 수 있다.
반도체층(130)은, 패턴 처리 후, 어닐링하는 것이 바람직하다(「1차 어닐링」이라고 칭함). 1차 어닐링의 분위기는, 대기, 감압, 산소, 수소, 질소, 아르곤, 헬륨 및 네온과 같은 불활성 가스, 그리고 수증기 등으로부터 선택된다. 1차 어닐링의 온도는, 100℃ 내지 400℃가 바람직하다.
도 2에는, 기판(110) 상에 배리어층(120)과, 패턴화된 반도체층(130)이 배치된 상태를, 모식적으로 도시한다. 반도체층(130)은, 1차 어닐링 후 패턴 처리해도 된다.
다음에, 도 3에 도시하는 바와 같이, 반도체층(130) 상에 절연막(139)과, 도전막(169)이 설치된다.
절연막(139)은, 후에 게이트 절연층(140)이 되는 재료로 구성된다. 예를 들어, 절연막(139)은, 산화규소, 산질화규소, 질화규소 및 알루미나 등으로 구성되어도 된다. 절연막(139)은, 예를 들어 스퍼터링법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법 및 플라스마 CVD법 등의 성막 기술을 이용하여 성막해도 된다.
또한, 절연막(139)의 형성 전에, 반도체층(130)의 표면을 플라스마 처리해도 된다. 이에 의해, 반도체층(130)과 절연막(139) 사이의 특성이 개선된다. 플라스마 처리는, 예를 들어 산소 또는 일산화이질소 가스와 같은 가스를 사용하여 실시된다. 플라스마 처리는, 절연막(139)의 성막 장치를 사용하여, 절연막(139)의 성막 전에 실시되는 것이 바람직하다.
절연막(139)의 두께는, 30㎚ 내지 600㎚가 바람직하다. 절연막(139)의 두께가 30㎚ 이상이면, 게이트 전극(170)과 반도체층(130) 사이의 단락이 억제된다. 절연막(139)의 두께가 600㎚ 이하이면, 높은 온 전류가 얻어진다. 절연막(139)의 두께는, 50㎚ 이상이 보다 바람직하고, 150㎚ 이상이 더 바람직하다. 또한, 절연막(139)의 두께는, 500㎚ 이하가 보다 바람직하고, 400㎚ 이하가 더 바람직하다.
한편, 도전막(169)은, 후에 게이트 전극(170)이 될 재료로 구성된다. 예를 들어, 도전막(169)은, 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 은(Ag), 탄탈룸(Ta), 티타늄(Ti) 또는 그들을 포함하는 복합 재료 및/또는 합금으로 구성되어도 된다. 도전막(169)은, 적층막이어도 된다.
혹은, 도전막(169)으로서, 투명 도전막을 사용해도 된다. 그러한 투명 도전막으로서는, 예를 들어 ITO(In-Sn-O), ZnO, AZO(Al-Zn-O), GZO(Ga-Zn-O), IZO(In-Zn-O) 및 SnO2를 들 수 있다.
도전막(169)은, 스퍼터링법 및 증착법 등, 종래의 성막 방법에 의해 성막되어도 된다. 또한, 절연막(139)과 도전막(169)은, 동일 성막 장치로 연속적으로 성막되어도 된다.
도전막(169)의 두께는, 30㎚ 내지 600㎚가 바람직하다. 도전막(169)의 두께가 30㎚ 이상이면, 저저항이 얻어지고, 두께가 600㎚ 이하이면 도전막(169)과 제1 전극(소스 또는 드레인)(160) 사이 또는 도전막(169)과 제2 전극(드레인 또는 소스)(162) 사이의 단락이 억제된다. 도전막(169)의 두께는, 50㎚ 이상이 보다 바람직하고, 150㎚ 이상이 더 바람직하다. 도전막(169)의 두께는, 500㎚ 이하가 보다 바람직하고, 400㎚ 이하가 더 바람직하다.
다음에, 도 4에 도시하는 바와 같이, 절연막(139) 및 도전막(169)이 패턴 처리되고, 이에 의해, 게이트 절연층(140) 및 게이트 전극(170)이 각각 형성된다.
절연막(139) 및 도전막(169)의 패턴 처리에는, 일반적인 프로세스에서 사용되는 방법, 즉 포토리소그래피 프로세스/에칭 프로세스의 조합이 사용되어도 된다.
다음에, 도 5에 도시하는 바와 같이, 반도체층(130)에, 제1 저저항 영역(132a) 및 제2 저저항 영역(132b)이 형성된다.
제1 저저항 영역(132a) 및 제2 저저항 영역(132b)은, 예를 들어 반도체층(130)의 일부를 저저항화 처리함으로써 형성된다. 그러한 저저항화 처리는, 상면에서 보아, 반도체층(130)의 게이트 전극(170)로부터 돌출되어 있는 돌출 부분(도 5 참조)에 대해 실시되어도 된다. 즉, 반도체층(130)의 저저항화 처리는, 게이트 전극(170)의 부분을 마스크로서 이용하여, 실시되어도 된다.
저저항화 처리는, 예를 들어 돌출 부분에 수소 플라스마 처리 혹은 아르곤 플라스마 처리를 행하는 방법 또는 돌출 부분에 수소 이온 주입을 행하는 방법 등에 의해, 실시할 수 있다.
이와 같은 프로세스에서는, 게이트 전극(170)의 폭(도 5에 있어서 A로 나타나 있음)이 실질적으로 반도체층(130)의 채널 길이에 대응한다.
전술한 바와 같이, 본 발명의 일 실시 형태에서는, 반도체층(130)의 채널 길이는, 5㎛ 이하로 할 수 있다.
다음에, 도 5에 도시한 적층체 상에 층간 절연층(150)이 형성된다. 층간 절연층(150)은, 전술한 바와 같이, 산화규소, 산질화규소, 질화규소 및 알루미나 등으로 구성되어도 된다. 층간 절연층(150)은, 예를 들어 스퍼터링법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법 및 플라스마 CVD법 등의 일반적인 성막 기술에 의해 성막된다.
또한, 도 6에 도시하는 바와 같이, 층간 절연층(150)은, 게이트 전극(170)의 양측에 있어서, 반도체층(130)의 제1 저저항 영역(132a) 및 제2 저저항 영역(132b)의 일부가 노출되도록, 패턴 처리된다. 그러한 층간 절연층의 패턴 처리에는, 일반적인 포토리소그래피 프로세스/에칭 프로세스의 조합이 사용되어도 된다.
다음에, 도 7에 도시하는 바와 같이, 제1 전극(160) 및 제2 전극(162)이 설치되고, 패턴화된다. 제1 및 제2 전극(160, 162)은, 각각 예를 들어 소스 전극 및 드레인 전극이며, 혹은 그 반대이다.
제1 전극(160) 및 제2 전극(162)은, 반도체층(130)의 상기 저저항 영역(132a, 132b)의 적어도 일부와 오믹 접촉하도록 설치되고, 패턴화된다. 제1 전극(160) 및 제2 전극(162)의 패턴 처리에는, 일반적인 포토리소그래피 프로세스/에칭 프로세스의 조합이 사용되어도 된다.
제1 전극(160) 및 제2 전극(162)은, 크롬, 몰리브덴, 알루미늄, 구리, 은, 탄탈룸, 티타늄, 또는 그들을 포함하는 복합 재료 및/또는 합금이어도 된다. 혹은, 제1 전극(160) 및 제2 전극(162)은, 게이트 전극(170)과 마찬가지로, 투명 도전막으로 하는 것도 가능하다.
여기서, 도 1에 도시된 바와 같은, 제1 컨택트층(167)을 갖는 제1 전극(160)을 형성하는 경우, 우선, 상기 적층체에, 제1 저저항 영역(132a)과 접하도록, 제1 컨택트층(167)용 제1층이 설치되고, 제1층이 패턴화된다. 그 후, 제1층 상에 제2층이 형성되어, 2층 구조의 제1 전극(160)이 형성된다.
마찬가지로, 도 1에 도시된 바와 같은, 제2 컨택트층(168)을 갖는 제2 전극(162)을 형성하는 경우, 상기 적층체에, 제2 저저항 영역(132b)과 접하도록, 제2 컨택트층(168)용 제3층이 설치되고, 제3층이 패턴화된다. 그 후, 제3층 상에 제4층이 형성되어, 2층 구조의 제2 전극(162)이 형성된다.
혹은, 제1층 및 제2층은, 연속적으로 설치되고, 통합하여 패턴화되어, 2층 구조의 제1 전극(160)이 형성되어도 된다. 2층 구조의 제2 전극(162)에 대해서도 마찬가지이다.
제1층은, 티타늄 또는 티타늄 합금으로 구성되는 것이 바람직하다. 또한, 제3층은, 티타늄 또는 티타늄 합금으로 구성되는 것이 바람직하다.
또한, 필요에 따라, 제1 전극(160)(존재하는 경우, 제1 컨택트층(167))의 형성 전에, 제1 저저항 영역(132a)이 노출되어 있는 표면(이하, 「노출 부분」이라고 함)을 플라스마 처리해도 된다. 마찬가지로, 제2 전극(162)(존재하는 경우, 제2 컨택트층(168))의 형성 전에, 제2 저저항 영역(132b)이 노출되어 있는 표면을 플라스마 처리해도 된다.
이것은, 제1 저저항 영역(132a)과 제1 전극(160) 사이 및 제2 저저항 영역(132b)과 제2 전극(162) 사이에, 양호한 컨택트를 형성하기 위해서이다. 즉, 제1 저저항 영역(132a) 및 제2 저저항 영역(132b)의 노출 부분은, 전술한 층간 절연층(150)의 패턴화 처리 등 프로세스에 의해, 상태가 변화되었을 가능성이 있다. 제1 전극(160) 및 제2 전극(162)을 설치하기 전에, 노출 부분에 대해 다시 플라스마 처리를 실시함으로써, 노출 부분에 원하는 특성을 확실하게 발현시킬 수 있다.
노출 부분에 대한 플라스마 처리는, 예를 들어 아르곤과 같은 가스를 사용하여 실시된다. 플라스마 처리는, 전극(또는 컨택트층)의 성막 장치를 사용하여, 전극(또는 컨택트층)의 성막 전에 실시해도 된다.
다음에, 도 8에 도시하는 바와 같이, 적층막을 덮도록, 패시베이션층(180)이 형성된다. 패시베이션층(180)은, 산화규소, 산질화규소, 질화규소 또는 알루미나 등으로 구성되어도 된다.
패시베이션층(180)은, 스퍼터링법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법, 플라스마 CVD법 등의 성막 기술을 이용하여 성막되어도 된다.
패시베이션층(180)의 두께는, 30㎚ 내지 600㎚가 바람직하다. 패시베이션층(180)의 두께가 30㎚ 이상이면, 노출되어 있는 전극을 피복할 수 있고, 600㎚ 이하이면 막응력에 의한 기판(110)의 휨이 작다. 패시베이션층(180)의 두께는, 50㎚ 이상이 보다 바람직하고, 150㎚ 이상이 더 바람직하다. 또한, 패시베이션층(180)의 두께는 500㎚ 이하가 보다 바람직하고, 400㎚ 이하가 더 바람직하다.
얻어진 적층체는, 어닐링(「2차 어닐링」이라고 칭함)되어도 된다. 2차 어닐링의 분위기는, 예를 들어 공기이다. 또한, 2차 어닐링의 온도는, 예를 들어 200℃ 내지 350℃의 범위이다.
이상의 공정을 거쳐, 제1 소자(100)를 제조할 수 있다.
또한, 상기 제조 방법은, 단순한 일례이며, 제1 소자(100)는, 그 밖의 방법으로 제조되어도 되는 것은 당업자에게는 명확하다. 예를 들어, 제1 소자(100)에 의해, 액정 또는 유기 일렉트로루미네센트 어레이를 구동할 때에는, 상기 구성 외에, 보조 용량 배선, 단자 및/또는 전류 보상 회로 등이 형성되는 경우가 있다.
(역스태거형 박막 트랜지스터)
본 발명의 다른 실시 형태에서는,
역스태거형 박막 트랜지스터이며,
소스, 드레인, 게이트 및 반도체층을 갖고,
상기 소스 및 상기 드레인은, 상기 반도체층을 거쳐서 전기적으로 접속되고,
상기 반도체층은, 갈륨(Ga), 아연(Zn) 및 주석(Sn)을 포함하는 산화물계 반도체로 구성되는, 박막 트랜지스터가 제공된다.
전술한 바와 같이, 박막 트랜지스터에 있어서, 「역스태거형」이란, 소스/드레인과, 게이트가, 반도체층에 대해 서로 반대 측에 배치된 구조이며, 반도체층의 하측에 게이트가 배치된 구조를 의미한다.
일반적으로, 반도체층에 IGZO 재료를 사용한 경우, 역스태거형 박막 트랜지스터를 구성하기는 어렵다. 이것은, IGZO 재료는, 전극용 도전막을 습식 에칭할 때 사용되는 에칭액에 대해 내성을 갖지 않기 때문이다. 즉, 역스태거형 박막 트랜지스터에서는, 제조 과정에 있어서, 반도체층의 상부 도전막에 대해, 습식 에칭을 실시할 필요가 있다. 그러나, 이 처리 시에, 반도체층도 에칭액에 노출되어, 열화되어 버린다.
또한, 이와 같은 문제에 대처하기 위해, 습식 에칭 대신에, 건식 에칭을 실시하려고 하면, 이번에는, 제조 비용이 상승해 버린다는 문제가 생긴다. 또한, 전술한 바와 같이, 애당초, 반도체층에 IGZO 재료를 사용한 경우, 채널 길이를 짧게 하기는 어렵다는 문제가 있다.
이와 같은 문제로부터, IGZO 재료로 구성된 반도체층을 구비하는 역스태거형 박막 트랜지스터는, 실현이 어렵다.
이에 반하여, GZSO계 화합물은, 전술한 에칭액에 내성을 갖는다. 따라서, GZSO계 화합물을 반도체층으로서 사용한 경우, 역스태거형 박막 트랜지스터를 구성할 수 있다.
또한, 전술한 바와 같이, GZSO계 화합물은, 채널 길이를 짧게 해도, 스위칭 특성의 저하가 적다는 특징을 갖는다.
이 때문에, 반도체층이 GZSO계 화합물로 구성된 역스태거형 박막 트랜지스터에서는, 종래에 비해서, 채널 길이를 유의미하게 짧게 하는 것이 가능하게 된다. 예를 들어, 반도체층이 GZSO계 화합물로 형성된 경우, 채널 길이가 5㎛ 이하, 예를 들어 채널 길이가 3㎛ 이하인 박막 트랜지스터를 제공할 수 있다.
또한, 역스태거형 박막 트랜지스터의 경우, 채널 길이는, 소스와 드레인 사이의 최소 거리로 정해진다.
(본 발명의 일 실시 형태에 따른 다른 박막 트랜지스터)
이하, 도면을 참조하여, 본 발명의 다른 실시 형태에 대해 보다 상세하게 설명한다.
도 9에는, 본 발명의 일 실시 형태에 따른 다른(제2) 박막 트랜지스터의 단면을 모식적으로 도시한다.
도 9에 도시하는 바와 같이, 본 발명의 일 실시 형태에 따른 제2 박막 트랜지스터(이하, 「제2 소자」라고 칭함)(200)는, 기판(210) 상에 배리어층(220), 게이트 전극(270), 게이트 절연층(240), 반도체층(230), 제1 전극(소스 또는 드레인)(260), 제2 전극(드레인 또는 소스)(262) 및 패시베이션층(280)의 각 층이 배치되어 구성된다.
또한, 도 9로부터, 제2 소자(200)가 「역스태거형」 박막 트랜지스터인 것은 명확하다.
도 9에 도시하는 바와 같이, 제1 전극(260)은, 저부에 도전성 제1 컨택트층(267)을 갖고 있어도 된다. 마찬가지로, 제2 전극(262)은, 저부에 도전성 제2 컨택트층(268)을 갖고 있어도 된다.
제1 컨택트층(267) 및 제2 컨택트층(268)은, 반도체층(230)과 직접 접촉하도록 구성된다. 제1 컨택트층(267) 및 제2 컨택트층(268)은, 예를 들어 몰리브덴과 같은 금속으로 구성된다.
단, 제1 컨택트층(267) 및 제2 컨택트층(268)은, 필요에 따라 배치되는 부재이며, 불필요한 경우, 생략되어도 된다.
또한, 제2 소자(200)를 구성하는 각 부재의 사양은, 전술한 제1 소자(100)에 사용되는 각각의 부재와 마찬가지이며, 혹은 전술한 제1 소자(100)에 있어서의 각각의 부재의 기재를 참조할 수 있다. 따라서, 여기서는 더 이상 설명하지 않는다.
제2 소자(200)에서는, 반도체층(230)으로서, 전술한 특징을 갖는 GZSO계 화합물이 사용된다. 따라서, 제2 소자(200)에 있어서도, 채널 길이를 유의미하게 짧게 할 수 있다.
여기서, 본 발명의 제2 실시 형태에서는, 채널 길이는, 제1 전극(260)과 제2 전극(262) 사이의 최소 거리 L을 의미한다. 예를 들어, 도 9의 예에서는, 제1 전극(260) 및 제2 전극(262)이 깊이 방향으로도 동일하게 연신되어 있다고 가정한 경우, 제1 전극(260)과 제2 전극(262) 사이의 거리 L이 채널 길이가 된다.
제2 소자(200)에서는, 채널 길이는, 예를 들어 5㎛ 이하로 할 수 있고, 또한, 3㎛ 이하로 할 수 있다.
또한, 전술한 바와 같이, 반도체층(230)은, 실질적으로 인듐(In)을 포함하지 않는 것이 바람직하다.
(본 발명의 일 실시 형태에 따른 다른 박막 트랜지스터의 제조 방법)
다음에, 도 10 내지 도 16을 참조하여, 도 9에 나타낸 바와 같은 제2 소자(200)의 제조 방법에 대해 설명한다.
제2 소자(200)를 제조할 때에는, 우선, 기판(210)이 준비된다. 기판(210)의 사양에 대해서는, 전술한 바와 같다.
다음으로, 필요한 경우, 기판(210)의 한쪽 표면에, 배리어층(220)이 형성된다. 배리어층(220)의 형성 방법은, 특별히 한정되지 않는다. 배리어층(220)은, 예를 들어 스퍼터링법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법 및 플라스마 CVD법 등, 각종 성막 기술을 이용하여 성막해도 된다.
단, 배리어층(220)은, 생략되어도 된다.
다음에, 도 10에 도시하는 바와 같이, 기판(210) 상, (또는 존재하는 경우, 배리어층(220) 상. 이하 동일)에, 패턴화된 게이트 전극(270)이 형성된다.
게이트 전극(270)은, 기판(210) 상에 게이트 전극(270)용 도전막을 성막한 후, 이것을 패턴 처리함으로써 형성된다. 도전막은, 예를 들어 크롬(Cr), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 은(Ag), 탄탈룸(Ta), 티타늄(Ti) 또는 이들을 포함하는 복합 재료 및/또는 합금으로 구성되어도 된다. 또한, 도전막은, 적층막이어도 된다.
또한, 제2 소자(200)에 있어서는, 반도체층(230)을 차광할 필요가 없기 때문에, 게이트 전극(270)용 도전막으로서, 투명 도전막을 사용해도 된다.
그러한 투명 도전막으로서는, 예를 들어 ITO(In-Sn-O), ZnO, AZO(Al-Zn-O), GZO(Ga-Zn-O), IZO(In-Zn-O) 및 SnO2를 들 수 있다.
도전막은, 스퍼터법 및 증착법 등, 종래의 성막 방법에 의해 성막되어도 된다. 또한, 배리어층(220)이 존재하는 경우, 배리어층(220)과 도전막은, 같은 성막 장치로 연속적으로 성막되어도 된다.
도전막의 막 두께는, 30㎚ 내지 600㎚가 바람직하다. 도전막의 막 두께가 30㎚ 이상이면, 저저항이 얻어지고, 막 두께가 600㎚ 이하이면 도전막과 제1 전극(260) 또는 제2 전극(262) 사이의 단락이 억제된다. 도전막의 막 두께는, 50㎚ 이상이 보다 바람직하고, 150㎚ 이상이 더 바람직하다. 도전막의 막 두께는, 500㎚ 이하가 보다 바람직하고, 400㎚ 이하가 더 바람직하다.
다음에, 도전막이 패턴 처리되고, 이에 따라, 게이트 전극(270)이 형성된다.
도전막의 패턴 처리에는, 일반적인 TFT 어레이 프로세스에서 사용되는 방법, 즉 포토리소그래피 프로세스/에칭 프로세스의 조합이 사용되어도 된다.
다음으로, 도 11에 도시하는 바와 같이, 게이트 전극(270)을 덮도록 하여, 게이트 절연층(240)이 설치된다.
게이트 절연층(240)은, 예를 들어 산화규소, 산질화규소, 질화규소 및 알루미나 등으로 구성되어도 된다. 게이트 절연층(240)은, 예를 들어 스퍼터법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법 및 플라스마 CVD법 등의 성막 기술을 이용하여 성막해도 된다.
게이트 절연층(240)의 두께는, 30㎚ 내지 600㎚가 바람직하다. 게이트 절연층(240)의 두께가 30㎚ 이상이면, 게이트 전극(270)과 반도체층(230) 사이 및 게이트 전극(270)과 제1 전극(260) 또는 제2 전극(262) 사이의 단락이 억제된다. 게이트 절연층(240)의 두께가 600㎚ 이하이면, 높은 온 전류가 얻어진다. 게이트 절연층(240)의 두께는, 50㎚ 이상이 보다 바람직하고, 150㎚ 이상이 더 바람직하다. 또한, 게이트 절연층(240)의 두께는, 500㎚ 이하가 보다 바람직하고, 400㎚ 이하가 더 바람직하다.
다음에, 도 12에 도시하는 바와 같이, 반도체층(230)용 막(229)이 형성된다.
막(229)은, 전술한 GZSO계 화합물로 구성된다. 막(229)의 형성 방법은, 특별히 한정되지 않는다. 예를 들어, 막(229)은, 스퍼터법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법 및 플라스마 CVD법 등, 각종 성막 기술을 이용하여 성막해도 된다.
또한, 막(229)의 성막은, 게이트 절연층(240)의 성막에 사용되는 장치를 사용하여, 게이트 절연층(240)의 성막과 연속해서 실시해도 된다.
막(229)의 막 두께는, 10㎚ 내지 90㎚의 범위가 바람직하다. 막 두께가 10㎚ 이상이면, 충분한 축적 전자층을 형성할 수 있다. 막(229)의 막 두께는, 20㎚ 이상이 보다 바람직하고, 30㎚ 이상이 더 바람직하다. 막(229)의 막 두께가 90㎚ 이하이면 막(229)의 단차에 의한 제1 전극(260) 혹은 제2 전극(262)의 단선 우려가 경감할 수 있다. 막(229)의 막 두께는, 80㎚ 이하가 보다 바람직하고, 60㎚ 이하가 더 바람직하다.
다음에, 막(229)이 원하는 형상으로 패턴 처리되고, 도 13에 도시하는 바와 같은 반도체층(230)이 형성된다.
막(229)의 패턴 처리의 방법으로는, 일반적인 방법, 예를 들어 마스크 성막법 및 리프트 오프법 등을 들 수 있다. 또한, 막(229)을 성막한 후에, 상부에 섬 형상의 레지스트 패턴을 배치하고, 이것을 마스크로 하여 막(229)을 에칭하는 방법도 생각된다.
막(229)을 에칭하는 경우, 에천트로서, 염산 수용액, EDTA(에틸렌디아민사아세트산) 수용액 및 TMAH(테트라메틸암모늄 하이드라이드) 수용액 등을 적용할 수 있다. 또한, 시판되는 에칭액(예를 들어, 간토 가가쿠(주)제 에칭액 ITO-02, KSMF-250, 등)을 사용할 수도 있다.
레지스트 박리에는, 아세톤 등의 유기 용제를 적용할 수 있고, 또한 시판되는 레지스트 박리액을 사용해도 된다.
반도체층(230)은, 패턴 처리 전 또는 패턴 처리 후, 어닐링하는 것이 바람직하다(「1차 어닐링」이라고 칭함). 1차 어닐링의 분위기는, 대기, 감압, 산소, 수소, 질소, 아르곤, 헬륨 및 네온과 같은 불활성 가스, 그리고 수증기 등으로부터 선택된다. 1차 어닐링의 온도는, 100℃ 내지 500℃가 바람직하다.
다음에, 도 14에 도시하는 바와 같이, 반도체층(230)을 덮도록 하여, 도전막(259)이 성막된다.
도전막(259)은, 크롬, 몰리브덴, 알루미늄, 구리, 은, 탄탈룸, 티타늄, 또는 그들을 포함하는 복합 재료 및/또는 합금이어도 된다. 또한, 도전막(259)은, 적층막이어도 된다. 혹은, 도전막(259)은, 투명 도전막으로 하는 것도 가능하다.
그 후, 도 15에 도시하는 바와 같이, 도전막(259)이 패턴 처리되고, 제1 전극(260) 및 제2 전극(262)이 형성된다. 도전막(259)의 패턴 처리에는, 일반적인 포토리소그래피 프로세스/에칭 프로세스의 조합이 사용되어도 된다.
제1 전극(260) 및 제2 전극(262)은, 반도체층(230)의 적어도 일부와 오믹 접촉하도록 구성된다.
또한, 도 9에 도시한 바와 같은, 제1 컨택트층(267)을 갖는 제1 전극(260) 및 제2 컨택트층(268)을 갖는 제2 전극(262)을 형성하는 경우, 반도체층(230)을 덮도록 하여, 2층 구조의 도전막(259)이 성막된다. 즉, 도전막(259)으로서, 제1 컨택트층(267) 및 제2 컨택트층(268)에 대응하는 하측 도전층과, 상측 도전층을 적어도 갖는 도전막(259)이 성막된다.
그 후, 도전막(259)이 패턴 처리되고, 반도체층(230)과 접촉한 상태의 제1 컨택트층(267)을 갖는 제1 전극(260) 및 반도체층(230)과 접촉한 상태의 제2 컨택트층(268)을 갖는 제2 전극(262)이 형성된다.
여기서, 반도체층(230)으로서, 종래의 IGZO 재료를 사용한 경우, 도전막(259)의 습식 패턴 처리 시에, 반도체층이 열화된다고 하는 문제가 생길 수 있다. IGZO 재료는, 도전막(259)을 습식 에칭할 때 사용되는 에칭액에 대해 내성을 갖지 않기 때문이다.
그러나, 제2 소자(200)에서는, 반도체층(230)으로서, 전술한 바와 같은 GZSO계 화합물이 사용된다. GZSO계 화합물은, 도전막(259)을 습식 에칭할 때 사용되는 에칭액에 대해 내성을 갖는다. 이 때문에, 에칭액이 반도체층(230)과 접촉해도, 반도체층(230)의 열화를 유의미하게 억제할 수 있다.
또한, 전술한 바와 같이, 반도체층(230)에 IGZO 재료를 사용한 경우, 채널 길이의 단장화와 함께, 박막 트랜지스터의 특성이 저하되는 경향이 보인다. 따라서, IGZO 재료로 구성된 반도체층을 갖는 경우, 채널 길이를 너무 짧게 할 수는 없다.
그러나, 제2 소자(200)에서는, 반도체층(230)이 GZSO계 화합물로 구성되기 때문에, 채널 길이를 짧게 해도, 스위칭 특성의 저하를 유의미하게 억제할 수 있다.
이 때문에, 제2 소자(200)에서는, 종래에 비해서, 채널 길이를 유의미하게 짧게 하는 것이 가능하게 된다. 예를 들어, 반도체층(230)의 채널 길이는, 5㎛ 이하로 할 수 있다.
다음에, 적층막 전체를 덮도록, 패시베이션층(280)이 형성된다. 패시베이션층(280)은, 산화규소, 산질화규소, 질화규소, 알루미나 등으로 구성되어도 된다.
패시베이션층(280)은, 스퍼터법, 펄스 레이저 데포지션법, 상압 CVD법, 감압 CVD법, 플라스마 CVD법 등의 성막 기술을 이용하여 성막해도 된다.
패시베이션층(280)의 두께는, 30㎚ 내지 600㎚가 바람직하다. 패시베이션층(280)의 두께가 30㎚ 이상이면, 노출되어 있는 전극을 피복할 수 있고, 600㎚ 이하이면 막응력에 의한 기판의 휨이 작다. 패시베이션층(280)의 두께는, 50㎚ 이상이 보다 바람직하고, 150㎚ 이상이 더 바람직하다. 또한, 패시베이션층(280)의 두께는 500㎚ 이하가 보다 바람직하고, 400㎚ 이하가 더 바람직하다.
패시베이션층(280)을 성막하기 전에, 반도체층(230)의 노출 부분에 플라스마 처리를 실시해도 된다. 이에 의해, 반도체층(230)과 패시베이션층(280)의 계면의 특성을 개선할 수 있다.
그러한 플라스마 처리는, 예를 들어 산소 또는 일산화이질소 가스와 같은 가스를 사용하여 실시되어도 된다. 또한, 플라스마 처리는, 패시베이션층(280)을 성막할 때 사용되는 성막 장치를 사용하여, 패시베이션층(280)의 성막 전에 실시되어도 된다.
이와 같이 하여 얻어진 적층체는, 어닐링(「2차 어닐링」이라고 칭함)되어도 된다. 2차 어닐링의 분위기는, 예를 들어 공기이다. 또한, 2차 어닐링의 온도는, 예를 들어 200℃ 내지 350℃의 범위이다.
이상의 공정을 거쳐, 도 16에 도시한 바와 같은, 제2 소자(200)를 제조할 수 있다.
또한, 상기 제조 방법은, 단지 일례이며, 제2 소자(200)는, 그 밖의 방법으로 제조되어도 된다는 것은 당업자에게는 명확하다.
실시예
다음으로, 본 발명의 실시예에 대해 설명한다.
(예 1)
이하의 방법에 의해, 도 1에 나타낸 바와 같은 구성을 갖는 박막 트랜지스터(TFT)를 제조하였다.
우선, 투명 기판 상에, 배리어층을 성막하였다. 투명 기판에는, 세로 40㎜×가로 40㎜의 무알칼리 유리 기판(AN100; 아사히 가라스 가부시키가이샤제)을 사용하였다. 투명 기판은 사용 전에, 이소프로필알코올과 초순수를 사용하여 충분히 세정하였다.
배리어층은, 산화규소로 하고, 플라스마 CVD법에 의해 성막하였다. 배리어층의 두께는, 약100㎚였다.
다음에, 배리어층 상에 반도체층을 형성하였다. 반도체층은, GZSO계 화합물의 층으로 하고, 타깃을 사용한 스퍼터링법에 의해 성막하였다.
타깃은, 이하와 같이 제작하였다.
Ga2O3 분말과, ZnO 분말과, SnO2 분말을, 양이온 원자％ 비율로 Ga:Zn:Sn=33.3:50:16.7이 되도록 칭량, 혼합하여, 혼합 분말을 조제하였다.
다음에, 얻어진 혼합 분말로부터, 압분체를 형성하였다. 또한, 이 압분체를 소성하고, 타깃을 얻었다.
반도체층의 성막 조건은, 이하와 같다:
성막 분위기; Ar과 O2의 혼합 가스. O2의 농도는 0.35％
성막 가스의 압력; 1Pa
인가 전력; RF200W
기판과 타깃의 거리; 10㎝
타깃 사이즈; 직경 50.8㎜의 원반.
반도체층의 목표 두께는, 50㎚로 하였다. 성막 후에, 반도체층을, 대기 분위기 하, 400℃에서 1시간 어닐링(1차 어닐링)하였다.
다음에, 반도체층을 패턴 처리하였다. 우선, 포토리소그래피에 의해, 반도체층의 상부에 섬 형상의 레지스트 패턴을 배치하고, 이것을 마스크로 하여, 반도체층을 습식 에칭하였다. 습식 에칭에는, 염산 수용액을 사용하였다.
다음에, 반도체층 상에 절연막 및 도전막을, 순차적으로 성막하였다.
절연막은, 산화규소로 하고, 플라스마 CVD법에 의해 성막하였다. 목표 두께는, 150㎚로 하였다. 또한, 절연막의 성막 직전에, 동일 장치 내에서, 반도체층의 표면에 플라스마 처리를 실시하였다. 플라스마 처리에는, 일산화이질소 가스를 사용하였다. 플라스마 처리 후에, 절연막을 성막하였다.
도전막은, 몰리브덴(Mo)막으로 하고, DC 스퍼터링법에 의해 성막하였다. 목표 두께는, 300㎚였다.
다음에, 게이트 전극 및 게이트 절연층을 얻기 위해, 도전막 및 절연막을 패턴 처리하였다. 도전막 및 절연막의 패턴 처리에는, 일반적인 포토리소그래피 프로세스/에칭 프로세스를 사용하였다.
게이트 전극 및 게이트 절연층이 형성된 후, 상면에서 보아, 반도체층의 게이트 전극으로부터 돌출되어 있는 돌출 부분에 대해, 전기 저항을 저하시키는 처리(저저항화 처리)를 실시하였다. 구체적으로는, 리액티브 이온 에칭(RIE) 장치를 사용하여, 돌출 부분에 대해 아르곤 플라스마 처리를 실시하였다.
이에 의해, 반도체층의 표면에, 두 저저항 영역이 형성되었다(도 5 참조). 양쪽 저저항 영역 사이의 거리, 즉 채널 길이는, 약10㎛였다.
다음에, 적층체 상에 층간 절연층을 형성하였다. 층간 절연층은, 산화규소로 하고, 플라스마 CVD법에 의해 성막하였다. 목표 두께는, 200㎚로 하였다.
그 후, 층간 절연층을 패턴 처리하였다. 층간 절연층은, 일반적인 포토리소그래피 프로세스/에칭 프로세스를 사용하여, 게이트 전극의 양측에 있어서, 반도체층의 각각의 저저항 영역의 일부가 노출되도록 실시하였다(도 6 참조).
다음에, 제1 전극(소스 전극) 및 제2 전극(드레인 전극)을 형성하고, 패턴화하였다.
제1 및 제2 전극은, 모두, 티타늄층과 알루미늄층의 2층 구조로 하였다. 즉, 우선, 반도체층의 저저항 영역과 접하도록 티타늄층을 형성한 후, 티타늄층을 덮도록 알루미늄층을 형성하였다.
다음에, 적층체를 덮도록, 패시베이션층을 형성하였다. 패시베이션층은, 산화규소로 하고, 플라스마 CVD법에 의해 성막하였다. 목표 두께는, 200㎚로 하였다.
얻어진 적층체를, 대기 분위기에 있어서, 300℃에서 1시간 어닐링(2차 어닐링)하였다.
이상의 공정을 거쳐, 박막 트랜지스터(이하, 「소자 A」라고 칭함)를 제조하였다.
(예 2)
예 1과 마찬가지 방법에 의해, 박막 트랜지스터(이하, 「소자 B」라고 칭함)를 제조하였다. 단, 이 예 2에서는, 반도체층에 있어서의 두 저저항 영역 사이의 거리, 즉 채널 길이는, 5㎛로 하였다.
(예 3)
예 1과 마찬가지 방법에 의해, 박막 트랜지스터(이하, 「소자 C」라고 칭함)를 제조하였다. 단, 이 예 3에서는, 반도체층에 있어서의 저저항 영역 사이의 거리, 즉 채널 길이는, 3㎛로 하였다.
(예 4)
예 1과 마찬가지 방법에 의해, 박막 트랜지스터(이하, 「소자 D」라고 칭함)를 제조하였다. 단, 이 예 4에서는, 반도체층으로서, In-Ga-Zn-O계의 산화물을 사용하였다. 전체 양이온에 대한 인듐의 양(원자비)은, 33.3％이며, 전체 양이온에 대한 갈륨의 양(원자비)은, 33.3％이며, 전체 양이온에 대한 아연의 양(원자비)은, 33.3％이다.
그 밖의 구성은, 예 1과 마찬가지이다.
(예 5)
예 4와 마찬가지 방법에 의해, 박막 트랜지스터(이하, 「소자 E」라고 칭함)를 제조하였다. 단, 이 예 4에서는, 반도체층에 있어서의 저저항 영역 사이의 거리, 즉 채널 길이는, 5㎛로 하였다.
(평가)
전술한 각 소자 A 내지 E를 사용하여, TFT 특성을 평가하였다. 얻어진 결과를 도 17 내지 도 21에 나타낸다.
도 17 내지 도 21에는, 각각 소자 A 내지 소자 E에 있어서 얻어진, 게이트 전압과 드레인 전류 사이의 관계를 나타낸다.
도 20과 도 21의 비교로부터, 반도체층으로서 IGZO 재료를 사용한 소자에서는, 채널 길이가 짧아지면, 스위칭 특성이 저하되는 것을 알 수 있다. 즉, 소자 D(채널 길이=10㎛)에서는, 그 나름의 스위칭 특성이 얻어지기는 하지만, 소자 E(채널 길이=5㎛)에서는, 스위칭 특성이 전혀 얻어지지 않게 되어 있다.
이와 같이, 반도체층으로서 IGZO 재료를 사용한 소자에서는, 채널 길이가 짧아지면, 양호한 특성이 얻어지기 어려워지는 경향이 있다고 할 수 있다.
한편, 도 17 내지 도 19로부터, 반도체층으로서 GZSO계 화합물을 사용한 소자 A 내지 소자 C에서는, 채널 길이가 10㎛, 5㎛ 및 3㎛로 짧아져도, 특성에 현저한 변화는 보이지 않는 것을 알 수 있다. 즉, 소자 A 내지 소자 C에서는, 모두, 양호한 스위칭 특성이 얻어지고 있다.
(예 11)
이하의 방법에 의해, 도 9에 나타낸 바와 같은 구성을 갖는 박막 트랜지스터(TFT)를 제조하였다.
우선, 투명 기판을 준비하였다. 투명 기판에는, 세로 40㎜×가로 40㎜의 무알칼리 유리 기판(AN100; 아사히 가라스 가부시키가이샤제)을 사용하였다. 투명 기판은 사용 전에, 이소프로필알코올과 초순수를 사용하여 충분히 세정하였다. 또한, 투명 기판 상에, 배리어층은 설치하지 않았다.
다음에, 투명 기판 상에, 게이트 전극용 도전막을 성막하였다. 도전막은, 하측의 알루미늄(Al)층과, 상측의 몰리브덴(Mo)층의 2층 구조로 하고, DC 스퍼터링법에 의해 성막하였다. Al층의 목표 두께는, 50㎚로 하고, Mo층의 목표 두께는, 50㎚로 하였다.
그 후, 게이트 전극을 얻기 위해, 도전막을 패턴 처리하였다. 도전막의 패턴 처리에는, 일반적인 포토리소그래피 프로세스/에칭 프로세스를 사용하였다.
다음에, 게이트 전극 상에 게이트 절연층을 성막하였다. 게이트 절연층은, 산화규소로 하고, 플라스마 CVD법에 의해 성막하였다. 목표 두께는, 150㎚로 하였다.
다음에, 게이트 절연층의 상부에, 반도체층용 막을 성막하였다. 이 막은, GZSO계 화합물로 하고, 타깃을 사용한 스퍼터링법에 의해 성막하였다.
타깃은, 이하와 같이 제작하였다.
Ga2O3 분말과, ZnO 분말과, SnO2 분말을, 양이온 원자％ 비율로 Ga:Zn:Sn=13.3:60:26.7이 되도록 칭량, 혼합하고, 혼합 분말을 조제하였다.
이어서, 얻어진 혼합 분말로부터, 압분체를 형성하였다. 또한, 이 압분체를 소성하여, 타깃을 얻었다.
반도체층용 막의 성막 조건은, 이하와 같다:
성막 분위기; Ar과 O2의 혼합 가스. O2의 농도는 0.35％
성막 가스의 압력; 1Pa
인가 전력; RF200W
기판과 타깃의 거리; 10㎝
타깃 사이즈; 직경 50.8㎜의 원반.
막의 목표 두께는, 50㎚로 하였다. 성막 후에, 막을, 대기 분위기 하, 400℃에서 1시간 어닐링(1차 어닐링)하였다.
다음에, 얻어진 막을 패턴 처리하여, 반도체층을 형성하였다. 우선, 포토리소그래피에 의해, 막의 상부에 섬 형상의 레지스트 패턴을 배치하고, 이것을 마스크로 하여, 막을 습식 에칭하였다. 습식 에칭에는, 간토 가가쿠(주)제 에칭액 ITO-02를 사용하였다. 도쿄 오까 고교(주)제 박리액(104)에 의해 레지스트 패턴을 제거하였다.
다음에, 반도체층 상에 제1 및 제2 전극용 도전막을 성막하였다. 도전막은, 하측의 Mo층과, 상측의 Al층의 2층 구조로 하였다.
그 후, 도전막을 패턴 처리하고, 제1 전극(소스) 및 제2 전극(드레인)을 형성하였다.
패턴 처리는, 일반적인 포토리소그래피 프로세스/에칭 프로세스의 조합에 의해 행하였다. 에칭 시에는, 일반적인 에칭액으로서 알려져 있는, 인산, 아세트산 및 질산의 혼합 용액을 사용하였다. 이와 같은 에칭 처리에 의해, 반도체층에 손상이 생기는 일은 없었다.
또한, 반도체층에 있어서의 소스 전극과 드레인 전극 사이의 최소 거리, 즉 채널 길이는, 10㎛로 하였다.
다음에, 반도체층의 노출 부분에 대해, 플라스마 처리를 실시하였다. 플라스마 처리에는, 일산화이질소 가스를 사용하였다.
계속해서, 같은 성막실 내에서, 적층체를 덮도록, 패시베이션층을 형성하였다. 패시베이션층은, 산화규소로 하고, 플라스마 CVD법에 의해 성막하였다. 목표 두께는, 200㎚로 하였다.
얻어진 적층체를, 대기 분위기에 있어서, 300℃에서 1시간 어닐링(2차 어닐링)하였다.
이상의 공정을 거쳐, 박막 트랜지스터(이하, 「소자 F」라고 칭함)를 제조하였다.
(예 12)
예 11과 마찬가지 방법에 의해, 박막 트랜지스터(이하, 「소자 G」라고 칭함)를 제조하였다. 단, 이 예 12에서는, 채널 길이는, 5㎛로 하였다.
(예 13)
예 11과 마찬가지 방법에 의해, 박막 트랜지스터(이하, 「소자 H」라고 칭함)를 제조하였다. 단, 이 예 13에서는, 채널 길이는, 3㎛로 하였다.
(평가)
전술한 각 소자 F 내지 H를 사용하여, TFT 특성을 평가하였다. 얻어진 결과를 도 22 내지 도 24에 나타내었다.
도 22 내지 도 24에는, 각각 소자 F 내지 소자 H에 있어서 얻어진, 게이트 전압과 드레인 전류 사이의 관계를 나타낸다.
도 22 내지 도 24로부터, 반도체층으로서 GZSO계 화합물을 사용한 소자 F 내지 소자 H에서는, 채널 길이가 10㎛, 5㎛ 및 3㎛로 짧아져도, 특성에 현저한 변화는 보이지 않는 것을 알 수 있다. 즉, 소자 F 내지 소자 H에서는, 모두 양호한 스위칭 특성이 얻어지는 것을 알 수 있었다.
이와 같이, 반도체층으로서 GZSO계 화합물을 사용함으로써, 박막 트랜지스터에 있어서, 반도체층의 채널 길이를 짧게 할 수 있음이 확인되었다.
본원은, 2017년 11월 28일에 출원한 일본 특허 출원 제2017-228023호에 기초하는 우선권을 주장하는 것이며, 동 일본 출원의 전체 내용을 본원의 참조에 의해 원용한다.
100: 제1 소자
110: 기판
120: 배리어층
130: 반도체층
132a: 제1 저저항 영역
132b: 제2 저저항 영역
139: 절연막
140: 게이트 절연층
150: 층간 절연층
160: 제1 전극
162: 제2 전극
167: 제1 컨택트층
168: 제2 컨택트층
169: 도전막
170: 게이트 전극
180: 패시베이션층
200: 제2 소자
210: 기판
220: 배리어층
229: 막
230: 반도체층
240: 게이트 절연층
259: 도전막
260: 제1 전극
262: 제2 전극
267: 제1 컨택트층
268: 제2 컨택트층
270: 게이트 전극
280: 패시베이션층

Claims (13)

  1. 탑 게이트 코플래너형 박막 트랜지스터이며,
    소스, 드레인, 게이트 및 반도체층을 갖고,
    상기 반도체층은, 상기 소스용 제1 저저항 영역과, 상기 드레인용 제2 저저항 영역을 갖고,
    상기 소스 및 상기 드레인은, 상기 제1 저저항 영역, 상기 반도체층 및 상기 제2 저저항 영역을 거쳐서 전기적으로 접속되고,
    상기 반도체층은, 갈륨(Ga), 아연(Zn) 및 주석(Sn)을 포함하는 산화물계 반도체로 구성되는, 박막 트랜지스터.
  2. 제1항에 있어서, 상기 제1 저저항 영역과 상기 제2 저저항 영역 사이의 최소 거리를 채널 길이라고 칭하였을 때, 해당 채널 길이는 5㎛ 이하인, 박막 트랜지스터.
  3. 제1항 또는 제2항에 있어서, 상기 반도체층에 있어서, 전체 양이온 원자에 대한 갈륨 원자의 원자비는, 10％ 내지 35％의 범위인, 박막 트랜지스터.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 반도체층에 있어서, 전체 양이온 원자에 대한 아연 원자의 원자비는, 49％ 내지 62％의 범위인, 박막 트랜지스터.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 반도체층은, 인듐(In)을 포함하지 않고,
    전체 양이온 원자에 대한 주석 원자의 원자비는, 16％ 내지 28％의 범위인, 박막 트랜지스터.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서, 상기 제1 저저항 영역은, 제1 컨택트와 접하고, 해당 제1 컨택트를 통하여 상기 소스에 접속되고,
    상기 제1 컨택트는, 티타늄(Ti)을 포함하는 재료로 구성되는, 박막 트랜지스터.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서, 상기 제2 저저항 영역은, 제2 컨택트와 접하고, 해당 제2 컨택트를 통하여 상기 드레인에 접속되고,
    상기 제2 컨택트는, 티타늄(Ti)을 포함하는 재료로 구성되는, 박막 트랜지스터.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 제1 저저항 영역 및 상기 제2 저저항 영역 중 적어도 하나는, 상기 반도체층의 플라스마 처리 영역 또는 수소 이온 주입 영역인, 박막 트랜지스터.
  9. 역스태거형 박막 트랜지스터이며,
    소스, 드레인, 게이트 및 반도체층을 갖고,
    상기 소스 및 상기 드레인은, 상기 반도체층을 거쳐서 전기적으로 접속되고,
    상기 반도체층은, 갈륨(Ga), 아연(Zn) 및 주석(Sn)을 포함하는 산화물계 반도체로 구성되는, 박막 트랜지스터.
  10. 제9항에 있어서, 상기 소스와 상기 드레인 사이의 최소 거리를 채널 길이라고 칭하였을 때, 해당 채널 길이는 5㎛ 이하인, 박막 트랜지스터.
  11. 제9항 또는 제10항에 있어서, 상기 반도체층에 있어서, 전체 양이온 원자에 대한 갈륨 원자의 원자비는, 10％ 내지 35％의 범위인, 박막 트랜지스터.
  12. 제9항 내지 제11항 중 어느 한 항에 있어서, 상기 반도체층에 있어서, 전체 양이온 원자에 대한 아연 원자의 원자비는, 49％ 내지 62％의 범위인, 박막 트랜지스터.
  13. 제9항 내지 제12항 중 어느 한 항에 있어서, 상기 반도체층은, 인듐(In)을 포함하지 않고,
    전체 양이온 원자에 대한 주석 원자의 원자비는, 16％ 내지 28％의 범위인, 박막 트랜지스터.
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