KR20100084966A - 박막 트랜지스터의 제조 방법 및 전기 광학 장치의 제조 방법 - Google Patents

박막 트랜지스터의 제조 방법 및 전기 광학 장치의 제조 방법 Download PDF

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Abstract

(과제) 활성층으로서 In-Ga-Zn-O 계 호몰로거스 산화물 반도체를 사용하여, 에칭 스토퍼층을 형성하지 않고 활성층의 데미지를 억제함과 함께, 소스·드레인 전극의 저저항화를 도모할 수 있는 박막 트랜지스터의 제조 방법 및 전기 광학 장치의 제조 방법을 제공한다.
(해결 수단) In, Ga 및 Zn 을 함유하는 산화물 반도체막 (16) 을 형성하는 공정과, 상기 산화물 반도체막을 활성층 (18) 으로 패턴 가공하는 공정과, 상기 산화물 반도체막을 500 ℃ 이상에서 열처리하는 공정과, 상기 산화물 반도체막이 패턴 가공되고, 또한 열처리된 활성층을 덮도록 금속막을 형성하는 공정과, 상기 금속막을 에칭하여 패턴 가공함으로써 상기 활성층과 접촉하는 소스 전극 (20A) 및 드레인 전극 (20B) 의 적어도 일방을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
박막 트랜지스터, 활성층, 산화물 반도체막, 열처리

Description

박막 트랜지스터의 제조 방법 및 전기 광학 장치의 제조 방법{METHOD FOR PRODUCING THIN FILM TRANSISTOR AND METHOD FOR PRODUCING ELECTRONIC OPTICAL DEVICE}
본 발명은, 박막 트랜지스터의 제조 방법 및 전기 광학 장치의 제조 방법에 관한 것이다.
최근, 액정이나 일렉트로루미네선스 (ElectroLuminescence：EL) 기술 등의 진보에 따라, 평면 박형 화상 표시 장치 (Flat Panel Display：FPD) 가 실용화되고 있다. 특히, 전류를 통함으로써 여기되어 발광하는 재료를 사용한 유기 전계 발광 소자 (유기 EL 소자) 는, 저전압으로 고휘도의 발광이 얻어지기 때문에, 휴대 전화 디스플레이, 퍼스널 디지털 어시스턴트 (PDA), 컴퓨터 디스플레이, 자동차의 정보 디스플레이, TV 모니터, 혹은 일반 조명을 포함하는 넓은 분야에서 개발이 진행되고 있다.
이들 FPD 의 구동 방법은, 주로 패시브 매트릭스 방식과 액티브 매트릭스 방식으로 나누어진다. 액티브 매트릭스 방식으로는, 유리 등의 기판 상에, 전계 효과형 박막 트랜지스터 (TFT：Thin Film Transistor), TFT 와 접속되는 배선 (게 이트 배선, 데이터 배선 등), 화소 전극, 공통 전극 등을 형성한다.
TFT 의 반도체층 (활성층) 을 구성하는 재료로는, 일반적으로는 비정질 실리콘이나 다결정 실리콘이 사용되지만, 최근에는 산화물 반도체를 사용하는 것이 제안되었다. 예를 들어 In-Ga-Zn-O 계 호몰로거스 산화물 반도체 (이하, 적절히 「IGZO」라고 한다) 는 실온 성막이 가능한 데다, 비정질 실리콘과 동등 이상의 이동도를 달성할 수 있기 때문에, TFT 의 활성층을 구성하는 재료로서 주목을 받고 있다.
TFT 의 활성층으로서 IGZO 를 사용하는 경우, 일반적으로는, 스퍼터링에 의해 비정질 IGZO 막 (a-IGZO 막) 을 성막한 후, 에칭에 의해 활성층으로 패턴 가공할 필요가 있다. 그러나, 특히 a-IGZO 막은, 종래 활성층으로서 일반적으로 사용되어 온 실리콘 등의 반도체 재료와 비교하여 산 등의 에칭액에 대한 내성이 매우 낮아 소자 제조 프로세스에 대한 대응이 어렵다.
예를 들어 절연 기판 상에, 게이트 전극, 게이트 절연막, 소스 전극 및 드레인 전극 (소스·드레인 전극) 을 순차 형성한 후, 산화물 반도체막을 성막하고, 소스·드레인 전극 사이의 게이트 절연막 상 및 소스·드레인 전극의 일부 상에 산화물 반도체막의 일부가 활성층으로서 잔류하도록 에칭하는 방법이 제안되었다 (특허 문헌 1 참조).
또한, 절연 기판 상에, 게이트 전극, 게이트 절연막, 및 a-IGZO 막 (활성층) 을 순차 형성한 후, 활성층 상에 에칭 스토퍼를 패터닝하고, 이어서 소스·드레인 전극으로서 Mo 등의 금속막을 성막한 후, 드라이 에칭에 의해 금속막을 패터닝하는 방법이 개시되어 있다 (비특허 문헌 1 참조).
특허 문헌 1 : 일본 공개특허공보 2008-72012호
비특허 문헌 1 : J. S. Park, J. K. Jeong, Y. G. Mo, 및 H. D. Kim, AM-FPD 08 Digest, 275 (2008)
특허 문헌 1 에 개시되어 있는 방법에서는, 먼저 소스·드레인 전극을 형성하고, 그 후, 소스·드레인 전극 사이의 게이트 절연막과 소스·드레인 전극의 일부를 IGZO 막으로 덮는 소자 구조이기 때문에, 소스·드레인 전극 및 그것에 접속하는 배선을 형성하기 위한 배선층 (도전층) 의 두께를 얇게 할 필요가 있다. 그 때문에 배선층의 두께를 충분히 확보할 수 없고, 배선 저항이 증대되어, 특히 대형 액정 디스플레이나 유기 EL 디스플레이와 같이 저저항의 배선이 요구되는 디스플레이 장치에 있어서는, 전압 강하 등에 의한 휘도 불균일 등 화질의 저하를 일으키기 쉽다.
또한, 통상 IGZO 의 에칭 레이트가 빠르고, 산화인듐주석 (ITO) 등의 배선 재료와의 선택비가 5/20 (= 0.25) ∼ 50/70 (≒ 0.7) 으로, 1 보다 작다. 그 때문에, 활성층을 형성한 후에 소스·드레인 전극을 패터닝하는 소자 구조를 채용하기는 곤란하다. 그래서, 비특허 문헌 1 에 개시되어 있는 방법과 같이, 활성층 상에 에칭 스토퍼층을 형성해 두면, 소스·드레인 전극을 패터닝할 때에 활성층의 데미지를 방지할 수 있지만, 에칭 스토퍼층을 형성하기 위한 성막, 포토리소그래피, 에칭 등의 공정이 증가하여 생산성의 저하나 제조 비용의 상승을 초래하기 쉽다.
본 발명은, 활성층으로서 In-Ga-Zn-O 계 호몰로거스 산화물 반도체를 사용하여, 에칭 스토퍼층을 형성하지 않고 활성층의 데미지를 억제함과 함께, 소스·드레 인 전극의 저저항화를 도모할 수 있는 박막 트랜지스터의 제조 방법 및 전기 광학 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서, 본 발명에서는 이하의 박막 트랜지스터의 제조 방법 및 전기 광학 장치의 제조 방법이 제공된다.
＜1＞ In, Ga 및 Zn 을 함유하는 산화물 반도체막을 형성하는 공정과,
상기 산화물 반도체막을 활성층으로 패턴 가공하는 공정과,
상기 산화물 반도체막을 500 ℃ 이상에서 열처리하는 공정과,
상기 산화물 반도체막이 패턴 가공되고, 또한 열처리된 활성층을 덮도록 금속막을 형성하는 공정과,
상기 금속막을 에칭하여 패턴 가공함으로써 상기 활성층과 접촉하는 소스 전극 및 드레인 전극의 적어도 일방을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
＜2＞ 상기 금속막이, Al 또는 Al 을 주성분으로 하여 Nd, Y, Zr, Ta, Si, W 및 Ni 의 적어도 1 종을 함유하는 금속으로 이루어지는 층을 갖는 것을 특징으로 하는 ＜1＞ 에 기재된 박막 트랜지스터의 제조 방법.
＜3＞ 상기 금속막이, 상기 산화물 반도체막측으로부터, Al 또는 Al 을 주성분으로 하여 Nd, Y, Zr, Ta, Si, W 및 Ni 의 적어도 1 종을 함유하는 금속으로 이루어지는 제 1 층과, Mo 또는 Ti 을 주성분으로 하는 제 2 층을 갖는 것을 특징으로 하는 ＜1＞ 에 기재된 박막 트랜지스터의 제조 방법.
＜4＞ 상기 금속막의 패턴 가공을, 인산, 질산 및 아세트산을 함유하는 수용액을 사용한 웨트 에칭법에 의해 실시하는 것을 특징으로 하는 ＜1＞ ∼ ＜3＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜5＞ 상기 산화물 반도체막을 열처리하는 공정을 700 ℃ 미만에서 실시하는 것을 특징으로 하는 ＜1＞ ∼ ＜4＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜6＞ 상기 산화물 반도체막을 열처리하는 공정 전후에 있어서 그 산화물 반도체막이 비정질이 되도록 상기 산화물 반도체막의 형성 및 열처리를 실시하는 것을 특징으로 하는 ＜1＞ ∼ ＜5＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜7＞ 상기 산화물 반도체막을 열처리하는 공정을, 그 산화물 반도체막을 활성층으로 패턴 가공한 후에 실시하는 것을 특징으로 하는 ＜1＞ ∼ ＜6＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜8＞ 상기 산화물 반도체막을 열처리하는 공정을, 산소 가스의 존재하에서 실시하는 것을 특징으로 하는 ＜1＞ ∼ ＜7＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜9＞ 상기 금속막을 에칭하여 패턴 가공하는 공정에 있어서, 상기 열처리한 산화물 반도체막의 에칭 레이트를 상기 금속막의 에칭 레이트의 1/4 이하로 하는 것을 특징으로 하는 ＜1＞ ∼ ＜8＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법.
＜10＞ ＜1＞ ∼ ＜9＞ 중 어느 하나에 기재된 박막 트랜지스터의 제조 방법을 포함하는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
본 발명에 의하면, 활성층으로서 In-Ga-Zn-O 계 호몰로거스 산화물 반도체를 사용하여, 에칭 스토퍼층을 형성하지 않고 활성층의 데미지를 억제함과 함께, 소스·드레인 전극의 저저항화를 도모할 수 있는 박막 트랜지스터의 제조 방법 및 전기 광학 장치의 제조 방법을 제공할 수 있다.
이하, 첨부 도면을 참조하면서, 본 발명에 관련된 박막 트랜지스터의 제조 방법 및 전기 광학 장치의 제조 방법에 대하여 설명한다.
도 1 은, 본 발명에 관련된 박막 트랜지스터의 제조 방법의 일례를 나타내는 공정도이다.
- 기판 -
먼저, 박막 트랜지스터를 형성하기 위한 기판 (지지체) (10) 을 준비한다 (도 1(A)). 기판 (10) 은, 적어도 TFT 를 형성하는 면이 절연성을 갖고, 치수 안정성, 내용제성, 가공성 등을 갖는 것 외에, 후술하는 열처리 (500 ℃ 이상) 에 대하여 내열성을 갖는 것을 사용한다. 또한, 최종 제품으로서 예를 들어 유기 EL 디스플레이를 제조하는 경우에는, 수분이나 산소의 투과를 억제하고, 또한, 기판 (10) 측으로부터 광을 투과시켜 발광이나 표시를 실시하는 경우에는, 광투과성을 갖는 기판을 사용한다.
상기와 같은 조건을 만족하는 기판 (10) 으로는, 유리, 지르코니아 안정화 산화이트륨 (YSZ) 등의 무기 재료가 바람직하다. 또한, 유리로부터의 용출 이온을 줄이기 위해서 무알칼리 유리를 사용하는 것이 바람직하다. 또한, 소다라임 유리를 사용하는 경우에는, 실리카 등의 배리어 코트를 실시한 것을 사용하는 것이 바람직하다.
기판 (10) 측으로부터 광을 이끌어낼 필요가 없는 경우에는, 예를 들어 스테인리스, Fe, Al, Ni, Co, Cu 나 이들의 합금 등의 금속 기판이나 Si 등의 반도체 기판을 사용하여, 기판 (10) 상에 전기 절연성을 확보하기 위한 절연막을 형성해도 된다. 금속제 기판이면, 저렴한 것도 있고, 두께가 얇아도 강도가 높고, 대기중의 수분이나 산소에 대하여 높은 배리어성을 갖는 것이 된다.
기판 (10) 의 형상, 구조, 크기 등에 대해서는 특별히 제한은 없고, 목적 등 에 따라 적절히 선택할 수 있다. 일반적으로는, 기판 (10) 의 형상으로는, 취급성, TFT 의 형성 용이성 등의 관점에서 판 형상인 것이 바람직하다. 기판 (10) 의 구조는, 단층 구조여도 되고 적층 구조여도 된다. 또한, 기판 (10) 은, 단일 부재로 구성되어 있어도 되고, 2 개 이상의 부재로 구성되어 있어도 된다.
- 게이트 전극 -
기판 (10) 상에 게이트 전극 (12) 을 형성한다 (도 1(B)).
게이트 전극 (12) 은, 도전성 및 내열성 (500 ℃ 이상) 을 갖는 것을 사용하고, 예를 들어 Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, APC 등의 합금, 산 화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막 등을 사용하여 형성할 수 있다.
예를 들어 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 기판 (10) 상에 성막한다. 게이트 전극 (12) 의 두께는, 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하다.
성막 후, 포토리소그래피법에 의해 소정의 형상으로 패터닝한다. 이 때, 게이트 전극 (12) 및 게이트 배선 (도시 생략) 을 동시에 패터닝하는 것이 바람직하다.
- 게이트 절연막 -
기판 (10) 상에 게이트 전극 (12) 을 형성한 후, 게이트 절연막 (14) 을 형성한다 (도 1(C)).
게이트 절연막 (14) 은, 절연성 및 내열성 (500 ℃ 이상) 을 갖는 것으로 하고, 예를 들어 SiO2, SiNx, SiON, Al2O3, Y2O3, Ta2O5, HfO2 등의 절연막, 또는 이들 화합물을 2 개 이상 함유하는 절연막으로 해도 된다.
게이트 절연막 (14) 도, 인쇄 방식, 코팅 방식 등의 습식 방식, 진공 증착법, 스퍼터링법, 이온 플레이팅법 등의 물리적 방식, CVD, 플라즈마 CVD 법 등의 화학적 방식 등 중에서 사용하는 재료와의 적성을 고려하여 적절히 선택한 방법에 따라 기판 (10) 상에 성막하고, 필요에 따라 포토리소그래피법에 의해 소정의 형상으로 패터닝한다.
또한, 게이트 절연막 (14) 은, 리크 전류의 저하 및 전압 내성의 향상을 위한 두께를 가질 필요가 있는 한편, 게이트 절연막 (14) 의 두께가 지나치게 크면 구동 전압의 상승을 초래한다. 게이트 절연막 (14) 의 재질에 따라 다르기도 하지만, 게이트 절연막 (14) 의 두께는 10 ㎚ ∼ 10 ㎛ 가 바람직하고, 50 ㎚ ∼ 1000 ㎚ 가 보다 바람직하다.
- 활성층 -
게이트 절연막 (14) 을 형성한 후, 활성층으로서 In, Ga 및 Zn 을 함유하는 산화물 반도체막 (16) 을 성막한다 (도 1(D)).
In, Ga 및 Zn 을 함유하는 산화물 반도체의 다결정 소결체를 타겟으로 하여 기상 성막법을 사용하여 성막하는 것이 바람직하다. 기상 성막법 중에서도, 스퍼터링법 및 펄스 레이저 증착법 (PLD 법) 이 보다 바람직하고, 양산성의 관점에서 스퍼터링법이 특히 바람직하다.
In, Ga 및 Zn 을 함유하는 산화물 반도체 (In-Ga-Zn-O 계 호몰로거스 산화물 반도체) 는 일반적으로는 In1-xGaxO3(ZnO)m 으로 나타내고, 본 발명에 관련된 활성층으로는, m
Figure 112009075597118-PAT00001
2 의 재료계여도 되지만, 에칭 특성 및 디바이스 특성의 관점에서는 m = 1 인 것이 바람직하다. 또한, 엄밀하게 In：Ga：Zn = 1：1：1 이 될 필요는 없지만, 바람직하게는, In 의 조성비를 1 로 하면, Ga 의 비는 0.1 ∼ 10 이고, Zn 의 비는 0.1 ∼ 10 이다.
예를 들어 스퍼터링법 또는 PLD 법에 의해 InGaZnO4 의 비정질막 (16) 을 20 ∼ 150 ㎚ 의 두께로 성막한다.
성막한 IGZO 막 (16) 은, X 선 회절법에 의해 비정질막인 것을 확인할 수 있다. 또한 막두께는, 촉침식 표면 형상 측정에 의해 구할 수 있고, 조성비는, RBS (러더퍼드 후방 산란) 분석법, XRF (형광 X 선 분석) 등에 의해 구할 수 있다.
비정질 IGZO 막 (16) 을 형성한 후, 활성층 (18) 으로 패턴 가공함과 함께 500 ℃ 이상에서 열처리한다 (도 1(E)).
비정질 IGZO 막 (16) 은 에칭에 의해 활성층 (18) 으로 패턴 가공할 필요가 있다. 비정질 IGZO 막 (16) 이, 활성층 (18) 에 대한 패턴 가공 이후에 사용하는 에칭액에 내성이 없는 경우, 예를 들어 이른바 리프트 오프 등으로 패턴 형성하는 방법이 가장 간편하지만, 리프트 오프법에서는 원리적으로 쓰레기의 발생을 피할 수 없어 수율 저하를 초래하게 된다.
한편, 본 발명에서는 활성층이 되는 비정질 IGZO 막 (16) 을 형성한 후에 열처리함으로써 활성층의 에칭 레이트를 대폭 저하시킨다. 이로써, 에칭 스토퍼를 형성하지 않고, 또한 리프트 오프법에 의하지 않고, 이후의 소스·드레인 전극을 형성하는 공정에 있어서 금속막의 패턴 가공 등을 바람직하게 실시할 수 있다.
또한, 게이트 절연막 (14) 상에 성막한 IGZO 막 (16) 은, 열처리 후에 활성층의 형상으로 패턴 가공할 수도 있지만, 열처리 후의 IGZO 막 (16) 은, 열처리 전 에 비해 에칭되기 어려워지기 때문에, IGZO 막 (16) 을 활성층으로 패턴 가공한 후에 열처리를 실시하는 것이 바람직하다.
IGZO 막 (16) 의 패턴 가공은, 포토리소그래피법과 에칭법에 의해 실시할 수 있다. 구체적으로는, 게이트 절연막 (14) 상에 성막한 IGZO 막 (16) 을, 활성층 (18) 으로서 잔존시키는 부분에 포토리소그래피에 의해 레지스트 마스크를 패턴 형성하고, 염산, 질산, 희황산, 또는, 인산, 질산 및 아세트산의 혼합액 (Al 에칭액；칸토 화학 (주) 제조) 등의 산 용액에 의해 에칭함으로써 활성층을 형성한다. 예를 들어 인산, 질산 및 아세트산을 함유하는 수용액을 사용하면, IGZO 막 (16) 의 노출 부분을 확실하게 제거할 수 있기 때문에 바람직하다.
도 2 는, 석영 유리 기판 상에 스퍼터링에 의해 성막한 비정질 IGZO 막을 산소 분위기하에서 열처리 (열처리 시간：1 시간) 한 후의 X 선 회절에 의한 분석 결과를 나타내고 있다. 500 ℃ 및 600 ℃ 에서는 결정화는 보이지 않지만, 700 ℃ 부터 결정화의 조후가 보이고, 열처리 온도의 상승에 따라 결정화가 진행된다.
도 3 은, 비정질 InGaZnO4 막의 열처리 온도와, 인산, 질산 및 아세트산의 혼합 용액을 사용한 경우의 에칭 레이트의 관계를 나타내고 있다. 500 ∼ 1000 ℃ 범위에서는 비정질 InGaZnO4 막의 열처리 온도의 상승에 따라 에칭 레이트가 감소하고, 미리 450 ℃ 이상에서 열처리함으로써 에칭 레이트를 1/2 이하로 할 수 있다. 특히 500 ℃ 이상의 열처리를 실시함으로써 IGZO 막의 에칭 레이트가 급격하게 저하된다.
활성층 (18) 의 열처리는, 기판 (10) 그대로 열처리 챔버 내에 투입하고, 기판 (10) (게이트 절연막 (14)) 표면의 온도를 활성층 (18) 의 열처리 온도로 간주하여 500 ℃ 이상에서 열처리를 실시하면 된다.
열처리 시간은, 열처리에 의해 IGZO 막의 에칭 내성을 확실하게 높임과 함께, 생산성의 관점에서 1 분 이상 2 시간 이하로 하는 것이 바람직하다.
가열 수단은 특별히 한정되지 않고, 적외선 히터, 적외선 램프, 저항 가열 히터 등을 사용할 수 있다. 챔버 내의 분위기는, 대기, Ar 등의 불활성 가스 분위기, 또는 산소 분위기로 하면 되는데, 활성층은 산화물 반도체이기 때문에, 특히 산소 가스의 존재하에서 열처리를 실시하는 것이 바람직하다.
기판 (10) 으로서 유리를 사용하는 경우, 그 내열성 등을 고려하면 열처리 온도는 1000 ℃ 이하로 하는 것이 바람직한데, 산화물 반도체막 (16) (활성층 (18)) 을 비정질 상태로 유지할 수 있도록 열처리 조건을 선택하면, 열처리를 실시하지 않는 경우와 비교하여, 디바이스 특성이나 그 균일성을 현저하게 저하시키지 않고 TFT 소자의 제조가 가능해진다. 즉, 열처리하는 공정 전후에 있어서 산화물 반도체막 (16) (활성층 (18)) 이 비정질이 되도록 산화물 반도체막 (16) 의 형성 및 열처리를 실시하는 것이 바람직하다. 구체적으로는, 열처리 온도가 700 ℃ 미만이면, InGaZnO4 막은 대략 비정질 상태를 유지하기 때문에, TFT 소자를 제조하였을 경우의 특성 편차를 작게 억제할 수도 있게 된다.
이상과 같은 관점에서, 바람직하게는 500 ℃ 이상 1000 ℃ 이하, 보다 바람 직하게는 500 ℃ 이상 700 ℃ 미만의 온도에서 1 ∼ 2 시간 열처리를 실시한다.
- 소스·드레인 전극 -
다음으로, 활성층 (18) 및 게이트 절연막 (14) 상에 소스·드레인 전극 (20A, 20B) 을 형성하기 위한 금속막을 형성한다.
금속막은, 전극 및 배선으로서의 도전성을 갖고, 에칭에 의해 패턴 가공할 수 있는 금속에 의해 활성층 (18) 을 덮도록 형성하면 된다. 구체적으로는, Al, Mo, Cr, Ta, Ti, Au, Ag 등의 금속, Al-Nd, APC 등의 합금, 산화주석, 산화아연, 산화인듐, 산화인듐주석 (ITO), 산화아연인듐 (IZO) 등의 금속 산화물 도전막, 폴리아닐린, 폴리티오펜, 폴리피롤 등의 유기 도전성 화합물, 또는 이들의 혼합물을 들 수 있다.
특히, 성막성, 도전성, 패터닝성 등의 관점에서, Al 또는 Al 을 주성분으로 하여 Nd, Y, Zr, Ta, Si, W 및 Ni 의 적어도 1 종을 함유하는 금속으로 이루어지는 층 (Al 계 금속막), 혹은 산화물 반도체막측으로부터, Al 또는 Al 을 주성분으로 하여 Nd, Y, Zr, Ta, Si, W 및 Ni 의 적어도 1 종을 함유하는 금속으로 이루어지는 제 1 층과, Mo 또는 Ti 을 주성분으로 하는 제 2 층을 각각 스퍼터링, 증착 등의 수법에 의해 성막하여 적층하는 것이 바람직하다. 여기서 「주성분」이란, 금속막을 구성하는 성분 중 가장 함유량 (질량비) 이 많은 성분으로, 50 질량％ 이상인 것이 바람직하고, 90 질량％ 이상인 것이 보다 바람직하다.
이미 활성층 (18) 이 형성되어 있기 때문에, 금속막의 두께는, 소스·드레인 전극 다음에 활성층을 형성하는 경우와 같은 제한은 없고, 두껍게 형성할 수 있다. 성막성, 에칭에 의한 패턴 가공성, 도전성 (저저항화) 등을 고려하면, 소스·드레인 전극 및 그것에 접속하는 배선이 되는 금속막의 총두께는, 10 ㎚ 이상 1000 ㎚ 이하로 하는 것이 바람직하다.
또한, Al 계 금속막 (제 1 층) 과, Mo 또는 Ti 을 주성분으로 하는 Mo 계 금속막 또는 Ti 계 금속막 (제 2 층) 을 적층시키는 경우에는, 제 1 층의 두께는 10 ㎚ 이상 1000 ㎚ 이하로 하고, 제 2 층의 두께는 1 ㎚ 이상 300 ㎚ 이하로 하는 것이 바람직하다.
이어서, 금속막을 에칭하여 패턴 가공함으로써 활성층 (18) 과 접촉하는 소스 전극 (20A) 및 드레인 전극 (20B) 을 형성한다 (도 1(F)).
여기서는, 금속막을 잔류시키는 부분에 포토리소그래피법에 의해 레지스트 마스크를 형성하고, 예를 들어 인산 및 질산에 아세트산 또는 황산을 첨가한 산 용액을 사용하여 에칭을 실시하여, 소스 전극 및 드레인 전극의 적어도 일방을 형성한다. 공정의 간략화 등의 관점에서, 소스·드레인 전극 및 이들 전극에 접속하는 배선 (데이터 배선 등) 을 동시에 패턴 가공하는 것이 바람직하다.
성막 수단이나 조건 등에 따라 a-IGZO 의 조성이나 막 밀도 등이 약간 상이하고, 그에 따라 에칭 속도도 상이한데, 예를 들어 인산/질산/아세트산계 에칭액을 사용하는 경우, 상온에서는, 하기 표 1 에 나타내는 바와 같이, 스퍼터링 등에 의해 성막된 비정질 InGaZnO4 막은 통상은 Al 의 약 2 ∼ 4 배의 속도로 에칭된다. 그 때문에, 비정질 InGaZnO4 막 상에 Al 또는 Al 을 주성분으로 하는 Al 계 막을 형성하여 소스·드레인 전극의 패턴 가공을 위한 에칭을 실시하면, 비정질 InGaZnO4 막까지도 에칭되어 활성층의 특성에 막대한 영향을 미친다.
Figure 112009075597118-PAT00002
그러나, 도 3 에 도시된 바와 같이, 500 ℃ 이상의 열처리를 실시함으로써 InGaZnO4 막의 에칭 레이트를 대폭 저하시킬 수 있기 때문에, 충분한 선택비를 확보할 수 있게 된다. 예를 들어 InGaZnO4 막을 500 ℃ 이상에서 열처리해 두면, Mo 막의 에칭 레이트의 1/4 이하로 할 수 있고, InGaZnO4 막을 610 ℃ 이상에서 열처리해 두면, Al 막의 에칭 레이트의 1/4 이하로 할 수 있다. 따라서, 금속막의 에칭시, 소스·드레인 전극 (20A, 20B) 사이에서 활성층 (18) 의 일부가 노출되어도, 활성층 (18) 의 에칭을 효과적으로 억제할 수 있다.
- 층간 절연막 -
금속막을 에칭에 의해 패턴 가공하여 소스·드레인 전극 (20A, 20B) 및 배선을 형성한 후, 층간 절연막 (22) 을 형성한다 (도 1(G)).
층간 절연막 (22) 을 형성하는 재료로는, MgO, SiO, SiO2, Al2O3, GeO, NiO, CaO, BaO, Fe2O3, Y2O3 또는 TiO2 등의 금속 산화물, SiNx, SiNxOy 등의 금속 질화물, MgF2, LiF, AlF3 또는 CaF2 등의 금속 불화물, 폴리에틸렌, 폴리프로필렌, 폴리메틸메타크릴레이트, 폴리이미드, 폴리우레아, 폴리테트라플루오로에틸렌, 폴리클로로트리플루오로에틸렌, 폴리디클로로디플루오로에틸렌, 클로로트리플루오로에틸렌과 디클로로디플루오로에틸렌의 공중합체, 테트라플루오로에틸렌과 적어도 1 종의 코모노머를 함유하는 모노머 혼합물을 공중합시켜 얻어지는 공중합체, 공중합 주쇄에 고리형 구조를 갖는 함불소 공중합체, 흡수율 1 ％ 이상의 흡수성 물질, 흡수율 0.1 ％ 이하의 방습성 물질 등을 들 수 있다.
또한, 층간 절연막 (22) 의 형성 방법은 특별히 한정은 없고, 예를 들어 진공 증착법, 스퍼터링법, 반응성 스퍼터링법, MBE (분자선 에피택시) 법, 클러스터 이온 빔법, 이온 플레이팅법, 플라즈마 중합법 (고주파 여기 이온 플레이팅법), 플라즈마 CVD 법, 레이저 CVD 법, 열 CVD 법, 가스 소스 CVD 법, 코팅법, 인쇄법, 전사법 등을 들 수 있고, 재료에 따라 선택하면 된다.
층간 절연막 (22) 의 두께는 그 재질 등에 따라 다르기도 하지만, 통상은 50 ∼ 10000 ㎚ 이다.
- 화소 전극 등 -
이어서, 층간 절연막 (22) 에 포토리소그래피 및 에칭에 의해 컨택트홀 (24) 을 형성한 후, 화소 전극 (26) 등을 형성한다 (도 1(H)).
예를 들어 산화인듐주석 (ITO) 을 스퍼터링에 의해 성막한 후, 포토리소그래피법 및 에칭에 의해 패터닝함으로써 화소 전극 (26) 을 패턴 형성할 수 있음과 함께, 컨택트홀 (24) 을 통해 화소 전극 (26) 을 드레인 전극 (20B) 과 접속시킬 수 있다.
화소 전극을 형성한 후에는, 최종적으로 제조하는 전기 광학 장치 (표시 장치, 촬상 장치 등) 에 따라 제조를 진행하면 된다. 예를 들어 유기 EL 디스플레이를 제조하는 경우에는, 화소 전극 (26) 상에, 예를 들어 유기 일렉트로루미네선스층 및 Al 등에 의해 상부 전극 (공통 전극) 을 순차 형성한 후, 유리 등으로 봉지한다.
이상과 같이, 본 발명에서는, 활성층이 되는 IGZO 막의 형성 후, 500 ℃ 이상의 열처리를 실시함으로써, 제조 비용의 상승을 최소한으로 억제하면서, IGZO 로 이루어지는 활성층을 형성한 후에 소스·드레인 전극을 패턴 형성할 수 있다. 그 때문에, 소스·드레인 전극의 두께를 충분히 확보하여 저저항화를 도모할 수 있고, 특히 대형 액정 디스플레이나 유기 EL 디스플레이와 같이 저저항 배선이 요구되는 디스플레이 장치의 제조에 바람직하게 적용할 수 있고, 고정밀화나 표시 품위의 향상을 도모할 수도 있다.
이상, 본 발명에 대하여 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니다.
예를 들어 IGZO 막 및 금속막을 웨트 에칭하여 패턴 가공하는 경우에 대하여 설명했지만, 드라이 에칭에 의해 패턴 가공해도 된다.
또한, 본 발명은 보텀 게이트형 TFT 의 제조에 한정되지 않고, 예를 들어 도 4 에 나타내는 구성의 탑 게이트형 TFT 를 제조하는 경우에도 적용할 수 있다. 이 경우, 절연 기판 (10) 상에 In, Ga 및 Zn 을 함유하는 산화물 반도체막을 형성하여 활성층 (18) 으로 패턴 가공 및 열처리를 실시한 후, 소스·드레인 전극 (20A, 20B) 을 형성하고, 그 후, 게이트 절연막 (14) 및 게이트 전극 (12) 을 순차 형성하면 된다. 또한, 이 경우에도 산화물 반도체막의 열처리 후에 활성층 (18) 으로 패턴 가공해도 된다.
또한 상기 실시형태에서는, TFT 를 형성한 후, 유기 EL 디스플레이를 제조하는 경우에 대하여 설명했지만, 본 발명은, TFT 를 구비한 다른 전기 광학 장치, 구체적으로는, 액정 표시 장치 등의 표시 장치나, X 선 이미저 등의 촬상 장치의 제조에도 적용할 수 있다.
도 1 은, 본 발명에 관련된 박막 트랜지스터의 제조 방법의 일례를 나타내는 공정도.
도 2 는, InGaZnO4 막의 열처리 온도와 X 선 회절에 의한 분석 결과를 나타내는 도면.
도 3 은, InGaZnO4 막의 열처리 온도와 에칭 레이트의 관계를 나타내는 도면.
도 4 는, 탑 게이트형 TFT 의 구성의 일례를 나타내는 개략도.
(도면의 주요 부분에 대한 부호의 설명)
10 : 기판
12 : 게이트 전극
14 : 게이트 절연막
16 : 산화물 반도체막
18 : 활성층
20A : 소스 전극
20B : 드레인 전극
22 : 층간 절연막
24 : 컨택트홀
26 : 화소 전극

Claims (10)

  1. In, Ga 및 Zn 을 함유하는 산화물 반도체막을 형성하는 공정과,
    상기 산화물 반도체막을 활성층으로 패턴 가공하는 공정과,
    상기 산화물 반도체막을 500 ℃ 이상에서 열처리하는 공정과,
    상기 산화물 반도체막이 패턴 가공되고, 또한 열처리된 상기 활성층을 덮도록 금속막을 형성하는 공정과,
    상기 금속막을 에칭하여 패턴 가공함으로써 상기 활성층과 접촉하는 소스 전극 및 드레인 전극의 적어도 일방을 형성하는 공정을 포함하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  2. 제 1 항에 있어서,
    상기 금속막이, Al 또는 Al 을 주성분으로 하여 Nd, Y, Zr, Ta, Si, W 및 Ni 의 적어도 1 종을 함유하는 금속으로 이루어지는 층을 갖는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속막이, 상기 산화물 반도체막측으로부터, Al 또는 Al 을 주성분으로 하여 Nd, Y, Zr, Ta, Si, W 및 Ni 의 적어도 1 종을 함유하는 금속으로 이루어지는 제 1 층과, Mo 또는 Ti 을 주성분으로 하는 제 2 층을 갖는 것을 특징으로 하는 박 막 트랜지스터의 제조 방법.
  4. 제 1 항에 있어서,
    상기 금속막의 패턴 가공을, 인산, 질산 및 아세트산을 함유하는 수용액을 사용한 웨트 에칭법에 의해 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  5. 제 1 항에 있어서,
    상기 산화물 반도체막을 열처리하는 공정을 700 ℃ 미만에서 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  6. 제 1 항에 있어서,
    상기 산화물 반도체막을 열처리하는 공정 전후에 있어서 상기 산화물 반도체막이 비정질이 되도록 상기 산화물 반도체막의 형성 및 열처리를 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  7. 제 1 항에 있어서,
    상기 산화물 반도체막을 열처리하는 공정을, 상기 산화물 반도체막을 활성층으로 패턴 가공한 후에 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  8. 제 1 항에 있어서,
    상기 산화물 반도체막을 열처리하는 공정을, 산소 가스의 존재하에서 실시하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  9. 제 1 항에 있어서,
    상기 금속막을 에칭하여 패턴 가공하는 공정에 있어서, 상기 열처리한 산화물 반도체막의 에칭 레이트를 상기 금속막의 에칭 레이트의 1/4 이하로 하는 것을 특징으로 하는 박막 트랜지스터의 제조 방법.
  10. 제 1 항 내지 제 9 항 중 어느 한 항에 기재된 박막 트랜지스터의 제조 방법을 포함하는 것을 특징으로 하는 전기 광학 장치의 제조 방법.
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