JP2012094853A - 配線構造 - Google Patents

配線構造 Download PDF

Info

Publication number
JP2012094853A
JP2012094853A JP2011215071A JP2011215071A JP2012094853A JP 2012094853 A JP2012094853 A JP 2012094853A JP 2011215071 A JP2011215071 A JP 2011215071A JP 2011215071 A JP2011215071 A JP 2011215071A JP 2012094853 A JP2012094853 A JP 2012094853A
Authority
JP
Japan
Prior art keywords
film
pure
semiconductor layer
oxide
oxide semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2011215071A
Other languages
English (en)
Inventor
Takeaki Maeda
剛彰 前田
Toshihiro Kugimiya
敏洋 釘宮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kobe Steel Ltd
Original Assignee
Kobe Steel Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kobe Steel Ltd filed Critical Kobe Steel Ltd
Priority to JP2011215071A priority Critical patent/JP2012094853A/ja
Priority to KR1020137008148A priority patent/KR20130064116A/ko
Priority to CN201180044003XA priority patent/CN103098220A/zh
Priority to US13/877,065 priority patent/US20130181218A1/en
Priority to TW100135618A priority patent/TWI478308B/zh
Priority to PCT/JP2011/072590 priority patent/WO2012043806A1/ja
Publication of JP2012094853A publication Critical patent/JP2012094853A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/136286Wiring, e.g. gate line, drain line
    • GPHYSICS
    • G02OPTICS
    • G02FOPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362Active matrix addressed cells
    • G02F1/1368Active matrix addressed cells in which the switching element is a three-electrode device
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204Conductive materials
    • H01L23/53209Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45Ohmic electrodes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/0002Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

【課題】有機ELディスプレイや液晶ディスプレイなどの表示装置において、酸化物半導体層と、例えばソース電極やドレイン電極を構成する金属膜との安定した界面の形成が可能である配線構造を提供する。
【解決手段】基板の上に、基板側から順に、薄膜トランジスタの半導体層と、金属配線膜とを有しており、半導体層と金属配線膜との間にバリア層を有する配線構造であって、半導体層は酸化物半導体からなり、バリア層はTi酸化膜から構成されており、且つ、Ti酸化膜は半導体層と直接接続している。
【選択図】なし

Description

本発明は、液晶表示装置、有機EL表示装置などのフラットパネルディスプレイに用いられる配線構造であって、半導体層として酸化物半導体を有する配線構造に有用な技術に関するものである。
液晶表示装置などに代表される表示装置の配線材料には、加工性に優れ、電気抵抗も比較的低いアルミニウム(Al)合金膜が汎用されている。最近では、表示装置の大型化および高画質化に適用可能な表示装置用配線材料として、Alよりも低抵抗である銅(Cu)が注目されている。Alの電気抵抗率は2.5×10-6Ω・cmであるのに対し、Cuの電気抵抗率は1.6×10-6Ω・cmと低い。
一方、表示装置に用いられる半導体層として、酸化物半導体が注目されている。酸化物半導体は、汎用のアモルファスシリコン(a−Si)に比べて高いキャリア移動度を有し、光学バンドギャップが大きく、低温で成膜できるため、大型・高解像度・高速駆動が要求される次世代ディスプレイや、耐熱性の低い樹脂基板などへの適用が期待されている。
酸化物半導体は、In、Ga、ZnおよびSnよりなる群から選択される少なくとも一種の元素を含んでおり、例えば、In含有酸化物半導体(In−Ga−Zn−O、In−Zn−Sn−O、In−Zn−Oなど)が代表的に挙げられる。あるいは、希少金属であるInを含まず材料コストを低減でき、大量生産に適した酸化物半導体として、Zn含有酸化物半導体(Zn−Sn−O、Ga−Zn−Sn−Oなど)も提案されている(例えば特許文献1)。
特開2004−163901号公報
ところが、例えばボトムゲート型のTFTの半導体層として酸化物半導体を用い、当該酸化物半導体と直接接続するようにしてソース電極やドレイン電極の配線材料としてCu膜を用いると、酸化物半導体層にCuが拡散し、TFT特性が劣化するといった問題がある。そのため、酸化物半導体とCu膜との間に、酸化物半導体へのCuの拡散を防止するバリアメタルの適用が必要となるが、バリアメタル用金属として使用されているTiなどを用いると、熱処理後に下地の酸化物半導体と酸化還元反応を起こし、酸化物半導体の組成ずれを起こし、TFT特性に悪影響を及ぼすと共に、Cu膜が剥離するという問題がある。
上記の問題は、Cuに限らず、配線材料としてAl膜を用いたときも同様に見られるものである。
本発明はこの様な事情に鑑みてなされたものであって、その目的は、有機ELディスプレイや液晶ディスプレイなどの表示装置において、酸化物半導体層と、例えばソース電極やドレイン電極を構成する金属膜との安定した界面の形成が可能である配線構造、および当該配線構造を備えた上記表示装置を提供することにある。
上記課題を解決し得た本発明の配線構造は、基板の上に、基板側から順に、薄膜トランジスタの半導体層と、金属配線膜とを有しており、前記半導体層と前記金属配線膜との間にバリア層を有する配線構造であって、前記半導体層は酸化物半導体からなり、前記バリア層はTi酸化膜から構成されており、且つ、前記Ti酸化膜は前記半導体層と直接接続しているところに要旨を有するものである。
本発明の好ましい実施形態において、前記Ti酸化膜はTiOx(xは1.0以上2.0以下)から構成されるものである。
本発明の好ましい実施形態において、前記金属配線膜は、単層または積層の構造を有しており、前記金属配線膜が単層の構造を有する場合、前記金属配線膜は、基板側から順に、純Al膜、90原子%以上のAlを含むAl合金膜、純Cu膜、または90原子%以上のCuを含むCu合金膜から構成され、前記金属配線膜が積層の構造を有する場合、前記金属配線膜は、基板側から順に、純Ti膜若しくは50原子%以上のTiを含むTi合金膜と、純Al膜若しくは90原子%以上のAlを含むAl合金膜;または、純Ti膜若しくは50原子%以上のTiを含むTi合金膜と、純Cu膜若しくは90原子%以上のCuを含むCu合金膜から構成されるものである。
本発明の好ましい実施形態において、前記酸化物半導体は、In、Ga、ZnおよびSnよりなる群から選択される少なくとも一種の元素を含む酸化物から構成されるものである。
本発明には、上記のいずれかに記載の配線構造を備えた表示装置も包含される。
本発明によれば、酸化物半導体層を備えた配線構造において、配線材料を構成する金属の酸化物半導体への拡散を有効に抑制するためのバリア層として、Ti金属に代わってTi酸化物を用いているため、安定したTFT特性が得られ、品質が一層高められた表示装置を提供することができる。
図1は、本発明に係る配線構造の構成を模式的に示す断面図である。 図2Aは、本発明の酸化物半導体層と金属配線膜との界面の断面TEM写真である。 図2Bは、従来の酸化物半導体層と金属配線膜との界面の断面TEM写真である。
本発明者らは、ソース電極やドレイン電極などの電極用金属配線膜と酸化物半導体層(基板側からみて、酸化物半導体層が下、金属配線膜が上に配置されている)との安定した界面を形成させるため、種々検討を重ねてきた。その結果、下地となる酸化物半導体層と金属配線膜との間にTi酸化膜を介在させると、酸化物半導体との酸化還元反応を抑制するとともに、金属配線膜を構成する金属の酸化物半導体への拡散及び酸化物半導体を構成する元素の金属配線膜への拡散が抑えられ、所期の目的を達成できることを見出し、本発明を完成した。
以下、図1を参照しながら、本発明に係る配線構造の実施形態を説明する。図1および後記する配線構造の製造方法は、本発明の好ましい実施形態の一例を示すものであり、これに限定する趣旨ではない。例えば図1には、ボトムゲート型構造のTFTを示しているがこれに限定されず、酸化物半導体層の上にゲート絶縁膜とゲート電極を順に備えるトップゲート型のTFTであっても良い。
図1に示すように本発明の配線構造は、基板1上にゲート電極2およびゲート絶縁膜3が形成され、その上に酸化物半導体層4が形成されている。酸化物半導体層4上にはソース・ドレイン電極5が形成され、その上に保護膜(絶縁膜)6が形成され、コンタクトホール7を介して透明導電膜8がソース・ドレイン電極5に電気的に接続されている。
そして本発明に係る配線構造の特徴部分は、ソース・ドレイン電極5と酸化物半導体層4との間に、従来のTiなどに代わり、Ti酸化膜9を有するところにある。図1に示すように、Ti酸化膜9は酸化物半導体層4と直接接続されている。Ti酸化膜9は、ソース・ドレイン電極形成以降の熱履歴(保護層形成など)による下地酸化物半導体層との還元反応を抑制し、またバリア層としての作用(半導体層への金属の拡散及びソース・ドレイン電極への半導体の拡散を防止し得る作用)を有する。
Ti酸化膜9はTi酸化物を含んでいる。本発明に用いられるTi酸化物の組成は、TiOxで表わすことができ、xは1.0以上2.0以下であることが好ましい。より好ましいxは1.5以上であり、更に好ましくは2.0である。Ti酸化物は、TiとOのみから構成されていても良いし、本発明の作用を損なわない範囲でTi以外の金属(例えば、Al、Mn、Zn)を更に含んでいても良い。
バリア効果を十分発揮させるにはTi酸化膜9の膜厚をおおむね、10nm以上とすることが好ましい。より好ましくは20nm以上、更に好ましくは30nm以上である。一方、膜厚が厚すぎると、微細加工性が悪くなるため、その上限を50nmとすることが好ましく、より好ましくは40nmである。
本発明の配線構造は、バリア層としてTi酸化膜9を介在させたところに特徴があり、上記配線構造を構成する他の要件については特に限定されず、配線構造に通常用いられるものを適宜選択することができる。例えばソース・ドレイン電極5を構成する金属は、電気抵抗などの観点を考慮し、純Al膜若しくは90原子%以上のAlを含むAl合金膜、または純Cu膜若しくは90原子%以上のCuを含むCu合金膜が好ましく用いられる。これらは単層で用いることもできるし、あるいは、積層構造[基板側から順に、(ア)純Ti膜若しくは50原子%以上のTiを含むTi合金膜と、純Al膜若しくは90原子%以上のAlを含むAl合金膜との積層構造;または、(イ)純Ti膜若しくは50原子%以上のTiを含むTi合金膜と、純Cu膜若しくは90原子%以上のCuを含むCu合金膜との積層構造]とすることもできる。
ここで「純Al」とは、特性改善を意図した第三元素を含まず、不可避的不純物のみを含むAlを意味する。また「Al合金」とは、おおむね、90原子%以上のAlを含み、残部は、Al以外の合金元素および不可避的不純物である。ここで「Al以外の合金元素」としては、電気抵抗が低い合金元素が挙げられ、具体的には、例えば、Si、Cu、Nd、Laなどが挙げられる。これらの合金元素を含むAl合金は、添加量、膜厚などを調節して、電気抵抗率が5.0×10-6Ω・cm以下に抑制されていることが好ましい。
また「純Cu」とは、特性改善を意図した第三元素を含まず、不可避的不純物のみを含むCuを意味する。また「Cu合金」とは、おおむね、90原子%以上のCuを含み、残部は、Cu以外の合金元素および不可避的不純物である。ここで「Cu以外の合金元素」としては、電気抵抗が低い合金元素が挙げられ、具体的には、例えば、Mn、Ni、Ge、Mg、Caなどが挙げられる。これらの合金元素を含むCu合金は、添加量、膜厚などを調節して、電気抵抗率が4.0×10-6Ω・cm以下に抑制されていることが好ましい。
また「純Ti」とは、特性改善を意図した第三元素を含まず、不可避的不純物のみを含むTiを意味する。また「Ti合金」とは、おおむね、50原子%以上のTiを含み、残部は、Ti以外の合金元素および不可避的不純物である。ここで「Ti以外の合金元素」としては、微細加工性などに悪影響を及ぼさない合金元素が挙げられ、具体的には、例えば、Al、Mn、Znなどが挙げられる。
酸化物半導体層4を構成する酸化物は、In、Ga、ZnおよびSnよりなる群から選択される少なくとも一種の元素を含む酸化物であることが好ましい。具体的には、例えば、In含有酸化物半導体(In−Ga−Zn−O、In−Zn−Sn−O、In−Zn−Oなど)、Inを含まないZn含有酸化物半導体(ZnO、Zn−Sn−O、Ga−Zn−Sn−O、Al−Ga−Zn−Oなど)などが挙げられる。これらの組成比は特に限定されず、通常用いられる範囲のものを用いることができる。
基板1は、表示装置に通常用いられるものであれば特に限定されず、例えば、無アルカリガラス基板、高歪点ガラス基板、ソーダライムガラス基板などの透明基板のほか、Si基板、ステンレスなどの薄い金属板;PETフィルムなどの樹脂基板が挙げられる。
ゲート電極2に用いられる金属材料も、表示装置に通常用いられるものであれば特に限定されず、電気抵抗率の低いAlやCuの金属、またはこれらの合金が挙げられる。具体的には、前述したソース・ドレイン電極5に用いられる金属材料(純AlまたはAl合金、純CuまたはCu合金)などが好ましく用いられる。ゲート電極2およびソース・ドレイン電極5は、同じ金属材料から構成されていても良い。
ゲート絶縁膜3および保護膜(絶縁膜)6も、表示装置に通常用いられるものであれば特に限定されず、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜などが代表的に例示される。そのほか、Al23やY23などの酸化物や、これらを積層したものを用いることもできる。
透明導電膜8に用いられる材料も、表示装置に通常用いられるものであれば特に限定されず、例えばITO、IZO、ZnOなどの酸化物導電体が挙げられる。
次に、上記配線材料を製造するための好ましい実施形態の方法を記載するが、本発明はこれに限定する趣旨ではない。
まず、基板1上にゲート電極2およびゲート絶縁膜3を形成する。上記方法は特に限定されず、表示装置に通常用いられる方法を採用することができ、例えば、CVD(Chemical Vapor Deposition)法などが挙げられる。
次いで、酸化物半導体層4を形成する。酸化物半導体層4は、当該半導体層4と同組成のスパッタリングターゲットを用いたDCスパッタリング法またはRFスパッタリング法によって成膜することが好ましい。
次に、酸化物半導体層4をウェットエッチングした後、パターニングする。パターニングの直後に、酸化物半導体層4の膜質改善のために熱処理(プレアニール)を行うことが好ましく、これにより、トランジスタ特性のオン電流および電界効果移動度が上昇し、トランジスタ性能が向上するようになる。プレアニール条件としては、例えば、大気あるいは酸素雰囲気にて、約250〜400℃で約1〜2時間の熱処理が挙げられる。
プレアニールの後、本発明の特徴部分であるTi酸化膜9、およびソース・ドレイン電極5を形成する。具体的には、例えばマグネトロンスパッタリング法によってTi酸化膜9、およびソース・ドレイン電極5を構成する金属膜(例えば純Tiと純Cu膜の積層)を成膜した後、リフトオフ法によってソース・ドレイン電極5を形成することができる。あるいは、上記のようにリフトオフ法によってソース・ドレイン電極5を形成するのではなく、予め、所定のTi酸化膜、純Ti膜、純Cu膜を順次、スパッタリング法によって形成した後、パターニングによってソース・ドレイン電極5を形成する方法もあるが、この方法では、ソース・ドレイン電極5のエッチングの際に酸化物半導体層4にダメージが入るため、トランジスタ特性が低下する。そこで、このような問題を回避するために、酸化物半導体層4の上に予め、SiO2などの保護膜をCVD法などによって形成した後、ソース・ドレイン電極5を形成し、パターニングする方法などを行なっても良い。
次に、酸化物半導体層4の上に保護膜(絶縁膜)6を、例えばCVD法によって成膜する。酸化物半導体膜4の表面は、CVDによるプラズマダメージによって容易に導通化してしまう(おそらく酸化物半導体表面に生成される酸素欠損が電子ドナーとなるためと推察される。)ため、保護膜6の成膜前にN2Oプラズマ照射を行うことが好ましい。N2Oプラズマの照射条件は、下記文献に記載の条件を採用することが好ましい。
J. Parkら、Appl. Phys. Lett., 1993,053505(2008)
次に、常法に基づき、コンタクトホール7を介して透明導電膜8をソース・ドレイン電極5に電気的に接続することによって本発明の配線構造が得られる。
以下、実施例を挙げて本発明をより具体的に説明するが、本発明は下記実施例によって制限されず、前・後記の趣旨に適合し得る範囲で変更を加えて実施することも可能であり、それらはいずれも本発明の技術的範囲に包含される。
実施例1
本実施例では、以下の方法によって作製した試料を用い、酸化物半導体とTi酸化膜との密着性、および金属配線膜中への酸化物半導体構成元素の拡散を測定した。
(密着性試験用の試料の作製)
まず、ガラス基板(コーニング社製イーグルXG、直径100mm×厚さ0.7mm)上にゲート絶縁膜SiO2(200nm)を成膜した。ゲート絶縁膜はプラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:100W、成膜温度:300℃にて成膜した。
次に、上記のゲート絶縁膜上に、表1〜表4に示す種々の酸化物半導体層を、スパッタリングターゲットを用いたスパッタリング法によって成膜した。スパッタリング条件は以下の通りであり、ターゲットの組成は所望の半導体層が得られるように調整されたものを用いた。
ターゲット:In−Ga−Zn−O(IGZO)
Zn−Sn−O(ZTO)
Ga−Zn−Sn−O(GZTO)
In−Zn−Sn−O(IZTO)
基板温度:室温
ガス圧:5mTorr
酸素分圧:O2/(Ar+O2)=4%
膜厚:50nm
次に、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気圧下にて、350℃で1時間行なった。
次に、上記の酸化物半導体膜上に、表1〜表4に示す種々の組成および膜厚のTi酸化膜(TiOx、膜厚:30nm)、純Ti膜(膜厚:20nm)、および純Cuの金属配線膜(膜厚:250nm)を、DCマグネトロンスパッタリング法で成膜した。本実施例では、金属配線膜として、純Tiと純Cuの積層膜を用いた。詳細には、Ti酸化膜をDC反応性スパッタリング法により成膜し、続いて純TiをDCスパッタリング法により成膜し、最後に純Cu膜をDCスパッタリング法により成膜した。
ここで、Ti酸化膜のDC反応性スパッタリング条件は以下の通りである。
基板温度:室温
雰囲気:Ar+O2
ガス圧:2mTorr
また、純Ti膜および純Cu膜のDCスパッタリング条件は、以下の通りである。
ターゲット:純Tiターゲット(純Ti膜の場合)
純Cuターゲット(純Cu膜の場合)
成膜温度:室温
キャリアガス:Ar
ガス圧:2mTorr
上記Ti酸化膜(TiOx)の組成比は、XPS(X−ray photoelectron spectroscopy)測定によって調べた。詳細には、Ti酸化膜のTi2pのXPSスペクトルのピーク位置及びTi2pとO1sの面積比により調べた。
(酸化物半導体との密着性試験)
上記のようにして得られた各試料に対して350℃で30分間熱処理を行い、熱処理後の各試料と酸化物半導体との密着性(詳細には、TiOxと酸化物半導体との密着性)を、JIS規格のテープ剥離テストに基づき、テープによる剥離試験で評価した。
詳細には、各試料の表面(純Cu膜側)にカッターナイフで1mm間隔の碁盤目状の切り込み(5×5の升目の切り込み)を入れた。次いで、ULTRA TAPE社製黒色ポリエステルテープ(商品名:ウルトラテープ#6570)を上記表面上にしっかりと貼り付け、上記テープの引き剥がし角度が60°になるように保持しつつ、上記テープを一挙に引き剥がして、上記テープにより剥離しなかった碁盤目の区画数をカウントし、全区画との比率(膜残存率)を求めた。測定は3回行い、3回の平均値を各試料の膜残存率とした。
本実施例では、上記のようにして算出した膜残存率が90%以上のものを○、90%未満のものを×と判定し、○を合格(酸化物半導体層との密着性良好)とした。
(Cu膜中への酸化物半導体層構成元素の拡散の有無)
上記各試料に対し、Cu膜中への酸化物半導体層構成元素の拡散の有無を、SIMS(Secondary Ion Mass Spectrometry)法を用いて確認した。実験条件は、一次イオン条件O2 +、1keVで行なった。拡散の判断基準は、Cu膜中に酸化物半導体層構成元素(In、Ga、Zn、Sn)の拡散を起こさないCu/Mo/酸化物半導体層の構造をリファレンスとして用い、このリファレンス構造におけるCu膜中の酸化物半導体層構成元素(In、Ga、Zn、Sn)のピーク強度に対し、当該ピーク強度の5倍以上の強度を持つものを、酸化物半導体層構成元素の拡散有り(不合格)と判断し、5倍未満の強度を持つものを、拡散無し(合格)と判断した。
これらの結果を表1〜表4にまとめて示す。
表1〜表4は、酸化物半導体の組成が相違しており、表1はIGZO、表2はZTO、表3はGZTO、表4はIZTOをそれぞれ用いたときの結果である。表1において、「IGZOの組成比」の欄におけるIn、Ga、Znの各比率は、IGZOを構成するIn:Ga:Znの組成比(原子%比)を意味する。
また各表において、「Ti酸化膜(TiOx)=−」(例えば表1のNo.1など)とは、金属配線膜として純Ti膜(膜厚50nm)のみ用いTi酸化膜(TiOx)を用いなかった例であり、従来例に相当するものである。
これらの表より、いずれの組成の酸化物半導体を用いた場合であっても、本発明で規定する、Ti酸化膜(TiOx)をバリア層として用いると、Cu膜中への酸化物半導体層構成元素の拡散を抑えられ、バリア層と酸化物半導体との密着性も良好であった。よって、バリア層を含む金属膜(TiOx/純Ti/純Cu)の剥離は生じなかった。これに対し、純Ti膜のみを用いたものは、酸化物半導体層構成元素の拡散を抑制できず、密着性も低下した。
また、バリア層として用いられるTi酸化物(TiOx)の組成について、酸素の比率(x)が本発明の好ましい範囲を外れるものは、純Ti膜を用いたときと同様の問題(酸化物半導体層構成元素の拡散、密着性低下)が生じた。
上記では、金属配線膜として、純Tiと純Cuとの積層膜を用いたときの結果を示しているが、それ以外の態様(純Tiと純Alとの積層膜、純TiとCu合金との積層膜、純TiとAl合金との積層膜のほか、純Cuのみ、純Alのみ、Cu合金のみ、Al合金のみの単層膜)を用いたときも、上記と同様の結果が得られることを実験により確認している。
実施例2
本実施例では、以下の方法によって作製した試料を用い、酸化物半導体層と金属配線膜との界面を断面TEM観察した。
(断面TEM観察用の試料の作製)
まず、ガラス基板(コーニング社製イーグルXG、直径100mm×厚さ0.7mm)上にゲート絶縁膜SiO2(200nm)を成膜した。ゲート絶縁膜はプラズマCVD法を用い、キャリアガス:SiH4とN2Oの混合ガス、成膜パワー:100W、成膜温度:300℃にて成膜した。
次に、上記のゲート絶縁膜上に、酸化物半導体層を、スパッタリングターゲットを用いたスパッタリング法によって成膜した。スパッタリング条件は以下の通りであり、ターゲットの組成は所望の半導体層が得られるように調整されたものを用いた。
ターゲット:In−Ga−Zn−O(IGZO)
In:Ga:Znの組成比(原子%比)=2:2:1
基板温度:室温
ガス圧:5mTorr
酸素分圧:O2/(Ar+O2)=4%
膜厚:50nm
次に、膜質を向上させるためプレアニール処理を行った。プレアニールは、大気圧下にて、350℃で1時間行なった。
次に、上記の酸化物半導体膜上に、Ti酸化膜(TiOx:x=2.0、膜厚:30nm)および純Cuの金属配線膜(膜厚:250nm)を、DCマグネトロンスパッタリング法で成膜した。詳細には、Ti酸化膜をDC反応性スパッタリング法により成膜し、続いて純Cu膜をDCスパッタリング法により成膜した。
また、従来例として、純Ti膜(膜厚:50nm)と純Cu膜(膜厚:250nm)の金属配線膜を順次、DCスパッタリング法により成膜した。
ここで、Ti酸化膜のDC反応性スパッタリング条件は以下の通りである。
基板温度:室温
雰囲気:Ar+O2
ガス圧:2mTorr
また、純Ti膜および純Cu膜のDCスパッタリング条件は、以下の通りである。
ターゲット:純Tiターゲット(純Ti膜の場合)
純Cuターゲット(純Cu膜の場合)
成膜温度:室温
キャリアガス:Ar
ガス圧:2mTorr
上記Ti酸化膜(TiOx)の組成比は、XPS(X−ray photoelectron spectroscopy)測定によって調べ、x=2.0(TiO)であることを確認した。詳細にはTi酸化膜のTi2pのXPSスペクトルのピーク位置及びTi2pとO1sの面積比により調べた。
(酸化物半導体層と金属配線膜の界面の評価)
上記のようにして得られた各試料に対して350℃で30分間熱処理を行い、熱処理後の各試料の断面を観察した。断面の観察には、電界放射型透過電子顕微鏡HF−2000(日立製作所製)を用いた。
詳細には、熱処理後の酸化物半導体層(IGZO)とTi酸化膜、金属配線膜(純Cu)との界面を断面TEM観察(倍率90万倍)し、界面の状態を評価した。上記界面の断面TEM像を図2Aに示す。図2Aに示すように、350℃熱処理を行っても、TiO/IGZO界面では酸化還元反応が発生せず、良好なバリア層(TiO)を形成し、純CuのIGZOへの拡散、及びIGZOの純Cuへの拡散が抑えられた。よって、Ti酸化膜を介在させると、酸化物半導体層と金属配線膜の相互拡散が抑制され、安定したTFT特性が得られ、品質が一層高められた表示装置を提供することが可能となる。
一方、熱処理後の酸化物半導体層(IGZO)と純Ti膜と純Cu膜の金属配線膜との界面を断面TEM観察(倍率90万倍)し、界面の状態を評価した。上記界面の断面TEM像を図2Bに示す。図2Bに示すように、350℃の熱処理により、Tiはその下に存在するIGZOとの界面で酸化還元反応が発生してTiOxを形成し、純TiとIGZOの間に酸化還元反応層が観察された。よって、酸化物半導体層と金属配線膜の間にTiを用いると、熱処理後に下地の酸化物半導体と酸化還元反応を起こして組成ずれ(TiOx)が生じ、TFT特性に悪影響を及ぼす原因となることがわかった。
1 基板
2 ゲート電極
3 ゲート絶縁膜
4 酸化物半導体層
5 ソース・ドレイン電極
6 保護膜(絶縁膜)
7 コンタクトホール
8 透明導電膜
9 Ti酸化膜

Claims (5)

  1. 基板の上に、基板側から順に、薄膜トランジスタの半導体層と、金属配線膜とを有しており、前記半導体層と前記金属配線膜との間にバリア層を有する配線構造であって、
    前記半導体層は酸化物半導体からなり、
    前記バリア層はTi酸化膜から構成されており、且つ、前記Ti酸化膜は前記半導体層と直接接続していることを特徴とする配線構造。
  2. 前記Ti酸化膜はTiOx(xは1.0以上2.0以下)から構成されるものである請求項1に記載の配線構造。
  3. 前記金属配線膜は、単層または積層の構造を有しており、
    前記金属配線膜が単層の構造を有する場合、前記金属配線膜は、基板側から順に、純Al膜、90原子%以上のAlを含むAl合金膜、純Cu膜、または90原子%以上のCuを含むCu合金膜から構成され、
    前記金属配線膜が積層の構造を有する場合、前記金属配線膜は、基板側から順に、純Ti膜若しくは50原子%以上のTiを含むTi合金膜と、純Al膜若しくは90原子%以上のAlを含むAl合金膜;または、純Ti膜若しくは50原子%以上のTiを含むTi合金膜と、純Cu膜若しくは90原子%以上のCuを含むCu合金膜から構成されるものである請求項1または2に記載の配線構造。
  4. 前記酸化物半導体は、In、Ga、ZnおよびSnよりなる群から選択される少なくとも一種の元素を含む酸化物から構成されるものである請求項1〜3のいずれかに記載の配線構造。
  5. 請求項1〜4のいずれかに記載の配線構造を備えた表示装置。
JP2011215071A 2010-09-30 2011-09-29 配線構造 Pending JP2012094853A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2011215071A JP2012094853A (ja) 2010-09-30 2011-09-29 配線構造
KR1020137008148A KR20130064116A (ko) 2010-09-30 2011-09-30 배선 구조 및 표시 장치
CN201180044003XA CN103098220A (zh) 2010-09-30 2011-09-30 布线结构以及显示装置
US13/877,065 US20130181218A1 (en) 2010-09-30 2011-09-30 Wiring structure and display device
TW100135618A TWI478308B (zh) 2010-09-30 2011-09-30 Wiring construction and display device
PCT/JP2011/072590 WO2012043806A1 (ja) 2010-09-30 2011-09-30 配線構造および表示装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010222002 2010-09-30
JP2010222002 2010-09-30
JP2011215071A JP2012094853A (ja) 2010-09-30 2011-09-29 配線構造

Publications (1)

Publication Number Publication Date
JP2012094853A true JP2012094853A (ja) 2012-05-17

Family

ID=45893243

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011215071A Pending JP2012094853A (ja) 2010-09-30 2011-09-29 配線構造

Country Status (6)

Country Link
US (1) US20130181218A1 (ja)
JP (1) JP2012094853A (ja)
KR (1) KR20130064116A (ja)
CN (1) CN103098220A (ja)
TW (1) TWI478308B (ja)
WO (1) WO2012043806A1 (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014061535A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2014220493A (ja) * 2013-04-12 2014-11-20 株式会社半導体エネルギー研究所 半導体装置
JP2015026830A (ja) * 2013-06-19 2015-02-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2015130466A (ja) * 2013-03-14 2015-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2016125051A1 (en) * 2015-02-04 2016-08-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2017050545A (ja) * 2011-03-09 2017-03-09 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物の製造方法、および薄膜トランジスタの特性を向上する方法
JP2018022879A (ja) * 2016-07-20 2018-02-08 株式会社リコー 電界効果型トランジスタ、及びその製造方法、並びに表示素子、画像表示装置、及びシステム
WO2019106896A1 (ja) * 2017-11-28 2019-06-06 Agc株式会社 薄膜トランジスタ
CN113711378A (zh) * 2019-04-25 2021-11-26 Agc株式会社 纳米粒子的集合体、纳米粒子的分散液、油墨、薄膜、有机发光二极管和纳米粒子的集合体的制造方法
JP7293426B2 (ja) 2016-07-25 2023-06-19 株式会社半導体エネルギー研究所 トランジスタ

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5723262B2 (ja) 2010-12-02 2015-05-27 株式会社神戸製鋼所 薄膜トランジスタおよびスパッタリングターゲット
JP5977569B2 (ja) 2011-04-22 2016-08-24 株式会社神戸製鋼所 薄膜トランジスタ構造、ならびにその構造を備えた薄膜トランジスタおよび表示装置
US9362313B2 (en) 2012-05-09 2016-06-07 Kobe Steel, Ltd. Thin film transistor and display device
JP6068232B2 (ja) 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
KR102071545B1 (ko) * 2012-05-31 2020-01-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
WO2013183733A1 (ja) 2012-06-06 2013-12-12 株式会社神戸製鋼所 薄膜トランジスタ
JP6134230B2 (ja) 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP2014225626A (ja) 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
KR102123529B1 (ko) * 2013-03-28 2020-06-17 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
KR20150011219A (ko) * 2013-07-22 2015-01-30 삼성디스플레이 주식회사 박막 트랜지스터 및 이를 포함하는 박막 트랜지스터 기판
KR102308621B1 (ko) * 2014-07-15 2021-10-05 삼성디스플레이 주식회사 박막 트랜지스터 표시판 및 그 제조 방법
CN104241394A (zh) * 2014-08-29 2014-12-24 京东方科技集团股份有限公司 一种薄膜晶体管及相应的制备方法、显示基板和显示装置
WO2018016456A1 (en) * 2016-07-20 2018-01-25 Ricoh Company, Ltd. Field-effect transistor, method for producing the same, display element, image display device, and system
CN107170832A (zh) * 2017-06-14 2017-09-15 华南理工大学 一种氧化物薄膜晶体管及其制备方法
CN107579005B (zh) * 2017-09-11 2020-03-17 京东方科技集团股份有限公司 薄膜晶体管及制备方法、阵列基板及显示装置
KR102556021B1 (ko) * 2017-10-13 2023-07-17 삼성디스플레이 주식회사 디스플레이 장치 및 그 제조방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214702A (ja) * 1997-09-25 1999-08-06 Fron Tec:Kk 半導体装置およびその製造方法
JP2008277685A (ja) * 2007-05-07 2008-11-13 Mitsubishi Materials Corp 密着性に優れたtftトランジスターを用いたフラットパネルディスプレイ用配線膜および電極膜並びにそれらを形成するためのスパッタリングターゲット
JP2010056541A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011100982A (ja) * 2009-10-09 2011-05-19 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100858088B1 (ko) * 2007-02-28 2008-09-10 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법
KR101490112B1 (ko) * 2008-03-28 2015-02-05 삼성전자주식회사 인버터 및 그를 포함하는 논리회로
JP5525778B2 (ja) * 2008-08-08 2014-06-18 株式会社半導体エネルギー研究所 半導体装置
US8247276B2 (en) * 2009-02-20 2012-08-21 Semiconductor Energy Laboratory Co., Ltd. Thin film transistor, method for manufacturing the same, and semiconductor device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11214702A (ja) * 1997-09-25 1999-08-06 Fron Tec:Kk 半導体装置およびその製造方法
JP2008277685A (ja) * 2007-05-07 2008-11-13 Mitsubishi Materials Corp 密着性に優れたtftトランジスターを用いたフラットパネルディスプレイ用配線膜および電極膜並びにそれらを形成するためのスパッタリングターゲット
JP2010056541A (ja) * 2008-07-31 2010-03-11 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2011100982A (ja) * 2009-10-09 2011-05-19 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017050545A (ja) * 2011-03-09 2017-03-09 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物の製造方法、および薄膜トランジスタの特性を向上する方法
US10217796B2 (en) 2012-10-17 2019-02-26 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising an oxide layer and an oxide semiconductor layer
WO2014061535A1 (en) * 2012-10-17 2014-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9660093B2 (en) 2012-10-17 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Transistor with multilayer film including oxide semiconductor layer and oxide layer
JP2015130466A (ja) * 2013-03-14 2015-07-16 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2014220493A (ja) * 2013-04-12 2014-11-20 株式会社半導体エネルギー研究所 半導体装置
US11843004B2 (en) 2013-04-12 2023-12-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having specified relative material concentration between In—Ga—Zn—O films
US11063066B2 (en) 2013-04-12 2021-07-13 Semiconductor Energy Laboratory Co., Ltd. C-axis alignment of an oxide film over an oxide semiconductor film
US10304859B2 (en) 2013-04-12 2019-05-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having an oxide film on an oxide semiconductor film
JP2015026830A (ja) * 2013-06-19 2015-02-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2016146478A (ja) * 2015-02-04 2016-08-12 株式会社半導体エネルギー研究所 半導体装置、該半導体装置の作製方法、または該半導体装置を有する表示装置
US10431600B2 (en) 2015-02-04 2019-10-01 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device including a metal oxide film
US9831275B2 (en) 2015-02-04 2017-11-28 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device at low temperature
WO2016125051A1 (en) * 2015-02-04 2016-08-11 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
KR20190027913A (ko) * 2016-07-20 2019-03-15 가부시키가이샤 리코 전계 효과 트랜지스터, 이의 제조 방법, 디스플레이 소자, 이미지 디스플레이 디바이스, 및 시스템
JP2018022879A (ja) * 2016-07-20 2018-02-08 株式会社リコー 電界効果型トランジスタ、及びその製造方法、並びに表示素子、画像表示装置、及びシステム
US11018262B2 (en) 2016-07-20 2021-05-25 Ricoh Company, Ltd. Field-effect transistor, method for producing the same, display element, image display device, and system
KR102258466B1 (ko) * 2016-07-20 2021-06-01 가부시키가이샤 리코 전계 효과 트랜지스터, 이의 제조 방법, 디스플레이 소자, 이미지 디스플레이 디바이스, 및 시스템
JP7293426B2 (ja) 2016-07-25 2023-06-19 株式会社半導体エネルギー研究所 トランジスタ
WO2019106896A1 (ja) * 2017-11-28 2019-06-06 Agc株式会社 薄膜トランジスタ
CN113711378A (zh) * 2019-04-25 2021-11-26 Agc株式会社 纳米粒子的集合体、纳米粒子的分散液、油墨、薄膜、有机发光二极管和纳米粒子的集合体的制造方法

Also Published As

Publication number Publication date
WO2012043806A1 (ja) 2012-04-05
CN103098220A (zh) 2013-05-08
TWI478308B (zh) 2015-03-21
US20130181218A1 (en) 2013-07-18
TW201232739A (en) 2012-08-01
KR20130064116A (ko) 2013-06-17

Similar Documents

Publication Publication Date Title
TWI478308B (zh) Wiring construction and display device
TWI496197B (zh) Wiring structure
US9305470B2 (en) Cu alloy film for display device and display device
KR101795194B1 (ko) 박막 트랜지스터 및 그의 제조 방법
KR101408445B1 (ko) 배선 구조 및 그 제조 방법 및 배선 구조를 구비한 표시 장치
TWI493623B (zh) Wiring construction and display device
TWI566414B (zh) Thin film transistor and manufacturing method thereof
JP6077978B2 (ja) 薄膜トランジスタおよびその製造方法
JP2011091364A (ja) 配線構造およびその製造方法、並びに配線構造を備えた表示装置
TW201244084A (en) Oxide semiconductor layer and semiconductor device
TW201137989A (en) Semiconductor device and method for manufacturing the same
TW201405830A (zh) 薄膜電晶體
WO2012132871A1 (ja) Cu合金膜、及びそれを備えた表示装置または電子装置
JP2011049543A (ja) 配線構造およびその製造方法、並びに配線構造を備えた表示装置
TW201214623A (en) Wiring structure, display device, and semiconductor device
JP2011091365A (ja) 配線構造およびその製造方法、並びに配線構造を備えた表示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20130902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20140520

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20140717

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20141118