TW201405830A - 薄膜電晶體 - Google Patents

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Abstract

本發明為提供一種具有氧化物半導體層的薄膜電晶體，其係移動度良好，且應力耐受性亦為優異之同時，濕式蝕刻特性亦為良好。本發明之薄膜電晶體，其係於基板上依序具有至少閘極電極、閘極絕緣膜、氧化物半導體層、源極-汲極電極、及保護前述源極-汲極電極的保護膜之薄膜電晶體，前述氧化物半導體層為具有第1氧化物半導體層(IGZTO)與第2氧化物半導體層(IZTO)之層合體，前述第2氧化物半導體層為形成於前述閘極絕緣膜之上，同時前述第1氧化物半導體層為形成於前述第2氧化物半導體層與前述保護膜之間，且前述第1氧化物半導體層中，相對於除氧以外的全金屬元素之各金屬元素之含有量為Ga：5%以上、In：25%以下(不包含0%)、Zn：35~65%、及Sn：8~30%。

Description

薄膜電晶體
本發明為有關使用於液晶顯示器或有機EL顯示器等的顯示裝置之薄膜電晶體(TFT)。
相較於泛用的非晶矽(a-Si)，由於非晶(amorphous)氧化物半導體為具有高的載子移動度(亦稱為場效應移動度，以下有單純稱為「移動度」之情形)、光學能隙(band gap)大、可在低溫成膜，故可期待適用於次世代顯示器所要求的大型‧高解析度‧高速驅動、或耐熱性低的樹脂基板等。
將氧化物半導體作為薄膜電晶體之半導體層使用時，不僅載子濃度(移動度)要高，還要求TFT之切換特性(電晶體特性、TFT特性)為優異。即，要求著：(1)導通(ON)電流(對閘極電極與汲極電極施加正電壓時的最大汲極電流)高；(2)關斷(OFF)電流(分別對閘極電極施加負電壓，對汲極電壓施加正電壓時的汲極電流)低；(3)S值(Subthreshold swing，次臨界擺幅；即汲極電流上昇1位數所需的閘極電壓)低；(4)臨界值(對汲極電極施加正電壓 、對閘極電壓施加正負任何電壓時，汲極電流開始流動的電壓，亦稱為臨界值電壓)不經時變化而呈安定(意味著於基板面內呈均一)；且(5)移動度高等。
作為具有如此般特性之氧化物半導體，廣泛使用由銦、鎵、鋅、及氧所成的非晶氧化物半導體(In-Ga-Zn-O，以下有稱為「IGZO」之情形)(專利文獻1、非專利文獻1、非專利文獻2)。
又，作為具有較IGZO為更高移動度之材料，已有使用由銦、鋅、錫、及氧所成的非晶氧化物半導體(In-Zn-Sn-O，以下有稱為「IZTO」之情形)(專利文獻2)。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本國專利第4568828號公報
[專利文獻2]日本國特開2008-243928號公報
[非專利文獻]
[非專利文獻1]固體物理、VOL44、P621(2009)
[非專利文獻2]Nature、VOL432、P488(2004)
使用上述氧化物半導體層之薄膜電晶體，進而要求對外加電壓或光照射等之應力(stress)的耐性(外加應力前後的臨界值電壓變化量少)為優異。例如，對閘極電極持續外加電壓時，或持續照射開始光吸收的藍色帶時，被指出在薄膜電晶體的閘極絕緣膜與半導體層界面會捕獲電荷，由於半導體層內部之電荷之變化，致使臨界值電壓會往負側大幅度變化(位移)，因此TFT的切換特性會變化。又，在液晶面板驅動時、或對閘極電極施加負偏壓而使畫素點燈時等，從液晶晶胞所洩漏的光會被照射於TFT，但此光會給予TFT應力，而成為畫像不均或特性劣化之原因。實際上，使用薄膜電晶體時，若因經由光照射或外加電壓之應力而致切換特性變化時，將導致顯示裝置本身之可靠性降低。
又，於有機EL顯示器時亦相同，由發光層所漏出之光會照射於半導體層，而產生所謂臨界值電壓等值之不均勻之問題。
如此般，特別是臨界值電壓之位移，由於會導致具備有TFT之液晶顯示器或有機EL顯示器等之顯示裝置本身之可靠性降低，故強烈期盼著提昇應力耐受性。
更，於製作具備有氧化物半導體層、及於該氧化物半導體層上方的源極-汲極電極之薄膜電晶體基板時，亦要求上述氧化物半導體層對於濕式蝕刻液等之藥水為具有高的特性(濕式蝕刻特性)。具體而言，於TFT製作時之各步驟中，由於所使用的濕式蝕刻液之種類亦不同， 故對於上述氧化物半導體層係要求以下二特性。
(甲)氧化物半導體層為對於氧化物半導體加工用濕式蝕刻液具有優異的可溶性
即要求著，藉由於加工氧化物半導體層時所使用的草酸等之有機酸系濕式蝕刻液，上述氧化物半導體層為以適宜之速度來做蝕刻，並可無殘渣地圖型化。
(乙)氧化物半導體層為對於源極-汲極電極用濕式蝕刻液為不溶性
即要求著，藉由於加工成膜於氧化物半導體層上的源極-汲極電極用配線膜時所使用的濕式蝕刻液(例如包含磷酸、硝酸、乙酸等之無機酸)，源極-汲極電極為以適宜之速度來做蝕刻，但上述氧化物半導體層之表面(後通道/back channel)側不因上述濕式蝕刻液而被削減、或有損傷TFT特性或使應力耐受性降低之情形。
因濕式蝕刻液之蝕刻程度(蝕刻速度)，亦會隨著濕式蝕刻液之種類而有所差異，但，前述IZTO為對於草酸等之濕式蝕刻液具有優異之可溶性〔即，上述(甲)之氧化物半導體層加工時之濕式蝕刻性為優異〕，但對於無機酸系濕式蝕刻液之可溶性亦高，非常容易因無機酸系濕式蝕刻液而被蝕刻。因此，藉由源極-汲極電極之濕式蝕刻液之加工時，IZTO膜會消失，而具有所謂的難以製作TFT、或TFT特性等降低之問題〔即，上述(乙)之源極-汲極電極加工時之濕式蝕刻耐受性為差〕。為解決如此般問題，作為源極-汲極電極用蝕刻液，雖亦有檢討使用不會 蝕刻IZTO之藥水(NH4F與H2O2之混合液)，但因上述藥水之壽命短且不安定，故量產性差。
伴隨著上述(乙)之源極-汲極電極之濕式蝕刻之TFT特性等之降低，特別以如圖1所示般，在不具有蝕刻阻止層(etch stop layer)之後通道蝕刻(BCE)構造之TFT為常見。
即，使用氧化物半導體的底部閘極薄膜電晶體之構造，係大至區分為：如圖1所示的不具有蝕刻阻止層之後通道蝕刻型(BCE型)，與圖2所示的具有蝕刻阻止層8之蝕刻阻止型(ESL型)之2種類。
圖2中的蝕刻阻止層8，以防止在對於源極-汲極電極5施加蝕刻時，因氧化物半導體層4受到損傷而使電晶體特性降低之目的下而被形成。依據圖2，由於源極-汲極電極加工時之對氧化物半導體層表面之損傷為少，故易得良好的TFT特性。作為上述蝕刻阻止層，一般為使用SiO2等之絕緣膜。
相較於此，由於圖1為不具有蝕刻阻止層，故能簡化步驟數，生產性為優異。即，依製造方法而異，亦有以不設置蝕刻阻止層而於蝕刻時卻對氧化物半導體層4為不會賦予損傷之情形，例如，藉由掀離法(lift-off)來加工源極-汲極電極5時，由於不會對氧化物半導體層4造成損傷，故不須蝕刻阻止層，此時則使用圖1之BCE型。或，當使用一特別的濕式蝕刻液時，其係為了即使是沒有蝕刻阻止層亦能發揮良好的TFT特性而開發者，則 可使用圖1之BCE型。
就如上述般薄膜電晶體之製作成本之降低或步驟簡化之觀點而言，推薦使用不具有蝕刻阻止層之圖1之BCE型，但強烈的擔憂前述濕式蝕刻時之問題。當然，即使是圖2的ESL型中，依濕式蝕刻液之種類，亦有發生上述問題之虞。
本發明為有鑑於上述情事之發明，發明之目的為提供一種具備半導體層用氧化物之薄膜電晶體，其係在不具有蝕刻阻止層之BCE型之薄膜電晶體中，維持高的場效應移動度之同時，對於光或偏壓應力等之臨界值電壓之變化量小、應力耐受性為優異，並為(甲)對於氧化物半導體加工用濕式蝕刻液具有優異的可溶性，(乙)對於將源極-汲極電極圖型化時所使用的濕式蝕刻液為具有優異的耐受性。
又，提供一種具備半導體層用氧化物之薄膜電晶體，其係即使在具有蝕刻阻止層之ESL型之薄膜電晶體中，亦維持高的場效應移動度之同時，應力耐受性為優異，並為(甲)對於氧化物半導體加工用濕式蝕刻液具有優異的可溶性。
可解決上述課題之本發明相關的薄膜電晶體，其係於基板上依序具有至少閘極電極、閘極絕緣膜、氧化物半導體層、源極-汲極電極、及保護前述源極-汲極電 極的保護膜之薄膜電晶體，其要旨為：前述氧化物半導體層為具有由In、Ga、Zn、Sn、及O所構成的第1氧化物半導體層，與由In、Zn、Sn、及O所構成的第2氧化物半導體層之層合體，前述第2氧化物半導體層為形成於前述閘極絕緣膜之上，同時前述第1氧化物半導體層為形成於前述第2氧化物半導體層與前述保護膜之間，且前述第1氧化物半導體層中，相對於除氧以外的全金屬元素之各金屬元素之含有量(原子%，以下亦同)為In：25%以下(不包含0%)、Ga：5%以上、Zn：35~65%、及Sn：8~30%。
前述第1氧化物半導體層中，相對於除氧以外的全金屬元素之各金屬元素之含有量，較佳為In：20%以下(不包含0%)、Ga：15%以上、未滿50%、Zn：35~65%、及Sn：8~30%。
前述第1氧化物半導體層之對於源極-汲極電極用濕式蝕刻液的蝕刻速率，宜為前述源極-汲極電極的蝕刻速率的1/2以下。
又，本發明相關的薄膜電晶體，其係於基板上依序具有至少閘極電極、閘極絕緣膜、氧化物半導體層、源極-汲極電極、蝕刻阻止層、及保護前述源極-汲極電極的保護膜之薄膜電晶體，其要旨為：前述氧化物半導體層為具有由In、Ga、Zn、Sn、及O所構成的第1氧化物半導體層，與由In、Zn、Sn、及O所構成的第2氧化物半導體層之層合體，同時前述第1氧化物半導體層中，相對於除氧以外的全金屬元素之各金屬元素之含有量(原子% ，以下亦同)為In：25%以下(不包含0%)、Ga：8.0%以上、Zn：30.0~65%、及Sn：5~30%。
前述第1氧化物半導體層中，相對於除氧以外的全金屬元素之各金屬元素之含有量，較佳為In：20%以下(不包含0%)、Ga：15%以上、未滿50%、Zn：35~65%、及Sn：8~30%。
又，宜為前述第2氧化物半導體層為形成於前述閘極絕緣膜之上，同時前述第1氧化物半導體層為形成於前述第2氧化物半導體層與前述蝕刻阻止層之間。
更，第2氧化物半導體層之厚度亦宜為0.5nm以上。
本發明中亦包含具備上述薄膜電晶體之顯示裝置。
依據本發明，可提供一種具備半導體層用氧化物之薄膜電晶體，其係在不具有蝕刻阻止層之BCE型之薄膜電晶體中，移動度為高、薄膜電晶體之切換特性及應力耐受性(光照射及外加負偏壓前後之臨界值電壓之位移量變少)為優異，同時濕式蝕刻特性為優異，即為(甲)對於氧化物半導體加工用濕式蝕刻液具有優異的可溶性(優異的濕式蝕刻性)，(乙)對於源極-汲極電極用濕式蝕刻液為具有優異的耐受性(優異的濕式蝕刻耐受性)。
又，可提供一種具備半導體層用氧化物之薄 膜電晶體，其係即使在具有蝕刻阻止層之ESL型之薄膜電晶體中，移動度亦高、薄膜電晶體之切換特性及應力耐受性(光照射及外加負偏壓前後之臨界值電壓之位移量變少)亦為優異，同時濕式蝕刻特性為優異，即為(甲)對於氧化物半導體加工用濕式蝕刻液具有優異的可溶性(優異的濕式蝕刻性)。
1‧‧‧基板
2‧‧‧閘極電極
3‧‧‧閘極絕緣膜
4‧‧‧第2氧化物半導體層
4A‧‧‧第1氧化物半導體層
5‧‧‧源極-汲極電極
6‧‧‧保護膜(絕緣膜)
7‧‧‧接觸孔
8‧‧‧蝕刻阻止層
[圖1]圖1為用來說明：具備以往的氧化物半導體層(單層)之薄膜電晶體(BCE型)之概略斷面圖。
[圖2]圖2為用來說明：具備以往的氧化物半導體層(單層)之薄膜電晶體(ESL型)之概略斷面圖。
[圖3]圖3為用來說明：具備作為使用於本發明之氧化物半導體層的第2氧化物半導體層(由基板側看起為下側)與第1氧化物半導體層之層合體(由基板側看起為上側)之薄膜電晶體(BCE型)之概略斷面圖。
[圖4]圖4為用來說明：具備作為使用於本發明之氧化物半導體層的第2氧化物半導體層(由基板側看起為下側)與第1氧化物半導體層之層合體(由基板側看起為上側)之薄膜電晶體(ESL型)之概略斷面圖。
[圖5]圖5為用來說明：具備作為使用於本發明之氧化物半導體層的第2氧化物半導體層(由基板側看起為上側)與第1氧化物半導體層之層合體(由基板側看起為下側)之 薄膜電晶體(ESL型)之概略斷面圖。
本發明團隊發現，若將IZTO(有稱為「第2氧化物半導體層」之情形)，與由指定組成所成的由In、Ga、Zn、Sn、及O(以下，有時以「IGZTO」來表示。)所構成的氧化物(以下，有稱為「第1氧化物半導體層」之情形)層合，以構成氧化物半導體層時，可達成所期望之目的，遂而完成本發明。
於本說明書中，所謂的「優異的應力耐受性」，係意味著以後述實施例所記載之方法，一邊將白色光照射於樣品，同時對於閘極電極進行持續外加負偏壓之外加應力試驗2小時，此時外加應力試驗前後的臨界值電壓(Vth)之位移量△ Vth(絕對值)為IZTO單層之△ Vth以下。
於本說明書中，所謂的「優異的濕式蝕刻特性」，當為不具有蝕刻阻止層之BCE型之情形時，係滿足下述(甲)濕式蝕刻性為優異，及(乙)濕式蝕刻耐受性為優異；當為具有蝕刻阻止層之ESL型之情形時，係滿足下述(甲)濕式蝕刻性為優異。尚，以下有就將濕式蝕刻性與濕式蝕刻耐受性，總稱為「濕式蝕刻特性」之情形。
(甲)對於氧化物半導體加工用濕式蝕刻液具有優異的可溶性(優異的濕式蝕刻性)。即，意味著藉由於加工氧化物半導體層時所使用的草酸等之有機酸系濕式蝕刻液，具有本發明之層合構造的氧化物半導體層之第1、第 2氧化物半導體層，會以大約同程度(0.1~4倍)之蝕刻速率被蝕刻，可無殘渣地圖型化。
(乙)將源極-汲極電極以濕式蝕刻液來圖型化時，意味著源極-汲極電極會被蝕刻，但氧化物半導體層對於上述濕式蝕刻液為不溶性(優異的濕式蝕刻耐受性)。本說明書中，為測定之簡便化，如後述實施例所示般，將氧化物半導體層成膜於基板，並測定以源極-汲極電極用濕式蝕刻液進行圖型化時之蝕刻速度；此時的第1氧化物半導體層之蝕刻速度，若為源極-汲極電極之蝕刻速度之1/2以下時，則評估對於源極-汲極電極用濕式蝕刻液為優異的濕式蝕刻耐受性。具有上述蝕刻速度範圍者，由於氧化物半導體層不易因上述濕式蝕刻液而被蝕刻，故氧化物半導體層之表面(後通道)側不會因上述濕式蝕刻液而被削減、或有損傷TFT特性或使應力耐受性降低。
以下，將完成本發明之經過說明之同時，對於本發明做詳述。
如上述般，IZTO係作為移動度高的氧化物半導體層而被廣泛應用著。特別是，IZTO雖較IGZO為具有高移動度之材料，但應力耐受性則較IGZO為低，由於有安定性降低之可能性，故對應顯示器之大型化、高速驅動化，要求著更高的應力耐受性。
因此，本發明團隊為了提昇在作為氧化物半導體層為有用的IZTO之應力耐受性，反覆進行了各種研討。
其結果得知，使IZTO成為接觸於以SiO2、Al2O3、HfO2等之絕緣體所構成的保護膜(BCE型之情形)，或接觸於蝕刻阻止層(ESL型之情形)(以下，有將此等總稱為「氧化物系絕緣體」之情形)之構造時，於IZTO與氧化物系絕緣體間之界面會有起因為異種材料之接觸，於該界面因氧缺陷而容易形成陷阱準位(trapping level)。
在此，本發明為在由IZTO所成的第2氧化物半導體層與氧化物系絕緣體之間，介隔著由IGZTO所成的第1氧化物半導體層，使氧化物半導體層以成為第1、第2氧化物半導體層之層合構造。
即，本發明中，在氧化物系絕緣體與第2氧化物半導體層之間，係設置第1氧化物半導體層以作為第2氧化物半導體層之保護層。因此，第2氧化物半導體層不會與氧化物系絕緣體直接接觸，可抑制上述起因為缺氧之陷阱準位之形成。
尚，第1氧化物半導體層與第2氧化物半導體層，在有無Ga之點，嚴格上說來構成元素為有所不同，但由於除了Ga以外之元素為重複，故藉由適當控制第1氧化物半導體層之構成元素之比率，可抑制在第1氧化物半導體層與第2氧化物半導體層之接觸界面之陷阱準位之形成。其結果，認為第2氧化物半導體層之界面構造會安定化，維持高移動度之同時，應力耐受性亦為提昇。
又，第1氧化物半導體層，不僅是在與氧化物系絕緣體之界面為不易產生缺氧，亦由於氧化物半導體 層整體之移動度為以第2氧化物半導體層即能充分確保，故幾乎不會使氧化物半導體層整體之移動度等的TFT特性降低。
更，本發明中為藉上述層合構造，而能改善氧化物半導體層之濕式蝕刻特性。即，BCE型、ESL型皆為(甲)本發明之氧化物半導體層為對於氧化物半導體加工用濕式蝕刻液具有優異的可溶性(優異的濕式蝕刻性)。使氧化物半導體層成為層合構造時，起因為金屬之種類或含有量之差異而於形成配線圖型時，在第1層與第2層之側面蝕刻(side etching)量為不同，而無法圖型化為所期望之形狀等，具有問題。然而，本發明中為藉由適當控制第1氧化物半導體層與第2氧化物半導體層之成分組成、及組成比，可使第1氧化物半導體層與第2氧化物半導體層之蝕刻速率成為同等級。
又，BCE型之情形時，(乙)本發明之第1氧化物半導體層為對於源極-汲極電極用濕式蝕刻液之不溶性為高(優異的濕式蝕刻耐受性)。由於本發明之第1氧化物半導體層不易因無機酸系濕式蝕刻液而被蝕刻，故氧化物半導體層之表面(後通道)側不會因上述濕式蝕刻液而被削減、或有損傷TFT特性或使應力耐受性降低。
構成第1氧化物半導體層之各金屬元素(In、Ga、Zn、Sn)之含有量(相對於第1氧化物半導體層中所包含的全金屬元素之比例(除氧以外)，以下相同)，考量第2氧化物半導體層之種類或組成比、移動度、載子密度、濕 式蝕刻特性等而予以決定即可。
In：BCE型、ESL型皆為25%以下(不包含0%)
In為對於氧化物半導體層之電阻降低為有效之元素。為了有效地展現出如此般之效果，不論是BCE型或ESL型，較佳為1%以上，又較佳為3%以上，更佳為5%以上。另一方面，若In含有量過多時，因有應力耐受性降低之情形，故第2氧化物半導體層之不論何種情形，In含有量皆為25%以下，較佳為23%以下，又較佳為20%以下。
Ga：在不具有蝕刻阻止層之BCE型之情形時為5%以上；在具有蝕刻阻止層之ESL型之情形時為8.0%以上
Ga為抑制缺氧之發生，且對於應力耐受性提昇為有效之元素。為了有效地展現出如此般之效果，在不具有蝕刻阻止層之BCE型之情形時，Ga含有量設定為5%以上，較佳為10%以上，又較佳為15%以上。另一方面，在具有蝕刻阻止層之ESL型之情形時，Ga含有量設定為8.0%以上，較佳為10%以上，又較佳為12%以上，更佳為15%以上。若Ga含有量過多時，用來形成第1氧化物半導體層之濺鍍靶材本身就會高電阻化。當使用此高Ga濺鍍靶材來進行成膜時，有無法正常DC放電(直流放電)之情形。因此，Ga含有量以設定為未滿50%為佳。又，在第1氧化物半導體層中，擔任為電子之導電路徑角色的In或Sn之含有量會相對地降低，其結果移動度有降低之情形。因此，Ga含有量又較佳為40%以下，更佳為30%以下 ，又更佳為20%以下。
Zn：在不具有蝕刻阻止層之BCE型之情形時為35~65%；在具有蝕刻阻止層之ESL型之情形時為30.0~65%
Zn為對於濕式蝕刻速率帶來影響之元素，若Zn過少時，使用氧化物半導體加工用濕式蝕刻液之情形之濕式蝕刻性會變差。又，若Zn過少時，非晶構造會變得不安定，TFT有變得無法切換動作之情形。因此，BCE型之情形時，Zn含有量為35%以上，較佳為40%以上，又較佳為45%以上。又，ESL型之情形時，Zn含有量為30.0%以上，較佳為35%以上，又較佳為40%以上。若Zn含有量過多時，對於氧化物半導體加工用濕式蝕刻液之濕式蝕刻速率會變得過快，難以使成為所期望之圖型形狀。又，氧化物半導體層會結晶化、或是In或Sn等之含有量會相對地降低，而有應力耐受性惡化之情形。因此，Zn含有量為65%以下，較佳為60%以下。
Sn：在不具有蝕刻阻止層之BCE型之情形時為8~30%；在具有蝕刻阻止層之ESL型之情形時為5~30%
Sn為對於移動度提昇、濕式蝕刻耐受性提昇為有效之元素。若Sn含有量過少時，移動度會惡化，而濕式蝕刻速度會增加，將源極-汲極電極進行濕式蝕刻時，由於構成氧化物半導體層之薄膜之膜厚減少、或導致對於表面之損傷增加，故致使TFT特性之降低。又，對於氧化物半導體加工用濕式蝕刻液之濕式蝕刻性亦有變差之情形。 因此，BCE型之情形時，Sn含有量為8%以上，較佳為10%以上，又較佳為12%以上。又，ESL型之情形時，Sn含有量為5%以上，較佳為8%以上，又較佳為10%以上。若Sn含有量過多時，應力耐受性會降低，同時對於氧化物半導體加工用濕式蝕刻液之濕式蝕刻速率亦有降低(濕式蝕刻性為降低)之情形。特別是對於作為氧化物半導體加工用濕式蝕刻液而被廣汎利用的草酸等之有機酸為不溶，因而無法做氧化物半導體層之加工。因此，在不具有蝕刻阻止層之BCE型之情形時，Sn含有量設定為30%以下，較佳為28%以下，又較佳為25%以下。另一方面，在具有蝕刻阻止層之ESL型之情形時，Sn含有量為30%以下，較佳為25%以下，又較佳為23%以下，更佳為20%以下。
作為BCE型、ESL型皆為較佳的第1氧化物半導體層之組成，考量上述各金屬元素之平衡，並能有效發揮所期望之特性，以設定於適宜範圍為較佳。
構成本發明之第2氧化物半導體層之金屬元素(In、Zn、Sn)之各金屬間之比率，只要是含有此等金屬之氧化物為具有非晶相，且為表示出半導體特性之範圍即可，未特別限定。又如上述，由於因添加的金屬元素之含有量(原子%)會對於移動度或濕式蝕刻特性帶來不好的影響，故以進行適宜之調整為宜。例如，濕式蝕刻時之蝕刻速率，希望將第1氧化物半導體層與第2氧化物半導體層設定為大約同程度，故只要將蝕刻速率比以成為大約同程度(以蝕刻速率比0.1~4倍)之方式來進行成分組成之調整 即可。
本發明之第2氧化物半導體層之厚度，BCE型、ESL型皆未有特別之限定，但若第2氧化物半導體層過薄時，基板面內之特性(移動度、S值、Vth等之TFT特性)有產生不均之虞。因此，就充分抑制特性之不均之觀點而言，第2氧化物半導體層之厚度宜為0.5nm以上，又較佳為5nm以上，更佳為10nm以上。另一方面，若過厚時，氧化物半導體層之加工性會變差，因而對成膜或蝕刻需要花費時間，致使生產成本增加之情形，宜較佳為100nm以下，又較佳為50nm以下。又，將第2氧化物半導體層之厚度設定為與第1氧化物半導體層之厚度為同等級以下時，更設定為30nm以下，又更為20nm以下，亦可特別設定為10nm以下。
又，第1氧化物半導體層之厚度，BCE型、ESL型亦皆未有特別之限定，但第1氧化物半導體層之厚度過薄時，因有無法充分發揮形成上述第1氧化物半導體層之效果，故較佳設定為20nm以上，又較佳為30nm以上。另一方面，若過厚時，因為有移動度降低之虞，故較佳設定為50nm以下，又較佳為40nm以下。
第2氧化物半導體層與第1氧化物半導體層之合計膜厚，BCE型、ESL型皆為只要是位於上述範圍內予以適當組合即可，但氧化物半導體層整體之膜厚過厚時，因為生產成本增加、或變得會阻礙薄膜電晶體之薄型化，故較佳為100nm以下、又較佳為50nm以下。合計膜厚 之下限，只要採用能發揮上述各氧化物半導體層之效果程度之膜厚即可。
接著，對於本發明之第1氧化物半導體層(IGZTO)與第2氧化物半導體層(IZTO)之層合構造之較佳實施態樣來做說明。
首先，就以往例中，如圖1(無蝕刻阻止層：BCE型)、圖2(具有蝕刻阻止層：ESL型)所示般，以由IZTO而成的第2氧化物半導體層4(單層)所構成，第2氧化物半導體層4為與保護膜6(圖1)、或與蝕刻阻止層8(圖2)，以及閘極絕緣膜3直接接觸而構成。
圖3為本發明之BCE型之較佳實施態樣之一例。第2氧化物半導體層4(IZTO)，在與保護膜6之界面由於容易因缺氧而形成陷阱準位，故藉由將第1氧化物半導體層4A(IGZTO)形成於第2氧化物半導體層4(IZTO)與保護膜6之間，亦可解決缺氧之問題、或自源極-汲極電極用濕式蝕刻液中來保護第2氧化物半導體層。
圖示例中，雖第1氧化物半導體層4A為與保護膜6以直接接觸之方式而構成，但第1氧化物半導體層4A與保護膜6之間亦可介隔著其他層。
圖4為本發明之ESL型之較佳之實施態樣之另一例。第1氧化物半導體層4A為形成於第2氧化物半導體層4與蝕刻阻止層8之間。圖示例中，雖第1氧化物半導體層4A為與蝕刻阻止層8以直接接觸之方式而構成，但第1氧化物半導體層4A與蝕刻阻止層8之間亦可介 隔著其他層。第2氧化物半導體層4(IZTO)，在與蝕刻阻止層8之界面由於容易因缺氧而形成陷阱準位，故藉由將第1氧化物半導體層4A(IGZTO)形成於第2氧化物半導體層4(IZTO)與蝕刻阻止層8之間，可解決如此般之問題。又，因第2氧化物半導體層4之移動度為高，不僅蝕刻阻止層8側，藉由配置於電流大量流經的閘極絕緣膜3側，可實現高移動度。
圖5為本發明之ESL型之較佳其他實施態樣之一例(第1、第2氧化物半導體層之層合順序與圖4為相反之構成)。第1氧化物半導體層4A為形成於第2氧化物半導體層4與閘極絕緣膜3之間。圖示例中，雖第1氧化物半導體層4A為與閘極絕緣膜3以直接接觸之方式而構成，但如同上述，之間亦可介隔著其他層。即使第1與第2氧化物半導體層之層合構造與上述第1層合構造(圖4)為相反，但仍可抑制在第2氧化物半導體層與第1氧化物半導體層間之界面的缺氧等。又，只要是不含有對於移動度會帶來影響的Ga之第2氧化物半導體層(IZTO)時，即使是將第2氧化物半導體層配置於蝕刻阻止層側，亦可實現高移動度。
ESL構造之情形時，藉由將第1氧化物半導體層4A設置於閘極絕緣膜3與第2氧化物半導體層4之間、或設置於蝕刻阻止層8與第2氧化物半導體層4之間之至少任何一方(較佳如後述般為蝕刻阻止層)，可得到應力耐受性提昇之效果。
接著，對於本發明之氧化物半導體層之製造方法來做說明。
上述由IZTO而成的第2氧化物半導體層，與由IGZTO而成的第1氧化物半導體層，較佳為藉由濺鍍法以使用濺鍍靶材(以下或稱為「靶材」)來進行成膜。藉由濺鍍法時，可容易形成成分或膜厚之膜面內均勻性為優異之薄膜。又，亦可藉由塗布法等之化學成膜法來形成氧化物。
作為濺鍍法所使用的靶材，包含前述元素，較佳為使用與所期望之氧化物為相同組成之濺鍍靶材，因此，可形成組成偏差少、所期望成分組成之薄膜。具體而言，作為成膜成第2氧化物半導體層之靶材，可使用由In、Zn、及Sn所構成之氧化物靶材(IZTO靶材)。
又，作為成膜成第1氧化物半導體層成膜之標材，可使由In、Ga、Zn、及Sn所構成之氧化物靶材(IGZTO靶材)。
或者，亦可將組成為不同的二種靶材，使用同時放電之共濺鍍法(Co-Sputter法)來成膜。又，亦可使用包含至少2種以上之上述元素之混合物之氧化物靶材。
上述靶材可例如藉由粉末燒結法來進行製造。
將第2氧化物半導體層與第1氧化物半導體層，以濺鍍法來成膜時，宜為保持在真空狀態下連續性地成膜。此因，當第2氧化物半導體層與第1氧化物半導體 層成膜時，若曝露於大氣中，空氣中的水分或有機成分會附著於薄膜表面，而成為污染(品質不良)之原因。
使用上述靶材以濺鍍法來進行成膜時，為了要插入(interpolation)於濺鍍成膜時由薄膜中所脫離的氧，並盡可能地提高氧化物半導體層之密度(較佳為6.0g/cm3以上)，較佳為適度地控制成膜時之氣體壓力、氧添加量(氧之分壓)、對濺鍍靶材之輸入功率、基板溫度、T-S間距離(濺鍍靶材與基板間之距離)等。
具體而言，較佳為例如以下述濺鍍條件來進行成膜。
在使用上述靶材來進行濺鍍時，較佳為將基板溫度大約控制於室溫~200℃左右，並適當地控制氧添加量。
氧添加量，以表現出作為半導體之動作之方式，只要因應濺鍍裝置之構成或靶材組成等予以適當控制即可，但較佳以半導體載子濃度大約成為1015~1016cm-3之方式來添加氧量。
又，較佳為適當地控制濺鍍成膜時之氣體壓力、對濺鍍靶材之輸入功率、T-S間距離(濺鍍靶材與基板間之距離)等，來調整氧化物半導體層之密度。例如，由於濺渡原子彼此之散亂會被抑制，故成膜時之全氣體壓力越低越佳，可成膜成緻密(高密度)之膜。較佳的氣體壓力，以大約1~3mTorr之範圍內為較佳。又，輸入功率也是愈高愈佳，推薦以設定為大約200W以上。
又，由於氧化物半導體層之密度亦會因成膜後之熱處理條件而受到影響，故成膜後之熱處理條件亦以適當控制為佳。成膜後之熱處理，較佳為例如在大氣氣氛下或水蒸氣氣氛下，以大約於250~400℃進行10分~3小時左右。如此般之熱處理，例如在TFT之製造過程中的熱歷程亦可予以控制。例如，藉由進行前退火(pre-annealing)處理(將氧化膜半導體層濕式蝕刻後之圖型化後的熱處理)，能提高密度。
本發明中亦包含具備有上述氧化物作為TFT之半導體層(氧化物半導體層)的TFT。該TFT，只要是上述氧化物半導體層為具備有第2氧化物半導體層與第1氧化物半導體層之層合構造即可，關於包含閘極絕緣膜等其他構成則未特別限定。例如，於基板上設置有閘極電極、閘極絕緣膜、上述氧化物半導體層、源極電極、汲極電極(亦有將源極電極與汲極電極一併稱為源極-汲極電極之情形)、及保護膜(BCE型)、蝕刻阻止層時，只要進而至少具有蝕刻阻止層(ESL型)即可，其構成只要是一般所使用者，未特別限定。尚，亦如圖中所示般，保護膜為形成於源極-汲極電極之上側，係以保護閘極絕緣膜、上述氧化物半導體層、源極-汲極電極之宗旨而形成者。
以下，一邊參照圖3一邊說明不具有蝕刻阻止層之BCE型TFT的製造方法之實施形態。圖3及以下的製造方法係表示本發明之較佳實施形態之一例，其宗旨並不限定於此。例如，圖3中為表示底部閘極型構造之 TFT，但不限定於此，亦可為在氧化物半導體層上，依序具備閘極絕緣膜與閘極電極之頂部閘極型TFT。
圖3中，於基板1上為形成有閘極電極2及閘極絕緣膜3，在其上形成第2氧化物半導體層4。在第2氧化物半導體層4上形成第1氧化物半導體層4A，進而於其上形成源極-汲極電極5，在其上形成保護膜(絕緣膜)6，藉由接觸孔7使透明導電膜(無圖示)與汲極電極5電連結。
於基板1上形成閘極電極2及閘極絕緣膜3之方法未特別限定，可採用一般所使用之方法。又，閘極電極2及閘極絕緣膜3之種類亦未特別限定，可使用泛用者。例如，作為閘極電極，可較佳使用電阻率低的Al或Cu金屬，或耐熱性高的Mo、Cr、Ti等之高融點金屬，或此等之合金。又，作為閘極絕緣膜3之代表性示例，有氮化矽膜(SiN)、氧化矽膜(SiO2)、氮氧化矽膜(SiON)等。除此之外，亦可使用Al2O3或Y2O3等之氧化物，或層合此等者。
接著，形成氧化物半導體層(由基板側依序為第2氧化物半導體層4、第1氧化物半導體層4A)。第2氧化物半導體層4亦可藉由使用IZTO靶材之直流濺鍍法，或RF濺鍍法來進行成膜。同樣地，第1氧化物半導體層4A，可藉由使用構成第1氧化物半導體層4A之IGZTO靶材之直流濺鍍法或RF濺鍍法來進行成膜。
較佳為將第2氧化物半導體層4、第1氧化物 半導體層4A依序以真空一貫連續來進行成膜。此時，若將第1氧化物半導體控制於符合上述組成時，濺鍍速率會提昇，同時濕式蝕刻特性亦會提昇。
將氧化物半導體層濕式蝕刻後，進行圖型化。較佳為圖型化後不久即進行用來改善氧化物半導體層之膜質的熱處理(前退火)，藉此，電晶體特性之導通電流及場效應移動度會上昇，電晶體性能會提昇。作為前退火之條件，列舉例如，溫度：約250~400℃、時間：約10分~1小時等。
前退火後，形成源極-汲極電極5。源極-汲極電極5之種類未特別限定，可使用泛用者。例如，亦可使用與閘極電極相同的Mo或Al、Cu等之金屬或合金。
作為源極-汲極電極5之形成方法，例如，藉由磁電濺鍍法將金屬薄膜成膜後，可經由光微影而圖型化，並進行濕式蝕刻後形成電極。
之後，藉由CVD(Chemical Vapor Deposition)法將保護膜6成膜於氧化物半導體層4A、源極-汲極電極5之上方。保護膜6為使用SiO2或SiON、SiN等。又，亦可使用濺鍍法來形成保護膜6。氧化物半導體層4A表面，因藉由CVD的電漿損傷而容易導致導通化(推測大概是因在第1氧化物半導體表面所生成的缺氧成為電子施體之故。)，故可於保護膜6成膜前進行N2O電漿照射。N2O電漿之照射條件可採用例如下述文獻中所記載之條件。J.Park等、Appl.Phys.Lett.,1993,053505(2008)
之後，依據常法，藉由接觸孔7將透明導電膜與汲極電極5電連結。透明導電膜及汲極電極之種類未特別限定，可使用一般所使用者。作為汲極電極，例如可使用在前述源極-汲極電極中所示例者。
以下，一邊參照圖4一邊說明具有蝕刻阻止層之ESL型TFT之製造方法之實施形態。圖4及以下的製造方法係表示本發明之較佳實施形態之一例，其宗旨並不限定於此。例如，圖4中為表示底部閘極型構造之TFT，但不限定於此，亦可為在氧化物半導體層上，依序具備閘極絕緣膜與閘極電極之頂部閘極型TFT。即使是頂部閘極型TFT，亦只要使第1氧化物半導體層介隔於第2氧化物半導體層與蝕刻阻止層之間即可。
圖4中，於基板1上為形成有閘極電極2及閘極絕緣膜3，在其上形成第2氧化物半導體層4。在第2氧化物半導體層4上形成第1氧化物半導體層4A，進而於其上形成蝕刻阻止層8、源極-汲極電極5，在其上形成保護膜(絕緣膜)6，藉由接觸孔7使透明導電膜(無圖示)與汲極電極5電連結。
於基板1上形成閘極電極2及閘極絕緣膜3之方法未特別限定，可採用一般所使用之方法。又，閘極電極2及閘極絕緣膜3之種類亦未特別限定，可使用泛用者。例如，作為閘極電極，可較佳使用電阻率低的Al或Cu金屬，或耐熱性高的Mo、Cr、Ti等之高融點金屬，或此等之合金。又，作為閘極絕緣膜3之代表性示例，有氮 化矽膜(SiN)、氧化矽膜(SiO2)、氮氧化矽膜(SiON)等。除此之外，亦可使用Al2O3或Y2O3等之氧化物，或層合此等者。
接著，形成氧化物半導體層(由基板側依序為第2氧化物半導體層4、第1氧化物半導體層4A)。第2氧化物半導體層4亦可藉由使用IZTO靶材之直流濺鍍法，或RF濺鍍法來進行成膜。同樣地，第1氧化物半導體層4A，可藉由使用構成第1氧化物半導體層4A之IGZTO靶材之直流濺鍍法或RF濺鍍法來進行成膜。
較佳為將第2氧化物半導體層4、第1氧化物半導體層4A依序以真空一貫連續來進行成膜。此時，若將第1氧化物半導體層控制於符合上述組成時，濺鍍速率會提昇，同時濕式蝕刻特性亦會提昇。
將氧化物半導體層濕式蝕刻後，進行圖型化。較佳為圖型化後不久即進行用來改善氧化物半導體層之膜質的熱處理(前退火)，藉此，電晶體特性之導通電流及場效應移動度會上昇，電晶體性能會提昇。作為前退火之條件，列舉例如，溫度：約250~400℃、時間：約10分~1小時等。
前退火後，形成蝕刻阻止層8。蝕刻阻止層8為使用一般的SiO2等之絕緣膜。以不形成蝕刻阻止層8而形成源極-汲極電極5時，在對於源極-汲極電極5施予蝕刻時，氧化物半導體層會受到損傷，電晶體特性有降低之虞。蝕刻阻止層8之種類未特別限定，只要使用泛用者 即可，例如與保護膜為相同地，只要使用SiO2等來形成即可。
源極-汲極電極5之種類未特別限定，只要使用泛用者即可。例如與閘極電極為相同地，可使用Mo或Al、Cu等之金屬或合金。電極之形成廣泛為使用濺鍍法。
作為源極-汲極電極5之形成方法，例如，藉由磁電濺鍍法將金屬薄膜成膜後，可經由光微影而圖型化，並進行濕式蝕刻後形成電極。
之後，藉由CVD(Chemical Vapor Deposition)法將保護膜6成膜於氧化物半導體層4A、源極-汲極電極5之上方。保護膜6為使用SiO2或SiON、SiN等。又，亦可使用濺鍍法來形成保護膜6。
之後，依據常法，藉由接觸孔7將透明導電膜與汲極電極5電連結。透明導電膜及汲極電極之種類未特別限定，可使用一般所使用者。作為汲極電極，例如可使用在前述源極-汲極電極中所示例者。
[實施例]
以下，列舉實施例來具體說明本發明，但本發明本並不受限於下述實施例，在能符合前‧後述宗旨之範圍內加以適當變更並予以實施係理所當然之情事，此等皆包含於本發明之技術範圍內。
實施例1(BCE型)
(應力耐受性之評估)
製作具有氧化物半導體層之TFT(圖1、3)，評估其應力耐受性。
首先，於玻璃基板1(康寧公司製EAGLE XG、直徑100mm×厚度0.7mm)上，依序使作為閘極電極2之Mo薄膜以100nm、及作為閘極絕緣膜3之SiO2(200nm)成膜。閘極電極2為使用純Mo之濺鍍靶材，藉由直流濺鍍法，在成膜溫度：室溫、成膜功率：300W、載子氣體：Ar、氣體壓力：2mTorr、Ar氣體流量：20sccm下成膜。又，閘極絕緣膜3為使用電漿CVD法，在載子氣體：SiH4與N2O之混合氣體、成膜功率：100W、成膜時氣體壓力：133Pa、成膜溫度：320℃下成膜。
之後，將表1中所示之組成及構造的氧化物半導體層，以使用組成為具有因應該氧化物半導體層之組成的氧化物濺鍍靶材，並藉由下述條件之濺鍍法以成膜為指定的膜厚。
具體而言，表1中，No.1(以往例)為圖1之構成例，作為上述氧化物半導體層4，係將非晶IZTO氧化物半導體層(In：Zn：Sn(原子%比)=20：56.7：23.3，單層)成膜於閘極絕緣膜3之上(未成膜第1氧化物半導體層4A)。
No.2為圖3之構成例，係在閘極絕緣膜3上成膜第2氧化物半導體層4(IZTO：原子%比與No.1相同)後，再成膜第1氧化物半導體層4A(In：Ga：Zn：Sn(原子%比 )=21.1：16.7：53.3：8.9)。
構成氧化物半導體層之第2氧化物半導體層4與第1氧化物半導體層4A之成膜，在途中反應室為未開放於大氣，而以連續進行成膜。
如此所得之氧化物半導體層中之金屬元素的各含有量，係藉著XPS(X-ray Photoelectron Spectroscopy)法來進行分析。第1、第2氧化物半導體層之金屬元素之含有量，與成膜時使用的氧化物濺鍍靶材中的金屬元素之含有量，組成比為相同。
第2氧化物半導體層4、第1氧化物半導體層4A之成膜皆為使用直流濺鍍法來成膜。於濺鍍所使用之裝置為(股)ULVAC公司製「CS-200」，濺鍍條件如以下。
基板溫度：室溫
氣體壓力：1mTorr
氧分壓：O2/(Ar+O2)×100=4%
成膜功率密度：2.55W/cm2
如上述般，於氧化物半導體層成膜後，藉由光微影及濕式蝕刻來進行圖型化。作為濕式蝕刻液，係使用關東化學公司製「ITO-07N」。此時，在第1與第2氧化物半導體層之間並無因濕式蝕刻速率差之顯著的斷差，在作為TFT裝置，確認到氧化物半導體層能適當地濕式蝕刻。
氧化物半導體層於圖型化後，為使膜質提昇 而進行前退火處理。前退火係在大氣氣氛下以350℃進行1小時。
之後，使用純Mo，藉由掀離法形成源極-汲極電極5。具體而言，在使用光阻劑進行圖型化後，藉由直流濺鍍法使Mo薄膜成膜(膜厚100nm)。源極-汲極電極用Mo薄膜之成膜條件，與上述閘極電極之情形相同。之後，藉由光微影及濕式蝕刻來圖型化。濕式蝕刻液為使用Nagase ChemteX公司製「AC101」。具體而言，使用混酸蝕刻液(AC101：純水=1：0.75)，一邊將液溫維持於室溫，一邊確實進行圖型化，且為防止源極-汲極電極之短路，對膜厚進行相當於20%之過蝕刻(over etching)。接著，在丙酮液中施予超音波洗淨器之洗淨，以除去不要的光阻劑，使TFT之通道長度(channel length)成為10μm、通道寬度(channel width)成為25μm。
如此般形成源極-汲極電極5後，再於其上形成保護氧化物半導體層的保護膜6。作為保護膜6，係使用SiO2(膜厚100nm)與SiN(膜厚150nm)之層合膜(合計膜厚350nm)。上述SiO2及SiN之形成，係使用SAMCO公司製「PD-220NL」，利用電漿CVD法來進行。本實施例中，藉由N2O氣體進行電漿處理後，依序形成SiO2膜及SiN膜。SiO2膜之形成為使用N2O及SiH4之混合氣體，SiN膜之形成為使用SiH4、N2、NH3之混合氣體。不論何種情形皆設定為成膜功率100W、成膜溫度150℃。
之後，藉由光微影及乾蝕刻，在保護膜6上形 成用來進行電晶體特性評估用針測(probing)的接觸孔7。
對於如此所得之各TFT，以如下述般來評估光照射與外加負偏壓應力後之應力耐受性。
本實施例中，係對於閘極電極施加負偏壓之同時進行光(白色光)照射，來進行外加應力試驗。外加應力條件如下。作為光之波長，為選擇接近氧化物半導體之能隙，且電晶體特性為容易變動之400nm左右者。
閘極電壓：-20V
基板溫度：60℃
光應力
波長：400nm
照度(照射於TFT之光的強度)：0.1μW/cm2
光源：OPTOSUPPLY公司製LED(藉由ND濾鏡來調整光量)
外加應力時間：2小時
本實施例中，將於2小時之外加應力之臨界值電壓的變動值，作為臨界值電壓位移量△ Vth，並作為TFT特性之應力耐受性之指標。在實施例1中，將△ Vth(絕對值)為12.25V以下(No.1之△ Vth以下之值)之情形判定為合格(判定：○)。
No.1為以往例(圖1)，外加應力開始後，臨界值電壓會往負側大幅地位移，經過2小時後之臨界值電壓的變化量(△ Vth)為12.25V。另一方面，在No.2(圖3)中，外加應力時間經過2小時後之臨界值電壓的變化量為低於No.1之值，顯示出較以往例為良好的應力耐受性。
實施例2(BCE型)
(濕式蝕刻特性之評估)
為了評估濕式蝕刻特性，以不使氧化物半導體層成為層合構造，分別對於第1、第2氧化物半導體層、純Mo膜，進行使用氧化物半導體加工用蝕刻液或源極-汲極電極用蝕刻液時之蝕刻速率之測定。之後，評估對於氧化物半導體加工用蝕刻液之濕式蝕刻性(第1氧化物半導體層與第2氧化物半導體層間之蝕刻速率差)、對於源極-汲極電極用蝕刻液之濕式蝕刻耐受性(第1氧化物半導體層與純Mo膜間之蝕刻速率差)。
關於本發明之層合構造中所使用的第1氧化物半導體層，係以下述般製作樣品，並評估濕式蝕刻特性。
與實施例1同樣地做法，於玻璃基板上依序成膜閘極電極(Mo)、閘極絕緣膜(SiO2)。之後，將In2O3、Ga2O3、ZnO、及SnO2的4個靶材配置於基板周圍，在靜止狀態之基板上，將第1氧化物半導體層(膜厚40nm)，以與上述實施例1的第1氧化物半導體層之濺鍍條件為 相同條件之濺鍍法來進行成膜。
藉由如此的成膜方法，IGZTO之組成比，可隨基板上位置而改變。即，隨著遠離靶材，膜中的靶材構成元素之比率會降低。例如，在接近SnO2靶材之位置之組成為In：Ga：Zn：Sn=13.9：9.6：55.8：20.7(表2的No.9)，在基板中央為In：Ga：Zn：Sn=5.6：39.8：38.9：15.7(No.6)。又，接近ZnO靶材位置為In：Ga：Zn：Sn=6.0：15.0：73.0：6.0(No.5)。
尚，如此般之成膜方法，係以往以來在作為調查最佳之組成比之手法所確立者。
又，亦相同地分別製作相當於第2氧化物半導體層之IZTO(In：Zn：Sn(原子%比)=20：56.7：23.3)、相當於上述源極-汲極電極之純Mo膜之樣品(成膜條件分別與實施例1相同)，並調查對於各濕式蝕刻液之濕式蝕刻特性。
上述各樣品之濕式蝕刻特性，係在(甲)氧化物半導體加工用濕式蝕刻液〔關東化學公司製「ITO-07N」、液溫：室溫〕中，浸漬上述樣品後進行蝕刻。測定蝕刻前後之氧化物半導體層之膜厚變化(削減量)，並根據與蝕刻時間之關係而算出蝕刻速度。
又，在(乙)源極-汲極電極用濕式蝕刻液〔Nagase ChemteX公司製「AC101」與純水之混酸蝕刻液(AC101：純水=1：0.75)、液溫：室溫〕中，浸漬上述樣品後進行蝕刻，同樣地算出蝕刻速度。
再者，對於氧化物半導體加工用濕式蝕刻液 ，相當於第2半導體層之IZTO膜之蝕刻速率為49nm/分。又，對於源極-汲極電極用濕式蝕刻液，相當於源極-汲極電極之純Mo膜的蝕刻速率為300nm/分。
相當於第1氧化物半導體層之IGZTO膜，與相當於第2氧化物半導體層之IZTO膜之蝕刻速率比為0.1~4倍之情形時，將對於(甲)氧化物半導體加工用濕式蝕刻液之濕式蝕刻性評估為良好(○)；將上述蝕刻速率比為上述範圍外之情形評估為不良(×)。
又，第1氧化物半導體層之蝕刻速率，相對於純Mo膜之蝕刻速率為1/2以下時，將對於(乙)源極-汲極電極用濕式蝕刻液之濕式蝕刻耐受性評估為良好(○)；將超過1/2之情形評估為不良(×)。
(應力耐受性之評估)
再者，除使用具有表2之各樣品之組成比之靶材來成膜第1氧化物半導體層以外，依據上述實施例1之製造方法來製作TFT(圖3：BCE型)，並與上述實施例1為相同之基準下來試驗應力耐受性。尚，在實施例2，將臨界值電壓之變化為8.0V以下之情形評估為應力耐受性良好。
(綜合評估)
依據上述濕式蝕刻特性、及應力耐受性之結果，以下述基準來進行判定。
○：應力耐受性△ Vth≦8.0V，且 濕式蝕刻特性
(甲)氧化物半導體層用蝕刻液：○評估
(乙)源極-汲極電極用濕式蝕刻液：○評估
×：上述○評估以外
尚，前述「△ Vth≦8.0V」，係與第2氧化物半導體層單層之情形相比時，可評估應力耐受性為良好之基準。
No.2、3、6~10為將本發明之第1氧化物半導體層中所包含的成分組成控制於規定範圍內之例，為具有優異的應力耐受性與蝕刻特性。
No.1為Zn及Sn之含有量為少之例。Zn含有量為少的No.1時，由於對於IZTO之蝕刻速度為慢，故對於氧化物半導體加工用濕式蝕刻液之濕式蝕刻性為差。又，由於Sn為少，故對於源極-汲極電極用濕式蝕刻液，第1氧化物半導體層會溶出。
No.4為Sn含有量為少之例。與No.1相同地，由於Sn為少，故對於源極-汲極電極用濕式蝕刻液，第1氧化物半導體層會溶出。
No.5為第1氧化物半導體層之Zn含有量為多、Sn為少之例。由於Zn含有量為多，故相較於IZTO，第1氧化物半導體層之蝕刻速度為快。又，由於Sn為少，故對於源極-汲極電極用濕式蝕刻液，第1氧化物半導體層會溶出。
實施例3(ESL型)
製作具有氧化物半導體層之TFT(圖2、圖4、圖5)，並評估應力耐受性。
首先，於玻璃基板1(康寧公司製EAGLE XG、直徑100mm×厚度0.7mm)上，依序使作為閘極電極2之Mo薄膜以100nm、及作為閘極絕緣膜3之SiO2(200nm)成膜。閘極電極2為使用純Mo之濺鍍靶材，藉由直流濺鍍 法，在成膜溫度：室溫、成膜功率：300W、載子氣體：Ar、氣體壓力：2mTorr、Ar氣體流量：20sccm下成膜。又，閘極絕緣膜3為使用電漿CVD，在載子氣體：SiH4與N2O之混合氣體、成膜功率：100W、成膜時氣體壓力：133Pa、成膜溫度：320℃下成膜。
之後，將表3中所示之組成及構造的氧化物半導體層，使用組成為具有因應該氧化物半導體層之組成的氧化物濺鍍靶材，並藉由下述條件之濺鍍法以成膜為指定的膜厚。
具體而言，表3中，No.1(以往例)為圖2之構成例，作為上述氧化物半導體層4，係將非晶IZTO氧化物半導體層((In：Zn：Sn(原子%比)=20：56.7：23.3，單層)成膜於閘極絕緣膜3之上(未成膜第1氧化物半導體層4A)。
No.2~5為圖4之構成例，係在閘極絕緣膜3上成膜第2氧化物半導體層4(IZTO：原子%比與No.1相同)後，再成膜第1氧化物半導體層4A(原子%比In：Ga：Zn：Sn=21.1：16.7：53.3：8.9)。
No.6為圖5之構成例，係在閘極絕緣膜3上成膜第1氧化物半導體層4A(IGZTO：原子%比與No.2~5相同)後，再成膜第2氧化物半導體層4(原子%比與No.1相同)。
No.7(以往例)為圖2之構成例，係將作為上述氧化物半導體層4之與上述No.1為成分組成不同的非晶IZTO之氧化物半導體層(原子%比In：Zn：Sn=30：49.6：20.4 ，單層)成膜於閘極絕緣膜3上(未成膜第1氧化物半導體層4A)。
再者，No.8~19為圖4之構成例，係在閘極絕緣膜3上成膜第2氧化物半導體層4(IZTO：原子%比與No.7相同)後，再成膜如表3中所示成分組成的第1氧化物半導體層4A。
構成No.2~6及8~19之氧化物半導體層的第2氧化物半導體層4與第1氧化物半導體層4A之成膜，係在途中反應室不作大氣開放，連續地進行成膜。又，如此所得之氧化物半導體層中之金屬元素的各含有量，係藉著XPS(X-ray Photoelectron Spectroscopy)法來進行分析。第1、第2氧化物半導體層之金屬元素之含有量，與成膜時使用的氧化物濺鍍靶材中的金屬元素之含有量，組成比為相同。
第2氧化物半導體層4、第1氧化物半導體層4A之成膜，係皆使用直流濺鍍法來進行成膜。使用濺鍍之裝置為(股)ULVAC公司製「CS-200」，濺鍍條件如以下。
基板溫度：室溫
氣體壓力：1mTorr
氧分壓：O2/(Ar+O2)×100=4%
成膜功率密度：2.55W/cm2
如上述般，於氧化物半導體層成膜後，藉由光微影及濕式蝕刻來進行圖型化。作為濕式蝕刻液，係使 用關東化學公司製「ITO-07N」。此時，在第1與第2氧化物半導體層之間並無因濕式蝕刻速率差之顯著的斷差，在作為TFT裝置，確認到氧化物半導體層能適當地濕式蝕刻。
氧化物半導體層於圖型化後，為使膜質提昇而進行前退火處理。前退火係在大氣氣氛下以350℃進行1小時。
之後，作為蝕刻阻止層8，使用電漿CVD法，將氧化矽膜(SiO2)以100nm成膜於通道層(氧化物半導體層)上。具體而言，以基板溫度：200℃、成膜功率：100W、載子氣體：SiH4與N2O之混合氣體下進行成膜。尚，蝕刻阻止層8為使用與閘極絕緣膜為相同的裝置來進行成膜。
之後，使用純Mo，藉由掀離法形成源極-汲極電極5。具體而言，在使用光阻劑進行圖型化後，藉由直流濺鍍法使Mo薄膜成膜(膜厚100nm)。源極-汲極電極用Mo薄膜之成膜條件，與上述閘極電極之情形相同。之後，在丙酮液中施予超音波洗淨器之洗淨，以除去不要的光阻劑，使TFT之通道長度成為10μm、通道寬度成為25μm。
如此般形成源極-汲極電極5後，再於其上形成保護氧化物半導體層的保護膜6。作為保護膜6為形成SiO2(膜厚100nm)與SiN(膜厚150nm)之層合膜(合計膜厚350nm)。上述SiO2及SiN之形成，係使用SAMCO公司 製「PD-220NL」，利用電漿CVD法來進行。本實施例中，藉由N2O氣體進行電漿處理後，依序形成SiO2膜及SiN膜。SiO2膜之形成為使用N2O及SiH4之混合氣體，SiN膜之形成為使用SiH4、N2、NH3之混合氣體。不論何種情形皆設定為成膜功率100W、成膜溫度150℃。
之後，藉由光微影及乾蝕刻，在保護膜6上形成用來進行電晶體特性評估用針測(probing)的接觸孔7。
對於如此所得之各TFT，以如下述般來評估光照射與外加負偏壓應力後之應力耐受性。
本實施例中，係對於閘極電極施加負偏壓之同時進行光(白色光)照射，來進行外加應力試驗。外加應力條件如下。作為光之波長，為選擇接近氧化物半導體之能隙，且電晶體特性為容易變動之400nm左右者。
閘極電壓：-20V
基板溫度：60℃
光應力
波長：400nm
照度(照射於TFT之光的強度)：0.1μW/cm2
光源：OPTOSUPPLY公司製LED(藉由ND濾鏡來調整光量)
外加應力時間：2小時
在本實施例中，將於2小時之外加應力之臨界值電壓的變動值，作為臨界值電壓位移量△ Vth，並作 為TFT特性之應力耐受性之指標。然後，在No.2~6中，將△ Vth(絕對值)為4.00V以下(No.1之△ Vth以下之值)者判定為合格(判定：○)；將上述△ Vth為超過4.00者判定為不合格(判定：×)。又，在No.8~19中，將△ Vth(絕對值)為5.50V以下(No.7之△ Vth以下之值)者判定為合格(判定：○)；將上述△ Vth為超過5.50V者判定為不合格(判定：×)。
No.1為以往例(圖2)，外加應力開始後，臨界值電壓會往負側大幅地位移，經過2小時後之臨界值電壓的變化量(△ Vth)為4.00V。另一方面，在No.2~5(圖4)、及No.6(圖5)，外加應力時間經過2小時後之臨界值電壓的變化量為低於No.1之值，顯示出較以往例為良好的應力耐受性。
又，相較於No.1~6之第2氧化物半導體層(In為20%)，No.7~19為在第2氧化物半導體層中，使用含有In 30%之In含有量為更高的IZTO之例。No.7為以往例(圖2)，外加應力開始後，臨界值電壓會往負側大幅地位移，經過2小時後之臨界值電壓的變化量(△ Vth)為5.50V。相較於此，使第1氧化物半導體層與第2氧化物半導體層層合時，較上述No.7之△ Vth為變得更小，即，可得知應力耐受性有提昇之傾向。
尚，僅以第1氧化物半導體組成所作成的薄膜電晶體，該薄膜電晶體之應力耐受性(△ Vth)，在藉由添加Ga 15%以上而有改善，但若將第2氧化物半導體層層合於此第1氧化物半導體層時，應力耐受性會受到第2氧化物半導體之影響而變化。
由No.8~19之結果可得知，作為第2氧化物半導體層，若將相較於No.1~6之第2氧化物半導體層為In含有量為更多的IZTO(In 30%)層合之情形時，在第1氧化物半導體層的組成中，將Ga量提高至33%以上時，△ Vth為容易變小，即，可容易得到較優異的應力耐受 性。
又，由No.1與No.7(第2氧化物半導體層皆以作為單層而形成)之比較，或第1氧化物半導體層之組成‧膜厚為類似的No.3~5(第2氧化物半導體層為包含In 20%的IZTO)與No.17~19(第2氧化物半導體層包含In 30%的IZTO)之比較可得知，當第2氧化物半導體之組成富含In(30%)時(即，上述No.7，或上述No.17~19)，△ Vth有變大之傾向。
再者，由No.8~19之結果可得知，當第2氧化物半導體之組成為富含In之情形時，第1氧化物半導體之膜厚為與第2氧化物半導體之膜厚為同等級以上者，△ Vth有變小之傾向。
由此等結果可得知，作為第2氧化物半導體為使用富含In的IZTO之情形時，較佳為第1氧化物半導體層之Ga含有量為33%以上(如前述，考量正常的成膜，Ga含有量之上限較佳為未滿50at%)，且第1氧化物半導體之膜厚為與第2氧化物半導體之膜厚為同等級以上。
實施例4(ESL型)
(濕式蝕刻特性之評估)
為了評估濕式蝕刻特性，以不使氧化物半導體層成為層合構造，對於第1、第2氧化物半導體層測定分別的蝕刻速率，並評估對於氧化物半導體加工用蝕刻液之濕式蝕刻性(第1氧化物半導體層與第2氧化物半導體層間之蝕 刻速率差)。
關於本發明之層合構造中所使用的第1氧化物半導體層，係以下述般製作樣品，並評估濕式蝕刻特性。
與實施例3同樣地做法，於玻璃基板上依序成膜閘極電極(Mo)、閘極絕緣膜(SiO2)。之後，將In2O3、Ga2O3、ZnO、及SnO2的4個靶材配置於基板周圍，在靜止狀態之基板上，將第1氧化物半導體層(膜厚40nm)，以與上述實施例3的第1氧化物半導體層之濺鍍條件為相同條件之濺鍍法來進行成膜。
藉由如此的成膜方法，IGZTO之組成比，可隨基板上位置而改變。即，隨著遠離靶材，膜中的靶材構成元素之比率會降低。例如，在接近SnO2靶材之位置之組成為In：Ga：Zn：Sn=3.6：52.7：29.7：14.0(表4的No.1)，在基板中央為In：Ga：Zn：Sn=5.0：35.3：49.1：10.6(No.10)。又，接近ZnO靶材位置為In：Ga：Zn：Sn=10.6：13.0：60.8：15.5(No.15)。
尚，如此般之成膜方法，係以往以來在作為調查最佳之組成比之手法所確立者。
又，於基板上製作相當於第2氧化物半導體層之IZTO(In：Zn：Sn(原子%比)=20：56.7：23.3)(成膜條件為與實施例3之第2氧化物半導體層相同)，並與上述No.1~16同樣地做法調查濕式蝕刻特性。
上述各樣品之濕式蝕刻特性，係在(甲)氧化物 半導體加工用濕式蝕刻液〔關東化學公司製「ITO-07N」、液溫：室溫〕中，浸漬上述樣品後進行蝕刻。測定蝕刻前後之氧化物半導體層之膜厚變化(削減量)，並根據與蝕刻時間之關係而算出蝕刻速度。
尚，對於氧化物半導體加工用濕式蝕刻液，相當於第2半導體層之IZTO膜之蝕刻速率為49nm/分。
相當於第1氧化物半導體層之IGZTO膜(No.1~16)，與相當於第2氧化物半導體層之IZTO膜之蝕刻速率比為0.1~4倍之情形時，將對於(甲)氧化物半導體加工用濕式蝕刻液之濕式蝕刻性評估為良好(○)；將上述蝕刻速率比為超出上述範圍外之情形評估為不良(×)。
(應力耐受性之評估)
再者，除使用具有表4之各樣品之組成比之靶材來成膜第1氧化物半導體層以外，依據上述實施例3之製造方法來製作TFT(圖4：ESL構造情形之型式)，並與上述實施例3為相同之基準下來評估應力耐受性。尚，將臨界值電壓之變化為4.0V以下之情形評估為應力耐受性良好。
(綜合評估)
依據上述濕式蝕刻特性、及應力耐受性之結果，以下述基準來進行判定。
○：應力耐受性△ Vth≦4.0V，且濕式蝕刻特性○評估
×：上述○評估以外
尚，前述「△ Vth≦4.0V」，係與第2氧化物半導體層單層之情形相比時，可評估應力耐受性為良好之基準。
No.2、3、5~12、14、15為將本發明之第1氧化物半導體層中所包含的成分組成控制於規定範圍內之例，為具有優異的應力耐受性與蝕刻特性。
No.1為Zn含有量為少之例。Zn含有量為少之No.1時，由於蝕刻速度慢，故濕式蝕刻特性為差。
No.13為Zn含有量為多之例，相較於由IZTO所成的第2氧化物半導體層，由於第1氧化物半導體層之蝕刻速率過快，故側面蝕刻會變大，無法圖型化為所期望之形狀。
No.16為第1氧化物半導體層中所包含的Ga含有量為低於規定之例，與由IZTO所成的第2氧化物半導體層之蝕刻速率比為良好，但應力耐受性並不充分。
本申請案為基於2012年6月6日申請之日本發明專利申請號第2012-129399號主張優先權。將2012年6月6日申請之日本發明專利申請號第2012-129399號之說明書所有內容，援用為本申請案之參考。
1‧‧‧基板
2‧‧‧閘極電極
3‧‧‧閘極絕緣膜
4‧‧‧第2氧化物半導體層
4A‧‧‧第1氧化物半導體層
5‧‧‧源極-汲極電極
6‧‧‧保護膜(絕緣膜)
7‧‧‧接觸孔

Claims (10)

  1. 一種薄膜電晶體，其係於基板上依序具有至少閘極電極、閘極絕緣膜、氧化物半導體層、源極-汲極電極、及保護前述源極-汲極電極的保護膜之薄膜電晶體，其特徵為前述氧化物半導體層為具有由In、Ga、Zn、Sn、及O所構成的第1氧化物半導體層，與由In、Zn、Sn、及O所構成的第2氧化物半導體層之層合體，前述第2氧化物半導體層為形成於前述閘極絕緣膜之上，同時前述第1氧化物半導體層為形成於前述第2氧化物半導體層與前述保護膜之間，且前述第1氧化物半導體層中，相對於除氧以外的全金屬元素之各金屬元素之含有量(原子%，以下亦同)為In：25%以下(不包含0%)、Ga：5%以上、Zn：35~65%、及Sn：8~30%。
  2. 如請求項1之薄膜電晶體，其中，前述第1氧化物半導體層中，相對於除氧以外的全金屬元素之各金屬元素之含有量為In：20%以下(不包含0%)、Ga：15%以上、未滿50%、Zn：35~65%、及 Sn：8~30%。
  3. 如請求項1或2之薄膜電晶體，其中，前述第1氧化物半導體層之對於源極-汲極電極用濕式蝕刻液的蝕刻速率為前述源極-汲極電極的蝕刻速率的1/2以下。
  4. 如請求項1或2之薄膜電晶體，其中，前述第2氧化物半導體層之厚度為0.5nm以上。
  5. 一種顯示裝置，其係具備請求項1或2之薄膜電晶體。
  6. 一種薄膜電晶體，其係於基板上依序具有至少閘極電極、閘極絕緣膜、氧化物半導體層、源極-汲極電極、蝕刻阻止層、及保護前述源極-汲極電極的保護膜之薄膜電晶體，其特徵為：前述氧化物半導體層為具有由In、Ga、Zn、Sn、及O所構成的第1氧化物半導體層，與由In、Zn、Sn、及O所構成的第2氧化物半導體層之層合體，同時前述第1氧化物半導體層中，相對於除氧以外的全金屬元素之各金屬元素之含有量(原子%，以下亦同)為In：25%以下(不包含0%)、Ga：8.0%以上、Zn：30.0~65%、及Sn：5~30%。
  7. 如請求項6之薄膜電晶體，其中，前述第1氧化物半導體層中，相對於除氧以外的全金屬元素之各金屬元素 之含有量為In：20%以下(不包含0%)、Ga：15%以上、未滿50%、Zn：35~65%、及Sn：8~30%。
  8. 如請求項6或7之薄膜電晶體，其中，前述第2氧化物半導體層為形成於前述閘極絕緣膜之上，同時前述第1氧化物半導體層為形成於前述第2氧化物半導體層與前述蝕刻阻止層之間。
  9. 如請求項6或7之薄膜電晶體，其中，前述第2氧化物半導體層之厚度為0.5nm以上。
  10. 一種顯示裝置，其係具備請求項6或7之薄膜電晶體。
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