KR101920709B1 - 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 27
- 239000004020 conductor Substances 0.000 claims abstract description 13
- 239000001301 oxygen Substances 0.000 claims description 39
- 229910052760 oxygen Inorganic materials 0.000 claims description 39
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 22
- 229910052751 metal Inorganic materials 0.000 claims description 8
- 239000002184 metal Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 abstract description 11
- 239000010410 layer Substances 0.000 description 379
- 239000000758 substrate Substances 0.000 description 24
- 239000010409 thin film Substances 0.000 description 21
- 239000000463 material Substances 0.000 description 16
- 229910004438 SUB2 Inorganic materials 0.000 description 11
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 11
- 230000000052 comparative effect Effects 0.000 description 11
- 101150018444 sub2 gene Proteins 0.000 description 11
- 239000011241 protective layer Substances 0.000 description 9
- 229910052723 transition metal Inorganic materials 0.000 description 9
- 150000003624 transition metals Chemical class 0.000 description 9
- 230000008859 change Effects 0.000 description 8
- -1 oxygen ions Chemical class 0.000 description 8
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 7
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 7
- 229910004444 SUB1 Inorganic materials 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 239000002356 single layer Substances 0.000 description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000008569 process Effects 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 239000008186 active pharmaceutical agent Substances 0.000 description 4
- 229910052800 carbon group element Inorganic materials 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 239000012212 insulator Substances 0.000 description 3
- 239000004973 liquid crystal related substance Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 229910005265 GaInZnO Inorganic materials 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 229910052795 boron group element Inorganic materials 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 229910052733 gallium Inorganic materials 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229910021480 group 4 element Inorganic materials 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 229910052738 indium Inorganic materials 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 239000012044 organic layer Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 229910052718 tin Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052727 yttrium Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000001994 activation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000002355 dual-layer Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
Abstract
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관해 개시되어 있다. 개시된 트랜지스터는 다층 구조를 갖는 산화물 채널층을 포함할 수 있다. 상기 채널층은 게이트절연층 측으로부터 순차로 배열되는 제1층 및 제2층을 포함할 수 있다. 상기 제1층은 도전체(conductor)일 수 있고, 상기 제2층은 상기 제1층보다 전기전도도가 낮은 반도체(semiconductor)일 수 있다. 상기 제1층은 게이트 전압 조건에 따라 공핍 영역(depletion region)이 될 수 있다.
Description
트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자에 관한 것이다.
트랜지스터는 전자 기기 분야에서 스위칭소자(switching device)나 구동소자(driving device)로 널리 사용되고 있다. 특히, 박막 트랜지스터(thin film transistor)는 유리 기판이나 플라스틱 기판 상에 제조할 수 있기 때문에, 액정표시장치 또는 유기발광표시장치 등과 같은 평판표시장치 분야에서 유용하게 사용된다.
현재 상용화되어 있는 대부분의 평판표시장치는 비정질실리콘으로 이루어진 채널층을 갖는 박막 트랜지스터(이하, 비정질실리콘 박막 트랜지스터) 또는 다결정실리콘층으로 이루어진 채널층으로 갖는 박막 트랜지스터(이하, 다결정실리콘 박막 트랜지스터)를 사용한다.
비정질실리콘 박막 트랜지스터의 경우, 전하 이동도가 0.5 ㎠/Vs 내외로 낮기 때문에, 평판표시장치의 동작 속도를 높이는데 어려움이 있다. 또한 비정질실리콘은 광학적 밴드갭(optical band gap)이 ∼1.8 eV 정도로서 가시광선 조사에 의한 누설 전류(leakage current) 유발 및 댕글링 본드(dangling bond)(즉, 결합되어 있지 않은 화학 결합 손) 증가에 따른 특성 열화 등의 문제가 있다.
한편, 다결정실리콘 박막 트랜지스터의 경우, 결정화 공정, 불순물 주입(임플란트) 공정 및 활성화 공정 등이 요구되기 때문에 비정질실리콘 박막 트랜지스터에 비해 제조 공정이 복잡하고 제조 단가가 높다. 또한 다결정실리콘층의 결정립 크기는 불균일하기 때문에, 다결정실리콘층을 대면적 표시장치의 채널층으로 적용할 경우, 화면 품위가 떨어지는 문제가 발생한다.
이에, 비정질실리콘 박막 트랜지스터 및 다결정실리콘 박막 트랜지스터의 문제를 해결하고, 대형화/저가격화 및 고성능/고신뢰성을 만족시킬 수 있는 새로운 박막 트랜지스터에 대한 요구가 증가하고 있고, 이에 대한 연구가 진행되고 있다. 그 일환으로 산화물층을 채널층으로 갖는 트랜지스터(산화물 박막 트랜지스터)에 대한 연구가 이루어지고 있다.
고성능 및 고신뢰성을 갖는 트랜지스터를 제공한다.
상기 트랜지스터의 제조방법을 제공한다.
상기 트랜지스터를 포함하는 전자소자를 제공한다.
본 발명의 일 측면(aspect)에 따르면, 산화물로 형성된 채널층; 상기 채널층의 양단에 각각 접촉된 소오스 및 드레인; 상기 채널층에 대응하는 게이트; 및 상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하고, 상기 채널층은 상기 게이트절연층 측으로부터 순차로 배열되는 제1층 및 제2층을 구비하고, 상기 제1층은 게이트 전압 조건에 따라 공핍(depletion) 될 수 있는 도전체(conductor)이고, 상기 제2층은 상기 제1층보다 낮은 전기전도도를 갖는 트랜지스터가 제공된다.
상기 제1층의 산소 공공(oxygen vacancy) 농도는 상기 제2층의 산소 공공 농도보다 높을 수 있다.
상기 제1층의 전기전도도는 103 S/cm 이상일 수 있다.
상기 제2층의 전기전도도는 10-8 S/cm 이상 103 S/cm 미만일 수 있다.
상기 제1층의 캐리어 농도는 1018/㎤ 이상 1021/㎤ 이하일 수 있다.
상기 제2층의 캐리어 농도는 1013/㎤ 이상 1018/㎤ 미만일 수 있다.
상기 제1층은 5∼50nm 의 두께를 가질 수 있다.
상기 제2층은 10∼1000nm 의 두께를 가질 수 있다.
상기 제1층 및 제2층의 금속 원소 성분은 서로 동일할 수 있다.
상기 제1층 및 제2층의 금속 원소 농도는 서로 동일하거나 유사할 수 있다.
상기 채널층의 산화물은 ZnO 계열 또는 InO 계열 산화물일 수 있다.
상기 게이트는 상기 채널층 아래에 구비될 수 있다. 이 경우, 상기 채널층 상에 식각정지층이 더 구비될 수 있다.
상기 게이트는 상기 채널층 위에 구비될 수 있다.
본 발명의 다른 측면에 따르면, 전술한 트랜지스터를 포함하는 평판표시장치가 제공된다.
본 발명의 다른 측면에 따르면, 게이트를 형성하는 단계; 상기 게이트에 대응하는 것으로 산화물을 포함하는 채널층을 형성하는 단계; 상기 게이트와 상기 채널층 사이에 게이트절연층을 형성하는 단계; 및 상기 채널층 양단에 접촉된 소오스 및 드레인을 형성하는 단계;를 포함하는 트랜지스터의 제조방법에 있어서, 상기 채널층을 형성하는 단계는 상기 게이트절연층의 일면 상에 순차로 구비되는 제1층 및 제2층을 형성하는 단계를 포함하되, 상기 제1층은 게이트 전압 조건에 따라 공핍(depletion) 될 수 있는 도전체(conductor)로 형성하고, 상기 제2층은 상기 제1층보다 낮은 전기전도도를 갖도록 형성하는 트랜지스터의 제조방법이 제공된다.
상기 제1층은 제1 산소 분압에서 형성하고, 상기 제2층은 상기 제1 산소 분압보다 큰 제2 산소 분압에서 형성할 수 있다.
상기 채널층 형성시 O2 및 Ar 을 포함하는 반응 가스를 사용할 수 있다. 이 경우, 상기 제1층은 Ar에 대한 O2의 유량비(O2/Ar)가 0 보다 크고 0.1 보다 작은 조건으로 형성할 수 있고, 상기 제2층은 Ar에 대한 O2의 유량비(O2/Ar)가 0.1 보다 크거나 같은 조건으로 형성할 수 있다.
상기 제1층 및 제2층은 인-시츄(in-situ)로 형성할 수 있다.
상기 제1층의 산소 공공(oxygen vacancy) 농도는 상기 제2층의 산소 공공 농도보다 높을 수 있다.
상기 제1층의 전기전도도는 103 S/cm 이상일 수 있다.
상기 제2층의 전기전도도는 10-8 S/cm 이상 103 S/cm 미만일 수 있다.
상기 제1층은 5∼50nm 의 두께로 형성할 수 있다.
상기 제2층은 10∼1000nm 의 두께로 형성할 수 있다.
상기 채널층은 ZnO 계열 또는 InO 계열 산화물로 형성할 수 있다.
상기 트랜지스터는 바텀(bottom) 게이트 구조 또는 탑(top) 게이트 구조로 형성할 수 있다.
고성능 및 고신뢰성을 갖는 트랜지스터와 이를 포함하는 평판표시장치를 구현할 수 있다. 상기 트랜지스터를 비교적 간단한 방법으로 용이하게 제조할 수 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 트랜지스터의 단면도이다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 8은 본 발명의 실시예에 따른 트랜지스터의 제조방법에서 O2/Ar 유량비에 따른 산화물층의 전기적 특성 변화를 보여주는 그래프이다.
도 9는 본 발명의 실시예에 따른 트랜지스터의 제조방법으로 형성한 채널층의 깊이에 따른 산소 농도의 변화를 보여주는 그래프이다.
도 10 내지 도 12는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 13 및 도 14는 본 발명의 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호설명 *
10, 10', 11, 11' : 제1층 20, 20', 22, 22' : 제2층
C1, C1', C2, C2' : 채널층 D1, D1', D2, D2' : 드레인전극
G1, G2 : 게이트 GI1, GI2 : 게이트절연층
P1, P2 : 보호층 S1, S1', S2, S2' : 소오스전극
SUB1, SUB2 : 기판
도 6a 내지 도 6d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여주는 단면도이다.
도 8은 본 발명의 실시예에 따른 트랜지스터의 제조방법에서 O2/Ar 유량비에 따른 산화물층의 전기적 특성 변화를 보여주는 그래프이다.
도 9는 본 발명의 실시예에 따른 트랜지스터의 제조방법으로 형성한 채널층의 깊이에 따른 산소 농도의 변화를 보여주는 그래프이다.
도 10 내지 도 12는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다.
도 13 및 도 14는 본 발명의 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다.
* 도면의 주요 부분에 대한 부호설명 *
10, 10', 11, 11' : 제1층 20, 20', 22, 22' : 제2층
C1, C1', C2, C2' : 채널층 D1, D1', D2, D2' : 드레인전극
G1, G2 : 게이트 GI1, GI2 : 게이트절연층
P1, P2 : 보호층 S1, S1', S2, S2' : 소오스전극
SUB1, SUB2 : 기판
이하, 본 발명의 실시예에 따른 트랜지스터, 트랜지스터의 제조방법 및 트랜지스터를 포함하는 전자소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 다소 과장되게 도시된 것이다. 상세한 설명 전체에 걸쳐 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 1은 본 발명의 실시예에 따른 트랜지스터를 보여준다. 본 실시예의 트랜지스터는 게이트(G1)가 채널층(C1) 아래에 구비되는 바텀(bottom) 게이트 구조의 박막 트랜지스터이다.
도 1을 참조하면, 기판(SUB1) 상에 게이트(G1)가 형성될 수 있다. 기판(SUB1)은 플라스틱 기판일 수 있지만, 그 밖의 다른 기판, 예컨대, 유리 기판이나 실리콘 기판 등 통상의 반도체소자 공정에서 사용되는 다양한 기판 중 어느 하나일 수 있다. 게이트(G1)는 일반적인 전극 물질(금속, 도전성 산화물 등)로 형성될 수 있다. 기판(SUB1) 상에 게이트(G1)를 덮는 게이트절연층(GI1)이 형성될 수 있다. 게이트절연층(GI1)은 실리콘 산화물층 또는 실리콘 질화물층을 포함할 수 있으나, 그 밖의 다른 물질층, 예컨대, 실리콘 질화물층보다 유전상수가 큰 고유전물질층을 포함할 수도 있다. 게이트절연층(GI1)은 단층 또는 다층 구조를 가질 수 있다.
게이트절연층(GI1) 상에 채널층(C1)이 구비될 수 있다. 채널층(C1)은 게이트(G1) 위쪽에 위치할 수 있다. 채널층(C1)의 X축 방향 폭은 게이트(G1)의 X축 방향 폭보다 다소 클 수 있다. 채널층(C1)은 산화물로 형성될 수 있고, 다층 구조를 가질 수 있다. 예컨대, 채널층(C1)은 순차 적층된 제1산화물층(이하, 제1층)(10) 및 제2산화물층(이하, 제2층)(20)을 구비한 이중층 구조를 가질 수 있다. 제1층(10)이 제2층(20)보다 상대적으로 게이트(G1)에 가까이 배치되어 있다. 다시 말해, 게이트절연층(GI1)과 제2층(20) 사이에 제1층(10)이 개재(interpose)되어 있다. 그러므로 제1층(10)은 게이트절연층(GI1)에 접촉될 수 있고, 제2층(20)은 게이트절연층(GI1)에서 이격될 수 있다. 제1층(10)의 두께는, 예컨대, 5∼50nm 정도일 수 있고, 제2층(20)의 두께는, 예컨대, 10∼1000nm 정도일 수 있다. 제1층(10) 및 제2층(20)에 대해서는 추후에 보다 상세히 설명한다.
게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉되는 소오스전극(S1) 및 드레인전극(D1)이 구비될 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일층 또는 다중층일 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 게이트(G1)과 동일한 물질층일 수 있으나, 다른 물질층일 수도 있다. 게이트절연층(GI1) 상에 채널층(C1), 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(passivation layer)(P1)이 형성될 수 있다. 보호층(P1)은 실리콘 산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 게이트(G1), 게이트절연층(GI1), 소오스전극(S1) 및 드레인전극(D1)의 두께는 각각 50∼300nm, 50∼400nm, 10∼200nm 및 10∼200nm 정도일 수 있다.
이하에서는 채널층(C1)에 대해 보다 상세히 설명한다.
채널층(C1)의 제1층(10)과 제2층(20)은 전기적 특성이 서로 다른 층일 수 있다. 제1층(10)은 103 S/cm 이상의 전기전도도를 갖는 도전체일 수 있다. 제1층(10)은 게이트(G1)에 인가되는 전압 조건(즉, 게이트 전압 조건)에 따라 공핍 영역(depletion region)이 될 수 있다. 제2층(20)은 제1층(10)보다 낮은 전기전도도를 갖는 반도체일 수 있다. 예컨대, 제2층(20)의 전기전도도는 10-8 S/cm 이상 103 S/cm 미만일 수 있다. 제1층(10)과 제2층(20)의 전기전도도는 캐리어 농도와 관련될 수 있다. 제1층(10)의 캐리어 농도는 1018/㎤ 이상 1021/㎤ 이하일 수 있고, 제2층(20)의 캐리어 농도는 1013/㎤ 이상 1018/㎤ 미만일 수 있다. 제1층(10)의 전기 저항은 10 Ωcm 이하일 수 있고, 제2층(20)의 전기 저항은 10 Ωcm 보다 클 수 있다. 제1층(10)과 제2층(20)의 산소 공공(oxygen vacancy) 농도는 서로 다를 수 있다. 제1층(10)의 산소 공공(oxygen vacancy) 농도는 제2층(20)의 그것보다 높을 수 있다. 산소 공공이 많다는 것은 산소 이온은 적다는 것을 의미할 수 있다. 그러므로 제1층(10)의 산소 이온 농도는 제2층(20)의 산소 이온 농도보다 낮을 수 있다.
제1층(10)이 도전체라는 것은 제1층(10)에 어떤 외부 요인이 작용하지 않을 때, 제1층(10) 자체로 고유하게 도전성을 띤다는 것을 의미한다. 그러나 제1층(10)에 소정의 외부 요인이 작용할 때, 제1층(10)은 도전성을 잃고 절연체와 유사한 특성을 가질 수 있다. 만약, 게이트(G1)에 소정의 음(-)의 전압이 인가되면, 제1층(10)의 캐리어(예컨대, 전자)가 제2층(20)으로 넘어가면서 제1층(10)은 공핍 영역(depletion region)이 될 수 있다. 그러므로 게이트(G1)에 소정의 음(-)의 전압이 인가되는 오프(OFF) 상태에서 제1층(10)은 절연 특성을 가질 수 있다. 하지만 온(ON) 상태에서 제1층(10)은 도전 특성을 가지므로, 소오스전극(S1)과 드레인전극(D1) 사이의 전류는 대부분 제1층(10)을 통해 흐를 수 있다. 이와 같이, 도전체의 특성을 갖는 제1층(10)은 외부 요인에 의해 절연체의 특성을 가질 수 있으므로, 온(ON)/오프(OFF) 스위칭을 위한 트랜지스터의 채널로 기능을 할 수 있다. 제1층(10)이 과도하게 두꺼울 경우, 게이트(G1)에 음(-)의 전압이 인가되더라도 제1층(10)에 공핍 영역이 형성되기 어려울 수 있다. 즉, 제1층(10)이 과도하게 두꺼울 경우, 제1층(10)에 절연 특성을 부여하기 어려울 수 있다. 그러므로 제1층(10)은 비교적 얇은 두께, 예컨대, 5∼50nm 정도의 두께로 형성될 수 있다. 한편, 제2층(20)은 10∼1000nm 정도의 두께로 형성될 수 있다.
제1층(10)과 제2층(20)은 동일 계열의 산화물(금속 산화물)로 형성될 수 있다. 이때, 제1층(10)과 제2층(20)의 금속 성분(metal composition)은 동일할 수 있다. 또한 제1층(10)과 제2층(20)의 금속 원소 농도는 서로 동일하거나 유사할 수 있다. 제1층(10)과 제2층(20)을 동일 계열의 산화물로 형성하되, 산소 공공 농도(또는 산소 이온 농도), 캐리어 농도 등을 달리하여 이들의 전기적 특성을 제어할 수 있다. 이와 같이, 제1층(10)과 제2층(20)을 동일 계열의 산화물로 형성하는 경우, 하나의 스퍼터 타겟(sputter target)을 사용해서 제1층(10)과 제2층(20)을 인-시츄(in-situ)로 형성할 수 있으므로, 제조공정이 단순화될 수 있다.
예를 들어, 제1층(10) 및 제2층(20)은 ZnO 계열 또는 InO 계열의 산화물을 포함할 수 있다. 제1층(10) 및 제2층(20)이 ZnO 계열의 산화물을 포함하는 경우, In, Ga 및 Al과 같은 13족 원소, Sn 및 Si와 같은 14족 원소, Zr, Hf 및 Ti와 같은 4족 원소(전이금속), Mg와 같은 2족 원소, Y 및 La과 같은 3족 원소(전이금속), Cu와 같은 11족 원소(전이금속), 그리고, Ta, Cr 등 그 밖의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다. 구체적인 예로, 제1층(10) 및 제2층(20)은 GaInZnO, HfInZnO, ZrInZnO, MgInZnO, LaInZnO, AlInZnO, SiInZnO, CuInZnO 등과 같은 InZnO(즉, IZO) 계열 산화물 또는 GaZnSnO, HfZnSnO, ZrZnSnO, MgZnSnO, LaZnSnO, AlZnSnO, SiZnSnO, CuZnSnO 등과 같은 ZnSnO(즉, ZTO) 계열 산화물을 포함하거나, ZnO 또는 InO 를 포함할 수 있다.
이와 같이, 채널층(C1)을 전기적 특성이 서로 다른 복수의 산화물층(10, 20)으로 구성함으로써, 트랜지스터의 동작 특성 및 신뢰성을 개선할 수 있다. 이에 대해서는 추후에 보다 상세히 설명한다.
도 1에서는 채널층(C1)의 상면 양단에 소오스전극(S1) 및 드레인전극(D1)이 접촉되어 있지만, 이들의 위치 관계는 달라질 수 있다. 그 예가 도 2에 도시되어 있다.
도 2를 참조하면, 게이트절연층(GI1) 상에 서로 이격된 소오스전극(S1') 및 드레인전극(D1')이 구비될 수 있다. 소오스전극(S1')과 드레인전극(D1') 사이의 게이트절연층(GI1) 상에 두 전극(S1', D1')에 접촉된 채널층(C1')이 구비될 수 있다. 그러므로 소오스전극(S1') 및 드레인전극(D1')은 채널층(C1')의 하면 양단에 접촉될 수 있다. 채널층(C1')은 제1층(10') 및 제2층(20')이 적층된 구조를 가질 수 있다. 제1층(10') 및 제2층(20')은 각각 도 1의 제1층(10) 및 제2층(20)과 동일한 물질로 구성될 수 있다. 채널층(C1')과 소오스전극(S1') 및 드레인전극(D1') 사이의 위치 관계를 제외하면, 도 2의 구조는 도 1과 동일할 수 있다.
본 발명의 다른 실시예에 따르면, 도 1의 트랜지스터는 채널층(C1) 상에 식각정지층(etch stop layer)을 더 구비할 수 있다. 그 예가 도 3에 도시되어 있다.
도 3을 참조하면, 채널층(C1) 상에 식각정지층(ES1)이 더 구비될 수 있다. 식각정지층(ES1)의 X축 방향(도 1의 좌표 참조) 폭은 채널층(C1)보다 작을 수 있다. 채널층(C1)의 양단은 식각정지층(ES1)으로 커버되지 않을 수 있다. 소오스전극(S1)은 식각정지층(ES1)과 채널층(C1)의 일단을 덮을 수 있고, 드레인전극(D1)은 식각정지층(ES1)과 채널층(C1)의 타단을 덮을 수 있다. 식각정지층(ES1)은 소오스전극(S1) 및 드레인전극(D1)을 형성하기 위한 식각 공정에서, 상기 식각에 의해 채널층(C1)이 손상되는 것을 방지하는 역할을 할 수 있다. 식각정지층(ES1)은, 예를 들어, 실리콘 산화물, 실리콘 질화물 또는 유기절연물 등을 포함할 수 있다. 식각정지층(ES1)의 사용 여부는 채널층(C1)의 물질과 소오스전극(S1) 및 드레인전극(D1)의 물질에 따라 결정될 수 있다. 식각정지층(ES1)을 구비하는 것을 제외하면, 도 3의 구조는 도 1과 동일할 수 있다.
도 4는 본 발명의 다른 실시예에 따른 트랜지스터를 보여준다. 본 실시예에 따른 트랜지스터는 게이트(G2)가 채널층(C2) 위에 구비되는 탑(top) 게이트 구조의 박막 트랜지스터이다.
도 4를 참조하면, 기판(SUB2) 상에 채널층(C2)이 구비되어 있다. 채널층(C2)은 도 1의 채널층(C1)이 위·아래로 뒤집힌 구조를 가질 수 있다. 즉, 도 2의 채널층(C2)은 기판(SUB2) 상에 도 1의 제2층(20)과 등가한 제2층(22)과 도 1의 제1층(10)과 등가한 제1층(11)이 순차로 구비된 구조를 가질 수 있다. 제1층(11)은 도전체일 수 있고, 제2층(22)은 반도체일 수 있다. 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉되도록 소오스전극(S2) 및 드레인전극(D2)이 형성되어 있다. 기판(SUB2) 상에 채널층(C2), 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)이 형성되어 있다. 게이트절연층(GI2) 상에 게이트(G2)가 형성되어 있다. 게이트(G2)는 채널층(C2) 위에 위치한다. 게이트절연층(GI2) 상에 게이트(G2)를 덮는 보호층(P2)이 형성되어 있다.
도 4의 기판(SUB2), 제1층(11), 제2층(22), 소오스전극(S2), 드레인전극(D2), 게이트절연층(GI2), 게이트(G2) 및 보호층(P2) 각각의 물질 및 두께는 도 1의 기판(SUB1), 제1층(10), 제2층(20), 소오스전극(S1), 드레인전극(D1), 게이트절연층(GI1), 게이트(G1) 및 보호층(P1) 각각의 그것들과 동일할 수 있다. 또한, 도 4에서 제1층(11) 및 제2층(22)의 역할은 도 1의 제1층(10) 및 제2층(20)의 역할과 동일할 수 있다.
도 4에서 채널층(C2)과 소오스전극(S2) 및 드레인전극(D2)의 위치 관계는 도 5와 같이 달라질 수 있다.
도 5를 참조하면, 기판(SUB2) 상에 서로 이격된 소오스전극(S2') 및 드레인전극(D2')이 구비될 수 있다. 소오스전극(S2')과 드레인전극(D2') 사이의 기판(SUB2) 상에 두 전극(S2', D2')에 접촉된 채널층(C2')이 구비될 수 있다. 그러므로 소오스전극(S2') 및 드레인전극(D2')은 채널층(C2')의 하면 양단에 접촉될 수 있다. 채널층(C2')은 제2층(22') 및 제1층(11')이 적층된 구조를 가질 수 있다. 제1층(11') 및 제2층(22')은 각각 도 4의 제1층(11) 및 제2층(22)과 동일한 물질로 구성될 수 있다. 그러므로 제1층(11')은 도전체일 수 있고, 제2층(22')은 반도체일 수 있다. 채널층(C2')과 소오스전극(S2') 및 드레인전극(D2') 사이의 위치 관계를 제외하면, 도 5의 구조는 도 4와 동일할 수 있다.
도 6a 내지 도 6d는 본 발명의 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 바텀(bottom) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 1과 도 6a 내지 도 6d에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 6a를 참조하면, 기판(SUB1) 상에 게이트(G1)를 형성하고, 게이트(G1)를 덮는 게이트절연층(GI1)을 형성할 수 있다. 게이트절연층(GI1)은 실리콘 산화물 또는 실리콘 질화물로 형성하거나, 그 밖의 다른 물질, 예컨대, 실리콘 질화물보다 유전상수가 큰 고유전물질로 형성할 수도 있다. 게이트절연층(GI1)은 단층 또는 다층 구조로 형성할 수 있다.
도 6b를 참조하면, 게이트절연층(GI1) 상에 다층 구조를 갖는 채널용 산화물 박막을 형성할 수 있다. 예컨대, 제1산화물층(이하, 제1층)(10)과 제2산화물층(이하, 제2층)(20)을 순차로 형성할 수 있다. 제1층(10) 및 제2층(20)은 스퍼터링(sputtering) 법 또는 증발(evaporation) 법과 같은 물리 기상 증착(physical vapor deposition)(이하, PVD) 방법으로 증착할 수 있다. 제1층(10) 및 제2층(20)은 동일 계열의 산화물(금속 산화물)로 형성할 수 있다. 이때, 제1층(10)과 제2층(20)의 금속 성분(metal composition)은 동일할 수 있다. 또한 제1층(10)과 제2층(20)의 금속 원소 농도는 서로 동일하거나 유사할 수 있다. 예를 들어, 제1층(10) 및 제2층(20)은 ZnO 계열 또는 InO 계열의 산화물로 형성할 수 있다. 제1층(10) 및 제2층(20)을 ZnO 계열의 산화물로 형성하는 경우, 상기 ZnO 계열의 산화물은 In, Ga 및 Al과 같은 13족 원소, Sn 및 Si와 같은 14족 원소, Zr, Hf 및 Ti와 같은 4족 원소(전이금속), Mg와 같은 2족 원소, Y 및 La과 같은 3족 원소(전이금속), Cu와 같은 11족 원소(전이금속), 그리고, Ta, Cr 등 그 밖의 전이금속으로 구성된 그룹에서 선택된 적어도 하나의 원소를 더 포함할 수 있다. 구체적인 예로, 제1층(10) 및 제2층(20)은 GaInZnO, HfInZnO, ZrInZnO, MgInZnO, LaInZnO, AlInZnO, SiInZnO, CuInZnO 등과 같은 InZnO(즉, IZO) 계열 산화물 또는 GaZnSnO, HfZnSnO, ZrZnSnO, MgZnSnO, LaZnSnO, AlZnSnO, SiZnSnO, CuZnSnO 등과 같은 ZnSnO(즉, ZTO) 계열 산화물로 형성하거나, ZnO 또는 InO 로 형성할 수 있다.
제1층(10) 및 제2층(20)을 동일 계열의 산화물로 형성하는 경우, 이들은 서로 다른 산소 분압에서 형성할 수 있다. 제1층(10)은 제1 산소 분압에서 형성하고, 제2층(20)은 상기 제1 산소 분압보다 큰 제2 산소 분압에서 형성할 수 있다. 제1층(10) 및 제2층(20) 형성시 O2 및 Ar 을 포함하는 반응 가스를 사용할 수 있는데, 이때, O2 가스와 Ar 가스의 유량비를 변화시켜 산소 분압을 조절할 수 있다. 제1층(10)은 Ar에 대한 O2의 유량비(O2/Ar)가 0 보다 크고 0.1 보다 작은 조건으로 형성할 수 있고, 제2층(20)은 Ar에 대한 O2의 유량비(O2/Ar)가 0.1 보다 크거나 같은 조건으로 형성할 수 있다. 이와 같이, 제1층(10) 및 제2층(20)을 서로 다른 산소 분압에서 형성함으로써 제1층(10) 및 제2층(20)의 전기적 특성을 다르게 만들 수 있다. 위 방법에 따르면, 제1층(10)은 103 S/cm 이상의 전기전도도를 갖는 도전체로 형성할 수 있다. 제2층(20)은 제1층(10)보다 낮은 전기전도도를 갖는 반도체로 형성할 수 있다. 예컨대, 제2층(20)의 전기전도도는 10-8 S/cm 이상 103 S/cm 미만일 수 있다. 제1층(10)의 캐리어 농도는 1018/㎤ 이상 1021/㎤ 이하일 수 있고, 제2층(20)의 캐리어 농도는 1013/㎤ 이상 1018/㎤ 미만일 수 있다. 제1층(10)의 전기 저항은 10 Ωcm 이하일 수 있고, 제2층(20)의 전기 저항은 10 Ωcm 보다 클 수 있다. 제1층(10)과 제2층(20)의 산소 공공(oxygen vacancy) 농도는 서로 다를 수 있다. 제1층(10)의 산소 공공(oxygen vacancy) 농도는 제2층(20)의 그것보다 높을 수 있다. 제1층(10)의 산소 이온 농도는 제2층(20)의 산소 이온 농도보다 낮을 수 있다. 제1층(10)은 5∼50nm 정도의 두께로 형성할 수 있고, 제2층(20)은 10∼1000nm 정도의 두께로 형성할 수 있다.
제1층(10)과 제2층(20)을 동일 계열의 산화물로 형성하는 경우, 제1층(10)과 제2층(20)을 하나의 스퍼터 타겟(sputter target)을 사용해서 공정 조건만 달리하여 인-시츄(in-situ)로 형성할 수 있으므로, 제조공정이 단순화될 수 있다. 따라서 본 실시예에 따른 제조방법은 트랜지스터의 양산 및 대면적화에 유리할 수 있다. 여기서는, 공정 조건 중 산소 분압을 달리하면서 제1층(10) 및 제2층(20)을 형성하는 방법에 대해 설명하였지만, 산소 분압 이외에도 챔버의 압력이나 소오스 파워(power) 등을 변화시키면서 물성이 다른 제1층(10) 및 제2층(20)을 형성할 수도 있다. 산소 분압의 변화와 더불어 혹은 산소 분압을 고정한 상태에서, 챔버의 압력 및/또는 소오스 파워(power) 등을 변화시키면서 제1층(10) 및 제2층(20)을 형성할 수 있다. 또한 이상에서는 제1층(10) 및 제2층(20)을 동일 계열 산화물로 형성하는 경우에 대해 설명하였지만, 경우에 따라서는, 제1층(10) 및 제2층(20)을 서로 다른 계열의 산화물로 형성할 수도 있다.
제1층(10) 및 제2층(20)을 패터닝하여, 도 6c에 도시된 바와 같이, 채널층(C1)을 형성할 수 있다. 패터닝된 제1층(10)은 도 1의 제1층(10)과 동일할 수 있고, 패터닝된 제2층(20)은 도 1의 제2층(20)과 동일할 수 있다.
도 6d를 참조하면, 게이트절연층(GI1) 상에 채널층(C1)의 양단에 각각 접촉하고 채널층(C1)의 상부면 일부를 노출시키는 소오스전극(S1) 및 드레인전극(D1)을 형성할 수 있다. 소오스전극(S1) 및 드레인전극(D1)은 단일층 또는 다중층으로 형성할 수 있다. 필요에 따라, 소오스전극(S1) 및 드레인전극(D1)으로 커버되지 않은 채널층(C1)의 노출부를 산소를 포함하는 플라즈마로 처리할 수 있다. 다음, 기판(SUB1) 상에 채널층(C1)의 상기 노출된 부분과, 소오스전극(S1) 및 드레인전극(D1)을 덮는 보호층(P1)을 형성할 수 있다. 보호층(P1)은 실리콘 산화물층, 실리콘 질화물층 또는 유기층이거나, 이들 중 적어도 두 개 이상이 적층된 구조를 가질 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링(annealing) 할 수 있다.
전술한 도 6a 내지 도 6d의 제조방법을 변형하면, 도 2 및 도 3의 구조를 얻을 수 있다. 도 6a 내지 도 6d를 참조하여 설명한 방법에 기초하여 도 2 및 도 3의 구조를 제조하는 방법은 당업자가 잘 알 수 있는바, 이에 대한 상세할 설명은 생략한다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 트랜지스터의 제조방법을 보여준다. 본 실시예는 탑(top) 게이트 구조의 박막 트랜지스터의 제조방법이다. 도 4와 도 7a 내지 도 7d에서 동일한 참조번호는 동일한 구성요소를 나타낸다.
도 7a를 참조하면, 기판(SUB2) 상에 다층 구조를 갖는 채널용 산화물 박막을 형성할 수 있다. 예컨대, 제2산화물층(제2층)(22)과 제1산화물층(제1층)(11)을 순차로 형성할 수 있다. 제1층(11) 및 제2층(22)은 각각 도 6b의 제1층(10) 및 제2층(20)과 동일한 층일 수 있다. 따라서, 제1층(11) 및 제2층(22)의 물질, 형성방법 및 두께 등은 도 6b의 제1층(10) 및 제2층(20)의 그것과 동일할 수 있다.
제1층(11) 및 제2층(22)을 패터닝하여, 도 7b에 도시된 바와 같은 채널층(C2)을 형성할 수 있다. 채널층(C2)은 도 6c의 채널층(C1)의 역구조(inversed structure)를 갖는다고 할 수 있다.
도 7c를 참조하면, 기판(SUB2) 상에 채널층(C2)의 양단에 각각 접촉된 소오스전극(S2) 및 드레인전극(D2)을 형성할 수 있다. 필요에 따라, 소오스전극(S2) 및 드레인전극(D2)으로 커버되지 않은 채널층(C2)의 노출부를 산소를 포함하는 플라즈마로 처리할 수 있다. 기판(SUB2) 상에 채널층(C2)의 상기 노출된 부분과 소오스전극(S2) 및 드레인전극(D2)을 덮는 게이트절연층(GI2)을 형성할 수 있다. 게이트절연층(GI2)은 도 6a의 게이트절연층(GI1)과 동일한 물질로, 그와 동일한 구조 또는 역구조(inversed structure)로 형성할 수 있다.
도 7d를 참조하면, 게이트절연층(GI2) 상에 게이트(G2)를 형성할 수 있다. 게이트(G2)는 채널층(C2) 위에 위치하도록 형성할 수 있다. 게이트절연층(GI2) 상에 게이트(G2)을 덮도록 보호층(P2)을 형성할 수 있다. 보호층(P2)은 도 6d의 보호층(P1)과 동일한 물질 및 동일한 적층 구조로 형성할 수 있다. 이와 같은 방법으로 형성된 트랜지스터는 소정 온도에서 어닐링할 수 있다.
전술한 도 7a 내지 도 7d의 제조방법을 변형하면, 도 5의 구조를 얻을 수 있다. 도 7a 내지 도 7d를 참조하여 설명한 방법에 기초하여 도 5의 구조를 제조하는 방법은 당업자가 잘 알 수 있는바, 이에 대한 상세할 설명은 생략한다.
도 8은 본 발명의 실시예에 따른 트랜지스터의 제조방법에서 채널용 산화물층 증착시 O2/Ar 유량비에 따른 산화물층의 전기적 특성 변화를 보여주는 그래프이다. 여기서 산화물층은 HfInZnO 이었다.
도 8을 참조하면, O2/Ar 유량비가 증가함에 따라 산화물층의 캐리어 농도는 감소하고, 전기 저항은 증가하는 것을 알 수 있다. O2/Ar 유량비가 약 0.1 보다 작을 때 도전체 특성을 갖는 산화물층이 형성되고, O2/Ar 유량비가 약 0.1 이상일 때 반도체 특성을 갖는 산화물층이 형성된다. 그러므로 도 6b 및 도 7a에서 제1층(10, 11)은 O2/Ar 유량비가 0 보다 크고 0.1 보다 작은 조건으로 형성할 수 있고, 제2층(20, 22)은 O2/Ar 유량비가 0.1 보다 크거나 같은 조건으로 형성할 수 있다.
도 9는 본 발명의 실시예에 따른 트랜지스터의 제조방법으로 형성한 채널층의 깊이에 따른 산소 농도의 변화를 보여주는 그래프이다. 여기서 채널층의 물질은 HfInZnO 이었다. 도 9에서 A영역은 반도체 영역, 즉, 도 1의 제2층(20)에 대응될 수 있고, B영역은 도전체 영역, 즉, 도 1의 제1층(10)에 대응될 수 있다. 도 9에서 X축은 취득 시간(acquisition time)(s)을 나타낸다. 취득 시간(acquisition time)이 길수록 측정 깊이가 깊어진다.
도 9를 참조하면, 반도체 영역인 A영역보다 도전체 영역인 B영역의 산소 농도가 다소 낮은 것을 알 수 있다. 이러한 산소 농도의 차이는 A영역(도 1의 제2층(20))과 B영역(도 1의 제1층(10))의 전기적 특성 차이를 유발하는 여러 요인 중 하나일 수 있다.
도 10 내지 도 12는 본 발명의 실시예 및 비교예에 따른 트랜지스터의 게이트전압(VGS)-드레인전류(IDS) 특성을 보여주는 그래프이다. 여기서, 본 발명의 실시예에 따른 트랜지스터는 이중층 채널을 포함하는 도 3의 구조를 갖는다. 상기 비교예에 따른 트랜지스터는 단일층 채널을 포함하고, 그 외의 구성은 도 3과 동일하였다. 상기 실시예 및 비교예에서 채널층의 물질은 모두 HfInZnO 이었다. 상기 실시예 및 비교예에서 사용된 채널층의 특성(캐리어 농도), 두께 및 형성 조건(O2/Ar 유량비)을 정리하면 아래의 표 1과 같다.
| 구 분 | 캐리어 농도(/㎤) | 두께(nm) | O2/Ar 유량비 | |
| 비교예 (단일층 채널) |
A | 1019 | 40 | 0.01 |
| B | 1014 | 40 | 1 | |
| C | 1015 | 40 | 5 | |
| 실시예 (이중층 채널) |
A / B | 1019 / 1014 | 10 / 30 | 0.01 / 1 |
| A / C | 1019 / 1015 | 10 / 30 | 0.01 / 5 | |
도 10를 참조하면, A 채널을 포함하는 비교예의 경우, 채널층 전체가 도전체이므로 스위칭 특성이 나타나지 않는 것을 알 수 있다.
도 11을 참조하면, A/B 채널을 포함하는 실시예의 경우, B 채널을 포함하는 비교예보다 높은 온-커런트(ON current) 및 낮은 오프-커런트(OFF current)를 갖는 것을 알 수 있다. 이는 A/B 채널을 포함하는 실시예에 따른 트랜지스터가 B 채널을 포함하는 비교예에 따른 트랜지스터보다 높은 이동도(mobility) 및 높은 온/오프 전류비를 갖는 것을 의미한다.
도 12를 참조하면, A/C 채널을 포함하는 실시예의 경우, C 채널을 포함하는 비교예보다 높은 온-커런트(ON current) 및 낮은 오프-커런트(OFF current)를 갖는 것을 알 수 있다. 이는 도 11의 결과와 유사하다.
도 10 내지 도 12의 결과는 아래의 표 2와 같이 정리할 수 있다.
| 구 분 | 이동도(㎠/Vs) | 문턱전압(V) | |
| 비교예 (단일층 채널) |
A | (conductor) | |
| B | 6.57 | -0.27 | |
| C | 4.47 | -1.79 | |
| 실시예 (이중층 채널) |
A / B | 21.18 | -2.90 |
| A / C | 18.48 | -3.11 | |
위와 같이, 본 발명의 실시예에 따르면, 우수한 동작 특성(높은 이동도 및 높은 온/오프 전류비)을 갖는 산화물 박막 트랜지스터를 구현할 수 있다. 이러한 동작 특성의 개선 중 이동도의 증가는 도전 특성을 갖는 제1층(10)에 의한 것이라 여겨진다.
도 13 및 도 14는 본 발명의 실시예에 따른 트랜지스터의 광조사에 의한 게이트전압(VGS)-드레인전류(IDS) 특성의 변화를 보여주는 그래프이다. 상기 실시예에 따른 트랜지스터의 채널층은 표 1의 두 가지 실시예와 동일하였다. 이러한 실시예에 따른 트랜지스터에 120 lux 정도의 광을 조사하고, 동시에 게이트, 드레인전극 및 소오스전극에 각각 -20V, 10V 및 OV 의 전압을 인가하면서, 시간 경과에 따른 각 트랜지스터의 특성 변화를 측정하였다.
도 13 및 도 14를 참조하면, 광조사에 의한 트랜지스터의 특성 변화가 적은 것을 알 수 있다. 도 13에서 ΔV_1nA 는 1.11V 정도이고, 도 14에서 ΔV_1nA 는 0.18V 정도였다. "ΔV_1nA" 는 광조사 전과 후의 'V_1nA'의 차이, 즉, [V_1nA(후)-V_1nA(전)]이다. 여기서, 'V_1nA'는 소오스/드레인전극간 1nA 의 전류가 흐르게 하는 게이트전압을 나타낸다. "ΔV_1nA" 의 절대값이 클수록 광조사에 의한 트랜지스터의 특성 변화가 크다는 것이다. 도 13 및 도 14의 결과는 본 발명의 실시예에 따른 트랜지스터의 광신뢰성이 우수하다는 것을 보여준다. 특히, 도 14의 경우, ΔV_1nA 가 거의 0 에 가까웠다. 일반적으로 산화물층을 채널층으로 포함하는 트랜지스터의 경우, 산화물이 광에 민감하기 때문에 광조사에 의해 특성 변화가 큰 문제가 있다. 하지만 본 발명의 실시예에서는 전기적 특성이 서로 다른 복수의 산화물층을 채널층으로 사용함으로써, 일반적인 산화물 트랜지스터의 신뢰성 저하 문제를 개선할 수 있다.
이와 같이, 본 발명의 실시예에 따르면, 높은 이동도 및 온/오프 전류비를 가지면서 광에 의한 특성 변화가 억제된 고성능/고신뢰성의 산화물 박막 트랜지스터를 구현할 수 있다.
본 발명의 실시예에 따른 트랜지스터는 액정표시장치 및 유기발광표시장치 등과 같은 평판표시장치에 스위칭소자 또는 구동소자로 적용될 수 있다. 앞서 설명한 바와 같이, 본 발명의 실시예에 따른 트랜지스터는 광에 의한 특성 변화가 적고 우수한 동작 특성을 갖기 때문에, 이를 평판표시장치에 적용하면, 평판표시장치의 신뢰성 및 성능을 향상시킬 수 있다. 액정표시장치 및 유기발광표시장치 등의 구조는 잘 알려진바, 이들에 대한 자세한 설명은 생략한다. 본 발명의 실시예에 따른 트랜지스터는 평판표시장치뿐 아니라, 메모리소자 및 논리소자 등 다른 전자소자 분야에 다양한 용도로 적용될 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 구체적인 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 도 1 내지 도 5의 트랜지스터의 구성요소 및 구조는 각각 다양화 및 변형될 수 있음을 알 수 있을 것이다. 구체적인 예로, 채널층(C1, C1', C2, C2')은 3층 이상의 다층 구조를 갖거나, 그 증착 방향(즉, 두께 방향)으로 산소 공공 농도(또는 산소 이온 농도)가 점진적으로(gradually) 변화되는 층일 수도 있다. 또한, 본 발명의 실시예에 따른 트랜지스터는 더블 게이트 구조를 가질 수 있다. 그리고 도 6a 내지 도 6d 및 도 7a 내지 도 7d의 제조방법도 다양하게 변화될 수 있다. 부가해서, 당업자라면 본 발명의 사상(idea)은 산화물 박막 트랜지스터가 아닌 그 밖의 다른 트랜지스터에 적용될 수 있음을 알 수 있을 것이다. 때문에 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.
Claims (24)
- 산화물로 형성된 채널층;
상기 채널층의 양단에 각각 접촉된 소오스 및 드레인;
상기 채널층에 대응하는 게이트; 및
상기 채널층과 상기 게이트 사이에 구비된 게이트절연층;을 포함하고,
상기 채널층은 상기 게이트절연층 측으로부터 순차로 배열되는 제1층 및 제2층을 구비하고,
상기 제1층은 게이트 전압 조건에 따라 공핍(depletion) 될 수 있는 도전체(conductor)이고, 상기 제1층의 상태는 상기 게이트 전압 조건에 따라 도전성 상태와 절연성의 공핍 상태 사이에서 변화되고, 상기 제2층은 상기 도전성 상태의 상기 제1층보다 낮은 전기전도도를 가지며,
상기 제1층 및 상기 제2층은 HfInZnO를 포함하고,
상기 제1층은 상기 도전성 상태에서 103 S/cm 이상의 전기전도도를 갖고, 상기 제1층은 상기 도전성 상태에서 10 Ωcm 보다 작은 전기저항을 갖고,
상기 게이트에 음(-)의 전압이 인가됨에 따라, 상기 제1층의 캐리어가 상기 제2층으로 이동하면서 상기 제1층은 상기 절연성의 공핍 상태가 되는 트랜지스터로서, 상기 트랜지스터의 오프-커런트(OFF current)는 10-13 A 보다 작고, 상기 트랜지스터의 이동도는 18 ㎠/Vs 보다 큰 특징을 갖는 트랜지스터. - 제 1 항에 있어서,
상기 제1층의 산소 공공(oxygen vacancy) 농도는 상기 제2층의 산소 공공 농도보다 높은 트랜지스터. - 삭제
- 제 1 항에 있어서,
상기 제2층의 전기전도도는 10-8 S/cm 이상 103 S/cm 미만인 트랜지스터. - 제 1 항에 있어서,
상기 제1층의 캐리어 농도는 1018/㎤ 이상 1021/㎤ 이하인 트랜지스터. - 제 1 항 또는 제 5 항에 있어서,
상기 제2층의 캐리어 농도는 1013/㎤ 이상 1018/㎤ 미만인 트랜지스터. - 제 1 항에 있어서,
상기 제1층은 5∼50nm 의 두께를 갖는 트랜지스터. - 삭제
- 제 1 항에 있어서,
상기 제1층 및 제2층의 금속 원소 농도는 서로 동일한 트랜지스터. - 삭제
- 제 1 항에 있어서,
상기 게이트는 상기 채널층 아래에 구비된 트랜지스터. - 제 11 항에 있어서,
상기 채널층 상에 구비된 식각정지층을 더 포함하는 트랜지스터. - 제 1 항에 있어서,
상기 게이트는 상기 채널층 위에 구비된 트랜지스터. - 청구항 1에 기재된 트랜지스터를 포함하는 평판표시장치.
- 삭제
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Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100074404A KR101920709B1 (ko) | 2010-07-30 | 2010-07-30 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
| US13/064,428 US20120025187A1 (en) | 2010-07-30 | 2011-03-24 | Transistors, methods of manufacturing transistors, and electronic devices including transistors |
| EP11161929.2A EP2413367B1 (en) | 2010-07-30 | 2011-04-11 | Transistors, Methods of Manufacturing Transistors, and Electronic Devices Including Transistors |
| CN201110115503.XA CN102347368B (zh) | 2010-07-30 | 2011-04-29 | 晶体管、制造晶体管的方法及包括晶体管的平板显示器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100074404A KR101920709B1 (ko) | 2010-07-30 | 2010-07-30 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20120021454A KR20120021454A (ko) | 2012-03-09 |
| KR101920709B1 true KR101920709B1 (ko) | 2018-11-22 |
Family
ID=44201111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100074404A KR101920709B1 (ko) | 2010-07-30 | 2010-07-30 | 트랜지스터와 그 제조방법 및 트랜지스터를 포함하는 전자소자 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US20120025187A1 (ko) |
| EP (1) | EP2413367B1 (ko) |
| KR (1) | KR101920709B1 (ko) |
| CN (1) | CN102347368B (ko) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9018629B2 (en) * | 2011-10-13 | 2015-04-28 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing semiconductor device |
| JP6002088B2 (ja) * | 2012-06-06 | 2016-10-05 | 株式会社神戸製鋼所 | 薄膜トランジスタ |
| US9379247B2 (en) * | 2012-06-28 | 2016-06-28 | Cbrite Inc. | High mobility stabile metal oxide TFT |
| KR101417932B1 (ko) * | 2012-12-13 | 2014-07-10 | 성균관대학교산학협력단 | 이중층 구조의 반도체 채널을 구비하는 박막트랜지스터 및 이의 제조방법 |
| KR102044971B1 (ko) * | 2013-02-12 | 2019-11-15 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| KR102074942B1 (ko) | 2013-07-29 | 2020-02-10 | 삼성전자 주식회사 | 비휘발성 메모리 트랜지스터 및 이를 포함하는 소자 |
| KR102225594B1 (ko) * | 2013-09-12 | 2021-03-09 | 삼성디스플레이 주식회사 | 박막 트랜지스터 및 그 제조 방법 |
| CN103545377B (zh) * | 2013-11-01 | 2015-12-30 | 深圳丹邦投资集团有限公司 | 一种氧化物薄膜晶体管及其制造方法 |
| KR102192083B1 (ko) * | 2013-11-13 | 2020-12-16 | 삼성전자주식회사 | 높은 온/오프 전류비를 가진 박막 트랜지스터 |
| CN104362179B (zh) * | 2014-10-13 | 2017-04-26 | 京东方科技集团股份有限公司 | 一种薄膜晶体管、其制作方法、阵列基板及显示装置 |
| KR101562932B1 (ko) * | 2014-11-28 | 2015-10-26 | 연세대학교 산학협력단 | 산화물 반도체 소자 및 이의 제조 방법 |
| CN107516634A (zh) * | 2016-06-15 | 2017-12-26 | 中华映管股份有限公司 | 薄膜晶体管及其制造方法 |
| US11710775B2 (en) * | 2020-05-29 | 2023-07-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Ferroelectric field effect transistor |
| CN112259611A (zh) * | 2020-10-12 | 2021-01-22 | 昆山龙腾光电股份有限公司 | 氧化物半导体薄膜晶体管及其制作方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123861A (ja) * | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US8284218B2 (en) * | 2008-05-23 | 2012-10-09 | Semiconductor Energy Laboratory Co., Ltd. | Display device controlling luminance |
| KR100975204B1 (ko) * | 2008-08-04 | 2010-08-10 | 삼성모바일디스플레이주식회사 | 박막 트랜지스터, 그의 제조 방법 및 박막 트랜지스터를구비하는 평판 표시 장치 |
| KR101489652B1 (ko) * | 2008-09-02 | 2015-02-06 | 삼성디스플레이 주식회사 | 박막 트랜지스터 기판 및 이의 제조 방법 |
| JP5339825B2 (ja) * | 2008-09-09 | 2013-11-13 | 富士フイルム株式会社 | 薄膜電界効果型トランジスタおよびそれを用いた表示装置 |
| JP5781720B2 (ja) * | 2008-12-15 | 2015-09-24 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
-
2010
- 2010-07-30 KR KR1020100074404A patent/KR101920709B1/ko active IP Right Grant
-
2011
- 2011-03-24 US US13/064,428 patent/US20120025187A1/en not_active Abandoned
- 2011-04-11 EP EP11161929.2A patent/EP2413367B1/en not_active Not-in-force
- 2011-04-29 CN CN201110115503.XA patent/CN102347368B/zh not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007123861A (ja) * | 2005-09-29 | 2007-05-17 | Semiconductor Energy Lab Co Ltd | 半導体装置及びその作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20120021454A (ko) | 2012-03-09 |
| US20120025187A1 (en) | 2012-02-02 |
| EP2413367B1 (en) | 2017-09-13 |
| EP2413367A1 (en) | 2012-02-01 |
| CN102347368B (zh) | 2017-04-12 |
| CN102347368A (zh) | 2012-02-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| J301 | Trial decision |
Free format text: TRIAL NUMBER: 2016101006739; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20161128 Effective date: 20180910 |
|
| S901 | Examination by remand of revocation | ||
| GRNO | Decision to grant (after opposition) | ||
| GRNT | Written decision to grant |