KR101509115B1 - 박막 트랜지스터의 반도체층용 산화물, 상기 산화물을 구비한 박막 트랜지스터의 반도체층 및 박막 트랜지스터 - Google Patents

박막 트랜지스터의 반도체층용 산화물, 상기 산화물을 구비한 박막 트랜지스터의 반도체층 및 박막 트랜지스터 Download PDF

Info

Publication number
KR101509115B1
KR101509115B1 KR1020137025547A KR20137025547A KR101509115B1 KR 101509115 B1 KR101509115 B1 KR 101509115B1 KR 1020137025547 A KR1020137025547 A KR 1020137025547A KR 20137025547 A KR20137025547 A KR 20137025547A KR 101509115 B1 KR101509115 B1 KR 101509115B1
Authority
KR
South Korea
Prior art keywords
thin film
formula
semiconductor layer
film transistor
oxide
Prior art date
Application number
KR1020137025547A
Other languages
English (en)
Other versions
KR20140033348A (ko
Inventor
히로아키 다오
아야 미키
신야 모리타
사토시 야스노
도시히로 구기미야
재우 박
제훈 이
병두 안
건희 김
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Publication of KR20140033348A publication Critical patent/KR20140033348A/ko
Application granted granted Critical
Publication of KR101509115B1 publication Critical patent/KR101509115B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/34—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies not provided for in groups H01L21/0405, H01L21/0445, H01L21/06, H01L21/16 and H01L21/18 with or without impurities, e.g. doping materials
    • H01L21/46—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/428
    • H01L21/477—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/26—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, elements provided for in two or more of the groups H01L29/16, H01L29/18, H01L29/20, H01L29/22, H01L29/24, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Nonlinear Science (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

본 발명의 박막 트랜지스터용 산화물은 In, Zn 및 Sn을 적어도 포함하는 In-Zn-Sn계 산화물이며, In-Zn-Sn계 산화물에 포함되는 금속 원소의 함유량(원자％)을 각각 [Zn], [Sn] 및 [In]으로 했을 때, [In]/([In]＋[Sn])≤0.5일 때에는 하기 식2, 4를 만족시키고; [In]/([In]＋[Sn])>0.5일 때에는 하기 식1, 3, 4를 만족시키는 것이다.
[식 1]
Figure 112013087735378-pct00038

[식 2]
Figure 112013087735378-pct00039

[식 3]
Figure 112013087735378-pct00040

[식 4]
Figure 112013087735378-pct00041

본 발명에 따르면, TFT의 스위칭 특성이 우수하고, 스퍼터링 시의 스퍼터 레이트가 높고, 또한 웨트 에칭 시의 에칭 레이트가 적절하게 제어된 박막 트랜지스터용 산화물 박막이 얻어진다.

Description

박막 트랜지스터의 반도체층용 산화물, 상기 산화물을 구비한 박막 트랜지스터의 반도체층 및 박막 트랜지스터 {OXIDE FOR SEMICONDUCTOR LAYER FOR THIN FILM TRANSISTOR, SEMICONDUCTOR LAYER FOR THIN FILM TRANSISTOR WHICH COMPRISES SAID OXIDE, AND THIN FILM TRANSISTOR}
본 발명은 액정 디스플레이나 유기 EL 디스플레이 등의 표시 장치에 사용되는 박막 트랜지스터의 반도체층용 산화물 및 반도체층, 상기 산화물을 성막하기 위한 스퍼터링 타깃 및 상기 산화물을 구비한 박막 트랜지스터 및 표시 장치에 관한 것이다.
아몰퍼스(비정질) 산화물 반도체는 범용의 아몰퍼스 실리콘(a-Si)에 비해 높은 캐리어 이동도를 갖고, 광학 밴드 갭이 크고, 저온에서 성막할 수 있으므로, 대형ㆍ고해상도ㆍ고속 구동이 요구되는 차세대 디스플레이나, 내열성이 낮은 수지 기판 등으로의 적용이 기대되고 있다.
산화물 반도체 중에서도, 인듐, 갈륨, 아연 및 산소로 이루어지는 아몰퍼스 산화물(In-Ga-Zn-O, 이하, 「IGZO」라고 부르는 경우가 있음) 및 인듐, 아연, 주석 및 산소로 이루어지는 아몰퍼스 산화물(In-Zn-Sn-O, 이하, 「IZTO」라고 부르는 경우가 있음)은 매우 높은 캐리어 이동도를 가지므로, 바람직하게 사용되고 있다. 예를 들어, 비특허문헌 1 및 2에는 In:Ga:Zn＝1.1:1.1:0.9(원자％비)의 IGZO 반도체 박막을 박막 트랜지스터(TFT)의 반도체층(활성층)에 사용한 것이 개시되어 있다.
또한, IZTO 반도체를 사용한 예로서, 예를 들어 특허문헌 1 및 2 및 비특허문헌 3 및 4를 들 수 있다. 이 중 특허문헌 1에는 In, Zn, Sn 등의 원소와, Mo을 포함하고, 아몰퍼스 산화물 중의 전체 금속 원자수에 대한 Mo의 원자 조성 비율이 0.1 내지 5원자％인 아몰퍼스 산화물(IZTO)이 개시되어 있고, 실시예에는 IZTO에 Mo을 첨가한 활성층을 사용한 TFT가 개시되어 있다.
일본 특허 출원 공개 제2009-164393호 공보 일본 특허 출원 공개 제2008-243928호 공보
고체 물리, VOL44, P621(2009) Nature, VOL432, P488(2004) Applied Physics Letters, Vol.95, 072104(2009) The Proceedings of The 17th International Display Workshops(IDW'10), AMD5/OLED6-2, p631(2010)
산화물 반도체를 박막 트랜지스터의 반도체층으로서 사용하는 경우, 전자 캐리어 농도가 높을 뿐만 아니라, TFT의 스위칭 특성(트랜지스터 특성)이 우수한 것이 요구된다. 구체적으로는, (1) 온 전류(게이트 전극과 드레인 전극에 정전압을 가했을 때의 최대 드레인 전류)가 높고, (2) 오프 전류(게이트 전극에 부전압을, 드레인 전압에 정전압을 각각 가하였을 때의 드레인 전류)가 낮고, (3) SS(Subthreshold Swing, 서브스레숄드 스윙, 드레인 전류를 1자리수 올리는 데 필요한 게이트 전압)값이 낮고, (4) 전압이나 광 조사의 부하를 장시간 가한 경우에 임계값(드레인 전극에 정전압을 가하고, 게이트 전압에 정부 중 어느 하나의 전압을 가했을 때에 드레인 전류가 흐르기 시작하는 전압이고, 임계값 전압이라고도 불림) 전압이 변화되지 않아 안정적이고, (5) 이동도가 높고, (6) 대형 글래스 기판의 면 내에서 TFT 특성이 균일한 것 등이 요구된다. 전술한 특허문헌 1에 기재된 Mo을 포함하는 IZTO 반도체에 대해, 본 발명자들이 상기 특성을 조사한바, IZTO에 비해 온 전류의 저하나 SS값의 상승이 보이는 것을 알 수 있었다. 또한, 전술한 비특허문헌 3에서는, 스퍼터링 시의 산소 분압(분위기 가스 중의 산소의 비)을 약 7％로 일정하게 하여 산화물층을 형성한 TFT에 있어서, In량이 많은 조성에서는 임계값 전압이 큰 부의 값으로 되어 있어, 양호한 TFT 특성이 얻어지지 않는다.
그런데, IGZO나 IZTO 등의 산화물 반도체층의 성막에 있어서는, 성분이나 막 두께의 면내 균일성이 우수한 박막을 용이하게 형성할 수 있는 것 등의 이유에 의해, 스퍼터링법이 널리 사용되고 있다. 스퍼터링법으로 산화물 반도체층을 성막하는 경우, TFT의 생산성 등을 고려하면, 스퍼터링 시의 성막 속도(성막된 산화물의 막 두께를 성막 시간으로 나눈 값이고, 이하, 스퍼터 레이트라고 부르는 경우가 있음)를 가능한 한 빠르게 하여 성막 시간을 단축하는 것이 바람직하다. 스퍼터 레이트는 성막 조건에 따라서 변화되지만, 일반적으로, 스퍼터링 시의 산소 분압이 높을수록 스퍼터 레이트는 저하되는 경향이 있다.
또한, TFT 기판의 제조 과정에서는, 패터닝 시에 잔사가 발생하지 않는 것이 바람직하다. 잔사가 발생하면, 상층의 커버리지의 저하나, 소자 사이의 절연 불량이 발생하므로, 수율의 저하를 초래한다.
따라서, 상술한 3개의 요구 특성, 즉 (가) TFT의 스위칭 특성(이하, TFT 특성으로 약기하는 경우가 있음)이 우수한 것, (나) 스퍼터링 시의 스퍼터 레이트가 높은 것, (다) 웨트 에칭 시에 잔사가 발생하지 않는 것 모두를 만족시키는 IZTO계 반도체층의 제공이 요망되고 있다.
본 발명은 상기 사정을 감안하여 이루어진 것으로, 그 목적은 TFT의 스위칭 특성(TFT 특성)이 우수하고, 스퍼터링 시의 스퍼터 레이트가 높고, 또한 웨트 에칭 시에 잔사가 발생하지 않는 박막 트랜지스터의 반도체층용 산화물 박막 및 반도체층, 당해 산화물 박막을 구비한 박막 트랜지스터 및 표시 장치 및 당해 산화물 박막의 형성에 사용되는 스퍼터링 타깃을 제공하는 데 있다.
상기 과제를 해결할 수 있었던 본 발명에 관한 박막 트랜지스터의 반도체층용 산화물은 박막 트랜지스터의 반도체층에 사용되고, In, Zn 및 Sn을 적어도 포함하는 In-Zn-Sn계 산화물이며, 상기 In-Zn-Sn계 산화물에 포함되는 금속 원소의 함유량(원자％)을 각각 [Zn], [Sn] 및 [In]으로 했을 때,
(가) [In]/([In]＋[Sn])≤0.5일 때에는 하기 식2, 4를 만족시키고,
[식 2]
Figure 112013087735378-pct00001
[식 4]
Figure 112013087735378-pct00002
(나) [In]/([In]＋[Sn])>0.5일 때에는 하기 식1, 3, 4를 만족시키는 데 요지를 갖는 것이다.
[식 1]
Figure 112013087735378-pct00003
[식 3]
Figure 112013087735378-pct00004
[식 4]
Figure 112013087735378-pct00005
본 발명의 바람직한 실시 형태에 있어서, 상기 In-Zn-Sn계 산화물은 스퍼터링법에 의해, 산소 분압을 18％ 이하로 제어하여 성막되는 것이다.
본 발명의 바람직한 실시 형태에 있어서, 상기 In-Zn-Sn계 산화물의 막 두께는 30㎚ 이상, 200㎚ 이하이다.
또한, 상기 과제를 해결할 수 있었던 본 발명에 관한 박막 트랜지스터의 반도체층은 상기 중 어느 하나에 기재된 산화물을 구비한 박막 트랜지스터의 반도체층이며, 상기 반도체층의 전자 캐리어 농도는 1015 내지 1018㎝-3의 범위이다.
본 발명의 바람직한 실시 형태에 있어서, 상기 반도체층은 상기 중 어느 하나에 기재된 산화물을 250 내지 350℃에서, 15 내지 120분간 가열 처리하여 얻어지는 것이다.
본 발명에는 상기의 In-Zn-Sn계 산화물을 박막 트랜지스터의 반도체층으로서 구비한 박막 트랜지스터도 본 발명의 범위 내에 포함된다.
또한, 본 발명에는 상기의 박막 트랜지스터를 구비한 표시 장치도 본 발명의 범위 내에 포함된다.
또한, 상기 과제를 해결할 수 있었던 본 발명의 In-Zn-Sn계 산화물 스퍼터링 타깃은 In, Zn 및 Sn을 적어도 포함하는 In-Zn-Sn계 산화물 스퍼터링 타깃이며, 상기 In-Zn-Sn계 산화물 스퍼터링 타깃에 포함되는 금속 원소의 함유량(원자％)을 각각 [Zn], [Sn] 및 [In]으로 했을 때,
(가) [In]/([In]＋[Sn])≤0.5일 때에는 하기 식2, 4를 만족시키고,
[식 2]
Figure 112013087735378-pct00006
[식 4]
Figure 112013087735378-pct00007
(나) [In]/([In]＋[Sn])>0.5일 때에는 하기 식1, 3, 4를 만족시키는 데 요지를 갖는 것이다.
[식 1]
Figure 112013087735378-pct00008
[식 3]
Figure 112013087735378-pct00009
[식 4]
Figure 112013087735378-pct00010
본 발명의 산화물을 사용하면, TFT 특성이 우수하고, 스퍼터링 시의 스퍼터 레이트가 높고, 또한 웨트 에칭 시에 잔사가 발생하지 않는 박막 트랜지스터 및 당해 박막 트랜지스터를 구비한 표시 장치를 제공할 수 있었다.
도 1은 산화물 반도체를 구비한 박막 트랜지스터를 설명하기 위한 개략 단면도이다.
도 2는 본 발명에서 규정하는 식의 범위를 만족시키는 영역을 나타내는 그래프로, 사선 방향이 우측 상방 오름의 사선 영역(도 2의 좌측 하방 영역)은 In비가 0.5 이하일 때에 있어서의 본 발명 범위[식2, 4를 만족시키는 범위]를 나타내고, 사선 방향이 우측 하방 내림의 사선 영역(도 2의 우측 상방 영역)은 In비가 0.5 초과일 때에 있어서의 본 발명 범위[식1, 3, 4를 만족시키는 범위]를 나타낸다.
도 3은 산소 분압비와 스퍼터 레이트비(SR)의 관계를 나타내는 그래프이다(Zn비＝0.5).
도 4a는 실시예 1의 No.2에 대해, TFT 특성의 결과를 나타내는 도면이다.
도 4b는 실시예 1의 No.7에 대해, TFT 특성의 결과를 나타내는 도면이다.
도 4c는 실시예 1의 No.10에 대해, TFT 특성의 결과를 나타내는 도면이다.
도 4d는 실시예 1의 No.5B에 대해, TFT 특성의 결과를 나타내는 도면이다.
도 5a는 실시예 1의 No.13A에 대해, TFT 특성의 결과를 나타내는 도면이다.
도 5b는 실시예 1의 No.13B에 대해, TFT 특성의 결과를 나타내는 도면이다.
도 5c는 실시예 1의 No.13C에 대해, TFT 특성의 결과를 나타내는 도면이다.
도 6은 실시예 2에 있어서, 산화물 반도체층의 전자 캐리어 농도 평가용 시료의 상면도이다.
도 7은 실시예 2에서 사용한, 산화물 반도체를 구비한 박막 트랜지스터의 개략 단면도이다.
본 발명자들은 Zn, Sn 및 In을 적어도 포함하는 In-Zn-Sn계 산화물(이하, 「IZTO」로 대표되는 경우가 있음)을 TFT의 활성층(반도체층)에 사용했을 때, (가) TFT의 스위칭 특성(TFT 특성)이 높고, (나) 스퍼터링 시의 스퍼터 레이트가 높고, 또한, (다) 웨트 에칭 시에 잔사가 잔류하지 않는 산화물을 제공하기 위해, 검토를 거듭해 왔다. 그 결과, 상기 In-Zn-Sn계 산화물에 포함되는 금속 원소의 함유량(원자％)을 각각 [Zn], [Sn] 및 [In]으로 했을 때,
(가) [In]/([In]＋[Sn])≤0.5일 때에는 하기 식2, 4를 만족시키고,
[식 2]
Figure 112013087735378-pct00011
[식 4]
Figure 112013087735378-pct00012
(나) [In]/([In]＋[Sn])>0.5일 때에는 하기 식1, 3, 4를 만족시키는 산화물은 소기의 목적을 달성할 수 있는 것을 발견하여, 본 발명을 완성하였다.
[식 1]
Figure 112013087735378-pct00013
[식 3]
Figure 112013087735378-pct00014
[식 4]
Figure 112013087735378-pct00015
본 명세서에 있어서, 상기 식1 및 상기 식2의 좌변, 상기 식4의 우변인, [In]/([In]＋[Zn]＋[Sn])을, 설명의 편의상, 「전체 금속 원소 중의 In비」라고 부르는 경우가 있다.
이에 대해, 상기 (가) 및 (나)의 좌변인, [In]/([In]＋[Sn])로 나타내어지는 In비를, 상기와 구별하기 위해, 단순히 「In비」라고 부르는 경우가 있다.
마찬가지로, 본 명세서에 있어서, 상기 식3의 좌변인, [Zn]/([In]＋[Zn]＋[Sn])를, 설명의 편의상, 「전체 금속 원소 중의 Zn비」라고 부르는 경우가 있다.
이에 대해, 상기 식2의 우변에 기재된, [Zn]/([Zn]＋[Sn])로 나타내어지는 Zn비를, 상기와 구별하기 위해, 단순히 「Zn비」라고 부르는 경우가 있다.
도 2는 상기 식1, 2, 3 및 4를 만족시키는 영역을 나타낸 것으로, 도 2 중의 사선 부분이, 본 발명에서 규정하는 요건을 모두 만족시키는 영역이다. 상세하게는, In비＝0.5의 라인(도 2를 참조)을 경계로 하여 사선의 종류를 바꾸고 있고, 상기 라인 이하의 사선 영역이, 상기 (가)의 예에 있어서 본 발명의 요건을 만족시키는 영역[즉, 식2, 4를 만족시키는 영역]이고, 상기 라인을 초과하는 사선 영역이, 상기 (나)의 예에 있어서 본 발명의 요건을 만족시키는 영역[즉, 식1, 3, 4를 만족시키는 영역]이다. 도 2 중, ○는 후기하는 실시예 중, 상기 (가)의 예에 대해 본 발명의 요건을 만족시키는 본 발명예의 결과를 플롯한 것이고, ×는 상기 (가)의 예에 대해 본 발명의 요건을 만족시키지 않는 비교예의 결과를 플롯한 것이다. 또한, 도 2 중, ●는 후기하는 실시예 중, 상기 (나)의 예에 대해 본 발명의 요건을 만족시키는 본 발명예의 결과를 플롯한 것이고, ▲는 상기 (나)의 예에 대해 본 발명의 요건을 만족시키지 않는 비교예의 결과를 플롯한 것이다. 본 발명의 요건을 만족시키는 것은 모두 상기 사선 부분의 범위 내에 포함되어 있는 것을 알 수 있다.
이 중, 상기 식3은 웨트 에칭 시의 잔사 발생 방지에 관련되는 식으로, 상기 식1 및 2는 높은 스퍼터 레이트와 양호한 TFT 특성(스위칭 특성)의 양립에 관련되는 식이다. 후자의 특성(높은 스퍼터 레이트와 양호한 TFT 특성의 양립)에 관하여, 본 발명에서는 [In]/([In]＋[Sn])로 나타내어지는 In비에 따라서, 상기 (가)와 같이 In비가 0.5 이하로 적은 경우에는 식2를 지표로 하고, 상기 (나)와 같이 In비가 0.5 초과로 많은 경우에는 식1을 지표로 하는 것이다. 이들 식1 및 2는 본 발명자들의 수많은 기초 실험에 기초하여 정리한 결과, 도출된 것이다. 또한, 상기 식4는 전체 금속 원소 중의 In비{[In]/([In]＋[Zn]＋[Sn])}의 하한을 규정한 것으로, 높은 이동도를 확보하기 위해, 상기 (가) 및 (나)의 어떤 경우에도, 그 하한을 0.1 이상으로 정하였다.
또한, 본 발명에 있어서, In비가 0.5 이하인 (가)의 예에서는, 식3을 규정하고 있지 않지만, 이는 식3을 규정하지 않아도, 식2와 식4를 만족시키는 영역은 식3의 영역을 포함하기(도 2를 참조) 때문이다. 따라서, 식2와 식4를 만족시키는 영역은 높은 스퍼터 레이트와 양호한 TFT 특성을 양립할 수 있을 뿐만 아니라, 또한, 웨트 에칭 시의 잔사 발생 방지 효과를 발휘하는 영역[식3을 만족시키는 영역]이기도 하다.
여기서, 식1 및 2의 기술적 의의는, 도 2를 참조하면 용이하게 이해할 수 있다. 도 2에 있어서, In비가 0.5 이하인 (가)의 예에서는, 식2를 경계로 하여, 원하는 상기 특성이 얻어지는 본 발명예(○)와 상기 특성이 얻어지지 않는 비교예(×)로 잘 정리할 수 있는 것을 알 수 있다. 이에 대해, 도 2의 ▲(In비＝0.709, 후기하는 표의 No.13A를 플롯한 것)는 식2의 관계를 만족시키고 있음에도, 원하는 특성이 얻어지지 않는 비교예이다. 즉, In비가 커지면, 식2의 설정에서는 상기 특성과의 관계를 잘 정리할 수 없으므로, 식2와는 별개의 새로운 관계식의 도입이 필요해지는 것을 알 수 있다. 식1은 이와 같은 관점에서 설정된 것으로, In비가 0.5 초과인 (나)의 예에서는, 식1을 경계로 하여, 원하는 상기 특성이 얻어지는 본 발명예(●)와 상기 특성이 얻어지지 않는 비교예(▲)로 잘 정리할 수 있는 것을 알 수 있다.
이들 식에 도달한 경위에 대해 설명하면, IZTO의 성막에서는 In이 많으면 TFT가 도체화된다(스위칭하지 않게 됨)고 하는 문제가 있다. 따라서, TFT를 스위칭시키기 위해서는, 필연적으로 산소 분압을 높일 필요가 있지만, 산소 분압을 높게 하면, 스퍼터 레이트가 저하된다고 하는 문제가 있다. 이들의 문제를 고려하여, TFT를 스위칭시키면서, 스퍼터 레이트를 높게(산소 분압을 낮게) 하기 위해서는, 전체 금속 원소 중의 In비{구체적으로는, [In]/([In]＋[Zn]＋[Sn]}를 적절하게 제어하는 것이 필요한 것이 판명되었다.
한편, TFT로서 사용하는 경우의 전제 조건인 스위칭 특성을 고려하면, In이나 Sn이 많은 영역에서 캐리어가 증가하여 도체화되기 쉬워지지만(스위칭되지 않음), In이 많은 영역에서는 In이 강하게 작용하고 있는 것도 판명되었다. 따라서, 높은 스퍼터 레이트와 양호한 TFT 특성을 모두 구비시키기 위해서는, [In]/([In]＋[Sn])로 나타내어지는 In비에 따라서, 전체 금속 원소 중의 In비를 적절하게 제어하는 것이 유효한 것이 판명되었다.
전술한 식1 또는 식2는 이들의 사정을 종합적으로 감안한 결과, 도출된 것이고, 높은 스퍼터 레이트와 양호한 TFT 특성을 모두 구비시키기 위해서는, [In]/([In]＋[Sn])로 나타내어지는 In비＝0.5를 경계로 하여,
(가) In비≤0.5일 때에는 전체 금속 원소 중의 In비가 하기 식2를 만족시키는 것으로 하고,
[식 2]
Figure 112013087735378-pct00016
(나) In비>0.5일 때에는 전체 금속 원소 중의 In비가 하기 식1을 만족시키는 것으로 한 것이다.
[식 1]
Figure 112013087735378-pct00017
여기서 「높은 스퍼터 레이트를 얻는다」라고 함은, 스퍼터링 시의 산소 분압 4％에서, In-Zn-Sn계 산화물 스퍼터링 타깃을 사용하여 In-Zn-Sn계 산화물을 성막했을 때의 스퍼터 레이트(㎚/min)를 SR1(In-Zn-Sn)로 하고, 비교 대상을 위해, 상기 SR1(In-Zn-Sn)의 산출에 사용한 것과 동일한 스퍼터링 장치에서, 또한 스퍼터링 시의 산소 분압을 마찬가지로 4％에서, In-Ga-Zn 산화물 스퍼터링 타깃(In, Ga, Zn의 원자비는 1:1:1임)을 사용하여 In-Ga-Zn 산화물막(In, Ga, Zn의 원자비는 1:1:1임)을 성막했을 때의 스퍼터 레이트(㎚/min)를 SR2(In-Ga-Zn)로 했을 때, SR1/SR2로 나타내어지는 스퍼터 레이트비(SR)가 1.0 이상인 것을 의미한다.
또한, 「양호한 TFT 특성」이라 함은, 드레인 전류가, 온 전류와 오프 전류 사이의 1nA 부근일 때의 전압을 임계값 전압으로 정의하고, 각 TFT의 임계값 전압을 측정했을 때, Vth(절대값)가 17.5V 이하인 것을 TFT 특성이 우수하다고 평가하였다.
또한, 상기 식3은 웨트 에칭 시의 잔사 발생 방지에 관련되는 식이다. 전술한 바와 같이 웨트 에칭 시에는 잔사가 발생하지 않는 것이 바람직하지만, 잔사의 발생에는 주로 Zn이 관여하고 있고, 산화물막 중의 Zn량의 증가에 의해 웨트 에칭 시에 잔사가 발생한다. 예를 들어, 웨트 에천트로서 범용되는 옥살산을 사용하여 IZTO막을 에칭하면, 난용성의 옥살산아연 결정이 석출되어 잔사가 발생하는 것이 알려져 있다. 따라서, 본 발명자들은 웨트 에칭 시에 잔사를 발생시키지 않기 위한 요건을 다양하게 검토한 결과, Zn비와의 관계에서 상기 식3을 설정하였다. 후기하는 실시예에서는 에칭 후의 관찰에 의해 잔사가 발생하고 있지 않은 것을 웨트 에칭성이 우수하다고 평가하였다. 양호한 웨트 에칭성을 확보하기 위해서는, 전체 금속 원소 중의 Zn비{구체적으로는, [Zn]/([In]＋[Zn]＋[Sn]}는 작을수록 좋고, 예를 들어 0.8 이하인 것이 바람직하고, 0.7 이하인 것이 보다 바람직하다. 또한, 전체 금속 원소 중의 Zn비의 하한은 웨트 에칭성의 관점으로부터는 특별히 한정되지 않지만, 에칭 레이트가 낮을수록 패터닝에 시간이 걸리는 것 등을 고려하면, 0.40 이상인 것이 바람직하고, 0.45 이상인 것이 보다 바람직하다.
이상, 본 발명의 산화물을 특징짓는 식1, 2, 3 및 4에 대해 설명하였다.
상기 산화물은 스퍼터링법으로 스퍼터링 타깃(이하, 「타깃」이라고 하는 경우가 있음)을 사용하여 성막되는 것이다. 도포법 등의 화학적 성막법에 의해 산화물을 형성할 수도 있지만, 스퍼터링법에 따르면, 성분이나 막 두께의 막 면내 균일성이 우수한 박막을 용이하게 형성할 수 있다.
스퍼터링법에 사용되는 타깃으로서, 전술한 원소를 포함하고, 원하는 산화물과 동일한 조성의 스퍼터링 타깃을 사용하는 것이 바람직하고, 이에 의해, 조성 어긋남의 우려가 없어, 원하는 성분 조성의 박막을 형성할 수 있다. 구체적으로는 스퍼터링 타깃에 포함되는 금속 원소의 함유량(원자％)을 각각 [Zn], [Sn] 및 [In]으로 했을 때,
(가) [In]/([In]＋[Sn])≤0.5일 때에는 하기 식2, 4를 만족시키고,
[식 2]
Figure 112013087735378-pct00018
[식 4]
Figure 112013087735378-pct00019
(나) [In]/([In]＋[Sn])>0.5일 때에는 하기 식1, 3, 4를 만족시키는 것이다.
[식 1]
Figure 112013087735378-pct00020
[식 3]
Figure 112013087735378-pct00021
[식 4]
Figure 112013087735378-pct00022
혹은, 조성이 다른 2개의 타깃을 동시 방전하는 코스퍼터법(Co-Sputter법)을 사용하여 성막해도 되고, In2O3이나 ZnO, SnO2 등의 타깃 또는 그들의 혼합물의 타깃을 동시 방전시킴으로써 원하는 조성의 막을 얻을 수 있다.
상기 타깃은, 예를 들어 분말 소결법에 의해 제조할 수 있다.
상기 타깃을 사용하여 스퍼터링하는 데 있어서는, 전체 분위기 가스에 대한 산소의 첨가량(산소 분압)을 적절하게 제어하여 행하는 것이 바람직하다. 또한, 이때의 기판 온도는 실온이어도 되고, 혹은 가열된 상태여도 된다. 전술한 바와 같이, IZTO막을 스퍼터링법에 의해 성막하는 경우, 산소 분압이 높은 영역에서는, 임계값 전압은 정의 시프트를 나타내지만, 반대로 스퍼터 레이트는 저하되게 된다. 따라서, 높은 스퍼터 레이트나, 양호한 에칭 특성을 확보 가능한 저산소 분압의 영역에서도, 양호한 TFT 특성을 나타내는 조성으로 할 필요가 있고, 이와 같은 관점에서, 본 발명에서는 상기의 요건을 설정하였다.
구체적으로는, 스퍼터링 장치의 구성이나 타깃 조성 등에 따라서 적절하게 제어하면 되지만, 스퍼터링 시의 산소 분압은 대략 18％ 이하로 제어되어 있는 것이 바람직하고, 15％ 이하로 제어되어 있는 것이 보다 바람직하다. 또한, 스퍼터링 시의 분위기 가스에는 산소 외에, Ar, Kr, Xe 등의 불활성 가스를 들 수 있지만, 본 발명에 있어서의 산소 분압이라 함은, 이들 전체 가스에 대한 산소의 비율을 의미한다.
상기와 같이 하여 성막되는 산화물의 막 두께는 30㎚ 이상 200㎚ 이하이다. 산화물의 막 두께가 상기의 상한을 초과하는 산화물 반도체층에서는, 원하는 전자 캐리어 농도가 얻어지지 않아, 양호한 TFT 특성을 확보할 수 없는 것이 판명되었다(후기하는 실시예를 참조). 한편, 상기 막 두께의 하한을 벗어나면, 성막 시의 막 두께 제어가 곤란해진다. 상기 막 두께는, 바람직하게는 35㎚ 이상 80㎚ 이하이다.
본 발명에는 상기 산화물을 구비한 TFT의 반도체층 및 당해 반도체층을 구비한 TFT도 포함된다. TFT는 기판 상에, 게이트 전극, 게이트 절연막, 상기 산화물의 반도체층, 소스 전극, 드레인 전극을 적어도 갖고 있으면 되고, 그 구성은 통상 사용되는 것이면 특별히 한정되지 않는다.
여기서, 본 발명에 관한 박막 트랜지스터의 반도체층은 1015 내지 1018㎝-3의 전자 캐리어 농도를 갖는 것이다. 반도체층의 전자 캐리어 농도는 TFT의 스위칭 특성의 결정 요인의 하나이고, 일반적으로 전자 캐리어 농도가 지나치게 높으면 TFT가 도체화되어, 스위칭하지 않게 된다. 한편, 전자 캐리어 농도가 지나치게 낮으면, TFT의 절연성이 높아져, 저항이 높아진다. 또한, 스위칭하였다고 해도, 고저항의 막에서는, 온 전류가 저하된다고 하는 문제가 있다. 이와 같이 전자 캐리어 농도에 따라서 TFT 특성이 크게 변화되지만, 본 발명에서는 전자 캐리어 농도가 1015 내지 1018㎝-3로, 적절한 범위 내로 제어되어 있으므로, 양호한 TFT 특성(후기하는 실시예에서는, 임계값 전압 Vth를 평가)을 갖는 것이 확인되었다.
상기 전자 캐리어 농도를 갖는 본 발명의 반도체층은 상기 중 어느 하나에 기재된 산화물을 250 내지 350℃에서, 15 내지 120분간 가열 처리하여 얻어지는 것이다(상세한 것은 후술함).
이하, 도 1을 참조하면서, 상기 TFT의 제조 방법의 실시 형태를 설명한다. 도 1 및 이하의 제조 방법은 본 발명의 바람직한 실시 형태의 일례를 나타내는 것으로, 이에 한정되는 취지가 아니다. 예를 들어, 도 1에는 보톰 게이트형 구조의 TFT를 도시하고 있지만 이에 한정되지 않고, 산화물 반도체층 상에 게이트 절연막과 게이트 전극을 순서대로 구비하는 톱 게이트형의 TFT여도 된다.
도 1에 도시한 바와 같이, 기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되고, 그 위에 산화물 반도체층(4)이 형성되어 있다. 산화물 반도체층(4) 상에는 소스ㆍ드레인 전극(5)이 형성되고, 그 위에 보호막(절연막)(6)이 형성되어, 콘택트 홀(7)을 통해 투명 도전막(8)이 소스ㆍ드레인 전극(5)에 전기적으로 접속되어 있다.
기판(1) 상에 게이트 전극(2) 및 게이트 절연막(3)이 형성되는 방법은 특별히 한정되지 않고, 통상 사용되는 방법을 채용할 수 있다. 또한, 게이트 전극(2) 및 게이트 절연막(3)의 종류도 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어, 게이트 전극으로서, 전기 저항률이 낮은 Al이나 Cu의 금속, 이들의 합금을 바람직하게 사용할 수 있다. 또한, 게이트 절연막으로서는, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등이 대표적으로 예시된다. 그밖에, TiO2, Al2O3이나 Y2O3 등의 금속 산화물이나, 이들을 적층한 것을 사용할 수도 있다.
계속해서 산화물 반도체층(4)을 형성한다. 산화물 반도체층(4)은, 상술한 바와 같이 박막과 동일 조성의 스퍼터링 타깃을 사용한 DC 스퍼터링법 또는 RF 스퍼터링법에 의해 성막하는 것이 바람직하다. 혹은, 코스퍼터법에 의해 성막해도 된다.
산화물 반도체층(4)을 웨트 에칭한 후, 패터닝한다. 본 발명에서는 패터닝의 직후에, 산화물 반도체층(4)의 막질 개선을 위해, 예를 들어 온도:약 250 내지 350℃, 시간:약 15 내지 120분의 열처리(프리어닐)를 행한다. 이에 의해, 트랜지스터 특성의 온 전류 및 전계 효과 이동도가 상승하여, 트랜지스터 성능이 향상되게 된다. 후기하는 실시예에 나타내는 바와 같이, 이 열처리를 행하지 않으면, 원하는 전자 캐리어 농도가 얻어지지 않아, 양호한 TFT 특성을 확보할 수 없는 것이 판명되었다. 바람직한 프리어닐의 조건은 온도:약 300 내지 350℃, 시간:약 60 내지 120분이다.
프리어닐 후, 소스ㆍ드레인 전극(5)을 형성한다. 소스ㆍ드레인 전극의 종류는 특별히 한정되지 않고, 범용되고 있는 것을 사용할 수 있다. 예를 들어, 게이트 전극과 마찬가지로 Al이나 Cu 등의 금속 또는 합금을 사용해도 되고, 후기하는 실시예와 같이 순Ti을 사용해도 된다. 또한 금속의 적층 구조 등을 사용할 수도 있다.
소스ㆍ드레인 전극(5)의 형성 방법으로서는, 예를 들어 마그네트론 스퍼터링법에 의해 금속 박막을 성막한 후, 리프트 오프법에 의해 형성할 수 있다. 혹은, 상기와 같이 리프트 오프법에 의해 전극을 형성하는 것이 아니라, 미리 소정의 금속 박막을 스퍼터링법에 의해 형성한 후, 패터닝에 의해 전극을 형성하는 방법도 있지만, 이 방법에서는, 전극의 에칭 시에 산화물 반도체층에 데미지가 생기므로, 트랜지스터 특성이 저하된다. 따라서, 이와 같은 문제를 회피하기 위해 산화물 반도체층 상에 미리 보호막을 형성한 후, 전극을 형성하여, 패터닝하는 방법도 채용되어 있고, 후기하는 실시예에서는 이 방법을 채용하였다.
다음에, 산화물 반도체층(4) 상에 보호막(절연막)(6)을 CVD(Chemical Vapor Deposition)법에 의해 성막한다. 산화물 반도체막의 표면은 CVD에 의한 플라즈마 데미지에 의해 용이하게 도통화되어 버리므로(아마 산화물 반도체 표면에 생성되는 산소 결손이 전자 도너가 되기 때문이라고 추찰됨), 상기 문제를 회피하기 위해, 후기하는 실시예에서는 보호막의 성막 전에 N2O 플라즈마 조사를 행하였다. N2O 플라즈마의 조사 조건은 하기 문헌에 기재된 조건을 채용하였다.
J.Park, Appl.Phys.Lett., 1993, 053505(2008)
다음에, 콘택트 홀(7)을 통해 투명 도전막(8)을 드레인 전극(5)에 전기적으로 접속한다. 투명 도전막 및 드레인 전극의 종류는 특별히 한정되지 않고, 통상 사용되는 것을 사용할 수 있다. 드레인 전극으로서는, 예를 들어 전술한 소스ㆍ드레인 전극에서 예시한 것을 사용할 수 있다.
본원은 2011년 3월 9일에 출원된 일본 특허 출원 제2011-052179호 및 2011년 12월 28일에 출원된 일본 특허 출원 제2011-289740호에 기초하는 우선권의 이익을 주장하는 것이다. 2011년 3월 9일에 출원된 일본 특허 출원 제2011-052179호 및 2011년 12월 28일에 출원된 일본 특허 출원 제2011-289740호의 명세서의 전체 내용이, 본원에 참고를 위해 원용된다.
[실시예]
이하, 실시예를 들어 본 발명을 보다 구체적으로 설명하지만, 본 발명은 하기 실시예에 의해 제한되지 않고, 전ㆍ후기의 취지에 적합할 수 있는 범위에서 변경을 가하여 실시하는 것도 가능하고, 그들은 모두 본 발명의 기술적 범위에 포함된다.
(실시예 1)
전술한 방법에 기초하여, 도 1에 도시하는 박막 트랜지스터(TFT)를 제작하여, 다양한 특성을 평가하였다.
우선, 글래스 기판(코닝사제 이글 2000, 직경 100㎜×두께 0.7㎜) 상에, 게이트 전극으로서 Mo 박막을 100㎚ 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행하고, 그 위에 게이트 절연막 SiO2(250㎚)를 성막하였다. 게이트 전극은 순Mo의 스퍼터링 타깃을 사용하여, DC 스퍼터법에 의해, 성막 온도:실온, 성막 파워:300W, 캐리어 가스:Ar, 가스압:2mTorr로 성막하였다. 또한, 게이트 절연막은 플라즈마 CVD법을 사용하여, 캐리어 가스:SiH4와 N2의 혼합 가스, 성막 파워:100W, 성막 온도:300℃로 성막하였다.
다음에, 표 1 및 표 2에 기재된 다양한 조성의 IZTO 박막(표 1의 No.와 표 2의 No.는 대응하고 있고, 조성은 동일함)을, 상기 표에 대응하는 조성의 IZTO 스퍼터링 타깃을 사용하여, 표 2에 나타낸 바와 같이 산소 분압을 바꾸어 스퍼터링법에 의해 성막하였다. 이들 표에 있어서, No.의 뒤에 A, B, C를 부여한 것은, IZTO의 조성은 실질적으로 동일하지만, 박막 성막 시의 산소 분압이 다른 것이고, 「A」는 산소 분압비＝4％, 「B」는 산소 분압비＝10％, 「C」는 산소 분압비＝50％로 성막한 것을 의미한다. 예를 들어, No.5A와 No.5B는 [In]이 동일하고, [Zn]과 [Sn]도 대략 동일하지만, No.5A에서는 산소 분압비를 4％, No.5B에서는 산소 분압비를 10％로 하여 성막하였으므로, 동일한 조성이라도, 스퍼터 레이트비, Vth 등의 특성이 상이하다.
본 실시예에 있어서, 스퍼터링에 사용한 장치는 (주) 알박제 「CS-200」이고, 스퍼터링 조건은 이하와 같다.
기판 온도:실온
가스압:1mTorr
막 두께:40㎚
사용 타깃 사이즈:φ4인치×5㎜
(스퍼터 레이트비:SR의 산출)
표 2에 나타내는 다양한 IZTO 박막의 스퍼터 레이트(㎚/min)는 하기 스퍼터링 조건으로 성막했을 때의 막 두께를, 성막 시간으로 나누어 산출하였다. 이를 SR1(In-Zn-Sn)로 한다.
기판 온도:실온
가스압:1mTorr
성막 시간:1200초
스퍼터 파워:DC200W
사용 타깃 사이즈:φ4인치×5㎜
비교를 위해, IGZO 박막의 스퍼터 레이트(㎚/min)를 산출하였다. 상세하게는, In, Ga 및 Zn으로 이루어지는 In-Ga-Zn 스퍼터링 타깃[여기서, 스퍼터링 타깃 중의 In, Ga 및 Zn의 함유량(원자％)은 1:1:1의 관계를 만족시킴]을 사용하여, 산소 분압을 4％(일정)로 한 것 이외는, 상기 IZTO 박막과 동일한 스퍼터링 조건으로 IGZO 박막을 성막하여, 얻어진 IGZO 박막의 막 두께를 성막 시간으로 나누어 산출하였다. 또한, 이와 같이 하여 얻어진 IGZO 박막 중의 In, Ga 및 Zn의 함유량(원자％)도 1:1:1의 관계를 만족시키는 것이다. 이를 SR2(In-Ga-Zn)로 한다.
상기와 같이 하여 얻어진 SR2(In-Ga-Zn)에 대한 SR1(In-Zn-Sn)의 비(스퍼터 레이트비)를 산출하여, 이를 표 2의 No.1 내지 13C의 SR로 하였다. 이들의 결과를 표 2에 나타낸다.
또한, 금속 원소의 각 함유량은 XPS(X-ray Photoelectron Spectroscopy)법에 의해 분석하였다.
(웨트 에칭 시의 잔사의 유무의 평가)
상기와 같이 하여 다양한 IZTO 박막을 성막한 후, 포토리소그래피 및 웨트 에칭에 의해 패터닝을 행하였다. 에천트로서는, 간토 화학제 「ITO-07N」(옥살산과 물의 혼합액)을 사용하여, 액온을 40℃로 하였다. 웨트 에칭 후, 육안 및 광학 현미경 관찰(배율 50배)에 의해 잔사의 발생 유무를 확인하였다. 그 결과를 표 2에 나타낸다.
다음에, 상기와 같이 하여 IZTO 박막을 패터닝한 후, 막질을 향상시키기 위해, 대기 중, 350℃에서 1시간, 수증기 분위기에서 프리어닐 처리를 행하였다.
다음에, 순Mo을 사용하여, 리프트 오프법에 의해 소스ㆍ드레인 전극을 형성하였다. 구체적으로는 포토레지스트를 사용하여 패터닝을 행한 후, Mo 박막을 DC 스퍼터링법에 의해 성막(막 두께는 100㎚)하였다. 소스ㆍ드레인 전극용 Mo 박막의 성막 방법은 전술한 게이트 전극의 경우와 동일하다. 계속해서, 아세톤 중에 침지하여, 초음파 세정기로 세척하여 불필요한 포토레지스트를 제거하여, TFT의 채널 길이를 10㎛, 채널 폭을 200㎛로 하였다.
이와 같이 하여 소스ㆍ드레인 전극을 형성한 후, 산화물 반도체층을 보호하기 위한 보호막을 형성하였다. 보호막으로서, SiO2(막 두께 114㎚)와 SiN(막 두께 250㎚)의 적층막(합계 막 두께 364㎚)을 사용하였다. 상기 SiO2 및 SiN의 형성은 삼코제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 사용하여 행하였다. 본 실시예에서는, N2O 가스에 의해 플라즈마 처리를 행한 후, SiO2 및 SiN막을 순차 형성하였다. SiO2막의 형성에는 N2O 및 SiH4의 혼합 가스를 사용하고, SiN막의 형성에는 SiH4, N2, NH3의 혼합 가스를 사용하였다. 어떤 경우든 성막 파워를 100W, 성막 온도를 150℃로 하였다.
다음에, 포토리소그래피 및 드라이 에칭에 의해, 보호막에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀을 형성하였다. 다음에, DC 스퍼터링법을 사용하여, 캐리어 가스:아르곤 및 산소 가스의 혼합 가스, 성막 파워:200W, 가스압:5mTorr로 ITO막(막 두께 80㎚)을 성막하여, 도 1의 TFT를 제작하였다.
이와 같이 하여 얻어진 각 TFT에 대해, 이하의 특성을 평가하였다.
(1) 트랜지스터 특성의 측정
트랜지스터 특성(드레인 전류-게이트 전압 특성, Id-Vg 특성)의 측정은 애질런트 테크놀로지 주식회사제 「4156C」의 반도체 파라미터 애널라이저를 사용하였다. 상세한 측정 조건은 이하와 같다.
소스 전압:0V
드레인 전압:10V
게이트 전압:－30 내지 30V(측정 간격:0.25V)
(2) 임계값 전압(Vth)
임계값 전압이라 함은, 대략적으로 말하면, 트랜지스터가 오프 상태(드레인 전류가 낮은 상태)로부터 온 상태(드레인 전류가 높은 상태)로 이행할 때의 게이트 전압의 값이다. 본 실시예에서는, 드레인 전류가, 온 전류와 오프 전류 사이의 1nA 부근일 때의 전압을 임계값 전압으로 정의하여, 각 TFT의 임계값 전압을 측정하였다. 본 실시예에서는 Vth(절대값)가 17.5V 이하인 것을 합격으로 하였다. 이들의 결과를 표 2에 나타낸다. 또한, 표 2 중, 「-」라 함은, 평가한 전압 범위(－30V로부터 30V 사이)에 있어서 스위칭하지 않은 것(도체화한 것)을 의미한다.
또한, 본 발명예의 일부의 예에 대해, 드레인 전류-게이트 전압 특성(Id-Vg 특성)의 결과를, 도 4a(No.2), 도 4b(No.7), 도 4c(No.10), 도 4d(No.5B)에 나타낸다. 또한, 본 발명의 요건을 만족시키지 않는 표 2의 No.13A 내지 13C에 대해, 드레인 전류-게이트 전압 특성(Id-Vg 특성)의 결과를, 도 5a(No.13A), 도 5b(No.13B), 도 5c(No.13C)에 나타낸다. 이들 도면에 있어서, 종축은 Id(A)이고, 횡축은 Vg(V)이다. 측정은 2회 행하였으므로, 이들 도면에는 양쪽의 결과를 나타내고 있다.
이들 도면에 있어서, 본 발명의 요건을 만족시키는 것은 도 4a 내지 도 4d에 나타낸 바와 같이, 보호막의 성막 전에는 게이트 전압 Vg가 －30V로부터 30V로 변화되는 것에 수반하여, 드레인 전류 Id가 8자리수 정도 증가하고 있어, 양호한 스위칭 특성이 얻어졌다. 이에 대해, 본 발명의 요건을 만족시키지 않는 것은 도 5a 내지 도 5c에 도시한 바와 같이, 양호한 스위칭 특성은 얻어지지 않았다. 상세하게는, 산소 분압 4％에서 스위칭하지 않고(도 5a), 산소 분압 10％에서 Vth＝－28.5V(도 5b), 50％에서 Vth＝－23V(도 5c)로 산소 분압이 커질수록, Vth는 저하되는 경향이 보였지만, 여전히, 원하는 레벨(Vth의 절대값≤17.5V)은 얻어지지 않았다.
(3) 캐리어 이동도(전계 효과 이동도)
참고를 위해, 이하의 식을 사용하여, 포화 영역에서 캐리어 이동도(전계 효과 이동도)를 산출하였다.
Figure 112013087735378-pct00023
Cox:절연막의 용량
W:채널 폭
L:채널 길이
Vth:임계값 전압
이들의 결과를 표 2에 병기한다.
Figure 112013087735378-pct00024
Figure 112013087735378-pct00025
표 2에는 각 No.에 「비고란」을 마련하여, [In]/([In]＋[Sn])≤0.5를 만족시키는 것에 (가)를, [In]/([In]＋[Sn])>0.5를 만족시키는 것에 (나)를 부여하였다. 상기 (가)의 예에서는, 식2, 4를 만족시키는 것이 본 발명예이고, 상기 (나)의 예에서는, 식1, 3, 4를 만족시키는 것이 본 발명예가 된다. 본 실시예에서는, 모든 예가 식4의 관계를 만족시키고 있다. 상기 (가)의 예에 있어서 식2의 관계를 만족시키는 것에는 「식2의 관계」의 란에 「○」를 부여하고, 식2의 관계를 만족시키지 않는 것에는 「×」를 부여하였다. 마찬가지로, 상기 (나)의 예에 있어서 식1의 관계를 만족시키는 것에는 「식1의 관계」의 란에 「○」를 부여하고, 식1의 관계를 만족시키지 않는 것에는 「×」를 부여하는 동시에, 식3의 관계를 만족시키는 것에는 「식3의 관계」의 란에 「○」를 부여하고, 식3의 관계를 만족시키지 않는 것에는 「×」를 부여하였다. 또한, 상기 (가)의 예에서는, 식3의 관계를 만족시킬 필요는 없지만, 참고를 위해, 「식3의 관계」의 란에 상기의 판정 결과를 나타냈다. 본 실시예에서는, 상기 (가)의 예는 모두 식3의 관계를 만족시키고 있다(평가 ○).
또한, 각 특성의 각각에 「판정 1」 및 「판정 2」의 란을 마련하여, 본 실시예의 합격 기준을 만족시키는 것에는 ○, 본 실시예의 합격 기준을 만족시키지 않는 것에 ×를 부여하였다. 예를 들어, 스퍼터 레이트비(SR)의 우측 옆의 「판정 1」에 대해, Vth(절대값)가 17.5V 이하이고, 또한 SR이 1.0 이상인 것을 ○로 하고, 이들 중 어느 하나를 벗어나는 것을 ×로 하였다. 마찬가지로, 잔사 발생의 우측 옆의 「판정」에 대해, 잔사가 발생하지 않은 것을 ○로 하고, 발생한 것을 ×로 하였다.
표 2로부터, 본 발명의 요건을 모두 만족시키는 No.2, 3, 5A, 5B, 7[이상, 상기 (가)의 예], 10 내지 12[이상, 상기 (나)의 예]는 본 발명의 요건을 만족시키기 때문에, 스퍼터 레이트비가 높고, 임계값 전압의 절대값도 낮아 TFT 특성이 우수하고, 또한 웨트 에칭 시에 잔사가 발생하지 않는 것도 알 수 있었다.
이에 대해, 하기 예는, 본 발명의 어느 하나의 요건을 만족시키지 않으므로, 원하는 특성이 얻어지지 않았다.
우선 상기 (가)의 예에 대해, No.1, 4, 6A, 6B, 8A, 8B, 9A, 9B는 식3의 관계를 만족시키기 때문에 스퍼터 레이트비가 높고, 웨트 에칭 시에 잔사도 발생하지 않았지만, 식2의 관계를 만족시키지 않으므로 임계값 전압의 절대값이 높아져, TFT 특성이 저하되었다.
또한, 상기 (나)의 예에 대해, No.13A 내지 13C는 식3의 관계를 만족시키기 때문에 스퍼터 레이트비가 높고, 웨트 에칭 시에 잔사도 발생하지 않았지만, 식1의 관계를 만족시키지 않으므로 임계값 전압의 절대값이 높아져, TFT 특성이 저하되었다.
또한, 상기 표에는 나타내고 있지 않지만, 식3의 관계를 만족시키지 않는 것은 웨트 에칭 시에 잔사가 발생하였다. 즉, 하기 조성을 만족시키는 것[상기 (나)의 예]에 대해, 상기와 마찬가지로 하여 웨트 에칭 시의 잔사의 유무를 조사한 바, 식 3을 만족시키지 않으므로, 잔사의 발생이 보였다.
[In]＝0.09, [Zn]＝0.85, [Sn]＝0.06,
In비＝0.6, 전체 금속 원소 중의 In비＝0.09, Zn비＝0.934,
전체 금속 원소 중의 Zn비＝0.85
상기와 같은 것은, 상기 (가)의 예에 대해 보이고, 식3의 관계를 만족시키지 않는 것은 웨트 에칭 시에 잔사가 발생하였다(표에는 나타내지 않음).
또한 상기의 결과로부터, 스퍼터링 시의 산소 분압이 높을수록, 스퍼터 레이트는 저하되는 것도 확인되었다. 즉, 전술한 바와 같이, 표의 No.5A와 No.5B;No.6A와 No.6B;No.8A와 No.8B;No.9A와 No.9B;No.13A와 No.13B와 No.13C는, 모두, IZTO의 조성이 대략 동일하고, 스퍼터링 시의 산소 분압비를 바꾸어 성막한 예이지만, 산소 분압비가 커짐에 따라서(A→B→C), IZTO의 조성에 관계없이, 스퍼터 레이트비는 작아지는 경향이 보였다.
도 3은 스퍼터링 시의 산소 분압이 스퍼터링 레이트에 미치는 영향을 나타내는 그래프이다. 상세하게는 도 3은, 표 1 및 표 2의 No.1, 4, 9의 조성의 것을 사용하고, 표 3에 나타낸 바와 같이 산소 분압을 3 내지 50％의 범위 내에서 다양하게 변화시킨 것 이외는 전술한 방법과 마찬가지로 하여 스퍼터 레이트비를 조사한 결과를 나타내는 것이다. 참고를 위해, 표 3에도 스퍼터 레이트의 결과를 나타내고 있다. 또한, 도 3에는 산소 분압을, ％ 표시가 아니라 유량비로 나타내고 있다.
Figure 112013087735378-pct00026
도 3에 도시한 바와 같이, 산소 분압의 상한이 대략 18％ 근방인, 저산소 분압 영역에서는, 스퍼터 레이트는 거의 변화되지 않지만, 산소 분압이 약 18％ 정도를 초과한 근처로부터, 스퍼터 레이트가 급격하게 저하되는 것을 알 수 있다. 따라서, 원하는 높은 스퍼터 레이트를 확보하기 위해서는, 성막 시의 산소 분압은 약 18％ 이하로 저감시키는 것이 바람직한 것을 알 수 있다.
상술한 일련의 결과로부터, 본 발명에서 규정하는 요건을 모두 만족시키는 표 2의 No.2, 3, 5, 7, 10 내지 12의 조성의 In-Zn-Sn계 산화물 반도체를 사용하면, 임계값 전압이 높고, 웨트 에칭 시의 에칭 특성, 스퍼터링 시의 스퍼터 레이트가 우수하고, 또한 종래의 IGZO(이동도 7)의 2배 이상이 되는 고이동도를 갖고, 양호한 TFT 특성을 갖는 것을 확인할 수 있었다. 따라서, 본 발명에 의해, TFT 특성이 높고, 또한 제조 효율이나 웨트 에칭 시의 패터닝성도 우수하고, 또한 수율도 양호한 산화물 반도체를 제공할 수 있었다.
또한, 표 2의 No.13A 내지 13C[In비>0.5의 상기 (나)의 예]는 전술한 특허문헌 2에 기재된 조성의 IZTO를 모의한 것으로, 산소 분압을 바꾸어 실험을 행한 것이다. 상기 조성의 IZTO에서는 도 5a 내지 도 5c에 도시한 바와 같이 산소 분압을 높게 하지 않으면 TFT 특성은 향상되지 않는 것을 알 수 있다. 상세하게는, 산소 분압 4％에서 스위칭하지 않고, 산소 분압 10％에서 Vth＝－28.5V, 50％에서 Vth＝－23V로 되고, 또한 산소 분압이 커질수록 Vth는 0에 근접하여, TFT 특성이 개선되고 있는 것을 알 수 있다. 그런데, 산소 분압이 높아지면, 표 2에 나타낸 바와 같이 SR은 작아지고, In비가 높은 고In 영역에서는, 상기 특허문헌 2의 기술을 사용하면, TFT 특성과 스퍼터 레이트의 양립을 할 수 없는 것을 알 수 있다. 상기 IZTO는 상기 (나)의 예이고, 본 발명에서 규정하는 식1의 관계를 조사한바, 표 2에 나타낸 바와 같이, 상기 식1의 관계를 만족시키고 있지 않으므로, 상기 결과로부터도, 본 발명에서 규정하는 상기 식1은 양호한 TFT 특성과 고스퍼터 레이트를 양립시키기 위한 유용한 요건인 것이 확인되었다.
(실시예 2)
본 실시예에서는 스퍼터링법에 의해 산화물을 성막할 때의 스퍼터링 시간 및 산화물 성막 후의 프리어닐 조건을 변화시켜 다양한 시료(표 4의 A1 내지 A7)를 제작하여, 산화물 반도체층의 전자 캐리어 농도와 TFT 특성(임계값 전압 Vth)의 관계를 조사하였다. 여기서는, 상기 표 1의 No.7의 IZTO 박막(본 발명의 조성을 만족시키는 것)을 사용하여, 도 6에 도시하는 평가 시료를 제작하여 전자 캐리어 농도를 측정하였다. 또한, 당해 시료와 동일한 막 두께 및 동일한 열처리 조건으로 도 1에 도시하는 TFT를 제작하여, 실시예 1과 마찬가지로 하여 임계값 전압 Vth를 측정하였다.
(1) 전자 캐리어 농도 측정용 시료의 제작 및 평가
우선, 전술한 실시예 1에 기재된 스퍼터링법과 동일 조건으로, 표 1의 No.6과 동일한 조성의 IZTO 박막(막 두께 40㎚)의 시료를 합계 6개(A2 내지 A7) 제작하였다(스퍼터링 시간은 대략 220초). 비교를 위해, 스퍼터링 시간을 변화시켜, 막 두께 500㎚의 IZTO 박막의 시료를 1개 제작하였다(A1)(스퍼터링 시간은 대략 2700초).
다음에, 상기와 같이 하여 IZTO 박막을 성막한 후, 막질을 향상시키기 위해, 대기 중, 수증기 분위기에서 프리어닐 처리를 행하였다. 이때의 각 시료의 열처리 온도 및 시간은 이하와 같다. 비교를 위해, 하기 A3에서는 프리어닐 처리를 행하지 않았다.
프리어닐 조건:
No.A1(막 두께 500㎚, 온도:350℃, 시간:30분)
No.A2(막 두께 40㎚, 온도:350℃, 시간:30분)
No.A3(막 두께 40㎚, 열처리 없음)
No.A4(막 두께 40㎚, 온도:350℃, 시간:120분)
No.A5(막 두께 40㎚, 온도:400℃, 시간:30분)
No.A6(막 두께 40㎚, 온도:400℃, 시간:120분)
No.A7(막 두께 40㎚, 온도:380℃, 시간:30분)
다음에, 순Au을 사용하여, 스퍼터링법에 의해 전극을 성막하였다. 스퍼터링에 사용한 장치는 (주) 알박제 「CS-200」이고, 마스크 스퍼터에 의해 전극을 패터닝하였다. 이와 같이 하여 순Au 전극을 형성한 후, 분할하여, 도 6에 도시하는 Hall 효과 측정용 시료(산화물 반도체층의 전자 캐리어 농도를 평가하기 위한 평가용 시료)를 각각 얻었다.
이와 같이 하여 얻어진 각 Hall 효과 측정용 시료를 사용하여, 실온에서 Hall 효과 측정(van der Pauw법)을 행하여, 전자 캐리어 농도를 평가하였다.
(2) TFT의 제작
전자 캐리어 농도와 TFT 특성의 관계를 조사하기 위해, 상기 도 6의 Hall 효과 측정용 시료와 동일한 막 두께 및 동일한 열처리 조건으로, 도 7에 도시하는 TFT를 각각 제작하여, 실시예 1과 마찬가지로 하여 임계값 전압 Vth를 평가하였다. 도 7에 도시하는 TFT와, 전술한 실시예 1에 사용한 도 1의 TFT는, 도 7에서는 산화물 반도체층 상에 표면 보호막이 형성되어 있는 점에서만, 상이하다[도 1에는 산화물 반도체층(4) 상에 표면 보호막 없음]. 산화물 반도체층은 성막 시의 가열 처리 등에 의해 데미지를 받기 쉽고, TFT 특성이 저하되므로, 산화물 반도체층의 표면을 보호하기 위해, SiO2 등의 표면 보호막을 형성하는 것이 통상적으로 행해지고 있다.
우선, 전술한 실시예 1과 마찬가지로 하여 글래스 기판(코닝사제 이글 2000, 직경 100㎜×두께 0.7㎜) 상에, 게이트 전극으로서 Mo 박막을 100㎚ 및 게이트 절연막 SiO2(250㎚)를 순차 성막하였다.
다음에, 상기 (1)의 평가 시료와 동일한 스퍼터링 조건 및 프리어닐 조건을 행하여, 표 2에 기재된 No.A1 내지 A7의 IZTO 박막을 각각 성막하였다.
다음에, 상기 IZTO 박막(산화물 반도체층)의 표면을 보호하기 위해, 이하와 같이 하여 표면 보호막(SiO2, 막 두께 100㎚)을 형성하였다. 상기 SiO2막의 형성에는 삼코제 「PD-220NL」을 사용하고, 플라즈마 CVD법을 사용하여 행하였다. 본 실시예에서는 N2O 및 SiH4의 혼합 가스를 사용하여, 성막 파워를 100W, 성막 온도를 200℃로 하였다. 이와 같이 하여 형성한 표면 보호막은 반도체층과 소스ㆍ드레인 전극의 콘택트를 취하기 위해, 포토리소그래피 및 드라이 에칭에 의해, 전극 형성용 패터닝을 행하였다.
다음에, 전술한 실시예 1과 마찬가지로 하여, 순Mo의 소스ㆍ드레인 전극을 형성한 후, TFT의 채널 길이를 10㎛, 채널 폭을 25㎛로 하여, 산화물 반도체층을 보호하기 위한 보호막[SiO2(막 두께 114㎚)와 SiN(막 두께 250㎚)의 적층막(합계 막 두께 364㎚)]을 형성하였다. 그 후, 전술한 실시예 1과 마찬가지로 하여, 보호막에 트랜지스터 특성 평가용 프로빙을 위한 콘택트 홀 및 ITO막을 성막하여, 도 7의 TFT를 제작하였다.
이와 같이 하여 얻어진 각 TFT에 대해, 실시예 1과 마찬가지로 하여 임계값 전압 Vth를 평가하였다.
표 4에 이들의 결과를 병기한다. 표 4에는 판정의 란을 마련하여, 본 발명에 관한 산화물 반도체층의 전자 캐리어 농도의 범위(1015 내지 1018㎝-3)를 만족시키는 것에 「○」를 부여하고, 만족시키지 않는 것에 「×」를 부여하였다.
Figure 112013087735378-pct00027
표 4에 나타낸 바와 같이, 전자 캐리어 농도에 의해 임계값 전압 Vth는 변화되지만, 전자 캐리어 농도가 본 발명의 요건을 만족시키는 No.A2, A4 내지 A7(전자 캐리어 농도의 판정＝○)은, 모두, Vth(절대값)가 17.5V 이하이고, 본 발명의 합격 기준을 만족시키고 있는 것을 알 수 있었다. 즉, 전자 캐리어 농도가 본 발명의 요건을 만족시키는 것은 Vth의 절대값이 작고, TFT 특성이 우수한 것이 확인되었다.
이에 대해, 본 발명의 조성을 만족시키는 것이라도, 산화물의 막 두께가 두꺼운(500㎚) 산화물을 사용한 No.A1, 산화물의 막 두께가 적절해도 산화물 성막 후의 프리어닐 조건을 행하지 않았던 No.A3에서는 전자 캐리어 농도가 본 발명의 범위를 벗어나, Vth의 절대값이 크게 상승하고, TFT 특성이 저하되었다.
또한, 본 실시예에서는 표 1의 No.7의 조성의 것을 사용하여, 상기와 같이 프로세스 조건을 변화시켜 실험을 행하였지만, 산화물 반도체층의 전자 캐리어 농도와 TFT 특성(임계값 전압 Vth)의 관계는 상기 조성의 것으로 한정되지 않고, 본 발명의 조성을 만족시키는 산화물을 사용한 경우에, 동일한 경향이 보인 것을 실험에 의해 확인하고 있다.
1 : 기판
2 : 게이트 전극
3 : 게이트 절연막
4 : 산화물 반도체층
5 : 소스ㆍ드레인 전극
6 : 보호막(절연막)
7 : 콘택트 홀
8 : 투명 도전막

Claims (8)

  1. 박막 트랜지스터의 반도체층에 사용되고, In, Zn 및 Sn을 적어도 포함하는 In-Zn-Sn계 산화물이며,
    상기 In-Zn-Sn계 산화물에 포함되는 금속 원소의 함유량(원자％)을 각각 [Zn], [Sn] 및 [In]으로 했을 때,
    (가) [In]/([In]＋[Sn])≤0.5일 때에는 하기 식2, 4를 만족시키고,
    [식 2]
    Figure 112014122655415-pct00028

    [식 4]
    Figure 112014122655415-pct00029

    (나) [In]/([In]＋[Sn])>0.5일 때에는 하기 식1, 3, 4를 만족시키는 것을 특징으로 하는, 박막 트랜지스터의 반도체층에 사용되는 In-Zn-Sn계 산화물로서,
    [식 1]
    Figure 112014122655415-pct00030

    [식 3]
    Figure 112014122655415-pct00031

    [식 4]
    Figure 112014122655415-pct00032

    상기 (가)에서 [In], [Zn], [Sn]의 조성비는 [In] : [Zn] : [Sn] = 0.123~0.176 : 0.447~0.532 : 0.345~0.377이고, 상기 (나)에서 [In], [Zn], [Sn]의 조성비는 [In] : [Zn] : [Sn] = 0.24~0.293 : 0.438~0.584 : 0.176~0.269인 In-Zn-Sn계 산화물.
  2. 제1항에 있어서, 스퍼터링법에 의해, 산소 분압을 18％ 이하로 제어하여 성막되는 것인, In-Zn-Sn계 산화물.
  3. 제1항에 있어서, 상기 In-Zn-Sn계 산화물의 막 두께는 30㎚ 이상, 200㎚ 이하인, In-Zn-Sn계 산화물.
  4. 제1항 내지 제3항 중 어느 한 항에 기재된 In-Zn-Sn계 산화물을 구비한 박막 트랜지스터의 반도체층이며, 상기 반도체층의 전자 캐리어 농도는 1015 내지 1018㎝-3의 범위인, 박막 트랜지스터의 반도체층.
  5. 제4항에 있어서, 상기 반도체층은 상기 In-Zn-Sn계 산화물을, 250 내지 350℃에서, 15 내지 120분간 가열 처리하여 얻어지는 것인, 박막 트랜지스터의 반도체층.
  6. 제1항 내지 제3항 중 어느 한 항에 기재된 In-Zn-Sn계 산화물을 박막 트랜지스터의 반도체층으로서 구비한, 박막 트랜지스터.
  7. 제6항에 기재된 박막 트랜지스터를 구비한, 표시 장치.
  8. In, Zn 및 Sn을 적어도 포함하는 In-Zn-Sn계 산화물 스퍼터링 타깃이며,
    상기 In-Zn-Sn계 산화물 스퍼터링 타깃에 포함되는 금속 원소의 함유량(원자％)을 각각 [Zn], [Sn] 및 [In]으로 했을 때,
    (가) [In]/([In]＋[Sn])≤0.5일 때에는 하기 식2, 4를 만족시키고,
    [식 2]
    Figure 112014122655415-pct00033

    [식 4]
    Figure 112014122655415-pct00034

    (나) [In]/([In]＋[Sn])>0.5일 때에는 하기 식1, 3, 4를 만족시키는 것을 특징으로 하는, In-Zn-Sn계 산화물 스퍼터링 타깃으로서,
    [식 1]
    Figure 112014122655415-pct00035

    [식 3]
    Figure 112014122655415-pct00036

    [식 4]
    Figure 112014122655415-pct00037

    상기 (가)에서 [In], [Zn], [Sn]의 조성비는 [In] : [Zn] : [Sn] = 0.123~0.176 : 0.447~0.532 : 0.345~0.377이고, 상기 (나)에서 [In], [Zn], [Sn]의 조성비는 [In] : [Zn] : [Sn] = 0.24~0.293 : 0.438~0.584 : 0.176~0.269인 In-Zn-Sn계 산화물 스퍼터링 타깃.
KR1020137025547A 2011-03-09 2012-03-08 박막 트랜지스터의 반도체층용 산화물, 상기 산화물을 구비한 박막 트랜지스터의 반도체층 및 박막 트랜지스터 KR101509115B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
JP2011052179 2011-03-09
JPJP-P-2011-052179 2011-03-09
JPJP-P-2011-289740 2011-12-28
JP2011289740 2011-12-28
PCT/JP2012/055966 WO2012121332A1 (ja) 2011-03-09 2012-03-08 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ

Publications (2)

Publication Number Publication Date
KR20140033348A KR20140033348A (ko) 2014-03-18
KR101509115B1 true KR101509115B1 (ko) 2015-04-07

Family

ID=46798287

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020137025547A KR101509115B1 (ko) 2011-03-09 2012-03-08 박막 트랜지스터의 반도체층용 산화물, 상기 산화물을 구비한 박막 트랜지스터의 반도체층 및 박막 트랜지스터

Country Status (6)

Country Link
US (2) US20130341617A1 (ko)
JP (2) JP2013153118A (ko)
KR (1) KR101509115B1 (ko)
CN (1) CN103415926B (ko)
TW (1) TWI580055B (ko)
WO (1) WO2012121332A1 (ko)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2013168748A1 (ja) 2012-05-09 2013-11-14 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6068232B2 (ja) 2012-05-30 2017-01-25 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、薄膜トランジスタ、表示装置およびスパッタリングターゲット
JP6002088B2 (ja) 2012-06-06 2016-10-05 株式会社神戸製鋼所 薄膜トランジスタ
CN104335353B (zh) 2012-06-06 2017-04-05 株式会社神户制钢所 薄膜晶体管
JP2014225626A (ja) 2012-08-31 2014-12-04 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
JP6134230B2 (ja) 2012-08-31 2017-05-24 株式会社神戸製鋼所 薄膜トランジスタおよび表示装置
US9153649B2 (en) * 2012-11-30 2015-10-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for evaluating semiconductor device
JP6402725B2 (ja) * 2014-02-17 2018-10-10 三菱瓦斯化学株式会社 インジウムと亜鉛とスズおよび酸素からなる酸化物のエッチング用液体組成物およびエッチング方法
TWI669761B (zh) * 2014-05-30 2019-08-21 日商半導體能源研究所股份有限公司 半導體裝置、包括該半導體裝置的顯示裝置
TWI666776B (zh) 2014-06-20 2019-07-21 日商半導體能源研究所股份有限公司 半導體裝置以及包括該半導體裝置的顯示裝置
CN104966698B (zh) * 2015-07-16 2018-07-17 深圳市华星光电技术有限公司 阵列基板、阵列基板的制造方法及显示装置
JP6729602B2 (ja) * 2015-11-30 2020-07-22 Ａｇｃ株式会社 光電変換素子を製造する方法
JP6903503B2 (ja) * 2017-07-05 2021-07-14 三菱電機株式会社 薄膜トランジスタ基板、液晶表示装置および薄膜トランジスタ基板の製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008090310A (ja) 1999-03-16 2008-04-17 Lg Philips Lcd Co Ltd 薄膜トランジスタ基板の製造方法
WO2009028453A1 (ja) 2007-08-31 2009-03-05 Konica Minolta Holdings, Inc. 薄膜トランジスタ
WO2010023889A1 (ja) * 2008-08-27 2010-03-04 出光興産株式会社 電界効果型トランジスタ、その製造方法及びスパッタリングターゲット
WO2010067571A1 (ja) * 2008-12-12 2010-06-17 出光興産株式会社 複合酸化物焼結体及びそれからなるスパッタリングターゲット

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6351068B2 (en) * 1995-12-20 2002-02-26 Mitsui Chemicals, Inc. Transparent conductive laminate and electroluminescence light-emitting element using same
KR100774778B1 (ko) * 1999-11-25 2007-11-07 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟, 투명한 도전성 산화물 및 스퍼터링 타겟의제조방법
US20050017244A1 (en) * 2003-07-25 2005-01-27 Randy Hoffman Semiconductor device
EP3360855B1 (fr) * 2006-05-18 2020-03-18 Hydro-Quebec Procédé de préparation de céramiques, céramiques ainsi obtenues et leurs utilisations notamment comme cible pour pulvérisation cathodique
EP2096188B1 (en) * 2006-12-13 2014-01-29 Idemitsu Kosan Co., Ltd. Sputtering target
WO2008117739A1 (ja) * 2007-03-23 2008-10-02 Idemitsu Kosan Co., Ltd. 半導体デバイス、多結晶半導体薄膜、多結晶半導体薄膜の製造方法、電界効果型トランジスタ、及び、電界効果型トランジスタの製造方法
JP5244331B2 (ja) * 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
JP5320746B2 (ja) * 2007-03-28 2013-10-23 凸版印刷株式会社 薄膜トランジスタ
JP5213458B2 (ja) 2008-01-08 2013-06-19 キヤノン株式会社 アモルファス酸化物及び電界効果型トランジスタ
JP2009253204A (ja) * 2008-04-10 2009-10-29 Idemitsu Kosan Co Ltd 酸化物半導体を用いた電界効果型トランジスタ及びその製造方法
JP2012094853A (ja) * 2010-09-30 2012-05-17 Kobe Steel Ltd 配線構造

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008090310A (ja) 1999-03-16 2008-04-17 Lg Philips Lcd Co Ltd 薄膜トランジスタ基板の製造方法
WO2009028453A1 (ja) 2007-08-31 2009-03-05 Konica Minolta Holdings, Inc. 薄膜トランジスタ
WO2010023889A1 (ja) * 2008-08-27 2010-03-04 出光興産株式会社 電界効果型トランジスタ、その製造方法及びスパッタリングターゲット
WO2010067571A1 (ja) * 2008-12-12 2010-06-17 出光興産株式会社 複合酸化物焼結体及びそれからなるスパッタリングターゲット

Also Published As

Publication number Publication date
CN103415926A (zh) 2013-11-27
TW201301522A (zh) 2013-01-01
WO2012121332A1 (ja) 2012-09-13
US10256091B2 (en) 2019-04-09
JP2017050545A (ja) 2017-03-09
US20130341617A1 (en) 2013-12-26
JP2013153118A (ja) 2013-08-08
KR20140033348A (ko) 2014-03-18
TWI580055B (zh) 2017-04-21
CN103415926B (zh) 2016-06-29
JP6294428B2 (ja) 2018-03-14
US20170053800A1 (en) 2017-02-23

Similar Documents

Publication Publication Date Title
KR101509115B1 (ko) 박막 트랜지스터의 반도체층용 산화물, 상기 산화물을 구비한 박막 트랜지스터의 반도체층 및 박막 트랜지스터
KR101459983B1 (ko) 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃 및 박막 트랜지스터
KR101648684B1 (ko) 박막 트랜지스터
JP6043244B2 (ja) 薄膜トランジスタ
TWI566414B (zh) Thin film transistor and manufacturing method thereof
WO2012091126A1 (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5718072B2 (ja) 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
KR101758538B1 (ko) 박막 트랜지스터 및 표시 장치
KR102124867B1 (ko) 박막 트랜지스터의 반도체층용 산화물 및 스퍼터링 타깃 및 박막 트랜지스터
KR101626241B1 (ko) 박막 트랜지스터의 반도체층용 산화물, 박막 트랜지스터, 표시 장치 및 스퍼터링 타깃

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
N231 Notification of change of applicant
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20180302

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20190304

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20200227

Year of fee payment: 6