WO2010067571A1 - 複合酸化物焼結体及びそれからなるスパッタリングターゲット - Google Patents

複合酸化物焼結体及びそれからなるスパッタリングターゲット Download PDF

Info

Publication number
WO2010067571A1
WO2010067571A1 PCT/JP2009/006661 JP2009006661W WO2010067571A1 WO 2010067571 A1 WO2010067571 A1 WO 2010067571A1 JP 2009006661 W JP2009006661 W JP 2009006661W WO 2010067571 A1 WO2010067571 A1 WO 2010067571A1
Authority
WO
WIPO (PCT)
Prior art keywords
sintered body
less
oxide
composite oxide
powder
Prior art date
Application number
PCT/JP2009/006661
Other languages
English (en)
French (fr)
Inventor
矢野公規
川嶋浩和
Original Assignee
出光興産株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 出光興産株式会社 filed Critical 出光興産株式会社
Priority to KR1020117013283A priority Critical patent/KR101254906B1/ko
Priority to CN200980149720.1A priority patent/CN102245531B/zh
Priority to US13/133,801 priority patent/US8753548B2/en
Priority to KR1020127028277A priority patent/KR101549295B1/ko
Priority to JP2010542008A priority patent/JP5145513B2/ja
Publication of WO2010067571A1 publication Critical patent/WO2010067571A1/ja
Priority to US13/729,535 priority patent/US8871119B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/2206—Amorphous materials
    • C—CHEMISTRY; METALLURGY
    • C04—CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04B—LIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B35/00—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products
    • C04B35/01—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics
    • C04B35/453—Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics based on zinc, tin, or bismuth oxides or solid solutions thereof with other oxides, e.g. zincates, stannates or bismuthates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34—Sputtering
    • C23C14/3407—Cathode assembly for sputtering apparatus, e.g. Target
    • C23C14/3414—Metallurgical or chemical aspects of target preparation, e.g. casting, powder metallurgy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/024—Group 12/16 materials
    • H01L21/02403—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • C—CHEMISTRY; METALLURGY
    • C09—DYES; PAINTS; POLISHES; NATURAL RESINS; ADHESIVES; COMPOSITIONS NOT OTHERWISE PROVIDED FOR; APPLICATIONS OF MATERIALS NOT OTHERWISE PROVIDED FOR
    • C09K—MATERIALS FOR MISCELLANEOUS APPLICATIONS, NOT PROVIDED FOR ELSEWHERE
    • C09K2323/00—Functional layers of liquid crystal optical display excluding electroactive liquid crystal layer characterised by chemical composition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02422—Non-crystalline insulating materials, e.g. glass, polymers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02592—Microstructure amorphous
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Definitions

  • the present invention relates to a composite oxide sintered body containing In, Zn, and Sn, a sputtering target comprising the same, an amorphous oxide film obtained using the target, and a thin film transistor including the oxide film.
  • Field effect transistors are widely used as unit electronic elements, high frequency signal amplifying elements, liquid crystal driving elements and the like of semiconductor memory integrated circuits, and are the most widely used electronic devices at present. Among them, with the remarkable development of display devices in recent years, not only in liquid crystal display devices (LCD) but also in various display devices such as electroluminescence display devices (EL) and field emission displays (FED), they are used as display elements. Thin film transistors (TFTs) are frequently used as switching elements that drive a display device by applying a driving voltage.
  • TFTs Thin film transistors
  • a silicon semiconductor compound As a material for the thin film transistor, a silicon semiconductor compound is most widely used.
  • a silicon single crystal is used for a high-frequency amplifier element, an integrated circuit element, and the like that require high-speed operation, and amorphous silicon is used for a liquid crystal driving element and the like because of a demand for a large area.
  • a crystalline silicon-based thin film requires a high temperature of, for example, 800 ° C. or higher when crystallization is performed, and is difficult to form on a glass substrate or an organic substrate. For this reason, the crystalline silicon-based thin film can be formed only on an expensive substrate having high heat resistance such as a silicon wafer or quartz, and there is a problem that a large amount of energy and the number of steps are required for production.
  • the element configuration of a TFT using a crystalline silicon-based thin film is usually limited to a top gate configuration, it is difficult to reduce costs such as a reduction in the number of masks.
  • amorphous silicon semiconductor which can be formed at a relatively low temperature, has a lower switching speed than crystalline silicon-based thin films. Therefore, when used as a switching element for driving a display device, a high-speed moving image The display may not be followed.
  • Such silicon-based thin films are generally manufactured by a chemical vapor deposition (CVD) method.
  • a conventional thin film transistor is formed by laminating a gate electrode, a gate insulating layer, a semiconductor layer such as hydrogenated amorphous silicon (a-Si: H), a source and a drain electrode on a substrate such as glass. Inverted stagger structure.
  • TFTs having this structure are used as drive elements for flat panel displays such as active matrix liquid crystal displays.
  • a high-speed operation is required as the functionality increases.
  • an oxide semiconductor thin film using an oxide which is more stable than a silicon-based semiconductor thin film, has attracted attention.
  • the transparent semiconductor thin film made of the above metal oxide in particular, the transparent semiconductor thin film formed by crystallizing zinc oxide at a high temperature has a field effect mobility (hereinafter sometimes simply referred to as “mobility”) of 1 cm 2 / Since it is as low as about V ⁇ sec, the on-off ratio is small, and a leakage current is likely to occur, it has been difficult to put it to practical industrial use.
  • mobility field effect mobility
  • oxide semiconductors containing zinc oxide and containing a crystalline material Numerous studies have been made on oxide semiconductors containing zinc oxide and containing a crystalline material.
  • a film is formed by a sputtering method generally used in the industry, there are the following problems.
  • a conductive transparent oxide oxide semiconductor film containing zinc oxide as a main component is likely to have oxygen defects, a large number of carrier electrons are generated, and it is difficult to reduce the electrical conductivity.
  • abnormal discharge occurs during film formation by sputtering, and there is a problem that the stability of the film formation is impaired, and the uniformity and reproducibility of the obtained film are lowered.
  • an oxide semiconductor film of conductive transparent oxide mainly composed of zinc oxide is used as, for example, an active layer (channel layer) of a TFT, the source terminal and the drain even when no gate voltage is applied.
  • a large current flows between the terminals, and there is a problem that the normally-off operation of the TFT cannot be realized. It was also difficult to increase the on / off ratio of the transistor.
  • the TFT has low mobility, low on-off ratio, large leakage current, unclear pinch-off, and is likely to be normally on. Therefore, there are limitations on the manufacturing process and use environment such as difficult wet etching.
  • Conductive transparent oxide oxide semiconductor films containing zinc oxide as the main component need to be deposited at a high pressure in order to improve performance, the deposition rate is slow, and high-temperature treatment at 700 ° C or higher is required. Therefore, there was a problem in industrialization.
  • TFTs using conductive transparent oxide oxide semiconductor films containing zinc oxide as a main component have low TFT performance such as electrolytic mobility in the bottom gate configuration.
  • the TFT element configuration such as the need to make the thickness 100 nm or more.
  • Patent Document 1 A thin film transistor using an amorphous oxide semiconductor film made of indium oxide, tin oxide and zinc oxide that does not contain gallium is disclosed (Patent Document 1, Non-Patent Document 1). Further, a sputtering target for optical information recording media mainly composed of tin oxide has been studied (Patent Document 2). However, specific studies for putting a sputtering target for an oxide semiconductor into practical use have not been made.
  • Patent Document 3 the effect of reduced agglomeration of tin has been studied (Patent Document 3), 2.6 / mm 2 approximately at most good targets Therefore, the effect in the oxide semiconductor application when the amount is reduced to less than that has not been studied.
  • An object of the present invention is to provide a composite oxide sintered body from which a TFT panel with good TFT characteristic uniformity, TFT characteristic reproducibility and TFT yield can be obtained, and a sputtering target comprising the same.
  • an amorphous oxide film obtained using a sputtering target composed of a composite oxide sintered body containing indium, tin and zinc having a small crystal grain size has uniform TFT characteristics, It has been found that the reproducibility of TFT characteristics and the yield of the TFT are improved (particularly, the yield of the TFT is improved).
  • an amorphous oxide film obtained by using a sputtering target made of a composite oxide sintered body containing indium, tin and zinc having a small number of aggregated particles of tin oxide and a small average number of pores has uniform TFT characteristics. It has been found that the TFT, the reproducibility of the TFT characteristics and the TFT yield are improved (particularly, the TFT yield is improved).
  • the following oxide sintered bodies and the like are provided.
  • Aggregated number of tin oxide particles containing In, Zn and Sn, having a sintered body density of 90% or more in relative density, an average crystal grain size of 10 ⁇ m or less, a bulk resistance of 30 m ⁇ cm or less, and a diameter of 10 ⁇ m or more Is a composite oxide sintered body having 2.5 or less per 1.00 mm 2 .
  • the composite oxide sintered body according to 1 or 2 wherein an atomic ratio of In, Zn, and Sn satisfies the following formula. 0 ⁇ In / (In + Sn + Zn) ⁇ 0.75 0.25 ⁇ Zn / (In + Sn + Zn) ⁇ 0.75 0 ⁇ Sn / (In + Sn + Zn) ⁇ 0.50 4). 4.
  • Indium oxide powder having a specific surface area of 4 ⁇ 14m 2 / g, tin oxide powder having a specific surface area of 4 ⁇ 14m 2 / g, and a specific surface area of the molded body of zinc oxide powder is 2 ⁇ 13m 2 / g as a raw material And producing the composite oxide sintered body by sintering the compact at 1200 to 1550 ° C. 6).
  • Indium oxide powder having a specific surface area of 6 to 10 m 2 / g, tin oxide powder having a specific surface area of 5 to 10 m 2 / g, and zinc oxide powder having a specific surface area of 2 to 4 m 2 / g are mixed and mixed.
  • a mixed powder having a specific surface area of 5 to 8 m 2 / g as a whole powder is prepared, and the mixed powder is mixed and pulverized by a wet medium stirring mill to obtain a specific surface area of 1.0 to 3 as a whole.
  • the composite oxide according to 5, wherein the mixed powder having a specific surface area increased by 0.0 m 2 / g is molded to prepare a molded body, and the molded body is sintered at 1250 to 1450 ° C. in an oxygen atmosphere.
  • a sputtering target comprising the composite oxide sintered body according to any one of 1 to 4 above. 8). 8.
  • the present invention it is possible to provide a composite oxide sintered body from which a TFT panel with good TFT characteristic uniformity, TFT characteristic reproducibility and TFT yield can be obtained, and a sputtering target comprising the same.
  • the composite oxide sintered body of the present invention contains In, Zn, and Sn, the sintered body density is 90% or more in terms of the average value of the relative density, the average crystal grain size is 10 ⁇ m or less, and the bulk resistance is 30 m ⁇ cm. It is as follows.
  • the complex oxide sintered body of the present invention contains In, Zn, and Sn as metal atoms.
  • the composite oxide sintered body of the present invention may contain oxygen vacancies and may not satisfy the stoichiometric ratio.
  • the composite oxide sintered body of the present invention may further contain metal atoms such as Ga, Al, Ge, Si, Zr, Hf, and Cu.
  • the composite oxide sintered body of the present invention may consist essentially of In, Zn and Sn, and optionally Ga, Al, Ge, Si, Zr, Hf, Cu metal atoms and oxygen, You may consist only of these components.
  • “Substantially” means that the oxide sintered body is composed only of In, Zn, and Sn, and optionally metal atoms of Ga, Al, Ge, Si, Zr, Hf, and Cu, and oxygen.
  • other components may be included as long as the effects of the present invention are not impaired.
  • the composite oxide sintered body of the present invention has a relative density of 90% or more, preferably 95% or more, more preferably 98% or more. If the density of the composite oxide sintered body is less than 90% in relative density, the target may break during film formation, and the film formation rate may be slow.
  • the relative density is a “value obtained by dividing the theoretical density obtained by weight distribution of the mixed oxide density by the actually measured density”.
  • the composite oxide sintered body of the present invention has an average crystal grain size of 10 ⁇ m or less, preferably 6 ⁇ m or less, more preferably 4 ⁇ m or less.
  • the bulk resistance of the composite oxide sintered body of the present invention is 30 m ⁇ cm or less, preferably 10 m ⁇ cm or less, more preferably 1 m ⁇ cm or more and 5 m ⁇ cm or less.
  • the number of aggregated particles of tin oxide having a diameter of 10 ⁇ m or more is preferably 2.5 or less per 1.00 mm 2 , more preferably 2 or less, and further preferably 1 or less, particularly preferably 0.5 or less.
  • the aggregated particles of tin oxide refer to particulate portions made of tin oxide. Aggregated particles of tin oxide are generated for the reason that raw material tin oxide remains separated, and can be confirmed by surface analysis of the composition using an X-ray microanalyzer (EPMA) or the like.
  • the maximum peak intensity I2 existing in the range is preferably I1 / I2 ⁇ 1, more preferably I1 / I2 ⁇ 0.1. More preferably, the peak intensity I1 of the tin oxide phase (110) cannot be confirmed.
  • I1 / I2 ⁇ 1 the number of aggregated particles of tin oxide can be reduced.
  • the complex oxide sintered body of the present invention preferably has a relative density variation of 1% or less in the planar direction and an average number of pores of 800 / mm 2 or less.
  • the variation of the relative density in the planar direction of the composite oxide sintered body is more preferably 0.5% or less, and further preferably 0.4% or less.
  • the plane direction of the composite oxide sintered body refers to the surface direction on which the composite oxide sintered body is scraped (erosion side) and is irradiated with plasma when the target is manufactured.
  • the “variation in relative density in the planar direction of the composite oxide sintered body” refers to a variation in the density of a plurality of sintered body pieces cut out along the surface irradiated with plasma.
  • the average number of pores of the composite oxide sintered body is more preferably 500 pieces / mm 2 or less, still more preferably 300 pieces / mm 2 or less, and particularly preferably 100 pieces / mm 2 or less.
  • the atomic ratio of In, Zn and Sn contained in the composite oxide sintered body of the present invention preferably satisfies the following formula. 0 ⁇ In / (In + Sn + Zn) ⁇ 0.75 0.25 ⁇ Zn / (In + Sn + Zn) ⁇ 0.75 0 ⁇ Sn / (In + Sn + Zn) ⁇ 0.50 More preferably, the following formula is satisfied. 0.05 ⁇ In / (In + Zn + Sn) ⁇ 0.60 0.35 ⁇ Zn / (In + Zn + Sn) ⁇ 0.65 0.05 ⁇ Sn / (In + Zn + Sn) ⁇ 0.30 More preferably, the following formula is satisfied. 0.18 ⁇ In / (In + Zn + Sn) ⁇ 0.45 0.45 ⁇ Zn / (In + Zn + Sn) ⁇ 0.60 0.10 ⁇ Sn / (In + Zn + Sn) ⁇ 0.22
  • the TFT characteristics of the obtained thin film transistor can be improved.
  • wet etching can be facilitated when a thin film transistor is manufactured.
  • the atomic ratio of In, Zn and Sn contained in the composite oxide sintered body preferably satisfies the following formula. 0 ⁇ In / (In + Sn + Zn) ⁇ 0.40 0.25 ⁇ Zn / (In + Sn + Zn) ⁇ 0.70 0.05 ⁇ Sn / (In + Sn + Zn) ⁇ 0.25 More preferably, the following formula is satisfied.
  • the composite oxide sintering of the present invention preferably has a nitrogen content of 5 ppm (atomic) or less.
  • the nitrogen content of the obtained semiconductor film is reduced, and the reliability and uniformity of the TFT can be improved.
  • the nitrogen content of the composite oxide sintered body exceeds 5 ppm, abnormal discharge during sputtering of the obtained target and the amount of adsorbed gas on the target surface may not be sufficiently suppressed, and nitrogen in the target And indium react at the time of sputtering to generate black indium nitride (InN), which may be mixed into the semiconductor film and reduce the yield. This is presumably because when nitrogen atoms exceed 5 ppm, the nitrogen atoms become mobile ions and gather at the semiconductor interface due to gate voltage stress to generate traps, or nitrogen acts as a donor and degrades performance.
  • the complex oxide sintered body of the present invention preferably contains a spinel structure compound represented by Zn 2 SnO 4 .
  • a spinel structure compound represented by Zn 2 SnO 4 By including the spinel structure compound represented by Zn 2 SnO 4 in the composite oxide sintered body, the relative density can be increased and the bulk resistance can be decreased. The presence of the spinel structure compound represented by Zn 2 SnO 4 in the composite oxide sintered body can be confirmed by X-ray diffraction.
  • indium oxide powder, zinc oxide powder and tin oxide powder are used as raw material powder.
  • composite oxides of these compounds may be used as the raw material powder.
  • the purity of each raw material powder is usually 99.9% (3N) or higher, preferably 99.99% (4N) or higher, more preferably 99.995% or higher, particularly preferably 99.999% (5N) or higher. is there.
  • the purity of each raw material powder is less than 99.9% (3N)
  • the Na content of each raw material powder is less than 100 ppm because reliability is improved when a thin film transistor is manufactured.
  • an indium oxide powder having a specific surface area of 4 ⁇ 14m 2 / g, tin oxide powder having a specific surface area of 4 ⁇ 14m 2 / g, and a specific surface area of the 2 ⁇ 13m 2 / g such as zinc oxide powder as a starting material the zinc oxide is preferably indium oxide powder having a specific surface area of 6 ⁇ 10m 2 / g, tin oxide powder having a specific surface area of 5 ⁇ 10m 2 / g, and a specific surface area of 2 ⁇ 4m 2 / g
  • a mixed powder composed of powder and having a specific surface area of 5 to 8 m 2 / g as a whole is used as a starting material.
  • the number of aggregated particles of tin oxide in the obtained composite oxide sintered body can be reduced, and the yield of TFT can be improved. Further, by using the above starting material, variation in relative density of the obtained composite oxide sintered body can be reduced, and uniformity of TFT characteristics and reproducibility of TFT characteristics can be improved.
  • the specific surface area of each raw material powder is preferably substantially the same. Thereby, the pulverization mixing mentioned later can be performed more efficiently.
  • the ratio of the specific surface area of each raw material powder is preferably within a range of 1/4 to 4 times, more preferably within a range of 1/2 to 2 times. When the ratio of the specific surface area of each raw material powder is not in the above range, efficient pulverization and mixing may not be performed, and the raw material powder particles may remain in the sintered body.
  • the mixing ratio of indium oxide powder, tin oxide powder and zinc oxide powder is not particularly limited, and is preferably 25 to 65: 5 to 30: 5 to 70, more preferably 35 to 55:10 to 25:20 to 55. It is. When the blending ratio of indium oxide powder, tin oxide powder and zinc oxide powder is within the above range, efficient mixing is facilitated.
  • the above starting materials are mixed and ground using, for example, a wet medium stirring mill to prepare a mixed powder.
  • the pulverization is preferably performed so that the specific surface area of the entire mixed powder after mixing and pulverization is increased by 1.0 to 3.0 m 2 / g from the specific surface area of the entire mixed powder before mixing and pulverizing.
  • the mixed powder is pulverized so that the average median diameter is about 0.6 to 1 ⁇ m.
  • the mixing method is not particularly limited, and a dry method may be used.
  • a high-density composite oxide sintered body can be obtained without going through the calcination step and the reduction step. Since the calcination step can be omitted, not only the manufacturing process is simplified, but also the production of tin oxide aggregated particles in the calcination step can be prevented, and the number of tin oxide aggregated particles can be reduced. In addition, an increase in composition variation and relative density variation due to zinc sublimation in the calcination step can be prevented.
  • the increase in the specific surface area of the mixed powder after mixing and pulverization is less than 1.0 m 2 / g or the average median diameter of the mixed powder after mixing and pulverization is more than 1 ⁇ m, the sintered density of the obtained composite oxide sintered body May not be large enough.
  • the increase in the specific surface area of the mixed powder after mixing and grinding exceeds 3.0 m 2 / g or the average median diameter of the mixed powder after mixing and grinding is less than 0.6 ⁇ m, Contamination (impurity contamination) may increase.
  • the specific surface area can be measured by the BET method, and the average median diameter can be measured by a particle size distribution meter. These values can be adjusted by pulverizing the mixed powder by a dry pulverization method, a wet pulverization method or the like.
  • a molded body is prepared by molding the mixed powder.
  • various wet methods or dry methods can be used for the preparation of the molded body.
  • the dry method include a cold press method and a hot press method.
  • the pulverized mixed powder is dried with a spray dryer or the like and then molded to prepare a compact.
  • known methods such as pressure molding, cold isostatic pressing, mold molding, and cast molding injection molding can be employed.
  • CIP cold isostatic pressure
  • drying is preferably performed with a spray dryer.
  • Granulation can also be performed by natural drying, but when granulation is performed by natural drying, the settling speed varies depending on the specific gravity difference of the raw material powder, so that the separation of SnO 2 powder, In 2 O 3 powder, and ZnO powder occurs. There is a possibility that a fine granulated powder cannot be obtained.
  • tin oxide agglomeration may occur, or the variation in relative density may increase, resulting in a decrease in TFT yield or an increase in variation.
  • the above problem does not occur because rapid drying is possible.
  • a filtration molding method for example, a filtration molding method (see JP-A-11-286002) can be used.
  • this filtration type forming method water is drained from the ceramic raw material slurry under reduced pressure to prepare a formed body.
  • a molding aid such as polyvinyl alcohol, methylcellulose, polywax, or oleic acid may be used.
  • the prepared compact is sintered to produce a composite oxide sintered body.
  • Sintering can be performed in an oxygen atmosphere by circulating oxygen or under pressure.
  • the oxygen flow rate is preferably 2 to 20 L / min, and more preferably 3 to 15 L / min.
  • transpiration of zinc can be suppressed, the number of average vacancies is small, the number of aggregated tin oxide particles is small, the relative density is high, the variation in relative density is small, and voids (voids)
  • a composite oxide sintered body having no) is obtained.
  • the nitrogen concentration in the sintered body can be lowered and the density can be increased, so that the generation of nodules and particles during sputtering is suppressed, and the oxide has excellent film characteristics A semiconductor film can be formed.
  • oxygen flow rate is out of the above range, oxygen deficiency is suppressed by introduction of oxygen, and the specific resistance of the sintered body may be increased.
  • the sintering temperature is 1200 to 1550 ° C, preferably 1250 to 1450 ° C.
  • the sintering temperature is 1200 to 1550 ° C, preferably 1250 to 1450 ° C.
  • the sintering time is usually 1 to 60 hours, preferably 2 to 40 hours, particularly preferably 3 to 30 hours.
  • the sintering time is usually 1 to 60 hours, preferably 2 to 40 hours, particularly preferably 3 to 30 hours.
  • the temperature rising rate at 1000 ° C. or higher is preferably 30 ° C./h or higher, and the temperature lowering rate during cooling is 30 ° C./h or higher.
  • the heating rate at 1000 ° C. or higher is less than 30 ° C./h, decomposition of the oxide proceeds and the number of holes (number of pinholes) may increase.
  • the cooling rate during cooling is less than 30 ° C./h, the composition ratio of the obtained composite oxide sintered body may change.
  • the method for producing a composite oxide sintered body of the present invention may include a reduction step.
  • the reduction process is an optional process that is performed to reduce the obtained sintered body so as to uniformize the bulk specific resistance of the sintered body as a whole.
  • Examples of the reduction method that can be applied include a method using a reducing gas, a method of baking in a vacuum, and a reduction using an inert gas.
  • a reducing gas for example, hydrogen, methane, carbon monoxide, a mixed gas of these gas and oxygen, or the like can be used.
  • an inert gas nitrogen, argon, a mixed gas of these gases and oxygen, or the like can be used.
  • the temperature of the reduction treatment is usually 300 to 1200 ° C., preferably 500 to 800 ° C.
  • the reduction treatment time is usually 0.01 to 10 hours, preferably 0.05 to 5 hours.
  • the composite oxide sintered body of the present invention can be used as a target by performing processing such as polishing.
  • the complex oxide sintered body is ground with a surface grinder so that the surface roughness Ra is 5 ⁇ m or less, preferably Ra is 0.3 ⁇ m or less, and more preferably Ra is 0.1 ⁇ m or less. .
  • the target surface obtained by grinding may be further mirror-finished so that the average surface roughness Ra is 1000 angstroms or less.
  • a known polishing technique such as mechanical polishing, chemical polishing, and mechanochemical polishing (a combination of mechanical polishing and chemical polishing) can be used.
  • polishing to # 2000 or more with a fixed abrasive polisher (polishing liquid: water) or lapping with loose abrasive lapping (abrasive: SiC paste, etc.), and then lapping by changing the abrasive to diamond paste Can be obtained by: There is no restriction
  • cleaning, etc. can be used for the cleaning process of a target.
  • cleaning, etc. can be used for the cleaning process of a target.
  • ultrasonic cleaning and the like can also be performed.
  • a method of performing multiple oscillation at a frequency of 25 to 300 KHz is effective.
  • the target By processing the obtained target and bonding it to the backing plate, the target becomes a sputtering target that can be used by being attached to the film forming apparatus.
  • the backing plate is preferably made of copper. It is preferable to use indium solder for bonding.
  • the above processing is an arbitrary step of cutting the target into a shape suitable for mounting on the sputtering apparatus, or cutting to attach a mounting jig such as a backing plate.
  • the thickness of the target is usually 2 to 20 mm, preferably 3 to 12 mm, particularly preferably 4 to 6 mm. Further, a plurality of targets may be attached to one backing plate to make a substantially single target.
  • the target surface is preferably finished with a diamond grindstone of No. 200 to 10,000, more preferably with a diamond grindstone of No. 400 to 5,000. If a diamond grindstone of less than 200 or more than 10,000 is used, the target may be easily broken.
  • the amorphous oxide film of the present invention is obtained by sputtering a sputtering target comprising the composite oxide sintered body of the present invention at a film formation temperature of room temperature to 450 ° C., and the electron carrier concentration is less than 10 18 / cm 3. It is.
  • the composition of the amorphous oxide film of the present invention generally matches the composition of the sputtering target used.
  • the deposition temperature is preferably 50 ° C. or higher and 300 ° C. or lower.
  • the film formation temperature is less than room temperature, the film obtained by condensation may contain moisture.
  • the film forming temperature is higher than 450 ° C., the substrate may be deformed or the film may be left with stress and cracked.
  • Examples of the sputtering include a DC (direct current) sputtering method, an AC (alternating current) sputtering method, an RF (high frequency) magnetron sputtering method, an electron beam evaporation method, an ion plating method, and the like, and a DC sputtering method is preferable.
  • the pressure in the chamber at the time of sputtering is usually 0.1 to 2.0 MPa, preferably 0.3 to 0.8 MPa.
  • the RF sputtering method it is usually 0.1 to 2.0 MPa, preferably 0.3 to 0.8 MPa.
  • the power output input at the time of sputtering is usually 10 to 1000 W, preferably 100 to 300 W.
  • the RF sputtering method it is usually 10 to 1000 W, preferably 50 to 250 W.
  • the power supply frequency of the RF sputtering method is, for example, 50 Hz to 50 MHz, preferably 10 k to 20 MHz.
  • Examples of the carrier gas at the time of sputtering include oxygen, helium, argon, xenon, and krypton, and a mixed gas of argon and oxygen is preferable.
  • the substrate glass, resin (PET, PES, or the like) can be used.
  • the thickness of the obtained amorphous oxide film varies depending on the film formation time and the sputtering method, but is, for example, 5 to 300 nm, preferably 10 to 120 nm.
  • the amorphous oxide film of the present invention can be suitably used as a channel layer of a thin film transistor.
  • a thin film transistor in which the amorphous oxide film of the present invention is a channel layer (semiconductor layer) will be described.
  • FIG. 1 is a schematic cross-sectional view showing an embodiment of a thin film transistor (field effect transistor) of the present invention.
  • the thin film transistor 1 has a gate electrode 20 formed on a substrate 10.
  • a gate insulating film 30 is provided so as to cover the gate electrode 20, and a channel layer 40 is further stacked thereon.
  • a source electrode 50 and a drain electrode 60 are formed opposite to each other at both ends of the channel layer 40.
  • the thin film transistor 1 is covered with a protective film 70 except for part of the source electrode 50 and the drain electrode 60.
  • the channel layer is the amorphous oxide film of the present invention. Since the amorphous oxide film of the present invention is amorphous, adhesion with an insulating film and a protective layer is improved, and uniform transistor characteristics can be easily obtained even in a large area. Note that it can be confirmed by X-ray crystal structure analysis that the semiconductor layer is an amorphous film. If no clear peak is observed, the semiconductor layer is amorphous.
  • the amorphous oxide film of the present invention has an electron carrier concentration of less than 10 18 / cm 3 , the amorphous oxide film tends to be a non-degenerate semiconductor, and the balance between mobility and on / off ratio is good. Note that whether the semiconductor layer is a non-degenerate semiconductor can be determined by measuring the temperature change in mobility and carrier density using the Hall effect.
  • the electron carrier concentration of the semiconductor layer (amorphous oxide film) is preferably 10 13 / cm 3 or more and less than 10 18 / cm 3 , more preferably 10 14 to 10 17 / cm 3 .
  • the semiconductor layer can be made into a non-degenerate semiconductor by adjusting the oxygen partial pressure during film formation or by post-processing to control the amount of oxygen defects and adjusting the carrier density.
  • the semiconductor layer is not a non-degenerate semiconductor but a degenerate semiconductor, there is a possibility that off-state current / gate leakage current increases and the threshold value becomes negative due to too many carriers, resulting in normally-on.
  • the band gap of the semiconductor layer is preferably 2.0 to 6.0 eV, more preferably 2.8 to 5.0 eV.
  • the band gap of the semiconductor layer is less than 2.0 eV, the field effect transistor may malfunction due to absorption of visible light.
  • the band gap of the semiconductor layer exceeds 6.0 eV, there is a possibility that carriers are not supplied and the field effect transistor does not function.
  • the surface roughness (RMS) of the semiconductor layer is preferably 1 nm or less, more preferably 0.6 nm or less, and further preferably 0.3 nm or less. When the RMS of the semiconductor layer is more than 1 nm, the mobility may decrease.
  • the semiconductor layer is preferably an amorphous film that maintains at least part of the edge sharing structure of the bixbite structure of indium oxide.
  • the fact that the amorphous film containing indium oxide maintains at least part of the edge-sharing structure of the bixbite structure of indium oxide is that small-angle incident X-ray scattering (GIXS) using synchrotron radiation with high brightness, etc. It can be confirmed from the radial distribution function (RDF) determined by the fact that the peak representing In-X (X is In, Zn) is between 0.30 and 0.36 nm (F. Utsuno, et al. , Thin Solid Films, Volume 496, 2006, Pages 95-98).
  • the interatomic distance is preferably A / B. > 0.7, more preferably A / B> 0.85, even more preferably A / B> 1, and particularly preferably A / B> 1.2. Fulfill.
  • a / B is 0.7 or less, when the semiconductor layer is used as an active layer of a transistor, there is a possibility that the mobility is lowered or the threshold value and the S value are too large. This is considered to reflect that the short-range order of the amorphous film is poor.
  • the average bond distance of In—In is preferably 0.3 to 0.322 nm, and more preferably 0.31 to 0.32 nm.
  • the average bond distance of In—In can be determined by X-ray absorption spectroscopy.
  • EXAFS X-ray absorption wide-area microstructure
  • EXAFS is caused by backscattering of electrons by atoms around the excited atom. Interference effect between the flying electron wave and the back-scattered wave occurs. Interference depends on the wavelength of the electronic state and the optical path length to and from surrounding atoms.
  • a radial distribution function (RDF) is obtained by Fourier transforming EXAFS, and an average coupling distance can be estimated from the peak of RDF.
  • the semiconductor layer is preferably an amorphous film, and the energy width (E 0 ) of the delocalized level is 14 meV or less.
  • the energy width (E 0 ) of the non-localized level of the semiconductor layer is more preferably 10 meV or less, further preferably 8 meV or less, and particularly preferably 6 meV or less.
  • the energy width (E 0 ) of the delocalized level is more than 14 meV, when the semiconductor layer is used as the active layer of the transistor, the mobility may be lowered, or the threshold value or the S value may be too large. This is considered to reflect that the short-range order of the amorphous film is poor.
  • the film thickness of the semiconductor layer is usually 0.5 to 500 nm, preferably 1 to 150 nm, more preferably 3 to 80 nm, and particularly preferably 10 to 60 nm.
  • TFT characteristics such as mobility and on / off ratio are particularly good.
  • the film thickness of the semiconductor layer is less than 0.5 nm, it may be difficult to form an industrially uniform film.
  • the film thickness of the semiconductor layer is more than 500 nm, there is a possibility that the film formation time becomes long and cannot be adopted industrially.
  • the substrate is not particularly limited, and a known substrate can be used.
  • glass substrates such as alkali silicate glass, non-alkali glass and quartz glass, silicon substrates, resin substrates such as acrylic, polycarbonate and polyethylene naphthalate (PEN), polymer film bases such as polyethylene terephthalate (PET) and polyamide Materials can be used.
  • the thickness of the substrate or base material is generally 0.1 to 10 mm, preferably 0.3 to 5 mm.
  • a glass substrate those chemically or thermally reinforced are preferred.
  • a glass substrate and a resin substrate are preferable, and a glass substrate is particularly preferable.
  • weight reduction is required, a resin substrate or a polymer material is preferable.
  • the field effect transistor preferably has a protective film for the semiconductor layer.
  • oxygen in the surface layer of the semiconductor may be desorbed in a vacuum or under a low pressure, resulting in a high off-current and a negative threshold voltage.
  • the field-effect transistor is affected by surroundings such as humidity, and there is a risk that variations in transistor characteristics such as threshold voltage will increase.
  • Material forming the protective film of the semiconductor layer is not particularly limited, for example SiO 2, SiN x, Al 2 O 3, Ta 2 O 5, TiO 2, MgO, ZrO 2, CeO 2, K 2 O, Li 2 O Na 2 O, Rb 2 O, Sc 2 O 3 , Y 2 O 3 , Hf 2 O 3 , CaHfO 3 , PbTi 3 , BaTa 2 O 6 , SrTiO 3 , AlN, or the like can be used.
  • the number of oxygen in these oxides does not necessarily match the stoichiometric ratio (for example, it may be SiO 2 or SiO x ).
  • SiN x may contain a hydrogen element.
  • the protective film may have a structure in which two or more different insulating films are stacked.
  • the protective film may be crystalline, polycrystalline, or amorphous, but is preferably polycrystalline or amorphous, more preferably non-crystalline from the viewpoint of industrial ease of production. It is crystalline.
  • the protective film is not an amorphous film, the smoothness of the interface is poor, the mobility may be lowered, and the threshold voltage or S value may be too large.
  • the protective film of the semiconductor layer is preferably an amorphous oxide or an amorphous nitride, and more preferably an amorphous oxide.
  • the protective film for the semiconductor layer may be an organic insulating film such as poly (4-vinylphenol) (PVP) or parylene.
  • the protective film for the semiconductor layer may have a laminated structure of two or more layers of an inorganic insulating film and an organic insulating film.
  • SiO 2, SiN x, Al 2 O 3, Ta 2 O 5, TiO 2, MgO, ZrO 2, CeO 2, K 2 O, Li 2 O, Na 2 O, Rb 2 O, Sc 2 O 3 , Y 2 O 3 , Hf 2 O 3 , CaHfO 3 , PbTi 3 , BaTa 2 O 6 , SrTiO 3 , AlN, or the like can be used.
  • the number of oxygen in these oxides does not necessarily match the stoichiometric ratio (for example, it may be SiO 2 or SiO x ).
  • SiN x may contain a hydrogen element.
  • the gate insulating film may have a structure in which two or more different insulating films are stacked.
  • the gate insulating film may be crystalline, polycrystalline, or amorphous, but is polycrystalline or amorphous from the viewpoint of industrial manufacturing ease.
  • an organic insulating film such as poly (4-vinylphenol) (PVP) or parylene may be used.
  • the gate insulating film may have a stacked structure of two or more layers of an inorganic insulating film and an organic insulating film.
  • each of the gate electrode, the source electrode, and the drain electrode there are no particular limitations on the material for forming each of the gate electrode, the source electrode, and the drain electrode.
  • transparent electrodes such as indium tin oxide (ITO), indium zinc oxide, ZnO, SnO 2 ; Al, Ag, A metal electrode such as Cr, Ni, Mo, Au, Ti, Ta, or Cu; or a metal electrode of an alloy containing these can be used.
  • the electrode has a laminate of two or more layers to reduce contact resistance or improve interface strength.
  • the resistance of the interface with the electrode of the semiconductor layer may be adjusted by plasma treatment, ozone treatment, or the like.
  • a contact layer may be provided between the semiconductor layer and the source / drain electrodes.
  • the contact layer preferably has a lower resistance than the semiconductor layer.
  • a composite oxide having the same composition as that of the semiconductor layer described above can be used. That is, the contact layer preferably contains each element such as In, Zn, and Sn. When the contact layer does not contain these elements, element movement occurs between the contact layer and the semiconductor layer, and a threshold voltage shift may increase when a stress test or the like is performed.
  • an oxide resistance layer having a higher resistance than that of the semiconductor layer is preferably provided between the semiconductor layer and the gate insulating film and / or between the semiconductor layer and the protective film. Without an oxide resistance layer, off current may be generated, the threshold voltage may be negative and normally on, and the semiconductor layer may be altered during the post-treatment process such as protective film formation or etching to deteriorate characteristics. .
  • oxide resistance layer examples include the following films. (1) Amorphous oxide film having the same composition as the semiconductor layer formed at a higher oxygen partial pressure than that at the time of stacking the semiconductor layers. (2) Amorphous oxidation having the same composition as the semiconductor layer but with a different composition ratio. (3) Amorphous oxide film containing In and Zn and containing an element X different from the semiconductor layer (4) Polycrystalline oxide film containing indium oxide as a main component (5) Indium oxide as a main component, Zn Polycrystalline oxide film doped with one or more positive divalent elements such as Cu, Co, Ni, Mn, Mg
  • the In composition ratio is preferably smaller than the In composition ratio of the semiconductor layer.
  • the oxide resistance layer is preferably an oxide containing In and Zn. In the case where the oxide semiconductor layer does not contain this oxide, element movement occurs between the oxide resistance layer and the semiconductor layer, and a threshold voltage shift may increase when a stress test or the like is performed.
  • the thin film transistor of the present invention preferably has a structure for shielding the semiconductor layer (for example, a light shielding layer).
  • a structure for shielding the semiconductor layer for example, a light shielding layer.
  • light may enter the semiconductor layer to excite carrier electrons, which may increase the off current.
  • the light shielding layer is preferably a thin film having absorption at 300 to 800 nm.
  • the light shielding layer may be provided on either the upper part or the lower part of the semiconductor layer.
  • the light shielding layer may also be used as a gate insulating film, a black matrix, or the like.
  • the light shielding layer is only on one side of the semiconductor layer, it is necessary to devise a structure so that the semiconductor layer is not irradiated with light from the side without the light shielding layer.
  • Each constituent layer of the above-described field effect transistor can be formed by a method known in this technical field.
  • a film formation method a chemical film formation method such as a spray method, a dip method, or a CVD method, or a physical film formation method such as a sputtering method, a vacuum evaporation method, an ion plating method, or a pulse laser deposition method is used.
  • a physical film formation method is preferably used, and a sputtering method is more preferably used because of high productivity.
  • a method using a sintered target of a complex oxide a method using co-sputtering using a plurality of sintered targets, a method using reactive sputtering using an alloy target, etc. can be used, preferably a sintered target of a complex oxide
  • the method using is used.
  • the uniformity and reproducibility deteriorate, or the energy width (E 0 ) of the delocalized level is large.
  • the transistor characteristics may be deteriorated, for example, the mobility may be reduced or the threshold voltage may be increased.
  • the formed layer can be patterned by various etching methods.
  • the semiconductor layer is preferably formed by DC or AC sputtering using the sputtering target of the present invention.
  • DC or AC sputtering damage during film formation can be reduced as compared with the case of using RF sputtering. For this reason, in the field effect transistor, effects such as a reduction in threshold voltage shift, an improvement in mobility, a reduction in threshold voltage, and a reduction in S value can be expected.
  • heat treatment is preferably performed at 70 to 350 ° C. after the semiconductor layer is formed.
  • the heat treatment temperature is less than 70 ° C., the thermal stability and heat resistance of the obtained transistor may decrease, mobility may decrease, S value may increase, and threshold voltage may increase.
  • the heat treatment temperature is higher than 350 ° C., there is a possibility that a heat-resistant equipment cost may be required because a substrate having no heat resistance cannot be used.
  • the heat treatment temperature is preferably 80 to 260 ° C, more preferably 90 to 180 ° C, and further preferably 100 to 150 ° C. In particular, it is preferable to set the heat treatment temperature to 180 ° C. or lower because a resin substrate having low heat resistance such as PEN can be used as the substrate.
  • the heat treatment time is usually 1 second to 24 hours, and can be adjusted by the heat treatment temperature.
  • the heat treatment time is preferably 10 minutes to 24 hours, more preferably 20 minutes to 6 hours, and further preferably 30 minutes to 3 hours.
  • the heat treatment time is preferably 6 minutes to 4 hours, more preferably 15 minutes to 2 hours.
  • the heat treatment time is preferably 30 seconds to 4 hours, more preferably 1 minute to 2 hours.
  • the heat treatment time is preferably 1 second to 1 hour, more preferably 2 seconds to 30 minutes.
  • the heat treatment is preferably performed in an inert gas in an environment having an oxygen partial pressure of 10 ⁇ 3 Pa or less, or after the semiconductor layer is covered with a protective layer. By performing heat treatment under these conditions, reproducibility can be improved.
  • the thin film transistor of the present invention has a contact layer
  • a contact layer having the same composition ratio as the semiconductor layer can be formed by changing the film formation conditions, or the composition ratio of the semiconductor layer can be increased.
  • the contact layer is formed by forming a contact layer by increasing the resistance of the contact portion with the electrode of the semiconductor layer by plasma treatment or ozone treatment, or when the semiconductor layer is formed, such as oxygen partial pressure.
  • the contact layer may be configured as a layer whose resistance is higher than that of the semiconductor layer depending on deposition conditions.
  • the mobility of the thin film transistor of the present invention is preferably 1 cm 2 / Vs or more, more preferably 3 cm 2 / Vs or more, and further preferably 8 cm 2 / Vs or more.
  • the mobility of the transistor is less than 1 cm 2 / Vs, there is a possibility that the switching speed becomes slow and cannot be used for a large-screen high-definition display.
  • the on / off ratio of the thin film transistor of the present invention is preferably 10 6 or more, more preferably 10 7 or more, and still more preferably 10 8 or more.
  • the off-current is preferably 2 pA or less, more preferably 1 pA or less. When the off-current exceeds 2 pA, when the thin film transistor of the present invention is used for a display, the contrast may be deteriorated and the uniformity of the screen may be deteriorated.
  • the gate leakage current is preferably 1 pA or less. When the gate leakage current exceeds 1 pA, the contrast may deteriorate when the thin film transistor of the present invention is used for a display.
  • the threshold voltage is usually ⁇ 5 to 10V, preferably 0 to 4V, more preferably 0 to 3V, and further preferably 0 to 2V. When the threshold voltage is less than ⁇ 5V, it is normally on, and it is necessary to apply a voltage when it is off, which may increase power consumption. On the other hand, when the threshold voltage is more than 10V, there is a possibility that the drive voltage increases and the power consumption increases or high mobility is required.
  • the S value of the thin film transistor of the present invention is preferably 0.8 V / dec or less, more preferably 0.3 V / dec or less, still more preferably 0.25 V / dec or less, and particularly preferably 0.2 V. / Dec or less.
  • the S value exceeds 0.8 V / dec, the drive voltage may increase and the power consumption may increase.
  • the S value be 0.3 V / dec or less because of direct current drive, because power consumption can be greatly reduced.
  • the S value is a value indicating the steepness of the drain current that rises sharply from the off state to the on state when the gate voltage is increased from the off state.
  • S value dVg / dlog (Ids)
  • the smaller the S value, the sharper the rise (All about Thin Film Transistor Technology", Ikuhiro Ukai, 2007, Industrial Research Committee).
  • the S value is large, it is necessary to apply a high gate voltage when switching from on to off, and power consumption may increase.
  • the shift amount of the threshold voltage before and after the thin film transistor of the present invention is applied with a DC voltage of 10 ⁇ A at 50 ° C. for 100 hours is preferably 1.0 V or less, more preferably 0.5 V or less.
  • the shift amount of the threshold voltage exceeds 1 V, the image quality may change when the thin film transistor of the present invention is used in an organic EL display. Further, it is preferable that the hysteresis is small when the gate voltage is raised or lowered on the transfer curve.
  • the ratio W / L of the channel width W and the channel length L of the thin film transistor of the present invention is usually from 0.1 to 100, preferably from 0.5 to 20, more preferably from 1 to 8.
  • W / L exceeds 100, the leakage current may increase or the on-off ratio may decrease.
  • W / L is less than 0.1, the field effect mobility may be lowered, or pinch-off may be unclear.
  • the channel length L is usually 0.1 to 1000 ⁇ m, preferably 1 to 100 ⁇ m, and more preferably 2 to 10 ⁇ m. When the channel length L is less than 0.1 ⁇ m, it is difficult to manufacture industrially and the leakage current may increase. On the other hand, if the channel length L exceeds 1000 ⁇ m, the element may become too large.
  • Example 1 [Production of sintered complex oxide] The following oxide powders were used as starting material powders. The specific surface areas of these oxide powders were measured by the BET method.
  • the specific surface area of the prepared raw material mixed powder was 6.3 m 2 / g.
  • the prepared raw material mixed powder was mixed and ground using a wet medium stirring mill while confirming the specific surface area of the mixed powder.
  • the specific surface area of the obtained mixed powder after pulverization was increased by 2 m 2 / g from the specific surface area of the raw material mixed powder.
  • 1 mm ⁇ zirconia beads were used as a grinding medium for the wet medium agitation mill.
  • the obtained mixed powder after pulverization was dried with a spray dryer, filled in a mold (150 mm ⁇ 20 mm thickness), and pressure-molded with a cold press machine to prepare a molded body.
  • the molded body was sintered at 1400 ° C. for 4 hours in an oxygen atmosphere while circulating oxygen to produce a sintered body.
  • Table 1 shows the production conditions of the sintered body.
  • the manufactured sintered body was analyzed by X-ray diffraction. As a result, it was confirmed that the sintered body contained a spinel structure compound represented by Zn 2 SnO 4 , and the peak intensity I1 of the tin oxide phase (110) was not confirmed. Further, the nitrogen content in the sintered body was 5 ppm or less.
  • the nitrogen content in the sintered body was measured with a trace total nitrogen analyzer (TN).
  • the trace total nitrogen analyzer uses only nitrogen (N) or only nitrogen (N) and carbon (C) as the target element in elemental analysis, and is used for analysis to determine the amount of nitrogen or the amount of nitrogen and carbon.
  • N nitrogen-containing inorganic substances or nitrogen-containing organic substances are decomposed in the presence of a catalyst, N is converted into nitrogen monoxide (NO), this NO gas is reacted with ozone in a gas phase, light is emitted by chemiluminescence, and the light emission. N is determined from the intensity.
  • the measurement conditions for the X-ray diffraction are as follows. Equipment: Ultimate-III manufactured by Rigaku Corporation X-ray: Cu-K ⁇ ray (wavelength 1.5406mm, monochromatized with graphite monochromator) 2 ⁇ - ⁇ reflection method, continuous scan (1.0 ° / min) Sampling interval: 0.02 ° Slit DS, SS: 2/3 °, RS: 0.6 mm
  • a target sintered body was cut out from the manufactured sintered body.
  • the side of the cut target sintered body was cut with a diamond cutter, and the surface was ground with a surface grinder to obtain a target material having a surface roughness Ra of 5 ⁇ m or less.
  • the surface of the target material was blown with air, and 12 types of frequencies were oscillated in 25 KHz increments between frequencies of 25 to 300 KHz for ultrasonic cleaning for 3 minutes.
  • the target material was bonded to an oxygen-free copper backing plate with indium solder to obtain a sputtering target.
  • the surface roughness of the sputtering target was Ra ⁇ 0.5 ⁇ m and had a non-directional ground surface.
  • a bottom gate type TFT device was fabricated by the following process. On the glass substrate, 200 nm of molybdenum metal was laminated by RF sputtering at room temperature, and then patterned by wet etching to produce a gate electrode. Next, SiOx was formed on the substrate on which the gate electrode was formed using a plasma enhanced chemical vapor deposition apparatus (PECVD) to form a gate insulating film.
  • PECVD plasma enhanced chemical vapor deposition apparatus
  • the manufactured sputtering target was mounted on a DC magnetron sputtering film forming apparatus which is one of the DC sputtering methods, and an amorphous oxide film was formed on the gate insulating film at a film forming temperature of 50 ° C.
  • the electron carrier concentration was 5 ⁇ 10 17 / cm 3 .
  • the amorphous oxide film was patterned by dry etching to form a semiconductor layer (film thickness 40 nm).
  • a SiOx film was formed using PECVD and patterned by dry etching (RIE) to form a first protective layer (etch stopper).
  • RIE dry etching
  • a Ti / Al / Ti laminated film was formed by DC sputtering.
  • patterning was performed by dry etching (RIE) to form source and drain electrodes.
  • the field effect mobility was in the range of 12 to 16 cm 2 / (V ⁇ sec) and the threshold voltage was in the range of 0 to 1.0 V, except for those in which a short circuit was observed. In particular, there was almost no difference in characteristics between adjacent TFT elements.
  • TFTs were produced for 5 batches using the produced sputtering target, and the characteristics were evaluated by the following methods. The results are shown in Table 1.
  • TFT yield With respect to panels for 10 consecutive batches, driving of 100 TFTs (1000 in total) in each same panel was confirmed, and the number of driven TFTs was counted. However, TFTs that were not driven due to a short circuit were excluded. The number of driven TFTs was classified and evaluated according to the following criteria: 999 or more driven: ⁇ 995 or more and less than 999 drives: ⁇ Drive from 990 to less than 995: ⁇ Drive less than 990: ⁇
  • Examples 2 to 7 and Comparative Examples 1 to 8 Using the starting material powders shown in Tables 1 and 2, a sintered body was produced and evaluated in the same manner as in Example 1 except that the sintered body was produced under the production conditions shown in Tables 1 and 2, and a TFT panel was produced. evaluated. The results are shown in Tables 1 and 2.
  • the sintered body was manufactured by including a calcination step. The calcination step was performed at 900 ° C. for 8 hours in the atmosphere after pulverizing the mixed powder. In Example 1, granulation was performed with a spray dryer, while in Comparative Example 1, for example, granulation was performed by natural drying, but natural drying was performed for 12 hours.
  • Examples 8 to 13 A sintered body and a target were produced in the same manner as in Example 1 except that the oxide powder was weighed to have an atomic ratio as shown in Table 3 and sintered under the following conditions. The results are shown in Table 3. Temperature increase rate: 1 ° C / min Sintering temperature: 1480 ° C Sintering time: 12 hours Processing: Grinding both sides of a 9mm thick sintered body 2mm each
  • Example 8 A bixbite structure compound represented by In 2 O 3 and a spinel structure compound represented by Zn 2 SnO 4 were main components.
  • Example 9-13 A spinel structure compound represented by Zn 2 SnO 4 was a main component.
  • the composite oxide sintered body of the present invention can be used as a sputtering target.
  • a thin film formed using the sputtering target of the present invention can be used as a channel layer of a transistor.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Organic Chemistry (AREA)
  • Structural Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Thin Film Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Compositions Of Oxide Ceramics (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Abstract

　Ｉｎ、Ｚｎ及びＳｎを含み、焼結体密度が相対密度で９０％以上であり、平均結晶粒径が１０μｍ以下であり、バルク抵抗が３０ｍΩｃｍ以下であり、直径１０μｍ以上の酸化スズの凝集粒子数が、１．００ｍｍ２あたり２．５個以下である複合酸化物焼結体。

Description

複合酸化物焼結体及びそれからなるスパッタリングターゲット
　本発明は、Ｉｎ、Ｚｎ及びＳｎを含む複合酸化物焼結体、それからなるスパッタリングターゲット、そのターゲットを用いて得られるアモルファス酸化物膜、及びその酸化物膜を含む薄膜トランジスタに関する。
　電界効果型トランジスタは、半導体メモリ集積回路の単位電子素子、高周波信号増幅素子、液晶駆動用素子等として広く用いられており、現在、最も多く実用化されている電子デバイスである。
　そのなかでも、近年における表示装置のめざましい発展に伴い、液晶表示装置（ＬＣＤ）のみならず、エレクトロルミネッセンス表示装置（ＥＬ）や、フィールドエミッションディスプレイ（ＦＥＤ）等の各種の表示装置において、表示素子に駆動電圧を印加して表示装置を駆動させるスイッチング素子として、薄膜トランジスタ（ＴＦＴ）が多用されている。
　上記薄膜トランジスタの材料としては、シリコン半導体化合物が最も広く用いられている。一般に、高速動作が必要な高周波増幅素子、集積回路用素子等には、シリコン単結晶が用いられ、液晶駆動用素子等には、大面積化の要求からアモルファスシリコンが用いられている。
　しかしながら、結晶性シリコン系薄膜は、結晶化を図る際に、例えば８００℃以上の高温が必要であり、ガラス基板上や有機物基板上への形成が困難である。このため、結晶性シリコン系薄膜は、シリコンウェハーや石英等の耐熱性の高い高価な基板上にしか形成できないばかりか、製造に際して多大なエネルギーと工程数を要する等の問題があった。
　また、結晶性シリコン系薄膜を用いたＴＦＴの素子構成は、通常、トップゲート構成に限定されるため、マスク枚数の削減等のコストダウンが困難であった。
　一方、比較的低温で形成できる非晶性シリコン半導体（アモルファスシリコン）は、結晶性シリコン系薄膜に比べてスイッチング速度が遅いため、表示装置を駆動するスイッチング素子として使用したときに、高速な動画の表示に追従できない場合がある。
　現在、表示装置を駆動させるスイッチング素子としては、シリコン系半導体膜を用いた素子が主流を占めている。これは、シリコン薄膜の安定性、加工性の良さに加え、スイッチング速度が速い等、種々の性能が良好なためである。そして、このようなシリコン系薄膜は、一般に化学蒸気析出法（ＣＶＤ）法により製造されている。
　従来の薄膜トランジスタ（ＴＦＴ）は、例えばガラス等の基板上にゲ－ト電極、ゲ－ト絶縁層、水素化アモルファスシリコン（ａ－Ｓｉ：Ｈ）等の半導体層、ソ－ス及びドレイン電極を積層した逆スタガ構造を有する。イメ－ジセンサー等の大面積デバイスの分野において、この構造を有するＴＦＴは、アクティブマトリスク型の液晶ディスプレイに代表されるフラットパネルディスプレイ等の駆動素子として用いられている。これらの用途では、従来のアモルファスシリコンでも、高機能化に伴い作動の高速化が求められている。
　このような状況下、近年にあっては、シリコン系半導体薄膜よりも安定性が優れる、酸化物を用いた酸化物半導体薄膜が注目されている。
　しかしながら、上記金属酸化物からなる透明半導体薄膜は、特に酸化亜鉛を高温で結晶化してなる透明半導体薄膜は、その電界効果移動度（以下、単に「移動度」という場合がある）が１ｃｍ２／Ｖ・ｓｅｃ程度と低く、ｏｎ－ｏｆｆ比が小さい上、漏れ電流が発生しやすいため、工業的な実用化が困難であった。
　酸化亜鉛を含有する結晶質を含む酸化物半導体については、多数の検討がなされているが、工業的に一般に行われているスパッタリング法で成膜した場合には、以下の問題があった。
　例えば、酸化亜鉛を主成分とした伝導性透明酸化物の酸化物半導体膜は、酸素欠陥が入りやすく、キャリア電子が多数発生し、電気伝導度を小さくすることが難しいかった。加えて、スパッタリング法による成膜の際に、異常放電が発生し、成膜の安定性が損なわれ、得られる膜の均一性及び再現性が低下する問題があった。
　このため、酸化亜鉛を主成分とした伝導性透明酸化物の酸化物半導体膜を例えばＴＦＴの活性層（チャネル層）として使用する際には、ゲート電圧無印加時であってもソース端子及びドレイン端子間に大きな電流が流れてしまい、ＴＦＴのノーマリーオフ動作を実現できない問題があった。また、トランジスタのオン・オフ比を大きくすることも難しかった。
　また、上記ＴＦＴは、移動度が低い、ｏｎ－ｏｆｆ比が低い、漏れ電流が大きい、ピンチオフが不明瞭、ノーマリーオンになりやすい等、ＴＦＴの性能が低くなるおそれがあるうえ、耐薬品性が劣るため、ウェットエッチングが難しい等製造プロセスや使用環境の制限があった。
　酸化亜鉛を主成分とした伝導性透明酸化物の酸化物半導体膜は、性能を上げるためには高い圧力で成膜する必要があり成膜速度が遅くなるほか、７００℃以上の高温処理が必要であるため工業化に問題もあった。また、酸化亜鉛を主成分とした伝導性透明酸化物の酸化物半導体膜を用いたＴＦＴは、ボトムゲート構成での電解移動度等のＴＦＴ性能が低く、性能を上げるにはトップゲート構成で膜厚を１００ｎｍ以上にする必要がある等のＴＦＴ素子構成に制限もあった。
　このような問題を解決するため、酸化インジウム、酸化ガリウム及び酸化亜鉛からなる非晶質酸化物半導体膜を薄膜トランジスタとして駆動させる方法が検討されている。また、酸化インイジウム、酸化ガリウム及び酸化亜鉛からなる非晶質酸化物半導体膜を工業的に量産性に優れたスパッタリング法で形成する検討も行われている。しかし、ガリウムは希少金属で原料コストが高く、ガリウムの添加量が多い場合、トランジスタの移動度、Ｓ値等の特性が低下する問題があった。
　ガリウムを含まない、酸化インジウム、酸化錫及び酸化亜鉛からなる非晶質酸化物半導体膜を用いた薄膜トランジスタが公開されている（特許文献１、非特許文献１）。また、酸化錫を主成分とした光情報記録媒体用のスパッタリングターゲットが検討されている（特許文献２）。しかし、酸化物半導体用のスパッタリングターゲットを実用化させるための具体的な検討はなされていなかった。
　また、透明導電膜用のＩＴＯターゲットでノジュールの発生を抑えるため、錫の凝集を減らした効果が検討されているが（特許文献３）、一番良好なターゲットでも２．６個／ｍｍ２程度であり、それ以下に減らした場合の酸化物半導体用途での効果は検討されていなかった。
国際公開第０５／０８８７２６号パンフレット 特開２００５－１５４８２０号公報 特開２００３－６４４７１号公報 Kachirayil　J.Saji　et　al.,　JOURNAL　OF　THE　ELECTROCHEMICAL　SOCIETY，155(6)，H390-395(2008)
　本発明は、ＴＦＴ特性の均一性、ＴＦＴ特性の再現性及びＴＦＴの歩留りが良好なＴＦＴパネルが得られる複合酸化物焼結体、及びそれからなるスパッタリングターゲットを提供することを目的とする。
　本発明者らは鋭意検討した結果、結晶粒径が小さいインジウム、錫及び亜鉛を含有する複合酸化物焼結体からなるスパッタリングターゲットを用いて得られるアモルファス酸化物膜が、ＴＦＴ特性の均一性、ＴＦＴ特性の再現性及びＴＦＴの歩留りを良好（特にＴＦＴの歩留りが向上）にすることを見出した。特に、酸化錫の凝集粒子数が少なく、平均空孔数が少ないインジウム、錫及び亜鉛を含有する複合酸化物焼結体からなるスパッタリングターゲットを用いて得られるアモルファス酸化物膜が、ＴＦＴ特性の均一性、ＴＦＴ特性の再現性及びＴＦＴの歩留りを良好（特にＴＦＴの歩留りが向上）にすることを見出した。
　本発明によれば、以下の酸化物焼結体等が提供される。
１．Ｉｎ、Ｚｎ及びＳｎを含み、焼結体密度が相対密度で９０％以上であり、平均結晶粒径が１０μｍ以下であり、バルク抵抗が３０ｍΩｃｍ以下であり、直径１０μｍ以上の酸化スズの凝集粒子数が、１．００ｍｍ２あたり２．５個以下である複合酸化物焼結体。
２．平面方向における相対密度のばらつきが１％以下であり、平均空孔数が８００個／ｍｍ２以下である１に記載の複合酸化物焼結体。
３．Ｉｎ、Ｚｎ及びＳｎの原子比が、下記式を満たす１又は２に記載の複合酸化物焼結体。
　　　　０＜Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．７５
　０．２５≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．７５
　　　　０＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．５０
４．窒素含有量が５ｐｐｍ以下である１～３のいずれかに記載の複合酸化物焼結体。
５．比表面積が４～１４ｍ２／ｇである酸化インジウム粉、比表面積が４～１４ｍ２／ｇである酸化錫粉、及び比表面積が２～１３ｍ２／ｇである酸化亜鉛粉を原料として成形体を調製し、前記成形体を１２００～１５５０℃で焼結する複合酸化物焼結体の製造方法。
６．比表面積が６～１０ｍ２／ｇである酸化インジウム粉、比表面積が５～１０ｍ２／ｇである酸化錫粉、及び比表面積が２～４ｍ２／ｇである酸化亜鉛粉を混合して混合粉体全体の比表面積が５～８ｍ２／ｇである混合粉体を調製し、前記混合粉体を湿式媒体撹拌ミルにより混合粉砕して、混合粉体全体の比表面積を１．０～３．０ｍ２／ｇ増加させ、前記比表面積を増加させた混合粉体を成形して成形体を調製し、前記成形体を酸素雰囲気中１２５０～１４５０℃で焼結する５に記載の複合酸化物焼結体の製造方法。
７．上記１～４のいずれかに記載の複合酸化物焼結体からなるスパッタリングターゲット。
８．前記複合酸化物焼結体に含まれる金属原子が、実質的にＩｎ原子、Ｓｎ原子及びＺｎ原子であり、前記金属原子の比率が下記式を満たす７に記載のスパッタリングターゲット。
　０＜Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．４０
　０．２５≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．７０
　０．０５＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．２５
９．上記７又は８に記載のスパッタリングターゲットを室温以上４５０℃以下の成膜温度でスパッタリングして得られるアモルファス酸化物膜であって、
　電子キャリア濃度が１０１８／ｃｍ３未満であるアモルファス酸化物膜。
１０．上記９に記載のアモルファス酸化物膜がチャネル層である薄膜トランジスタ。
　本発明によれば、ＴＦＴ特性の均一性、ＴＦＴ特性の再現性及びＴＦＴの歩留りが良好なＴＦＴパネルが得られる複合酸化物焼結体、及びそれからなるスパッタリングターゲットを提供することができる。
本発明の薄膜トランジスタの一実施形態を示す概略断面図である。
　本発明の複合酸化物焼結体は、Ｉｎ、Ｚｎ及びＳｎを含み、焼結体密度が相対密度の平均値で９０％以上であり、平均結晶粒径が１０μｍ以下であり、バルク抵抗が３０ｍΩｃｍ以下である。
　本発明の複合酸化物焼結体は、金属原子としてＩｎ、Ｚｎ及びＳｎを含む。本発明の複合酸化物焼結体は、酸素欠損を含んでもよく、化学量論比を満たさずともよい。
　また、本発明の複合酸化物焼結体は、さらにＧａ、Ａｌ、Ｇｅ、Ｓｉ、Ｚｒ、Ｈｆ、Ｃｕ等の金属原子を含んでいてもよい。
　尚、本発明の複合酸化物焼結体は、Ｉｎ、Ｚｎ及びＳｎ、及び任意にＧａ、Ａｌ、Ｇｅ、Ｓｉ、Ｚｒ、Ｈｆ、Ｃｕの金属原子及び酸素から実質的になっていてもよく、これら成分のみからなってもよい。「実質的になる」とは、上記酸化物焼結体が、Ｉｎ、Ｚｎ及びＳｎ、及び任意にＧａ、Ａｌ、Ｇｅ、Ｓｉ、Ｚｒ、Ｈｆ、Ｃｕの金属原子及び酸素のみからなり、これら成分のほかに本発明の効果を損なわない範囲で他の成分を含みうることである。
　本発明の複合酸化物焼結体は、その密度が相対密度で９０％以上であり、好ましくは９５％以上、より好ましくは９８％以上である。複合酸化物焼結体の密度が相対密度で９０％未満の場合、成膜中にターゲットが割れる、成膜速度が遅くなるおそれがある。
　尚、上記相対密度とは、「混合した酸化物の密度を重量配分して得られる理論密度を実測密度で割った値」である。
　本発明の複合酸化物焼結体は、平均結晶粒径が１０μｍ以下であり、好ましくは６μｍ以下であり、より好ましくは４μｍ以下である。複合酸化物焼結体の平均結晶粒径を１０μｍ以下とすることにより、複合酸化物焼結体のバルク抵抗を低減させ、得られる薄膜トランジスタのＴＦＴ特性の均一性及びＴＦＴ特性の再現性を向上させることができる。
　本発明の複合酸化物焼結体のバルク抵抗は、３０ｍΩｃｍ以下であり、好ましくは１０ｍΩｃｍ以下であり、より好ましくは１ｍΩｃｍ以上５ｍΩｃｍ以下である。複合酸化物焼結体のバルク抵抗を３０ｍΩｃｍ以下とすることにより、得られる薄膜トランジスタのＴＦＴ特性の均一性及びＴＦＴ特性の再現性を向上させることができる。
　本発明の複合酸化物焼結体は、好ましくは直径１０μｍ以上の酸化錫の凝集粒子数が、１．００ｍｍ２あたり２．５個以下であり、より好ましくは２個以下であり、さらに好ましくは１個以下であり、特に好ましくは０．５個以下である。複合酸化物焼結体中の直径１０μｍ以上の酸化錫の凝集粒子数を、１．００ｍｍ２あたり２．５個以下とすることにより、得られる薄膜トランジスタのＴＦＴの歩留りを良好にすることができる。これは、酸化錫の凝集粒子が少ないことにより、ターゲットの抵抗均一性が向上し、放電が安定するため等が推測される。
　一方、複合酸化物焼結体中の直径１０μｍ以上の酸化錫の凝集粒子数が、１．００ｍｍ２あたり２．５個超の場合、複合酸化物焼結体の相対密度、平均結晶粒径及びバルク抵抗を最適化することが困難となるおそれがある。また、連続してスパッタリングした際に、複合酸化物焼結体中の酸化錫の凝集粒子を起点とする異物（錫あるいはインジウムの低級酸化物）が生成し、異常放電による微小な粒子を発生させると推測される。
　尚、酸化錫の凝集粒子とは、酸化錫からなる粒子状部分をいう。酸化錫の凝集粒子は、原料酸化錫が分離したまま残ってしまう等の理由により生成し、Ｘ線マイクロアナライザー（ＥＰＭＡ）等を用いて、組成の面分析をすることにより確認することができる。
　本発明の複合酸化物焼結体は、Ｘ線回折において、酸化錫相（１１０）のピーク強度Ｉ１と酸化錫以外の酸化物又は複合酸化物相のＸ線回折図における２θ＝１５～４０°の範囲に存在する最大ピーク強度Ｉ２が、好ましくはＩ１／Ｉ２＜１であり、より好ましくはＩ１／Ｉ２＜０．１である。酸化錫相（１１０）のピーク強度Ｉ１が確認できないことがさらに好ましい。Ｉ１／Ｉ２＜１とすることにより、酸化錫の凝集粒子数を少なくすることができる。
　本発明の複合酸化物焼結体は、好ましくは平面方向における相対密度のばらつきが１％以下であり、平均空孔数が８００個／ｍｍ２以下である。
　上記複合酸化物焼結体の平面方向における相対密度のばらつきは、より好ましくは０．５％以下であり、さらに好ましくは０．４％以下である。複合酸化物焼結体の平面方向における相対密度のばらつきを１％以下とすることにより、得られる薄膜トランジスタのＴＦＴ特性の均一性及びＴＦＴ特性の再現性を良好にすることができる。
　尚、複合酸化物焼結体の平面方向とは、ターゲットを製造する際に、複合酸化物焼結体が削られる側（エロージョン側）であって、プラズマが照射される面方向をいう。
　「複合酸化物焼結体の平面方向における相対密度のばらつき」とは、プラズマを照射する面に沿って複数切り出した焼結体片の密度のばらつきをいう。
　上記複合酸化物焼結体の平均空孔数は、より好ましくは５００個／ｍｍ２以下であり、さらに好ましくは３００個／ｍｍ２以下であり、特に好ましくは１００個／ｍｍ２以下である。複合酸化物焼結体の平均空孔数を８００個／ｍｍ２以下とすることにより、得られる薄膜トランジスタのＴＦＴ特性の均一性及びＴＦＴ特性の再現性を良好にすることができる。
　本発明の複合酸化物焼結体に含まれるＩｎ、Ｚｎ及びＳｎの原子比は、好ましくは下記式を満たす。
　　　　０＜Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．７５
　０．２５≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．７５
　　　　０＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．５０
　より好ましくは下記式を満たす。
　０．０５≦Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｓｎ）≦０．６０
　０．３５≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｓｎ）≦０．６５
　０．０５≦Ｓｎ／（Ｉｎ＋Ｚｎ＋Ｓｎ）≦０．３０
　さらに好ましくは下記式を満たす。
　０．１８≦Ｉｎ／（Ｉｎ＋Ｚｎ＋Ｓｎ）≦０．４５
　０．４５≦Ｚｎ／（Ｉｎ＋Ｚｎ＋Ｓｎ）≦０．６０
　０．１０≦Ｓｎ／（Ｉｎ＋Ｚｎ＋Ｓｎ）≦０．２２
　複合酸化物焼結体に含まれるＩｎ、Ｚｎ及びＳｎの原子比が上記式を満たすことにより、得られる薄膜トランジスタのＴＦＴ特性を良好にすることができる。また、複合酸化物焼結体に含まれるＩｎ、Ｚｎ及びＳｎの原子比が上記式を満たすことにより、薄膜トランジスタを作製する際に、ウェットエッチングを容易にすることができる。
　また、本発明の別の様態としては、複合酸化物焼結体に含まれるＩｎ、Ｚｎ及びＳｎの原子比は、好ましくは下記式を満たす。
　０＜Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．４０
　０．２５≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．７０
　０．０５＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．２５
　より好ましくは下記式を満たす。
　０.２≦Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．３３
　０．２５≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．７０
　０．０５＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．１５
　上記範囲を満たすことで、希少金属であるＩｎ量を削減した状態で、相対密度が高く、比抵抗が低いターゲットが得られる。また、上記範囲のターゲットを用いて得られる薄膜トランジスタのＴＦＴ特性を良好にすることができる。
　本発明の複合酸化物焼結は、好ましくは窒素含有量が５ｐｐｍ（原子）以下である。窒素含有量を５ｐｐｍ以下とすることにより、得られる半導体膜の窒素含有量が低下し、ＴＦＴの信頼性及び均一性を向上させることができる。
　一方、複合酸化物焼結体の窒素含有量が５ｐｐｍ超の場合、得られるターゲットのスパッタリング時の異常放電、及びターゲット表面への吸着ガス量を十分に抑制できないおそれがあるうえ、ターゲット中の窒素とインジウムがスパッタリング時に反応して黒色窒化インジウム（ＩｎＮ）を生成して、半導体膜中に混入して歩留まりが低下するおそれがある。これは、窒素原子が５ｐｐｍ超含まれる場合、窒素原子が可動イオンとなりゲート電圧ストレスにより半導体界面に集まりトラップを生成するため、あるいは窒素がドナーとして働き性能を低下させるためと推測される。
　本発明の複合酸化物焼結体は、好ましくはＺｎ２ＳｎＯ４で表されるスピネル構造化合物を含む。複合酸化物焼結体が、Ｚｎ２ＳｎＯ４で表されるスピネル構造化合物を含むことにより、相対密度を高め、バルク抵抗を低くできる。
　尚、複合酸化物焼結体中にＺｎ２ＳｎＯ４で表されるスピネル構造化合物が存在することはＸ線回折により確認することができる。
　本発明の複合酸化物焼結体の製造方法では、原料粉として、酸化インジウム粉末、酸化亜鉛粉末及び酸化錫粉末を用いる。また、これら化合物の複合酸化物等を原料粉としてもよい。
　上記各原料粉の純度は、通常９９．９％（３Ｎ）以上、好ましくは９９．９９％（４Ｎ）以上、さらに好ましくは９９．９９５％以上、特に好ましくは９９．９９９％（５Ｎ）以上である。各原料粉の純度が９９．９％（３Ｎ）未満の場合、不純物により半導体特性が低下する、信頼性が低下する等のおそれがある。特に各原料粉のＮａ含有量が１００ｐｐｍ未満であると薄膜トランジスタを作製した際に信頼性が向上し好ましい。
　本発明では、比表面積が４～１４ｍ２／ｇである酸化インジウム粉、比表面積が４～１４ｍ２／ｇである酸化錫粉、及び比表面積が２～１３ｍ２／ｇである酸化亜鉛粉を出発原料とし、好ましくは比表面積が６～１０ｍ２／ｇである酸化インジウム粉、比表面積が５～１０ｍ２／ｇである酸化錫粉、及び比表面積が２～４ｍ２／ｇである酸化亜鉛粉からなる混合粉体であって、混合粉体全体の比表面積が５～８ｍ２／ｇである混合粉体を出発原料として用いる。
　上記出発原料を用いることにより、得られる複合酸化物焼結体中の酸化錫の凝集粒子数を減少させることができ、ＴＦＴの歩留りを向上させることができる。また、上記出発原料を用いることにより、得られる複合酸化物焼結体の相対密度のばらつきを小さくでき、ＴＦＴ特性の均一性及びＴＦＴ特性の再現性を良好とすることができる。
　尚、各原料粉の比表面積は、好ましくはほぼ同じである。これにより、より効率的に後述する粉砕混合ができる。具体的には、各原料粉の比表面積の比は、好ましくは互いに１／４～４倍以内にし、より好ましくは１／２～２倍以内にする。各原料粉の比表面積の比が上記範囲にない場合、効率的な粉砕混合ができず、焼結体中に原料粉粒子が残る場合がある。
　酸化インジウム粉、酸化錫粉及び酸化亜鉛粉の配合比は特に限定されず、好ましくは２５～６５：５～３０：５～７０であり、より好ましくは３５～５５：１０～２５：２０～５５である。酸化インジウム粉、酸化錫粉及び酸化亜鉛粉の配合比が上記範囲の場合、効率的な混合が容易となる。
　上記出発原料を、例えば湿式媒体撹拌ミルを使用して混合粉砕し、混合粉体を調製する。この際に、好ましくは混合粉砕後の混合粉体全体の比表面積を、混合粉砕前の混合粉体全体の比表面積より１．０～３．０ｍ２／ｇ増加させるように粉砕する、又は粉砕後の混合粉体の平均メジアン径が０．６～１μｍ程度となるように粉砕する。
　尚、混合方法は特に限定されず、乾式法で行ってもよい。
　上記の混合粉体を用いることにより、仮焼工程及び還元工程を経ずとも高密度の複合酸化物焼結体を得ることができる。仮焼工程を省くことができることで、製造工程が簡略化されるだけでなく、仮焼工程での酸化錫凝集粒子の生成を防ぐことができ、酸化錫凝集粒子数を低減することができる。加えて、仮焼工程における亜鉛の昇華による組成のばらつき及び相対密度のばらつきの増加を防止することができる。
　混合粉砕後の混合粉体の比表面積の増加が１．０ｍ２／ｇ未満又は混合粉砕後の混合粉体の平均メジアン径が１μｍ超の場合、得られる複合酸化物焼結体の焼結密度が十分に大きくならない場合がある。一方、混合粉砕後の混合粉体の比表面積の増加分が３．０ｍ２／ｇ超又は混合粉砕後の混合粉体の平均メジアン径が０．６μｍ未満の場合、粉砕時の粉砕器機等からのコンタミ（不純物混入量）が増加する場合がある。
　尚、上記比表面積はＢＥＴ法で測定でき、平均メジアン径は、粒度分布計で測定できる。これらの値は、混合粉体を乾式粉砕法、湿式粉砕法等により粉砕することにより調整できる。
　上記混合粉体を成形して成形体を調製する。成形体の調製は、従来から公知の各種湿式法又は乾式法を用いることができる。
　乾式法としては、コールドプレス（Ｃｏｌｄ　Ｐｒｅｓｓ）法やホットプレス（Ｈｏｔ　Ｐｒｅｓｓ）法等を挙げることができる。
　乾式法であるコールドプレス（Ｃｏｌｄ　Ｐｒｅｓｓ）法は、粉砕後の混合粉体をスプレードライヤー等で乾燥した後、成形して成形体を調製する。成形は公知の方法、例えば、加圧成形、冷間静水圧加圧、金型成形、鋳込み成形射出成形が採用できる。焼結密度の高い焼結体（ターゲット）を得るため、冷間静水圧（ＣＩＰ）等の加圧により成形すると好ましい。
　上述のように、乾燥（造粒）はスプレードライヤーで行うと好ましい。造粒は自然乾燥によっても行うことができるが、自然乾燥で造粒すると、原料粉末の比重差によって沈降速度が異なるため、ＳｎＯ２粉末、Ｉｎ２Ｏ３粉末、ＺｎＯ粉末の分離が起こり、均一な造粒粉が得られないおそれがある。この不均一な造粒粉を用いて焼結体を作製すると、酸化錫の凝集が生成する場合、又は相対密度のばらつきが大きくなる場合があり、ＴＦＴの歩留りが低下したり、ばらつきが増加する原因となる。一方、スプレードライヤーで造粒する場合、急速乾燥できるため、上記の問題は発生しない。
　湿式法としては、例えば濾過式成形法（特開平１１－２８６００２号公報参照）を用いることができる。この濾過式成形法は、セラミックス原料スラリーから水分を減圧排水して成形体を調製する。
　尚、成形に際して、ポリビニルアルコールやメチルセルロース、ポリワックス、オレイン酸等の成形助剤を用いてもよい。
　調製した成形体を焼結して複合酸化物焼結体を製造する。
　焼結は、酸素を流通することにより酸素雰囲気中で、又は加圧下にて行うことができる。
　焼結を酸素雰囲気中で行う場合において、酸素流量としては、好ましくは２～２０Ｌ／ｍｉｎであり、より好ましくは３～１５Ｌ／ｍｉｎである。酸素雰囲気中で焼結することにより、亜鉛の蒸散を抑えることができ、平均空孔数が少なく、酸化錫の凝集粒子数が少なく、相対密度が高く、相対密度のばらつきが小さく、ボイド（空隙）のない複合酸化物焼結体が得られる。また、酸素雰囲気中で焼結することにより、焼結体中の窒素濃度を低くし、密度を高めることができるため、スパッタリング中のノジュールやパーティクルの発生を抑え、、膜特性に優れた酸化物半導体膜を成膜することができる。一方、酸素流量が上記範囲外の場合、酸素の導入により酸素欠損が抑制され、焼結体の比抵抗が高くなるおそれがある。
　焼結温度は、１２００～１５５０℃であり、好ましくは１２５０～１４５０℃である。焼結温度を１２００℃以上とすることにより、焼結体の相対密度を向上させ、ばらつきも減少させることができ、また平均空孔数を抑制することができる。一方、焼結温度を１５５０℃以下とすることにより、結晶粒径の成長が抑制でき、また平均空孔数を抑制できる。
　焼結時間は、通常１～６０時間、好ましくは２～４０時間、特に好ましくは３～３０時間である。焼結時間を１時間以上とすることにより、焼結体の相対密度を向上させ、ばらつきも減少させることができる。一方、焼結時間を６０時間以下とすることにより、結晶粒径の成長が抑制でき、また平均空孔数を抑制できる。
　焼結では、好ましくは１０００℃以上での昇温速度を３０℃／ｈ以上とし、冷却時の降温速度を３０℃／ｈ以上とする。１０００℃以上での昇温速度が３０℃／ｈ未満の場合、酸化物の分解が進行して空孔数（ピンホール数）が多くなるおそれがある。一方、冷却時の降温速度が３０℃／ｈ未満の場合、得られる複合酸化物焼結体の組成比が変化するおそれがある。
　本発明の複合酸化物焼結体の製造方法は、還元工程を含んでもよい。
　還元工程は、得られた焼結体を還元処理して、焼結体のバルク比抵抗を全体で均一化するために行う任意工程である。
　適用することができる還元方法としては、例えば還元性ガスを用いる方法、真空中で焼成する方法、及び不活性ガスによる還元等が挙げられる。
　上記還元性ガスとしては、例えば、水素、メタン、一酸化炭素、これらガスと酸素の混合ガス等を用いることができる。
　また、上記不活性ガスとしては、窒素、アルゴン、これらガスと酸素の混合ガス等を用いることができる。
　還元処理の温度は、通常３００～１２００℃、好ましくは５００～８００℃である。また、還元処理の時間は、通常０．０１～１０時間、好ましくは０．０５～５時間である。
　本発明の複合酸化物焼結体は、研磨等の加工を施すことによりターゲットとすることができる。具体的には、複合酸化物焼結体を平面研削盤で研削して、表面粗さＲａを５μｍ以下とし、好ましくはＲａを０．３μｍ以下とし、より好ましくはＲａを０．１μｍ以下とする。
　上記研削して得られたターゲットのスパッタ面に鏡面加工をさらに施して、平均表面粗さＲａを１０００オングストローム以下としてもよい。この鏡面加工（研磨）は機械的な研磨、化学研磨、メカノケミカル研磨（機械的な研磨と化学研磨の併用）等の、公知の研磨技術を用いることができる。例えば、固定砥粒ポリッシャー（ポリッシュ液：水）で＃２０００以上にポリッシングしたり、又は遊離砥粒ラップ（研磨材：ＳｉＣペースト等）にてラッピング後、研磨材をダイヤモンドペーストに換えてラッピングすることによって得ることができる。このような研磨方法に特に制限はない。
　尚、ターゲットの清浄処理には、エアーブローや流水洗浄等を使用できる。エアーブローで異物を除去する際には、ノズルの向い側から集塵機で吸気を行なうとより有効に除去できる。
　エアーブローや流水洗浄の他に、超音波洗浄等を行なうこともできる。超音波洗浄では、周波数２５～３００ＫＨｚの間で多重発振させて行なう方法が有効である。例えば周波数２５～３００ＫＨｚの間で、２５ＫＨｚ刻みに１２種類の周波数を多重発振させて超音波洗浄を行なうのがよい。
　得られたターゲットを加工して、バッキングプレートへボンディングすることにより、ターゲットは、成膜装置に装着して使用できるスパッタリングターゲットとなる。バッキングプレートは銅製が好ましい。ボンディングにはインジウム半田を用いることが好ましい。
　上記加工は、ターゲットをスパッタリング装置への装着に適した形状に切削加工する、又はバッキングプレート等の装着用治具を取り付けるために切削加工する、任意の工程である。
　ターゲットの厚みは通常２～２０ｍｍ、好ましくは３～１２ｍｍ、特に好ましくは４～６ｍｍである。また、複数のターゲットを一つのバッキングプレートに取り付け、実質一つのターゲットとしてもよい。
　ターゲット表面は、好ましくは２００～１０，０００番のダイヤモンド砥石により仕上げを行い、より好ましくは４００～５，０００番のダイヤモンド砥石により仕上げを行う。２００番未満、又は１０，０００番超のダイヤモンド砥石を使用するとターゲットが割れやすくなるおそれがある。
　本発明のアモルファス酸化物膜は、本発明の複合酸化物焼結体からなるスパッタリングターゲットを室温以上４５０℃以下の成膜温度でスパッタリングすることにより得られ、電子キャリア濃度が１０１８／ｃｍ３未満である。
　尚、本発明のアモルファス酸化物膜の組成は、通常、用いるスパッタリングターゲットの組成とほぼ一致する。
　成膜温度は、好ましくは５０℃以上３００℃以下である。
　成膜温度が室温未満の場合、結露によって得られる膜が水分を含むおそれがある。一方、成膜温度が４５０℃超の場合、基板が変形したり膜に応力が残って割れるおそれがある。
　上記スパッタリングとしては、ＤＣ（直流）スパッタ法、ＡＣ（交流）スパッタ法、ＲＦ（高周波）マグネトロンスパッタ法、エレクトロンビーム蒸着法、イオンプレーティング法等が挙げられ、好ましくはＤＣスパッタ法である。
　スパッタリング時のチャンバー内の圧力は、例えばＤＣスパッタ法の場合は、通常０．１～２．０ＭＰａであり、好ましくは０．３～０．８ＭＰａである。ＲＦスパッタ法の場合は、通常０．１～２．０ＭＰａであり、好ましくは０．３～０．８ＭＰａである。
　スパッタ時に投入される電力出力は、例えばＤＣスパッタ法の場合は、通常１０～１０００Ｗであり、好ましくは１００～３００Ｗである。ＲＦスパッタ法の場合は、通常１０～１０００Ｗであり、好ましくは５０～２５０Ｗである。
　ＲＦスパッタ法の電源周波数は、例えば５０Ｈｚ～５０ＭＨｚであり、好ましくは１０ｋ～２０ＭＨｚである。
　スパッタ時のキャリアーガスとしては、例えば酸素、ヘリウム、アルゴン、キセノン及びクリプトンが挙げられ、好ましくはアルゴンと酸素の混合ガスである。アルゴンと酸素の混合ガスを使用する場合、アルゴン：酸素の流量比は、通常、Ａｒ：Ｏ２＝１００～８０：０～２０であり、好ましくは１００～９０：０～１０である。
　基板としては、ガラス、樹脂（ＰＥＴ、ＰＥＳ等）等を用いることができる。
　得られたアモルファス酸化物膜の膜厚は、成膜時間及びスパッタ法によっても異なるが、例えば５～３００ｎｍであり、好ましくは１０～１２０ｎｍである。
　本発明のアモルファス酸化物膜は、薄膜トランジスタのチャネル層として好適に用いることができる。以下、本発明のアモルファス酸化物膜がチャネル層（半導体層）である薄膜トランジスタについて説明する。
　図１は、本発明の薄膜トランジスタ（電界効果型トランジスタ）の一実施形態を示す概略断面図である。
　薄膜トランジスタ１は、基板１０上にゲート電極２０が形成されている。ゲート電極２０を覆うようにゲート絶縁膜３０を有し、その上にチャネル層４０がさらに積層されている。チャネル層４０の両端部には、ソース電極５０及びドレイン電極６０がそれぞれ対向して形成されている。薄膜トランジスタ１は、ソース電極５０及びドレイン電極６０の一部を除いて、保護膜７０で覆われている。
　本発明の薄膜トランジスタでは、チャネル層（半導体層）が本発明のアモルファス酸化物膜である。
　本発明のアモルファス酸化物膜は非晶質であるので、絶縁膜や保護層との密着性が改善され、大面積でも均一なトランジスタ特性が容易に得ることができる。
　尚、半導体層が非晶質膜であることは、Ｘ線結晶構造解析により確認できる。明確なピークが観測されない場合、半導体層は非晶質である。
　本発明のアモルファス酸化物膜は、電子キャリア濃度が１０１８／ｃｍ３未満であるので、アモルファス酸化物膜は非縮退半導体となりやすく、移動度及びオンオフ比のバランスが良好となる。尚、半導体層が非縮退半導体であることは、ホール効果を用いた移動度とキャリア密度の温度変化の測定を行うことにより判断できる。
　半導体層（アモルファス酸化物膜）の電子キャリア濃度は、好ましくは１０１３／ｃｍ３以上１０１８／ｃｍ３未満であり、より好ましくは１０１４～１０１７／ｃｍ３である。
　成膜時の酸素分圧を調整する、又は後処理をすることで酸素欠陥量を制御し、キャリア密度を調整することにより半導体層を非縮退半導体とすることができる。
　一方、半導体層が、非縮退半導体ではなく、縮退半導体である場合、キャリアが多すぎることにより、オフ電流・ゲートリーク電流が増加して閾値が負となり、ノーマリーオンとなるおそれがある。
　半導体層のバンドギャップは、好ましくは２．０～６．０ｅＶであり、より好ましくは２．８～５．０ｅＶである。半導体層のバンドギャップが、２．０ｅＶ未満の場合、可視光を吸収して電界効果型トランジスタが誤動作するおそれがある。一方、半導体層のバンドギャップが６．０ｅＶ超の場合、キャリアが供給されにくなって電界効果型トランジスタが機能しなくなるおそれがある。
　半導体層の表面粗さ（ＲＭＳ）は、好ましくは１ｎｍ以下であり、より好ましくは０．６ｎｍ以下であり、さらに好ましくは０．３ｎｍ以下である。半導体層のＲＭＳが１ｎｍ超の場合、移動度が低下するおそれがある。
　半導体層は、好ましくは酸化インジウムのビックスバイト構造の稜共有構造の少なくとも一部を維持している非晶質膜である。酸化インジウムを含む非晶質膜が酸化インジウムのビックスバイト構造の稜共有構造の少なくとも一部を維持していることは、高輝度のシンクロトロン放射等を用いた微小角入射Ｘ線散乱（ＧＩＸＳ）によって求めた動径分布関数（ＲＤＦ）により、Ｉｎ－Ｘ（Ｘは，Ｉｎ，Ｚｎ）を表すピークが０．３０から０．３６ｎｍの間にあることから確認できる（F.Utsuno，et　al.，Thin　Solid　Films，Volume　496，2006，Pages95-98）。
　また、上記０．３０から０．３６ｎｍの間のＲＤＦの最大値をＡ、０．３６から０．４２の間のＲＤＦの最大値をＢとした場合に、好ましくは原子間距離がＡ／Ｂ＞０．７の関係を満たし、より好ましくはＡ／Ｂ＞０．８５の関係を満たし、さらに好ましくはＡ／Ｂ＞１の関係を満たし、特に好ましくはＡ／Ｂ＞１．２の関係を満たす。
　Ａ／Ｂが０．７以下の場合、半導体層をトランジスタの活性層として用いた場合において、移動度が低下したり、閾値及びＳ値が大きくなりすぎるおそれがある。これは、非晶質膜の近距離秩序性が悪いことを反映しているものと考えられる。
　Ｉｎ－Ｉｎの平均結合距離は、好ましくは０．３～０．３２２ｎｍであり、より好ましくは０．３１～０．３２ｎｍである。Ｉｎ－Ｉｎの平均結合距離はＸ線吸収分光法により求めることができる。
　上記Ｘ線吸収分光法により、立ち上がりから数百ｅＶも高いエネルギーのところまで広がったＸ線吸収広域微細構造（ＥＸＡＦＳ）を測定する。ＥＸＡＦＳは励起された原子の周囲の原子による電子の後方散乱によって引き起こされる。飛び出していく電子波と後方散乱された波との干渉効果が起こる。干渉は電子状態の波長と周囲の原子へ行き来する光路長に依存する。ＥＸＡＦＳをフーリエ変換することで動径分布関数（ＲＤＦ）が得られ、ＲＤＦのピークから平均結合距離を見積もることができる。
　半導体層は、好ましくは非晶質膜であり、非局在準位のエネルギー幅（Ｅ０）が１４ｍｅＶ以下である。半導体層の非局在準位のエネルギー幅（Ｅ０）は、より好ましくは１０ｍｅＶ以下であり、さらに好ましくは８ｍｅＶ以下であり、特に好ましくは６ｍｅＶ以下である。非局在準位のエネルギー幅（Ｅ０）が１４ｍｅＶ超の場合、半導体層をトランジスタの活性層として用いた場合において、移動度が低下したり、閾値やＳ値が大きくなりすぎるおそれがある。これは、非晶質膜の近距離秩序性が悪いことを反映しているものと考えられる。
　半導体層の膜厚は、通常０．５～５００ｎｍであり、好ましくは１～１５０ｎｍであり、より好ましくは３～８０ｎｍであり、特に好ましくは１０～６０ｎｍである。半導体層の膜厚がこの範囲にある場合、移動度やオンオフ比等のＴＦＴ特性が特に良好である。
　半導体層の膜厚が０．５ｎｍ未満の場合、工業的に均一に成膜することが難しくなるおそれがある。一方、半導体層の膜厚が５００ｎｍ超の場合、成膜時間が長くなり工業的に採用できないおそれがある。
　基板は、特に制限はなく公知の基板を使用できる。例えば、ケイ酸アルカリ系ガラス、無アルカリガラス、石英ガラス等のガラス基板、シリコン基板、アクリル、ポリカーボネート、ポリエチレンナフタレート（ＰＥＮ）等の樹脂基板、ポリエチレンテレフタレート（ＰＥＴ）、ポリアミド等の高分子フィルム基材等が使用できる。
　基板や基材の厚さは０．１～１０ｍｍが一般的であり、０．３～５ｍｍが好ましい。ガラス基板の場合は、化学的に、或いは熱的に強化させたものが好ましい。透明性や平滑性が求められる場合は、ガラス基板、樹脂基板が好ましく、ガラス基板が特に好ましい。軽量化が求められる場合は樹脂基板や高分子機材が好ましい。
　電界効果型トランジスタは、半導体層の保護膜があることが好ましい。半導体の保護膜が無い場合、真空中や低圧下で半導体の表面層の酸素が脱離し、オフ電流が高くなる、閾値電圧が負になるおそれがある。また、大気下でも電界効果型トランジスタは湿度等周囲の影響を受け、閾値電圧等のトランジスタ特性のばらつきが大きくなるおそれがある。
　半導体層の保護膜を形成する材料は特に制限はなく、例えばＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＡｌＮ等を用いることができる。これらのなかでも、好ましくはＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３であり、より好ましくはＳｉＯ２，ＳｉＮｘ，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３であり、特に好ましくはＳｉＯ２，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３である。
　これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。また、ＳｉＮｘは水素元素を含んでもよい。
　保護膜は、異なる２層以上の絶縁膜を積層した構造でもよい。
　保護膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的な製造しやすさの観点から、好ましくは多結晶質又は非晶質であり、より好ましくは非晶質である。保護膜が非晶質膜でない場合、界面の平滑性が悪く、移動度が低下したり、閾値電圧やＳ値が大きくなりすぎるおそれがある。
　半導体層の保護膜は、好ましくは非晶質酸化物又は非晶質窒化物であり、より好ましくは非晶質酸化物である。保護膜が酸化物でない場合、半導体層中の酸素が保護層側に移動し、オフ電流が高くなったり、閾値電圧が負になりノーマリーオフを示すおそれがある。
　また、半導体層の保護膜は、ポリ（４－ビニルフェノール）（ＰＶＰ）、パリレン等の有機絶縁膜でもよい。半導体層の保護膜は無機絶縁膜及び有機絶縁膜の２層以上積層構造を有してもよい。
　ゲート絶縁膜を形成する材料に特に制限はなく、例えばＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｔａ２Ｏ５，ＴｉＯ２，ＭｇＯ，ＺｒＯ２，ＣｅＯ２，Ｋ２Ｏ，Ｌｉ２Ｏ，Ｎａ２Ｏ，Ｒｂ２Ｏ，Ｓｃ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３，ＰｂＴｉ３，ＢａＴａ２Ｏ６，ＳｒＴｉＯ３，ＡｌＮ等を用いることができる。これらのなかでも、好ましくはＳｉＯ２，ＳｉＮｘ，Ａｌ２Ｏ３，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３であり、より好ましくはＳｉＯ２，ＳｉＮｘ，Ｙ２Ｏ３，Ｈｆ２Ｏ３，ＣａＨｆＯ３である。
　これらの酸化物の酸素数は、必ずしも化学量論比と一致していなくともよい（例えば、ＳｉＯ２でもＳｉＯｘでもよい）。また、ＳｉＮｘは水素元素を含んでもよい。
　ゲート絶縁膜は、異なる２層以上の絶縁膜を積層した構造でもよい。
　ゲート絶縁膜は、結晶質、多結晶質、非晶質のいずれであってもよいが、工業的な製造しやすさの観点から、多結晶質又は非晶質である。
　ゲート絶縁膜は、ポリ（４－ビニルフェノール）（ＰＶＰ）、パリレン等の有機絶縁膜を用いてもよい。また、ゲート絶縁膜は無機絶縁膜及び有機絶縁膜の２層以上積層構造を有してもよい。
　ゲート電極、ソ－ス電極及びドレイン電極の各電極を形成する材料に特に制限はなく、例えばインジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物、ＺｎＯ、ＳｎＯ２等の透明電極；Ａｌ、Ａｇ、Ｃｒ、Ｎｉ、Ｍｏ、Ａｕ、Ｔｉ、Ｔａ、Ｃｕ等の金属電極；又はこれらを含む合金の金属電極を用いることができる。
　また、電極は、２層以上積層体とすることにより、接触抵抗を低減したり、界面強度を向上させることが好ましい。ソ－ス電極及びドレイン電極の接触抵抗を低減させるため、半導体層の電極との界面をプラズマ処理、オゾン処理等で抵抗を調整してもよい。
　本発明の電界効果型トランジスタでは、半導体層とソース電極・ドレイン電極との間にコンタクト層を設けてもよい。コンタクト層は、好ましくは半導体層よりも抵抗が低い。
　コンタクト層の形成材料は、上述した半導体層と同様の組成の複合酸化物が使用できる。即ち、コンタクト層は、好ましくはＩｎ，Ｚｎ，Ｓｎ等の各元素を含む。コンタクト層が、これらの元素を含まない場合、コンタクト層と半導体層の間で元素の移動が発生し、ストレス試験等を行った際に閾値電圧のシフトが大きくなるおそれがある。
　本発明の電界効果型トランジスタでは、好ましくは半導体層とゲート絶縁膜との間、及び／又は半導体層と保護膜との間に、半導体層よりも抵抗の高い酸化物抵抗層を有する。
　酸化物抵抗層が無い場合、オフ電流が発生する、閾値電圧が負となりノーマリーオンとなる、及び保護膜成膜やエッチング等の後処理工程時に半導体層が変質し特性が劣化するおそれがある。
　酸化物抵抗層としては、以下の膜が例示できる。
（１）半導体層の積層時よりも高い酸素分圧で成膜した半導体層と同一組成の非晶質酸化物膜
（２）半導体層と同一組成であるが組成比を変えた非晶質酸化物膜
（３）Ｉｎ及びＺｎを含み半導体層と異なる元素Ｘを含む非晶質酸化物膜
（４）酸化インジウムを主成分とする多結晶酸化物膜
（５）酸化インジウムを主成分とし、Ｚｎ、Ｃｕ、Ｃｏ、Ｎｉ、Ｍｎ、Ｍｇ等の正二価元素を１種以上ドープした多結晶酸化物膜
　酸化物抵抗層が、半導体層と同一組成であるが組成比を変えた非晶質酸化物膜の場合は、Ｉｎ組成比は、好ましくは半導体層のＩｎ組成比よりも少ない。
　酸化物抵抗層は、好ましくはＩｎ及びＺｎを含む酸化物である。酸化物半導体層がこの酸化物を含まない場合、酸化物抵抗層と半導体層の間で元素の移動が発生し、ストレス試験等を行った際に閾値電圧のシフトが大きくなるおそれがある。
　本発明の薄膜トランジスタは、好ましくは半導体層を遮光する構造（例えば遮光層）を有する。薄膜トランジスタが半導体層を遮光する構造を有さない場合、光が半導体層に入射してキャリア電子が励起され、オフ電流が高くなるおそれがある。
　薄膜トランジスタが遮光層を有する場合において、遮光層は、好ましくは３００～８００ｎｍに吸収を持つ薄膜である。遮光層は、半導体層の上部及び下部のどちらに設けても構わないが、好ましくは上部及び下部の両方に設ける。
　遮光層を、ゲート絶縁膜、ブラックマトリックス等として兼用してもよい。遮光層が半導体層の片側だけにある場合は、遮光層が無い側から光が半導体層に照射しないよう構造上の工夫が必要がある。
　上述した電界効果型トランジスタの各構成層は、本技術分野で公知の手法で形成できる。
　成膜方法としては、スプレー法、ディップ法、ＣＶＤ法等の化学的成膜方法、又はスパッタ法、真空蒸着法、イオンプレーティング法、パルスレーザーディポジション法等の物理的成膜方法を用いることができる。キャリア密度が制御し易い、及び膜質向上が容易であることから、好ましくは物理的成膜方法を用い、より好ましくは生産性が高いことからスパッタ法を用いる。
　スパッタリングでは、複合酸化物の焼結ターゲットを用いる方法、複数の焼結ターゲットを用いコスパッタを用いる方法、合金ターゲットを用い反応性スパッタを用いる方法等が利用でき、好ましくは複合酸化物の焼結ターゲットを用いる方法を利用する。複数の焼結ターゲットを用いコスパッタを用いる方法、及び合金ターゲットを用い反応性スパッタを用いる方法では、均一性や再現性が悪くなる場合や、非局在準位のエネルギー幅（Ｅ０）が大きくなる場合があり、移動度が低下したり、閾値電圧が大きくなる等、トランジスタ特性が低下するおそれがある。
　ＲＦ、ＤＣ、ＡＣスパッタリング等公知のスパッタリングが利用できるが、均一性や量産性（設備コスト）の観点から、ＤＣスパッタリング又はＡＣスパッタリングが好ましい。
　形成した層は、各種エッチング法によりパターニングできる。
　本発明では、好ましくは半導体層を、本発明のスパッタリングターゲットを用いて、ＤＣ又はＡＣスパッタリングにより成膜する。ＤＣ又はＡＣスパッタリングを用いることにより、ＲＦスパッタリングを用いた場合と比べて、成膜時のダメージを低減できる。このため、電界効果型トランジスタにおいて、閾値電圧シフトの低減、移動度の向上、閾値電圧の減少、Ｓ値の減少等の効果が期待できる。
　本発明では、好ましくは半導体層成膜後に７０～３５０℃で熱処理する。特に、半導体層と半導体層の保護膜を形成した後に、７０～３５０℃で熱処理することが好ましい。
　熱処理温度が７０℃未満の場合、得られるトランジスタの熱安定性や耐熱性が低下したり、移動度が低くなったり、Ｓ値が大きくなったり、閾値電圧が高くなるおそれがある。一方、熱処理温度が３５０℃超の場合、耐熱性のない基板が使用できない、熱処理用の設備費用がかかるおそれがある。
　熱処理温度は、好ましくは８０～２６０℃であり、より好ましくは９０～１８０℃であり、さらに好ましくは１００～１５０℃である。特に、熱処理温度を１８０℃以下とすることにより、基板としてＰＥＮ等の耐熱性の低い樹脂基板を利用できるため好ましい。
　熱処理時間は、通常１秒～２４時間であり、熱処理温度により調整できる。
　熱処理温度が７０～１８０℃の場合、熱処理時間は好ましくは１０分～２４時間であり、より好ましくは２０分～６時間であり、さらに好ましくは３０分～３時間である。
　熱処理温度が１８０～２６０℃の場合、熱処理時間は好ましくは６分～４時間であり、より好ましくは１５分～２時間である。
　熱処理温度が２６０～３００℃の場合、熱処理時間は好ましくは３０秒～４時間であり、、より好ましくは１分～２時間である。
　熱処理温度が３００～３５０℃の場合、熱処理時間は好ましくは１秒～１時間であり、より好ましくは２秒～３０分である。
　上記熱処理は、好ましくは不活性ガス中で酸素分圧が１０－３Ｐａ以下の環境下で行う、又は半導体層を保護層で覆った後に行う。これら条件下で熱処理を行うことにより、再現性を向上させることができる。
　本発明の薄膜トランジスタがコンタクト層を有する場合において、コンタクト層の作製方法に特に制限はないが、成膜条件を変えて半導体層と同じ組成比のコンタクト層を成膜したり、半導体層と組成比の異なるコンタクト層を成膜したり、半導体層の電極とのコンタクト部分をプラズマ処理やオゾン処理により抵抗を高めることでコンタクト層を構成したり、半導体層を成膜する際に酸素分圧等の成膜条件により半導体層より抵抗が高くなる層としてコンタクト層を構成してもよい。
　本発明の薄膜トランジスタの移動度は、好ましくは１ｃｍ２／Ｖｓ以上であり、より好ましくは３ｃｍ２／Ｖｓ以上であり、さらに好ましくは８ｃｍ２／Ｖｓ以上である。トランジスタの移動度が１ｃｍ２／Ｖｓ未満の場合、スイッチング速度が遅くなって大画面高精細のディスプレイに用いることができないおそれがある。
　本発明の薄膜トランジスタのオンオフ比は、好ましくは１０６以上であり、より好ましくは１０７以上であり、さらに好ましくは１０８以上である。
　オフ電流は、好ましくは２ｐＡ以下であり、より好ましくは１ｐＡ以下である。オフ電流が２ｐＡ超の場合、本発明の薄膜トランジスタをディスプレイに用いた場合において、コントラストが悪くなる、及び画面の均一性が悪くなるおそれがある。
　ゲートリーク電流は、好ましくは１ｐＡ以下である。ゲートリーク電流が１ｐＡ超の場合、本発明の薄膜トランジスタをディスプレイに用いた場合において、コントラストが悪くなるおそれがある。
　閾値電圧は、通常－５～１０Ｖであり、好ましくは０～４Ｖであり、より好ましくは０～３Ｖであり、さらに好ましくは０～２Ｖである。閾値電圧が－５Ｖ未満の場合、ノーマリーオンとなり、オフ時に電圧をかける必要になり消費電力が大きくなるおそれがある。一方、閾値電圧が１０Ｖ超の場合、駆動電圧が大きくなって消費電力が大きくなったり、高い移動度が必要となるおそれがある。
　本発明の薄膜トランジスタのＳ値は、好ましくは０．８Ｖ／ｄｅｃ以下であり、より好ましくは０．３Ｖ／ｄｅｃ以下であり、さらに好ましくは０．２５Ｖ／ｄｅｃ以下であり、特に好ましくは０．２Ｖ／ｄｅｃ以下である。Ｓ値が０．８Ｖ／ｄｅｃ超の場合、駆動電圧が大きくなって消費電力が大きくなるおそれがある。特に、本発明の薄膜トランジスタを有機ＥＬディスプレイに用いる場合は、直流駆動のため、Ｓ値を０．３Ｖ／ｄｅｃ以下にすると消費電力を大幅に低減でき、好ましい。
　尚、Ｓ値（Ｓｗｉｎｇ　Ｆａｃｔｏｒ）とは、オフ状態からゲート電圧を増加させた際に、オフ状態からオン状態にかけてドレイン電流が急峻に立ち上がるが、この急峻さを示す値である。下記式で定義されるように、ドレイン電流が１桁（１０倍）上昇するときのゲート電圧の増分をＳ値とする。
　　Ｓ値＝ｄＶｇ／ｄｌｏｇ（Ｉｄｓ）
　Ｓ値が小さいほど急峻な立ち上がりとなる（「薄膜トランジスタ技術のすべて」、鵜飼育弘著、２００７年刊、工業調査会）。Ｓ値が大きいと、オンからオフに切り替える際に高いゲート電圧をかける必要があり、消費電力が大きくなるおそれがある。
　本発明の薄膜トランジスタに１０μＡの直流電圧５０℃で１００時間加えた前後の閾値電圧のシフト量は、好ましくは１．０Ｖ以下であり、より好ましくは０．５Ｖ以下である。上記閾値電圧のシフト量が１Ｖ超の場合、本発明の薄膜トランジスタを有機ＥＬディスプレイに用いた場合において、画質が変化してしまうおそれがある。
　また、伝達曲線でゲート電圧を昇降させた場合のヒステリシスが小さい方が好ましい。
　本発明の薄膜トランジスタのチャンネル幅Ｗ及びチャンネル長Ｌの比Ｗ／Ｌは、通常０．１～１００であり、好ましくは０．５～２０であり、より好ましくは１～８である。Ｗ／Ｌが１００超の場合、漏れ電流が増えたり、ｏｎ－ｏｆｆ比が低下したりするおそれがある。Ｗ／Ｌが０．１未満の場合、電界効果移動度が低下したり、ピンチオフが不明瞭になったりするおそれがある。
　チャンネル長Ｌは通常０．１～１０００μｍであり、好ましくは１～１００μｍであり、さらに好ましくは２～１０μｍである。チャンネル長Ｌが０．１μｍ未満の場合、工業的に製造が難しくなり、また漏れ電流が大きくなるおそれがある。一方、チャンネル長Ｌが１０００μｍ超の場合、素子が大きくなりすぎてしまうおそれがある。
　以下、本発明を実施例を基に詳細に説明するが、本発明はその要旨を越えない限り、以下の実施例に限定されない。
実施例１
［複合酸化物焼結体の製造］
　出発原料粉末として、下記の酸化物粉末を使用した。尚、これら酸化物粉末の比表面積はＢＥＴ法で測定した。
（ａ）酸化インジウム粉：４Ｎ、比表面積８ｍ２／ｇ
（ｂ）酸化錫粉　　　　：４Ｎ、比表面積８ｍ２／ｇ
（ｃ）酸化亜鉛粉　　　：４Ｎ、比表面積５ｍ２／ｇ
　上記酸化物粉末を原子比で（ａ）：（ｂ）：（ｃ）＝３５：１５：５０となるように秤量して混合し、（ａ）、（ｂ）及び（ｃ）からなる原料混合粉体を調製した。調製した原料混合粉体の比表面積は６．３ｍ２／ｇであった。
　調製した原料混合粉体を、湿式媒体撹拌ミルを使用して、混合粉体の比表面積を確認しながら混合粉砕した。得られた粉砕後の混合粉体の比表面積は、原料混合粉体の比表面積より２ｍ２／ｇ増加していた。
　尚、湿式媒体攪拌ミルの粉砕媒体としては、１ｍｍφのジルコニアビーズを使用した。
　得られた粉砕後の混合粉体をスプレードライヤーで乾燥した後、金型（１５０ｍｍφ２０ｍｍ厚）に充填し、コールドプレス機にて加圧成形して成形体を調製した。この成形体を酸素を流通させながら酸素雰囲気中１４００℃で４時間焼結し、焼結体を製造した。焼結体の製造条件を表１に示す。
　このように、仮焼工程を行うことなく、スパッタリングターゲット用焼結体を得ることができた。
　製造した焼結体をＸ線回折により分析した。その結果、焼結体がＺｎ２ＳｎＯ４で表されるスピネル構造化合物を含むことが確認され、酸化錫相（１１０）のピーク強度Ｉ１は確認されなかった。また、焼結体中の窒素含有量は５ｐｐｍ以下であった。
　焼結体中の窒素含有量は、微量全窒素分析装置（ＴＮ）で測定した。微量全窒素分析装置は、元素分析の中で窒素（Ｎ）のみ、又は窒素（Ｎ）及び炭素（Ｃ）のみを対象元素とし、窒素量、又は窒素量と炭素量を求めるための分析に用いる。
　ＴＮでは、含窒素無機物又は含窒素有機物を触媒存在下で分解させ、Ｎを一酸化窒素（ＮＯ）に変換し、このＮＯガスをオゾンと気相反応させ、化学発光により光を発し、その発光強度からＮの定量を行う。
　上記Ｘ線回折の測定条件は以下の通りである。
　装置：（株）リガク製Ｕｌｔｉｍａ－ＩＩＩ
　Ｘ線：Ｃｕ－Ｋα線（波長１．５４０６Å、グラファイトモノクロメータにて単色化）
　２θ－θ反射法、連続スキャン（１．０°／分）
　サンプリング間隔：０．０２°
　スリット　ＤＳ、ＳＳ：２／３°、ＲＳ：０．６ｍｍ
　得られた焼結体について、酸化錫の凝集粒子数、相対密度、平均結晶粒径、バルク抵抗（ｍΩｃｍ）、最大密度差、平均空孔数、外観（色むら）、及びクラックを以下の方法で評価した。結果を表１に示す。
（１）酸化錫の凝集粒子数
　最初に、得られた焼結体から分析用の小片を切り出し、この小片の観察面を研磨した。この研磨面をＸ線マイクロアナライザー（ＥＰＭＡ）を用いて酸化錫の凝集粒子の存在を調べた。分析装置としてＪＸＡ－８６２１ＭＸ（日本電子社製）を用い、倍率２００倍の条件で錫の特性Ｘ像の面分析を行い、得られた結果を画像に出力した後、直径１０μｍ以上の凝集錫粒子を数えた。１つの焼結体に対して上記作業を１０回繰り返し、平均することにより１．００ｍｍ２あたりの酸化錫の平均凝集粒子数とした。
（２）相対密度
　焼結体の任意の１０箇所を切り出して、その密度をアルキメデス法で求め、その密度の平均値を焼結体の相対密度とした。
（３）相対密度のばらつき
　焼結体の任意の１０箇所を切り出して、その密度をアルキメデス法で求め、その密度の平均値、最大値及び最小値を基に下記式から算出した。
　　相対密度のばらつき＝（最大－最小）／平均×１００（％）
（４）平均結晶粒径
　焼結体を樹脂に包埋し、その表面を粒径０．０５μｍのアルミナ粒子で研磨した後、Ｘ線マイクロアナライザー（ＥＰＭＡ）であるＪＸＡ－８６２１ＭＸ（日本電子社製）を用いて研磨面を５０００倍に拡大し、焼結体表面の３０μｍ×３０μｍ四方の枠内で観察される結晶粒子の最大径を測定した。この結晶粒子の最大径を平均結晶粒径とした。
（５）バルク抵抗（ｍΩｃｍ）
・抵抗率計（三菱化学(株)製、ロレスタ）を使用して、四探針法（ＪＩＳ　Ｒ　１６３７）に基づき、焼結体の任意の１０箇所についてバルク抵抗を測定し、その平均値を焼結体のバルク抵抗とした
（６）平均空孔数
　焼結体の任意の方向にて鏡面研磨後、エッチングし、組織をＳＥＭで観察し、単位面積当たりの直径１μｍ以上の空孔の個数を数えた。
（７）外観（色むら）
　北窓昼光下、５０ｃｍ離れた場所から焼結体を目視し、下記に分類した。
　◎：色むらが全くない
　○：色むらがほとんどない
　△：色むらが若干ある
　×：色むらがある
（８）クラック
　北窓昼光下、５０ｃｍ離れた場所から焼結体を目視し、クラック発生の有無を確認した。
　○：なし
　×：あり
［スパッタリングターゲットの製造］
　製造した焼結体から、ターゲット用焼結体を切り出した。切り出したターゲット用焼結体の側辺をダイヤモンドカッターで切断し、表面を平面研削盤で研削して表面粗さＲａ５μｍ以下のターゲット素材とした。次に、ターゲット素材の表面をエアーブローし、さらに周波数２５～３００ＫＨｚの間で２５ＫＨｚ刻みに１２種類の周波数を多重発振させて３分間超音波洗浄を行なった。この後、ターゲット素材をインジウム半田にて無酸素銅製のバッキングプレートにボンディングしてスパッタリングターゲットとした。スパッタリングターゲットの表面粗さは、Ｒａ≦０．５μｍであり、方向性のない研削面を備えていた。
［ＴＦＴパネルの作製］
　以下の工程でボトムゲート型ＴＦＴ素子を作製した。
　ガラス基板上に、室温でＲＦスパッタリングしてモリブデン金属を２００ｎｍ積層した後、ウェットエッチングでパターニングして、ゲート電極を作製した。次に、ゲート電極を作製した基板上にプラズマ化学気相成長装置（ＰＥＣＶＤ）を用いて、ＳｉＯｘを成膜してゲート絶縁膜とした。製造したスパッタリングターゲットを、ＤＣスパッタ法の一つであるＤＣマグネトロンスパッタリング法の成膜装置に装着し、成膜温度５０℃でゲート絶縁膜上にアモルファス酸化物膜を成膜した。アモルファス酸化物膜は、ホール効果測定装置（東洋テクニカ製）で測定した結果、電子キャリア濃度が５×１０１７／ｃｍ３であった。その後、アモルファス酸化物膜をドライエッチでパターニングして半導体層（膜厚４０ｎｍ）を形成した。ＰＥＣＶＤを用いてＳｉＯｘを成膜し、ドライエッチ（ＲＩＥ）でパターニングして、第一の保護層（エッチストッパー）とした。続いて、ＤＣスパッタリングでＴｉ／Ａｌ／Ｔｉ積層膜を成膜した。成膜後、ドライエッチ（ＲＩＥ）でパターニングしてソース電極・ドレイン電極を形成した。さらに、第二の保護層として、ＰＥＣＶＤを用いてＳｉＮｘを成膜した後、コンタクトホールを形成して外部配線と接続した。その後、大気下、２８０℃で１時間熱処理し、チャネル長が１０μｍで、チャネル幅が１００μｍのトランジスタを作製した。基板（ＴＦＴパネル）内には１０×１０＝１００個のＴＦＴを等間隔で配列して形成した。
　ＴＦＴパネル内１００個の素子の特性をすべて評価した。その結果、短絡の見られたものを除き、電界効果移動度は、１２～１６ｃｍ２／（Ｖ・秒）の範囲に、閾値電圧は０～１．０Ｖの範囲に収まっていた。特に隣接するＴＦＴ素子の間では特性の差が殆ど見られなかった。
　こうして得られたＴＦＴパネルの特性の変化について、作製したスパッタリングターゲットを用いて、連続５バッチ分ＴＦＴを作製し、その特性を以下の方法で評価した。結果を表１に示す。
（９）ＴＦＴ特性の均一性
　同一パネル内のＶｇ＝６Ｖにおけるオン電流の最大値と最小値の比（最大値／最小値）を測定した。最大値と最小値の比を以下の基準で分類し、評価した。
　１．０５以内：◎
　１．１０以内：○
　１．２０以内：△、
　１．２０超　：×
（１０）ＴＦＴ特性の再現性
　連続５バッチ分における第１バッチと第１００バッチの平均電界効果移動度の比（第１バッチ／第１００バッチ）を測定した。
（１１）ＴＦＴの歩留り
　連続１０バッチ分のパネルについて、各同一パネル内の１００個のＴＦＴ（合計１０００個）の駆動確認を行い、駆動したＴＦＴの数を数えた。但し、短絡して駆動しなかったＴＦＴは除いた。駆動したＴＦＴの数を以下の基準で分類し、評価した
　９９９個以上駆動：◎
　９９５個以上９９９個未満駆動：○
　９９０個以上９９５個未満駆動：△
　９９０個未満駆動：×
実施例２～７及び比較例１～８
　表１及び２に示す出発原料粉末を用い、表１及び２に示す製造条件で焼結体を製造した他は実施例１と同様にして焼結体を作製し評価し、ＴＦＴパネルを作製し評価した。結果を表１及び２に示す。
　尚、例えば比較例１では、焼結体の製造に仮焼工程を含むが、仮焼工程は、混合粉体を粉砕した後に、大気下９００℃で８時間行った。また、実施例１ではスプレードライヤーで造粒しているのに対し、例えば比較例１では自然乾燥で造粒しているが、自然乾燥は１２時間行った。
実施例８～１３
　酸化物粉末を原子比で表３のようになるように秤量し、下記条件で焼結した他は、実施例１と同様にして、焼結体及びターゲットを作製した。結果を表３に示す。
　　昇温速度：１℃／分
　　焼結温度：１４８０℃
　　焼結時間：１２時間
　　加工：厚み９ｍｍの焼結体の両面を各２ｍｍ研削
　各実施例で製造した焼結体をＸ線回折により分析した。結果は以下のとおりである。
実施例８：Ｉｎ２Ｏ３で表されるビックスバイト構造化合物とＺｎ２ＳｎＯ４で表されるスピネル構造化合物が主成分であった。
実施例９－１３：Ｚｎ２ＳｎＯ４で表されるスピネル構造化合物が主成分であった。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
Figure JPOXMLDOC01-appb-T000003
　本発明の複合酸化物焼結体はスパッタリングターゲットとして使用できる。本発明のスパッタリングターゲットを用いて形成した薄膜は、トランジスタのチャネル層として使用できる。
　上記に本発明の実施形態及び／又は実施例を幾つか詳細に説明したが、当業者は、本発明の新規な教示及び効果から実質的に離れることなく、これら例示である実施形態及び／又は実施例に多くの変更を加えることが容易である。従って、これらの多くの変更は本発明の範囲に含まれる。
　この明細書に記載の文献の内容を全てここに援用する。

Claims (10)

  1. 　Ｉｎ、Ｚｎ及びＳｎを含み、
    　焼結体密度が相対密度で９０％以上であり、平均結晶粒径が１０μｍ以下であり、バルク抵抗が３０ｍΩｃｍ以下であり、
    　直径１０μｍ以上の酸化スズの凝集粒子数が、１．００ｍｍ２あたり２．５個以下である複合酸化物焼結体。
  2. 　平面方向における相対密度のばらつきが１％以下であり、平均空孔数が８００個／ｍｍ２以下である請求項１に記載の複合酸化物焼結体。
  3. 　Ｉｎ、Ｚｎ及びＳｎの原子比が、下記式を満たす請求項１又は２に記載の複合酸化物焼結体。
    　　　　０＜Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．７５
    　０．２５≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）≦０．７５
    　　　　０＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．５０
  4. 　窒素含有量が５ｐｐｍ以下である請求項１～３のいずれかに記載の複合酸化物焼結体。
  5. 　比表面積が４～１４ｍ２／ｇである酸化インジウム粉、比表面積が４～１４ｍ２／ｇである酸化錫粉、及び比表面積が２～１３ｍ２／ｇである酸化亜鉛粉を原料として成形体を調製し、
    　前記成形体を１２００～１５５０℃で焼結する複合酸化物焼結体の製造方法。
  6. 　比表面積が６～１０ｍ２／ｇである酸化インジウム粉、比表面積が５～１０ｍ２／ｇである酸化錫粉、及び比表面積が２～４ｍ２／ｇである酸化亜鉛粉を混合して混合粉体全体の比表面積が５～８ｍ２／ｇである混合粉体を調製し、
    　前記混合粉体を湿式媒体撹拌ミルにより混合粉砕して、混合粉体全体の比表面積を１．０～３．０ｍ２／ｇ増加させ、
    　前記比表面積を増加させた混合粉体を成形して成形体を調製し、
    　前記成形体を酸素雰囲気中１２５０～１４５０℃で焼結する請求項５に記載の複合酸化物焼結体の製造方法。
  7. 　請求項１～４のいずれかに記載の複合酸化物焼結体からなるスパッタリングターゲット。
  8. 　前記複合酸化物焼結体に含まれる金属原子が、実質的にＩｎ原子、Ｓｎ原子及びＺｎ原子であり、前記金属原子の比率が下記式を満たす請求項７に記載のスパッタリングターゲット。
    　０＜Ｉｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．４０
    　０．２５≦Ｚｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．７０
    　０．０５＜Ｓｎ／（Ｉｎ＋Ｓｎ＋Ｚｎ）＜０．２５
  9. 　請求項７又は８に記載のスパッタリングターゲットを室温以上４５０℃以下の成膜温度でスパッタリングして得られるアモルファス酸化物膜であって、
    　電子キャリア濃度が１０１８／ｃｍ３未満であるアモルファス酸化物膜。
  10. 　請求項９に記載のアモルファス酸化物膜がチャネル層である薄膜トランジスタ。
PCT/JP2009/006661 2008-12-12 2009-12-07 複合酸化物焼結体及びそれからなるスパッタリングターゲット WO2010067571A1 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
KR1020117013283A KR101254906B1 (ko) 2008-12-12 2009-12-07 복합 산화물 소결체 및 그것으로 이루어지는 스퍼터링 타겟
CN200980149720.1A CN102245531B (zh) 2008-12-12 2009-12-07 复合氧化物烧结体及由其构成的溅射靶
US13/133,801 US8753548B2 (en) 2008-12-12 2009-12-07 Composite oxide sintered body and sputtering target comprising same
KR1020127028277A KR101549295B1 (ko) 2008-12-12 2009-12-07 복합 산화물 소결체 및 그것으로 이루어지는 스퍼터링 타겟
JP2010542008A JP5145513B2 (ja) 2008-12-12 2009-12-07 複合酸化物焼結体及びそれからなるスパッタリングターゲット
US13/729,535 US8871119B2 (en) 2008-12-12 2012-12-28 Composite oxide sintered body and sputtering target comprising same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2008317037 2008-12-12
JP2008-317037 2008-12-12

Related Child Applications (2)

Application Number Title Priority Date Filing Date
US13/133,801 A-371-Of-International US8753548B2 (en) 2008-12-12 2009-12-07 Composite oxide sintered body and sputtering target comprising same
US13/729,535 Continuation US8871119B2 (en) 2008-12-12 2012-12-28 Composite oxide sintered body and sputtering target comprising same

Publications (1)

Publication Number Publication Date
WO2010067571A1 true WO2010067571A1 (ja) 2010-06-17

Family

ID=42242566

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2009/006661 WO2010067571A1 (ja) 2008-12-12 2009-12-07 複合酸化物焼結体及びそれからなるスパッタリングターゲット

Country Status (6)

Country Link
US (2) US8753548B2 (ja)
JP (2) JP5145513B2 (ja)
KR (2) KR101254906B1 (ja)
CN (2) CN104926289A (ja)
TW (2) TWI472503B (ja)
WO (1) WO2010067571A1 (ja)

Cited By (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233542A1 (en) * 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20120025148A1 (en) * 2010-07-30 2012-02-02 Hitachi Metals, Ltd. Sputtering target of oxide semiconductors and the manufacturing methods of oxide semiconductor layers
WO2012067036A1 (ja) * 2010-11-16 2012-05-24 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
WO2012108509A1 (ja) * 2011-02-10 2012-08-16 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
WO2012108506A1 (ja) * 2011-02-10 2012-08-16 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
WO2012108504A1 (ja) * 2011-02-10 2012-08-16 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2012158512A (ja) * 2011-01-14 2012-08-23 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
WO2012118150A1 (ja) * 2011-03-02 2012-09-07 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
WO2012121332A1 (ja) * 2011-03-09 2012-09-13 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
KR20120120063A (ko) * 2011-04-22 2012-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 재료 및 반도체 장치
WO2012153522A1 (ja) * 2011-05-10 2012-11-15 出光興産株式会社 Ｉｎ２Ｏ３－ＺｎＯ系スパッタリングターゲット
WO2012153507A1 (ja) * 2011-05-10 2012-11-15 出光興産株式会社 Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ系スパッタリングターゲット
JP2012256874A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2013021312A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2013021315A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
CN103038889A (zh) * 2010-12-28 2013-04-10 出光兴产株式会社 具有氧化物半导体薄膜层的层叠结构以及薄膜晶体管
CN103229303A (zh) * 2010-11-26 2013-07-31 株式会社神户制钢所 薄膜晶体管的半导体层用氧化物及溅射靶材，以及薄膜晶体管
US20130248855A1 (en) * 2010-11-26 2013-09-26 Samsung Display Co., Ltd. Oxide for semiconductor layer of thin-film transistor, sputtering target, and thin-film transistor
CN103429554A (zh) * 2011-03-02 2013-12-04 株式会社钢臂功科研 氧化物烧结体及溅射靶
JP2014098204A (ja) * 2012-10-18 2014-05-29 Idemitsu Kosan Co Ltd スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
KR20150023313A (ko) 2012-05-31 2015-03-05 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟
US9012908B2 (en) 2010-03-26 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with metal oxide film
WO2015087935A1 (ja) * 2013-12-10 2015-06-18 株式会社 東芝 電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法
JP2015214437A (ja) * 2014-05-08 2015-12-03 出光興産株式会社 酸化物焼結体及びスパッタリングターゲット
US9293597B2 (en) 2010-07-30 2016-03-22 Hitachi, Ltd. Oxide semiconductor device
JP2016105478A (ja) * 2010-09-08 2016-06-09 株式会社半導体エネルギー研究所 半導体装置
US9449990B2 (en) 2012-08-31 2016-09-20 Kobe Steel, Ltd. Thin film transistor and display device
JP2016187034A (ja) * 2010-09-13 2016-10-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
WO2019026954A1 (ja) * 2017-08-01 2019-02-07 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜、薄膜トランジスタおよび電子機器

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5861147A (en) 1997-06-09 1999-01-19 The Procter & Gamble Company Methods for controlling environmental odors on the body using compositions comprising uncomplexed cyclodextrins and perfume
US8753548B2 (en) 2008-12-12 2014-06-17 Idemitsu Kosan Co., Ltd. Composite oxide sintered body and sputtering target comprising same
WO2011074407A1 (en) 2009-12-18 2011-06-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5604888B2 (ja) * 2009-12-21 2014-10-15 住友大阪セメント株式会社 静電チャックの製造方法
JP2012124446A (ja) 2010-04-07 2012-06-28 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP2012033854A (ja) 2010-04-20 2012-02-16 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5718072B2 (ja) 2010-07-30 2015-05-13 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． 薄膜トランジスタの半導体層用酸化物およびスパッタリングターゲット、並びに薄膜トランジスタ
JP5367660B2 (ja) * 2010-08-31 2013-12-11 Ｊｘ日鉱日石金属株式会社 酸化物焼結体及び酸化物半導体薄膜
WO2012165047A1 (ja) * 2011-05-27 2012-12-06 三井金属鉱業株式会社 酸化物型半導体材料及びスパッタリングターゲット
TWI562361B (en) 2012-02-02 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device
KR20130137851A (ko) * 2012-06-08 2013-12-18 삼성디스플레이 주식회사 산화물 반도체의 전구체 조성물, 산화물 반도체를 포함하는 박막 트랜지스터 기판, 그리고 산화물 반도체를 포함하는 박막 트랜지스터 기판의 제조 방법
JPWO2014021374A1 (ja) * 2012-07-31 2016-07-21 住友金属鉱山株式会社 酸化物焼結体およびそれを加工したタブレット
CN103579356A (zh) * 2012-08-10 2014-02-12 北京京东方光电科技有限公司 一种氧化物tft及其制备方法、显示面板和显示装置
JP5883368B2 (ja) * 2012-09-14 2016-03-15 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
KR101319572B1 (ko) * 2012-12-26 2013-10-23 희성금속 주식회사 산화물 박막 트랜지스터의 안정성이 우수한 산화물 스퍼터링 타겟 및 이를 이용한 박막 트랜지스터
KR102166272B1 (ko) 2013-05-23 2020-10-16 삼성디스플레이 주식회사 박막 트랜지스터, 이를 포함하는 표시 기판 및 박막 트랜지스터의 제조 방법
WO2016199679A1 (ja) 2015-06-08 2016-12-15 シャープ株式会社 半導体装置およびその製造方法
JP6731147B2 (ja) * 2015-08-10 2020-07-29 日立金属株式会社 酸化物スパッタリングターゲット材
JP6781931B2 (ja) * 2015-12-11 2020-11-11 日立金属株式会社 スパッタリングターゲット材
CN107946189B (zh) * 2017-11-22 2020-07-31 深圳市华星光电半导体显示技术有限公司 一种薄膜晶体管及其制备方法
US10777662B2 (en) 2017-11-22 2020-09-15 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. Thin film transistor and manufacturing method thereof
CN108642458A (zh) * 2018-06-20 2018-10-12 江苏瑞尔光学有限公司 一种ito镀膜靶材及其制备方法
CN112266234A (zh) * 2020-10-27 2021-01-26 先导薄膜材料（广东）有限公司 一种eitzo靶材及其制备方法
KR102564866B1 (ko) * 2021-07-27 2023-08-07 충북대학교 산학협력단 산화물 이중 층 기반 ｉｇｚｏ 멤트랜지스터 및 이의 제조방법
CN116768604A (zh) * 2023-06-16 2023-09-19 芜湖映日科技股份有限公司 一种高密度izto靶材的制备方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007063649A (ja) * 2005-09-01 2007-03-15 Idemitsu Kosan Co Ltd スパッタリングターゲット及び透明導電膜
WO2007034749A1 (ja) * 2005-09-22 2007-03-29 Idemitsu Kosan Co., Ltd. 酸化物材料、及びスパッタリングターゲット
WO2007037191A1 (ja) * 2005-09-27 2007-04-05 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、透明導電膜及びタッチパネル用透明電極
JP2008280216A (ja) * 2007-05-11 2008-11-20 Idemitsu Kosan Co Ltd Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物焼結体、及び物理成膜用ターゲット

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07100852B2 (ja) * 1991-11-26 1995-11-01 株式会社ジャパンエナジー Ｉｔｏスパッタリングタ−ゲット
JP4092764B2 (ja) * 1998-03-13 2008-05-28 住友金属鉱山株式会社 ＺｎＯ系焼結体
JP4567127B2 (ja) * 1999-10-27 2010-10-20 帝人株式会社 透明導電積層体
KR100849258B1 (ko) * 1999-11-25 2008-07-29 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟 및 투명한 도전성 산화물
JP3915965B2 (ja) * 2001-05-30 2007-05-16 日鉱金属株式会社 Ｉｚｏスパッタリングターゲットの製造方法
JP4923358B2 (ja) * 2001-08-21 2012-04-25 東ソー株式会社 Ｉｔｏターゲットおよびその製造方法
JP4396130B2 (ja) * 2003-04-22 2010-01-13 住友金属鉱山株式会社 Ｉｔｏ薄膜作製用ターゲットとその製造方法
CN100585752C (zh) * 2003-05-20 2010-01-27 出光兴产株式会社 非晶透明导电膜及其原料溅射靶、非晶透明电极衬底及其制造方法、及液晶显示器用滤色器
JP4711244B2 (ja) 2003-11-25 2011-06-29 Ｊｘ日鉱日石金属株式会社 スパッタリングターゲット
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
JP2006002202A (ja) * 2004-06-16 2006-01-05 Sumitomo Metal Mining Co Ltd 透明導電性薄膜製造用スパッタリングターゲットおよびその製造方法
JP4761868B2 (ja) * 2005-07-27 2011-08-31 出光興産株式会社 スパッタリングターゲット、その製造方法及び透明導電膜
US8524123B2 (en) 2005-09-01 2013-09-03 Idemitsu Kosan Co., Ltd. Sputtering target, transparent conductive film and transparent electrode
JP4894293B2 (ja) * 2006-02-24 2012-03-14 東ソー株式会社 導電性セラミックス焼結体及びスパッタリングターゲット並びにその製造方法
JP4730204B2 (ja) * 2006-05-24 2011-07-20 住友金属鉱山株式会社 酸化物焼結体ターゲット、及びそれを用いた酸化物透明導電膜の製造方法
JP5244331B2 (ja) 2007-03-26 2013-07-24 出光興産株式会社 非晶質酸化物半導体薄膜、その製造方法、薄膜トランジスタの製造方法、電界効果型トランジスタ、発光装置、表示装置及びスパッタリングターゲット
US8156419B2 (en) * 2008-07-17 2012-04-10 International Business Machines Corporation Intelligent preloads of views and asynchronous loading of models using the MVC design pattern
CN101650520A (zh) * 2008-08-15 2010-02-17 索尼爱立信移动通讯有限公司 移动电话的可视激光触摸板和方法
US8753548B2 (en) 2008-12-12 2014-06-17 Idemitsu Kosan Co., Ltd. Composite oxide sintered body and sputtering target comprising same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007063649A (ja) * 2005-09-01 2007-03-15 Idemitsu Kosan Co Ltd スパッタリングターゲット及び透明導電膜
WO2007034749A1 (ja) * 2005-09-22 2007-03-29 Idemitsu Kosan Co., Ltd. 酸化物材料、及びスパッタリングターゲット
WO2007037191A1 (ja) * 2005-09-27 2007-04-05 Idemitsu Kosan Co., Ltd. スパッタリングターゲット、透明導電膜及びタッチパネル用透明電極
JP2008280216A (ja) * 2007-05-11 2008-11-20 Idemitsu Kosan Co Ltd Ｉｎ−Ｇａ−Ｚｎ−Ｓｎ系酸化物焼結体、及び物理成膜用ターゲット

Cited By (83)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110233542A1 (en) * 2010-03-26 2011-09-29 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9425295B2 (en) 2010-03-26 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9012908B2 (en) 2010-03-26 2015-04-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with metal oxide film
US9941414B2 (en) 2010-03-26 2018-04-10 Semiconductor Energy Laboratory Co., Ltd. Metal oxide semiconductor device
US8704219B2 (en) * 2010-03-26 2014-04-22 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US9005489B2 (en) * 2010-07-30 2015-04-14 Hitachi Metals, Ltd. Sputtering target of oxide semiconductors and the manufacturing methods of oxide semiconductor layers
US20120025148A1 (en) * 2010-07-30 2012-02-02 Hitachi Metals, Ltd. Sputtering target of oxide semiconductors and the manufacturing methods of oxide semiconductor layers
US9293597B2 (en) 2010-07-30 2016-03-22 Hitachi, Ltd. Oxide semiconductor device
JP2016105478A (ja) * 2010-09-08 2016-06-09 株式会社半導体エネルギー研究所 半導体装置
JP2020115563A (ja) * 2010-09-13 2020-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2016187034A (ja) * 2010-09-13 2016-10-27 株式会社半導体エネルギー研究所 半導体装置の作製方法
CN103201232A (zh) * 2010-11-16 2013-07-10 株式会社钢臂功科研 氧化物烧结体及溅射靶
US9058914B2 (en) 2010-11-16 2015-06-16 Kobelco Research Institute, Inc. Oxide sintered compact and sputtering target
WO2012067036A1 (ja) * 2010-11-16 2012-05-24 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
CN103201232B (zh) * 2010-11-16 2014-12-03 株式会社钢臂功科研 氧化物烧结体及溅射靶
KR101469401B1 (ko) * 2010-11-16 2014-12-04 가부시키가이샤 코베루코 카겐 산화물 소결체 및 스퍼터링 타깃
JP2012121791A (ja) * 2010-11-16 2012-06-28 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
CN103229303B (zh) * 2010-11-26 2016-01-20 株式会社神户制钢所 薄膜晶体管的半导体层用氧化物及溅射靶材，以及薄膜晶体管
US20130240802A1 (en) * 2010-11-26 2013-09-19 Samsung Display Co., Ltd. Oxide for semiconductor layer of thin-film transistor, sputtering target, and thin-film transistor
US9178073B2 (en) * 2010-11-26 2015-11-03 Kobe Steel, Ltd. Oxide for semiconductor layer of thin-film transistor, sputtering target, and thin-film transistor
CN103229303A (zh) * 2010-11-26 2013-07-31 株式会社神户制钢所 薄膜晶体管的半导体层用氧化物及溅射靶材，以及薄膜晶体管
US20130248855A1 (en) * 2010-11-26 2013-09-26 Samsung Display Co., Ltd. Oxide for semiconductor layer of thin-film transistor, sputtering target, and thin-film transistor
CN103038889A (zh) * 2010-12-28 2013-04-10 出光兴产株式会社 具有氧化物半导体薄膜层的层叠结构以及薄膜晶体管
US8785927B2 (en) 2010-12-28 2014-07-22 Idemitsu Kosan Co., Ltd. Laminate structure including oxide semiconductor thin film layer, and thin film transistor
CN103354241A (zh) * 2010-12-28 2013-10-16 出光兴产株式会社 具有氧化物半导体薄膜层的层叠结构、层叠结构的制造方法、薄膜晶体管及显示装置
JP2012158512A (ja) * 2011-01-14 2012-08-23 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
JP2012180264A (ja) * 2011-02-10 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
US9023746B2 (en) 2011-02-10 2015-05-05 Kobelco Research Institute, Inc. Oxide sintered body and sputtering target
US9175380B2 (en) 2011-02-10 2015-11-03 Kobelco Research Institute, Inc. Oxide sintered body and sputtering target
CN103380099A (zh) * 2011-02-10 2013-10-30 株式会社钢臂功科研 氧化物烧结体以及溅射标靶
WO2012108509A1 (ja) * 2011-02-10 2012-08-16 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2012180265A (ja) * 2011-02-10 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
WO2012108506A1 (ja) * 2011-02-10 2012-08-16 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
CN103298767A (zh) * 2011-02-10 2013-09-11 株式会社钢臂功科研 氧化物烧结体以及溅射标靶
JP2012180263A (ja) * 2011-02-10 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
WO2012108504A1 (ja) * 2011-02-10 2012-08-16 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
JP2012180248A (ja) * 2011-03-02 2012-09-20 Kobelco Kaken:Kk 酸化物焼結体およびスパッタリングターゲット
WO2012118150A1 (ja) * 2011-03-02 2012-09-07 株式会社コベルコ科研 酸化物焼結体およびスパッタリングターゲット
US9040441B2 (en) 2011-03-02 2015-05-26 Kobelco Research Institute, Inc. Oxide sintered body and sputtering target
CN103429554A (zh) * 2011-03-02 2013-12-04 株式会社钢臂功科研 氧化物烧结体及溅射靶
CN103415488A (zh) * 2011-03-02 2013-11-27 株式会社钢臂功科研 氧化物烧结体及溅射靶
CN103415926A (zh) * 2011-03-09 2013-11-27 株式会社神户制钢所 薄膜晶体管的半导体层用氧化物，具备上述氧化物的薄膜晶体管的半导体层和薄膜晶体管
JP2013153118A (ja) * 2011-03-09 2013-08-08 Kobe Steel Ltd 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
WO2012121332A1 (ja) * 2011-03-09 2012-09-13 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物、上記酸化物を備えた薄膜トランジスタの半導体層および薄膜トランジスタ
KR101509115B1 (ko) * 2011-03-09 2015-04-07 삼성디스플레이 주식회사 박막 트랜지스터의 반도체층용 산화물, 상기 산화물을 구비한 박막 트랜지스터의 반도체층 및 박막 트랜지스터
JP2017050545A (ja) * 2011-03-09 2017-03-09 株式会社神戸製鋼所 薄膜トランジスタの半導体層用酸化物の製造方法、および薄膜トランジスタの特性を向上する方法
US10256091B2 (en) 2011-03-09 2019-04-09 Kobe Steel, Ltd. Oxide for semiconductor layer of thin-film transistor, semiconductor layer of thin-film transistor having said oxide, and thin-film transistor
JP2012232889A (ja) * 2011-04-22 2012-11-29 Semiconductor Energy Lab Co Ltd 酸化物材料および半導体装置
US9331206B2 (en) 2011-04-22 2016-05-03 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
JP2015146462A (ja) * 2011-04-22 2015-08-13 株式会社半導体エネルギー研究所 半導体装置
JP2017228802A (ja) * 2011-04-22 2017-12-28 株式会社半導体エネルギー研究所 半導体装置
TWI641130B (zh) * 2011-04-22 2018-11-11 半導體能源研究所股份有限公司 氧化物材料及半導體裝置
JP2019024137A (ja) * 2011-04-22 2019-02-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US9818820B2 (en) 2011-04-22 2017-11-14 Semiconductor Energy Laboratory Co., Ltd. Oxide material and semiconductor device
KR20120120063A (ko) * 2011-04-22 2012-11-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 재료 및 반도체 장치
KR101994080B1 (ko) * 2011-04-22 2019-07-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 재료 및 반도체 장치
JP2017022415A (ja) * 2011-04-22 2017-01-26 株式会社半導体エネルギー研究所 酸化物膜、半導体装置
JPWO2012153507A1 (ja) * 2011-05-10 2014-07-31 出光興産株式会社 Ｉｎ２Ｏ３−ＳｎＯ２−ＺｎＯ系スパッタリングターゲット
JPWO2012153522A1 (ja) * 2011-05-10 2014-07-31 出光興産株式会社 Ｉｎ２Ｏ３−ＺｎＯ系スパッタリングターゲット
WO2012153507A1 (ja) * 2011-05-10 2012-11-15 出光興産株式会社 Ｉｎ２Ｏ３－ＳｎＯ２－ＺｎＯ系スパッタリングターゲット
WO2012153522A1 (ja) * 2011-05-10 2012-11-15 出光興産株式会社 Ｉｎ２Ｏ３－ＺｎＯ系スパッタリングターゲット
JP6006202B2 (ja) * 2011-05-10 2016-10-12 出光興産株式会社 Ｉｎ２Ｏ３−ＳｎＯ２−ＺｎＯ系スパッタリングターゲット
US9214519B2 (en) 2011-05-10 2015-12-15 Idemitsu Kosan Co., Ltd. In2O3—SnO2—ZnO sputtering target
CN103534382A (zh) * 2011-05-10 2014-01-22 出光兴产株式会社 In2O3－SnO2－ZnO系溅射靶
US9373708B2 (en) 2011-05-13 2016-06-21 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
JP2012256874A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2016129239A (ja) * 2011-06-17 2016-07-14 株式会社半導体エネルギー研究所 半導体装置
US9287409B2 (en) 2011-06-17 2016-03-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9601636B2 (en) 2011-06-17 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9166055B2 (en) 2011-06-17 2015-10-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2013021312A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置、及び半導体装置の作製方法
JP2013021315A (ja) * 2011-06-17 2013-01-31 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
KR20150023313A (ko) 2012-05-31 2015-03-05 이데미쓰 고산 가부시키가이샤 스퍼터링 타겟
US10196733B2 (en) 2012-05-31 2019-02-05 Idemitsu Kosan Co., Ltd. Sputtering target
US9449990B2 (en) 2012-08-31 2016-09-20 Kobe Steel, Ltd. Thin film transistor and display device
KR101758538B1 (ko) * 2012-08-31 2017-07-14 가부시키가이샤 고베 세이코쇼 박막 트랜지스터 및 표시 장치
JP2014098204A (ja) * 2012-10-18 2014-05-29 Idemitsu Kosan Co Ltd スパッタリングターゲット、酸化物半導体薄膜及びそれらの製造方法
US9613961B2 (en) 2013-12-10 2017-04-04 Kabushiki Kaisha Toshiba Field-effect transistor and semiconductor device
WO2015087935A1 (ja) * 2013-12-10 2015-06-18 株式会社 東芝 電界効果トランジスタ及びその製造方法、半導体デバイス及びその製造方法
JP2015214437A (ja) * 2014-05-08 2015-12-03 出光興産株式会社 酸化物焼結体及びスパッタリングターゲット
WO2019026954A1 (ja) * 2017-08-01 2019-02-07 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜、薄膜トランジスタおよび電子機器
JPWO2019026954A1 (ja) * 2017-08-01 2020-09-10 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜、薄膜トランジスタおよび電子機器
JP7075934B2 (ja) 2017-08-01 2022-05-26 出光興産株式会社 スパッタリングターゲット、酸化物半導体薄膜、薄膜トランジスタおよび電子機器

Also Published As

Publication number Publication date
US20130112971A1 (en) 2013-05-09
US8871119B2 (en) 2014-10-28
KR20110095311A (ko) 2011-08-24
KR101254906B1 (ko) 2013-04-18
KR20120136407A (ko) 2012-12-18
TW201029952A (en) 2010-08-16
JP5145513B2 (ja) 2013-02-20
KR101549295B1 (ko) 2015-09-01
JP5894015B2 (ja) 2016-03-23
US20110260121A1 (en) 2011-10-27
JPWO2010067571A1 (ja) 2012-05-17
TWI472503B (zh) 2015-02-11
JP2012180274A (ja) 2012-09-20
CN104926289A (zh) 2015-09-23
TWI399352B (zh) 2013-06-21
CN102245531B (zh) 2016-05-11
US8753548B2 (en) 2014-06-17
CN102245531A (zh) 2011-11-16
TW201307245A (zh) 2013-02-16

Similar Documents

Publication Publication Date Title
JP6314198B2 (ja) 複合酸化物焼結体及びそれからなるスパッタリングターゲット
JP5894015B2 (ja) 複合酸化物焼結体及びそれからなるスパッタリングターゲット
JP5928856B2 (ja) ＩｎＧａＯ３（ＺｎＯ）結晶相からなる酸化物半導体用スパッタリングターゲット及びその製造方法
JP5189698B2 (ja) 電界効果型トランジスタ、その製造方法及びスパッタリングターゲット
JP5096250B2 (ja) 酸化物焼結体の製造方法、酸化物焼結体、スパッタリングタ−ゲット、酸化物薄膜、薄膜トランジスタの製造方法及び半導体装置
US8999208B2 (en) In-Ga-Sn oxide sinter, target, oxide semiconductor film, and semiconductor element
WO2009142289A1 (ja) スパッタリングターゲット、それを用いたアモルファス酸化物薄膜の形成方法、及び薄膜トランジスタの製造方法
US9767998B2 (en) Sputtering target
TWI585227B (zh) A sputtering target, an oxide semiconductor thin film, and the like
JP2010045263A (ja) 酸化物半導体、スパッタリングターゲット、及び薄膜トランジスタ
JPWO2009157535A6 (ja) ＩｎＧａＯ３（ＺｎＯ）結晶相からなる酸化物半導体用スパッタリングターゲット及びその製造方法
JPWO2009142289A6 (ja) スパッタリングターゲット、それを用いたアモルファス酸化物薄膜の形成方法、及び薄膜トランジスタの製造方法
JP2012114367A (ja) 錫を含む非晶質酸化物薄膜、及び薄膜トランジスタ
CN108546090B (zh) 溅射靶、氧化物半导体薄膜及它们的制造方法

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200980149720.1

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 09831679

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2010542008

Country of ref document: JP

Kind code of ref document: A

WWE Wipo information: entry into national phase

Ref document number: 13133801

Country of ref document: US

ENP Entry into the national phase

Ref document number: 20117013283

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 09831679

Country of ref document: EP

Kind code of ref document: A1