JP2012256874A - 半導体装置およびその作製方法 - Google Patents

半導体装置およびその作製方法 Download PDF

Info

Publication number
JP2012256874A
JP2012256874A JP2012109175A JP2012109175A JP2012256874A JP 2012256874 A JP2012256874 A JP 2012256874A JP 2012109175 A JP2012109175 A JP 2012109175A JP 2012109175 A JP2012109175 A JP 2012109175A JP 2012256874 A JP2012256874 A JP 2012256874A
Authority
JP
Japan
Prior art keywords
layer
film
oxide semiconductor
semiconductor device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2012109175A
Other languages
English (en)
Other versions
JP2012256874A5 (ja
JP5933880B2 (ja
Inventor
Shinya Sasagawa
慎也 笹川
Sei Nakayama
整 中山
Hiroshi Fujiki
寛士 藤木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Semiconductor Energy Laboratory Co Ltd
Original Assignee
Semiconductor Energy Laboratory Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Energy Laboratory Co Ltd filed Critical Semiconductor Energy Laboratory Co Ltd
Priority to JP2012109175A priority Critical patent/JP5933880B2/ja
Publication of JP2012256874A publication Critical patent/JP2012256874A/ja
Publication of JP2012256874A5 publication Critical patent/JP2012256874A5/ja
Application granted granted Critical
Publication of JP5933880B2 publication Critical patent/JP5933880B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66969—Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
    • H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02551—Group 12/16 materials
    • H01L21/02554—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Thin Film Transistor (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)
  • Liquid Crystal (AREA)
  • Electroluminescent Light Sources (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Drying Of Semiconductors (AREA)
  • Weting (AREA)

Abstract

【課題】Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体を用いた半導体装置を作製する際の加工技術を確立する。
【解決手段】Ｃｌ２または、ＢＣｌ３または、ＳｉＣｌ４などの塩素を含むガスを用いたドライエッチングによりＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層を選択的にエッチングする。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層上に接して形成する導電層を選択的に除去してソース電極層及びドレイン電極層を形成する場合、塩素を含むガスに加えて酸素を含むガス、またはフッ素を含むガスを用い、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングすることができる。
【選択図】図１

Description

酸化物半導体を用いる半導体装置及びその作製方法に関する。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、電気光学装置、半導体回路および電子機器は全て半導体装置である。
近年、酸化物半導体を用いて薄膜トランジスタ（ＴＦＴとも呼ぶ）を作製し、電子デバイス等に応用する技術が注目されている。例えば、酸化物半導体膜として酸化亜鉛やＩｎ−Ｇａ−Ｚｎ−Ｏ系半導体などを用いて、画像表示装置のスイッチング素子などを作製する技術が開示されている。
酸化物半導体を加工する技術としてはエッチング処理が代表的である。酸化物半導体層と、それを覆う導電層をドライエッチングすることが特許文献１に記載されている。
また、ヨウ化水素を用いてＳｎＯ２、Ｉｎ２Ｏ３、或いはＺｎＯを主成分とした導電膜をドライエッチングすることが特許文献２に記載されている。
特開２０１０−１２３９２３号公報 特開平１０−８７３０１号公報
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系半導体を用いた酸化物半導体層は、ウェットエッチングでエッチングすることができるが、ＳｎＯ２、Ｉｎ２Ｏ３、及びＺｎＯを含む酸化物半導体（Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体、或いはＩＴＺＯ（登録商標）とも呼ぶ）を用いた酸化物半導体層は、ウェットエッチングが困難である。
また、ウェットエッチングは等方的なエッチングであるため、素子の微細化には不向きという問題がある。また、薬液を用いる処理であるため、制御性の点で課題がある。一方で、ドライエッチングは、微細化、制御性の面では有利である。
上記問題点に鑑み、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体を用いた半導体装置を作製する際の加工技術を確立することを課題の一とする。
また、その加工技術を用いて得られた新規な構造を有するトランジスタの作製方法を提供することも課題の一つとする。
Ｃｌ２または、ＢＣｌ３または、ＳｉＣｌ４などの塩素を含むガスを用いたドライエッチングによりＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層を選択的にエッチングする。また、塩素を含むガスにＡｒなどの希ガスを添加した混合ガスや、塩素を含むガスに酸素を添加した混合ガスや、塩素を含むガスにフッ素ガスを添加した混合ガスや、塩素を含むガスに炭化水素ガス（ＣＨ４）を添加した混合ガスや、炭化水素ガスにＡｒなどの希ガスを添加した混合ガスや、炭化水素ガスに酸素を添加した混合ガスや、炭化水素ガスにフッ素ガスを添加した混合ガスなどをエッチングガスとしてもよい。
本発明の一形態は、酸化物絶縁層上に酸化物半導体層を形成し、塩素を含むガスを用いたドライエッチングにより酸化物半導体層を選択的に除去して酸化物絶縁層の一部を露出させ、酸化物半導体層上に導電層を形成し、導電層を加工してソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法である。なお、酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含み、酸化物半導体層のアイランド形成のためのドライエッチングによって酸化物半導体層の端部のテーパ角は１０°以上７０°以下とすることができる。
また、酸化物半導体層のアイランド形成のためのドライエッチングにより、酸化物絶縁層の一部を露出させ、露出させた領域は、酸化物半導体層と重なる領域よりも膜厚が薄くなる。即ち、酸化物半導体層のアイランド形成のためのドライエッチングを行って得られた構造を有するトランジスタも特徴を有している。
また、酸化物半導体層のアイランド形成のためのドライエッチングにより、酸化物絶縁層の一部の膜厚が薄くなる。従って、酸化物半導体層のアイランド形成のためのドライエッチングによりエッチングされる酸化物絶縁層の膜厚よりも成膜時の酸化物絶縁層の膜厚を厚くする。
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層上に接して形成する導電層を選択的に除去してソース電極層及びドレイン電極層を形成する場合、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングする。具体的には、導電層の材料としてタングステン膜やモリブデン膜を用いる場合、塩素を含むガスに加えて酸素を含むガス、またはフッ素を含むガスを用いる。Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングすることができるため、成膜時のＩｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層の設定膜厚を３０ｎｍ未満に薄くすることができる。また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層がほとんど除去されないように導電層を選択的にエッチングすることができれば、エッチング残渣が少ないため、一つのトランジスタのソース電極層及びドレイン電極層の間隔を狭くできる。一つのトランジスタのソース電極層及びドレイン電極層の間隔を狭くできれば、微細なトランジスタを実現できる。
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層上に接して形成する導電層を選択的に除去してソース電極層及びドレイン電極層を形成する場合、ウェットエッチングを用いてもよい。ウェットエッチングを用いる場合、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系半導体層はほとんど除去されず、導電層との選択比が十分にとれるため、好ましい。
本発明の他の一形態は、酸化物絶縁層上に酸化物半導体層を形成し、塩素を含むガスを用いた第１のドライエッチングにより酸化物半導体層を選択的に除去して酸化物絶縁層の一部を露出させ、酸化物半導体層上に導電層を形成し、フッ素、酸素、及び塩素を含むガスを用いた第２のドライエッチングにより導電層を加工してソース電極層及びドレイン電極層を形成し、ソース電極層及びドレイン電極層上にゲート絶縁層を形成し、ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法である。
また、ボトムゲート型のトランジスタの作製方法も、本発明の他の一形態であり、ゲート電極を形成し、ゲート電極を覆うゲート絶縁層を形成し、ゲート絶縁層上に酸化物半導体層を形成し、塩素を含むガスを用いた第１のドライエッチングにより酸化物半導体層を選択的に除去して酸化物絶縁層の一部を露出させ、酸化物半導体層上に導電層を形成し、フッ素、酸素、及び塩素を含むガスを用いた第２のドライエッチングにより導電層を加工してソース電極層及びドレイン電極層を形成することを特徴とする半導体装置の作製方法である。
上記各作製方法において、酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含み、酸化物半導体層のアイランド形成のための第１のドライエッチングによって酸化物半導体層の端部のテーパ角は１０°以上７０°以下とすることができる。
また、上記各作製方法において、第１のドライエッチングにより酸化物絶縁層の一部を露出させ、露出させた領域は、酸化物半導体層と重なる領域よりも膜厚が薄いことも特徴の一つである。
また、上記各作製方法において、第２のドライエッチングにより酸化物半導体層の一部を露出させ、露出させた領域は、ソース電極層及び前記ドレイン電極層と重なる領域よりも膜厚が薄い。
なお、テーパ角とは、テーパ形状を有する端部の側面と、基板平面とのなす角を指しており、本明細書では、酸化物半導体層のテーパ形状を有している端部の断面において上端部と下端部とを結ぶ直線と基板平面、或いは酸化物絶縁層の表面とがなす角度を指している。
また、上記各作製方法において、第１のドライエッチング及び第２のドライエッチングは、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ）エッチング装置を用いることが好ましい。また、コイルのインダクタンスを低下させるためにコイルを分割したマルチスパイラル方式のＩＣＰエッチング装置や、くし形コイルを円状の平板に配置したスポーク形のＩＣＰエッチング装置を用いてもよい。
また、ＩＣＰ型エッチング装置に限定されず、ＲＩＥエッチング装置、例えば、平行平板型エッチング装置、ＥＣＲ（Ｅｌｅｃｔｒｏｎ Ｃｙｃｌｏｔｒｏｎ Ｒｅｓｏｎａｎｃｅ）エッチング装置、マグネトロン型エッチング装置を用いて酸化物半導体層のエッチングを行ってもよい。
本発明の一形態に示すエッチング方法を用いれば、酸化物半導体層のアイランド端部をテーパ形状とすることができ、その上に形成する膜の段差被覆性を良好なものとすることができる。その上に形成する膜の段差被覆性を良好なものとすることができれば、酸化物半導体層上に形成する絶縁膜の厚さを薄くすることができる。例えば、トップゲート型のトランジスタであれば、酸化物半導体層を覆うゲート絶縁層の膜厚を薄くすることができる。
また、一つのトランジスタのソース電極層及びドレイン電極層の間隔を狭くできるため、微細なトランジスタを実現できる。
本発明の一態様を示す断面図及び上面図である。 トランジスタの断面ＳＴＥＭ写真およびその模式図を示す図である。 トランジスタの断面ＳＴＥＭ写真およびその模式図を示す図である。 本発明の一態様を示すブロック図及び等価回路図である。 電子機器の一態様を示す図である。
以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
本実施の形態では、本発明の一態様であるトランジスタの作製方法の一例について、図１を用いて説明する。
まず、基板６００の表面に対し、基板６００の表面に付着している不純物を低減する処理を行うことが好ましい。不純物を低減する処理として、プラズマ処理、加熱処理または薬液処理が挙げられる。本実施の形態では、アルゴン雰囲気でプラズマ処理を行う。プラズマ処理は、スパッタリング装置を用い、基板６００側にバイアス電力を２００Ｗ（ＲＦ）印加して３分間行う。
次いで、不純物を低減する処理後、大気暴露せずに、スパッタリング法、蒸着法、プラズマ化学気相成長法（ＰＣＶＤ法）、パルスレーザー堆積法（ＰＬＤ法）、原子層堆積法（ＡＬＤ法）または分子線エピタキシー法（ＭＢＥ法）などを用いて下地絶縁膜６０２を成膜する。
下地絶縁膜６０２は、好ましくはスパッタリング法により、基板温度を室温以上２００℃以下、好ましくは５０℃以上１５０℃以下とし、酸素ガス雰囲気で成膜する。なお、酸素ガスに希ガスを加えて用いてもよい。下地絶縁膜６０２の厚さは、１００ｎｍ以上１０００ｎｍ以下、好ましくは２００ｎｍ以上７００ｎｍ以下とする。成膜時の基板温度が低いほど、成膜雰囲気中の酸素ガス割合が高いほど、厚さが厚いほど、下地絶縁膜６０２を加熱処理した際に放出される酸素の量は多くなる。スパッタリング法は、ＰＣＶＤ法と比べて膜中の水素濃度を低減することができる。
本実施の形態では、プラズマ処理を行った後、真空状態を保ったまま、下地絶縁膜６０２である酸化シリコン膜を３００ｎｍの厚さで成膜する。酸化シリコン膜は、スパッタリング装置を用い、酸素雰囲気で電力を１５００Ｗ（ＲＦ）として成膜する。ターゲットは、石英ターゲットを用いる。なお、成膜時の基板温度は１００℃とする。
次いで、下地絶縁膜６０２の平坦化処理を行い、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面とする。下地絶縁膜が平坦性を有することで、下地絶縁膜と酸化物半導体膜との界面状態が良好となるため、得られるトランジスタの電界効果移動度が向上し、かつしきい値電圧の変動も低減できる。
なお、Ｒａは、ＪＩＳ Ｂ０６０１で定義されている中心線平均粗さを面に対して適用できるよう三次元に拡張したものであり、「基準面から指定面までの偏差の絶対値を平均した値」と表現でき、以下の式にて定義される。
なお、上記において、Ｓ０は、測定面（座標（ｘ１，ｙ１）（ｘ１，ｙ２）（ｘ２，ｙ１）（ｘ２，ｙ２）で表される４点によって囲まれる長方形の領域）の面積を指し、Ｚ０は測定面の平均高さを指す。Ｒａは原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｅ）にて評価可能である。
本実施の形態では、下地絶縁膜６０２の表面を化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）処理し、Ｒａ＝０．２ｎｍ程度まで平坦化する。なお、ＣＭＰ処理による平坦化処理に加えて、プラズマ処理による平坦化処理を行ってもよい。
次いで、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法などを用いて酸化物半導体膜を成膜する。
酸化物半導体膜は、好ましくはスパッタリング法により、基板温度を１００℃以上６００℃以下、好ましくは１５０℃以上５５０℃以下、さらに好ましくは２００℃以上５００℃以下とし、酸素ガス雰囲気で成膜する。酸化物半導体膜の厚さは、１ｎｍ以上４０ｎｍ以下、好ましくは３ｎｍ以上２０ｎｍ以下とする。成膜時の基板温度が高いほど、得られる酸化物半導体膜の不純物濃度は低くなる。また、酸化物半導体膜中の原子配列が整い、高密度化され、多結晶が形成されやすくなる。さらに、酸素ガス雰囲気で成膜することでも、希ガスなどの余分な原子が含まれないため、多結晶が形成されやすくなる。ただし、酸素ガスと希ガスの混合雰囲気としてもよく、その場合は酸素ガスの割合は３０体積％以上、好ましくは５０体積％以上、さらに好ましくは８０体積％以上とする。
本実施の形態では、酸化物半導体膜であるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を１５ｎｍの厚さで成膜する。好ましくは、原子数比がＩｎ：Ｓｎ：Ｚｎ＝２：１：３、Ｉｎ：Ｓｎ：Ｚｎ＝１：２：２、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１またはＩｎ：Ｓｎ：Ｚｎ＝２０：４５：３５で示されるＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。前述の組成比を有するＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いて酸化物半導体膜を成膜することで、多結晶が形成されやすくなる。
Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：３［体積比］の混合雰囲気で電力を１００Ｗ（ＤＣ）として成膜する。本実施の形態では、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｓｎ−Ｚｎ−Ｏターゲットを用いる。なお、成膜時の基板温度は２００℃とする。
次いで、加熱処理を行う。加熱処理は、減圧雰囲気、不活性雰囲気または酸化性雰囲気で行う。加熱処理により、酸化物半導体膜中の不純物濃度を低減することができる。
加熱処理は、減圧雰囲気または不活性雰囲気で加熱処理を行った後、温度を保持しつつ酸化性雰囲気に切り替えてさらに加熱処理を行うと好ましい。これは、減圧雰囲気または不活性雰囲気にて加熱処理を行うと、酸化物半導体膜中の不純物濃度を効果的に低減することができるが、同時に酸素欠損も生じてしまうためであり、このとき生じた酸素欠損を、酸化性雰囲気での加熱処理により低減することができる。
本実施の形態では、はじめに窒素雰囲気で１時間の加熱処理を行い、２５０℃、４５０℃または６５０℃の温度を保持したまま、さらに酸素雰囲気で１時間の加熱処理を行う。
次いで、第１のフォトリソグラフィ工程によって酸化物半導体膜を加工して、酸化物半導体層６０６を形成する。本実施の形態では、ドライエッチングにより酸化物半導体膜のエッチングを行う。エッチングガスには、ＢＣｌ３、Ｃｌ２を用いる。エッチング速度の向上にはＥＣＲやＩＣＰなどの高密度プラズマ源を用いたドライエッチング装置を用いる。
本実施の形態では、ＩＣＰエッチング装置を用い、エッチング条件（コイル型の電極に印加される電力量、基板側の電極に印加される電力量、基板側の電極温度等）を適宜調節することによって酸化物半導体膜をエッチングし、所望のアイランド形状にすることができる。
本実施の形態では、膜厚１５ｎｍのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をドライエッチングする条件として、コイル型の電極に電力を４５０Ｗ印加し、基板６００側にバイアス電力を１００Ｗ（ＲＦ）印加し、流量６０ｓｃｃｍのＢＣｌ３ガスと流量２０ｓｃｃｍのＣｌ２ガスをエッチング装置内に導入して、圧力１．９Ｐａに設定し、基板温度を７０℃に設定してエッチングを行う。エッチングを行う時間は、エッチングレートとＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の膜厚を考慮して決定すればよい。このエッチング条件でのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチングレートは、２４．１ｎｍ／ｍｉｎである。
なお、このエッチング条件では、図１（Ａ）に示すように、下地絶縁膜６０２もエッチングされて、部分的に膜厚が薄くなる。なお、エッチング条件を調節する、或いはエッチング装置を変更することで下地絶縁膜６０２が薄くなることを防ぐこともできる。また、エッチング条件を調節することで、アイランド端部のテーパ角αは１０°以上７０°以下とすることができる。
次いで、ソース電極層またはドレイン電極層として機能する電極を形成するための金属膜を成膜する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。金属膜は、単層構造としてもよいし、積層構造としてもよい。
本実施の形態では、単層のタングステン膜を５０ｎｍの厚さで成膜する。タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板温度は２００℃とする。
次いで、第２のフォトリソグラフィ工程によってタングステン膜を加工して、一対の電極６１４を形成する（図１（Ｂ）参照）。
本実施の形態では、ドライエッチングによりタングステン膜のエッチングを行う。エッチングガスには、ＣＦ４、Ｃｌ２、Ｏ２を用いる。
本実施の形態では、膜厚１５ｎｍのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をできるだけエッチングしないようにタングステン膜のみをドライエッチングする条件として、コイル型の電極に電力を５００Ｗ印加し、基板６００側にバイアス電力を１５０Ｗ（ＲＦ）印加し、流量２５ｓｃｃｍのＣＦ４ガスと流量２５ｓｃｃｍのＣｌ２ガスと流量１０ｓｃｃｍのＯ２ガスをエッチング装置内に導入して、圧力１．０Ｐａに設定し、基板温度を７０℃に設定してエッチングを行う。エッチングを行う時間は、エッチングレートとタングステン膜の膜厚を考慮して決定すればよい。このエッチング条件でのタングステン膜のエッチングレートは、１８４．４ｎｍ／ｍｉｎである。このエッチング条件でのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチングレートは、１５．９ｎｍ／ｍｉｎであり、選択比が大きいため、タングステン膜のみをエッチングできる。
なお、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜とはエッチングレートが異なっており、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜よりも緻密な膜である。第１のフォトリソグラフィ工程（アイランド形成）と、第２のフォトリソグラフィ工程（一対の電極６１４形成条件）におけるエッチングレートをそれぞれ比較した結果を表１に示す。表１におけるＩｎ−Ｇａ−Ｚｎ−Ｏ膜は、スパッタリング装置を用い、アルゴン：酸素＝２：１［体積比］の混合雰囲気で電力を５００Ｗ（ＤＣ）とし、圧力０．６Ｐａとして成膜した。Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］のＩｎ−Ｇａ−Ｚｎ−Ｏターゲットを用いる。なお、Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜時の基板加熱温度は３００℃とする。Ｉｎ−Ｇａ−Ｚｎ−Ｏ膜の成膜後に加熱処理を行っていないサンプルで表１のエッチングレートを測定した。
次いで、ゲート絶縁層６０８を１ｎｍ以上２００ｎｍ以下の厚さで成膜する。ゲート絶縁層６０８は、スパッタリング法、蒸着法、ＰＣＶＤ法、ＰＬＤ法、ＡＬＤ法またはＭＢＥ法を用いることができる。本実施の形態では、スパッタリング法を用いて酸化シリコン膜を１００ｎｍの厚さで成膜する。
次いで、ゲート電極として機能する電極を形成するための金属膜を形成する。金属膜の材料は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属材料またはこれらを主成分とする合金材料を用いて形成することができる。また、ゲート電極を積層構造とし、その一層として窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒化膜（ＩｎＮ、ＳｎＮなど）を用いてもよい。これらの膜は５電子ボルト、好ましくは５．５電子ボルト以上の仕事関数を有し、ゲート電極として用いた場合、トランジスタの電気特性のしきい値電圧をプラスにすることができ、所謂ノーマリーオフのスイッチング素子を実現できる。
本実施の形態では、金属膜を積層膜として、膜厚１５ｎｍの窒化タンタル膜上に膜厚１３５ｎｍのタングステン膜を形成する。
窒化タンタル膜は、スパッタリング装置を用い、アルゴン：窒素＝５：１の混合雰囲気で電力を１０００Ｗ（ＤＣ）として成膜する。なお、成膜時に基板加熱は行っていない。タングステン膜は、スパッタリング装置を用い、アルゴン雰囲気で電力を４０００Ｗ（ＤＣ）として成膜する。なお、成膜時の基板温度は２００℃とする。
次いで、第３のフォトリソグラフィ工程によって窒化タンタル膜およびタングステン膜を加工して、ゲート電極６１０を形成する。
次いで、ゲート電極６１０を覆う層間絶縁膜６１６を形成する。層間絶縁膜６１６は、段差被覆性のよい絶縁膜を用いることが好ましい。層間絶縁膜６１６の材料としては、酸化シリコン膜、酸化ガリウム膜、酸化アルミニウム膜、窒化シリコン膜、酸化窒化シリコン膜、酸化窒化アルミニウム膜、または窒化酸化シリコン膜を用いて形成することができる。本実施の形態では、層間絶縁膜６１６となる酸化窒化シリコン膜を３００ｎｍの厚さで成膜する。
層間絶縁膜６１６となる酸化窒化シリコン膜は、ＰＣＶＤ装置を用い、モノシラン：亜酸化窒素＝１：２００の混合雰囲気で電力を３５Ｗ（ＲＦ）として成膜する。なお、成膜時の基板温度は３２５℃とする。
次に、第４のフォトリソグラフィ工程によって酸化窒化シリコン膜を加工してコンタクトホールを形成する。
次に、層間絶縁膜６１６の２層目となる感光性ポリイミドを１５００ｎｍの厚さで成膜する。
次に、酸化窒化シリコン膜のフォトリソグラフィ工程で用いたフォトマスクを用いて層間絶縁膜６１６となる感光性ポリイミドを現像し、感光性ポリイミド膜を硬化させるために加熱処理を行い、酸化窒化シリコン膜と合わせて層間絶縁膜６１６を形成する。加熱処理は、窒素雰囲気において、３００℃の温度で行う。
次に、膜厚５０ｎｍのチタン膜と、膜厚１００ｎｍのアルミニウム膜と、膜厚５ｎｍのチタン膜を積層成膜する。
次に、第５のフォトリソグラフィ工程によってチタン膜、アルミニウム膜およびチタン膜を加工して、一対の電極６１４のどちらか一方に電気的に接続する配線６１８を形成する。
次に、保護膜６２０となる感光性ポリイミド膜を１５００ｎｍの厚さで成膜する。
次に、配線６１８のフォトリソグラフィ工程で用いたフォトマスクを用いて感光性ポリイミド膜を露光し、その後現像して配線以外の領域にポリイミド膜からなる保護膜６２０を形成し、保護膜６２０に配線６１８を露出する開口部を形成する。
次に、感光性ポリイミド膜を硬化させるために加熱処理を行う。加熱処理は、層間絶縁膜６１６で用いた感光性ポリイミド膜に対する加熱処理と同様の方法で行う。
以上の工程で、図１（Ｃ）に示す構造のトランジスタを作製できる。
図１（Ｃ）は、コプラナー型であるトップゲートトップコンタクト構造のトランジスタを示す断面図である。図１（Ｄ）はトランジスタの上面図である。また、図１（Ｃ）は図１（Ｄ）の一点鎖線Ａ−Ｂに対応する断面図である。
図１（Ｃ）に示す構造のトランジスタは、基板６００と、基板６００上に設けられた下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体層６０６と、酸化物半導体層６０６と接する一対の電極６１４と、酸化物半導体層６０６および一対の電極６１４上に設けられたゲート絶縁層６０８と、ゲート絶縁層６０８を介して酸化物半導体層６０６と重畳して設けられたゲート電極６１０と、ゲート絶縁層６０８およびゲート電極６１０を覆って設けられた層間絶縁膜６１６と、層間絶縁膜６１６に設けられた開口部を介して一対の電極６１４と接続する配線６１８と、層間絶縁膜６１６および配線６１８を覆って設けられた保護膜６２０と、を有する。
また、アイランド端部のテーパ形状付近を拡大撮影した断面のＳＴＥＭ写真を図２（Ａ）に示す。なお、図２（Ｂ）は図２（Ａ）の模式図である。テーパ角αを測定した所、１６°であった。
また、トランジスタのチャネル形成領域付近を拡大撮影した断面のＳＴＥＭ写真を図３（Ａ）に示す。図３（Ｂ）は図３（Ａ）の模式図である。トランジスタのチャネル形成領域における酸化物半導体層６０６の膜厚を測定したところ、１３〜１３．７ｎｍの膜厚であり、一対の電極６１４と重なっている領域の膜厚１５ｎｍとの差は約２ｎｍ〜１．３ｎｍ未満と大変小さく、第２のフォトリソグラフィ工程においてタングステン膜のみを選択的にエッチングできていることが確認できる。
なお、図１（Ｃ）及び図１（Ｄ）に示す構造のトランジスタにおいて、ゲート電極６１０と一対の電極６１４との重畳する幅をＬｏｖと呼ぶ。同様に、酸化物半導体層６０６に対する一対の電極６１４のはみ出しをｄＷと呼ぶ。
また、上述した作製プロセスにおいて成膜後の加熱処理を６５０℃とした場合、作製されたトランジスタの電界効果移動度は３９．９ｃｍ２／Ｖｓｅｃが得られる。また、基板を２００℃に加熱してＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を成膜し、成膜後の加熱処理を行わない場合、作製されたトランジスタの電界効果移動度は３２．９ｃｍ２／Ｖｓｅｃが得られる。また、基板を加熱せずにＩｎ−Ｓｎ−Ｚｎ−Ｏ膜を成膜し、成膜後の加熱処理を行わない場合、作製されたトランジスタの電界効果移動度は２９．６ｃｍ２／Ｖｓｅｃが得られる。これらのことから、トランジスタの電界効果移動度を向上させる上でＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の成膜時に基板を意図的に加熱することと、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜を成膜した後に加熱処理を行うことが重要であることがわかる。
下地絶縁膜の平坦化処理を行い、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面とすることで、下地絶縁膜と酸化物半導体膜との界面状態が良好となるため、得られるトランジスタの電界効果移動度が向上し、かつしきい値電圧の変動も低減できる。また、この基板加熱や加熱処理を行うことによって、オフ電流を１ａＡ／μｍ以下にすることもできる。
この平坦な下地絶縁膜上に成膜されるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の表面もまた平坦である。また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜は、エッチングが困難な材料（難エッチング材料とも呼ぶ）であり、膜厚を５ｎｍ程度に薄くすることができるというメリットがあるが、難エッチング材料の残渣なくエッチングすることも困難である。膜厚を５ｎｍ程度または、５ｎｍ以下に薄くすると、トランジスタの電気特性のしきい値電圧をプラスにすることができる。
本実施の形態に示したエッチング方法によってＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の加工ができ、さらに、アイランド端部をテーパ形状にすることができる。アイランド端部をテーパ形状にできれば、その上に形成するゲート絶縁層などの膜厚を薄くすることができる。ゲート絶縁層などの膜厚を薄くすればさらに電界効果移動度を向上させることもできる。
上記のようなＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をチャネル形成領域とするトランジスタによれば、オフ電流を１ａＡ／μｍ以下に保ちつつ、電界効果移動度を３０ｃｍ２／Ｖｓｅｃ以上、好ましくは４０ｃｍ２／Ｖｓｅｃ以上、より好ましくは６０ｃｍ２／Ｖｓｅｃ以上とし、ＬＳＩで要求されるオン電流の値を満たすことができる。例えば、Ｌ／Ｗ＝３３ｎｍ／４０ｎｍのＦＥＴで、ゲート電圧２．７Ｖ、ドレイン電圧１．０Ｖのとき１２μＡ以上のオン電流を流すことができる。このような特性であれば、Ｓｉ半導体で作られる集積回路の中に酸化物半導体で形成されるトランジスタを混載しても、動作速度を犠牲にすることなく新たな機能を有する集積回路を実現することができる。
また、図１ではトップゲート型トランジスタの例を示したが、特にトランジスタの構造に限定されず、例えばボトムゲート型トランジスタの作製においてもＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチング方法を適用することができる。
（実施の形態２）
本実施の形態では、実施の形態１における第２のフォトリソグラフィ工程のエッチング条件が異なる例を示す。
実施の形態１に従って、基板６００上に下地絶縁膜６０２と、下地絶縁膜６０２上に設けられた酸化物半導体層６０６と、酸化物半導体層６０６上にタングステン膜を形成する。そして、タングステン膜をエッチングして、一対の電極６１４を形成する。
本実施の形態では、実施の形態１とエッチングガスが同一であるが、チャンバーサイズが異なるＩＣＰエッチング装置を用い、その他のエッチング条件を変えてタングステン膜のエッチングを行う例を示す。エッチングガスには、ＣＦ４、Ｃｌ２、Ｏ２を用いる。
本実施の形態では、膜厚１５ｎｍのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜をできるだけエッチングしないようにタングステン膜のみをドライエッチングする条件として、コイル型の電極に電力を３０００Ｗ印加し、基板６００側にバイアス電力を１１０Ｗ（ＲＦ）印加し、流量５５ｓｃｃｍのＣＦ４ガスと流量４５ｓｃｃｍのＣｌ２ガスと流量５５ｓｃｃｍのＯ２ガスをエッチング装置内に導入して、圧力０．６７Ｐａに設定し、基板温度を４０℃に設定してエッチングを行う。エッチングを行う時間は、エッチングレートとタングステン膜の膜厚を考慮して決定すればよい。このエッチング条件でのタングステン膜のエッチングレートは、２８０．２ｎｍ／ｍｉｎである。このエッチング条件でのＩｎ−Ｓｎ−Ｚｎ−Ｏ膜のエッチングレートは、３．７ｎｍ／ｍｉｎであり、選択比が７５．２と大きいため、タングステン膜のみをエッチングできる。
なお、第２のフォトリソグラフィ工程（一対の電極６１４形成条件）において、実施の形態１のエッチング条件でのエッチングレートと選択比と、実施の形態２のエッチング条件でのエッチングレートと選択比とをそれぞれ比較した表を表２に示す。
これらのエッチングレートから、タングステン膜とＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の選択比を大きくするためにはＣｌ２ガス流量を少なくし、Ｏ２ガス流量を多くすることが有効であるといえる。本実施の形態に示したエッチング条件は、実施の形態１よりもタングステン膜とＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の選択比が約６．５倍優れているため、トランジスタのチャネル形成領域における酸化物半導体層６０６の膜厚は、ほとんどエッチング前後で変わらず、１５ｎｍに維持することができる。
また、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜をエッチングしないようにタングステン膜のみをドライエッチングできるため、トランジスタに用いるＩｎ−Ｓｎ−Ｚｎ−Ｏ膜の成膜時の膜厚を１５ｎｍ未満、例えば５ｎｍとすることもできる。
以降の工程は、実施の形態１と同様に行うことで、トップゲート型のトランジスタを作製することができる。
また、実施の形態１のトランジスタの構造は、トップゲート型のトランジスタの例を示したが、ボトムゲート型のトランジスタの作製においても本実施の形態で開示したエッチング方法は有効である。例えば、チャネルエッチ型のトランジスタを作製する場合、ゲート電極を形成し、ゲート絶縁層を形成し、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ膜からなる酸化物半導体層を形成した後、酸化物半導体層上にソース電極層またはドレイン電極層として機能する一対の電極をタングステン膜で形成する。この一対の電極をパターニングする際に酸化物半導体層を露呈させて、その部分がチャネル形成領域となるが、選択比が小さいとチャネル形成領域がエッチングされて膜厚が部分的に薄くなってしまう。本実施の形態で開示したエッチング方法は、選択比が７５．２と大きいため、チャネル形成領域がエッチングされることを抑えることができる。チャネル形成領域がエッチングされることによる膜厚のバラツキを抑えることができ、チャネル形成領域の膜厚が均一なトランジスタを同一基板上に複数作製することができる。
（実施の形態３）
本実施の形態では、同一基板上に少なくとも駆動回路の一部と、画素部に配置するトランジスタを有する表示装置を作製する例について以下に説明する。
画素部に配置するトランジスタは、実施の形態１に従って形成する。また、実施の形態１に示すトランジスタはｎチャネル型トランジスタであるため、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。
アクティブマトリクス型表示装置のブロック図の一例を図４（Ａ）に示す。表示装置の基板５３００上には、画素部５３０１、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４を有する。画素部５３０１には、複数の信号線が信号線駆動回路５３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路５３０２、及び走査線駆動回路５３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に配置されている。また、表示装置の基板５３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図４（Ａ）では、第１の走査線駆動回路５３０２、第２の走査線駆動回路５３０３、信号線駆動回路５３０４は、画素部５３０１と同じ基板５３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板５３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板５３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
また、画素部の回路構成の一例を図４（Ｂ）に示す。ここでは、ＶＡ方式の液晶表示パネルの画素構造を示す。
この画素構造は、一つの画素に複数の画素電極層が有り、それぞれの画素電極層にトランジスタが接続されている。各トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極層に印加する信号を、独立して制御する構成を有している。
トランジスタ６２８のゲート配線６２２と、トランジスタ６２９のゲート配線６２３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層６２６は、トランジスタ６２８とトランジスタ６２９で共通に用いられている。トランジスタ６２８とトランジスタ６２９は実施の形態１のトランジスタを適宜用いることができる。
第１の画素電極層と第２の画素電極層の形状は異なっており、スリットによって分離されている。Ｖ字型に広がる第１の画素電極層の外側を囲むように第２の画素電極層が形成されている。第１の画素電極層と第２の画素電極層に印加する電圧のタイミングを、トランジスタ６２８及びトランジスタ６２９により異ならせることで、液晶の配向を制御している。トランジスタ６２８はゲート配線６２２と接続し、トランジスタ６２９はゲート配線６２３と接続している。ゲート配線６２２とゲート配線６２３は異なるゲート信号を与えることで、トランジスタ６２８とトランジスタ６２９の動作タイミングを異ならせることができる。
また、容量配線６９０が設けられ、ゲート絶縁層を誘電体とし、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極と保持容量を形成する。
第１の画素電極層と液晶層と対向電極層が重なり合うことで、第１の液晶素子６５１が形成されている。また、第２の画素電極層と液晶層と対向電極層が重なり合うことで、第２の液晶素子６５２が形成されている。また、一画素に第１の液晶素子６５１と第２の液晶素子６５２が設けられたマルチドメイン構造である。
なお、図４（Ｂ）に示す画素構成は、これに限定されない。例えば、図４（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
また、本実施の形態では、ＶＡ方式の液晶表示パネルの例を示したが特に限定されず、様々な方式の液晶表示装置に応用することができる。例えば、視野角特性を改善する方法として、基板主表面に対して水平方向の電界を液晶層に印加する横電界方式（ＩＰＳ方式とも呼ぶ）に応用することができる。
例えば、ＩＰＳ方式の液晶表示パネルとして、配向膜を用いないブルー相を示す液晶を用いることが好ましい。ブルー相は液晶相の一つであり、コレステリック液晶を昇温していくと、コレステリック相から等方相へ転移する直前に発現する相である。ブルー相は狭い温度範囲でしか発現しないため、温度範囲を改善するために５重量％以上のカイラル剤を混合させた液晶組成物を用いて液晶素子の液晶層に用いる。ブルー相を示す液晶とカイラル剤とを含む液晶組成物は、応答速度が１ｍｓｅｃ以下と短く、光学的等方性であるため配向処理が不要であり、視野角依存性が小さい。
また、液晶表示装置の動画特性を改善するため、バックライトとして複数のＬＥＤ（発光ダイオード）光源または複数のＥＬ光源などを用いて面光源を構成し、面光源を構成している各光源を独立して１フレーム期間内で間欠点灯駆動する駆動技術（例えばフィールドシーケンシャル方式など）もある。面光源として、３種類以上のＬＥＤを用いてもよいし、白色発光のＬＥＤを用いてもよい。面光源として、異なる色を呈する３種類以上の光源（例えば、Ｒ（赤）、Ｇ（緑）、Ｂ（青））を用いる場合は、カラーフィルタを用いなくともカラー表示が行える。また、面光源として、白色発光のＬＥＤを用いる場合は、カラーフィルタを設けてカラー表示を行う。独立して複数のＬＥＤを制御できるため、液晶層の光学変調の切り替えタイミングに合わせてＬＥＤの発光タイミングを同期させることもできる。ＬＥＤを部分的に消灯することができるため、特に一画面を占める黒い表示領域の割合が多い映像表示の場合には、消費電力の低減効果が図れる。
また、画素部の回路構成の一例を図４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
図４（Ｃ）は、半導体装置の例としてデジタル時間階調駆動を適用可能な画素構成の一例を示す図である。
デジタル時間階調駆動を適用可能な画素の構成及び画素の動作について説明する。ここでは酸化物半導体層をチャネル形成領域に用いるｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。
画素６４００は、スイッチング用トランジスタ６４０１、駆動用トランジスタ６４０２、発光素子６４０４及び容量素子６４０３を有している。スイッチング用トランジスタ６４０１は、ゲート電極が走査線６４０６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線６４０５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ６４０２のゲート電極に接続されている。駆動用トランジスタ６４０２は、ゲート電極が容量素子６４０３を介して電源線６４０７に接続され、第１電極が電源線６４０７に接続され、第２電極が発光素子６４０４の第１電極（画素電極）に接続されている。発光素子６４０４の第２電極は共通電極６４０８に相当する。共通電極６４０８は、同一基板上に形成される共通電位線と電気的に接続される。
なお、発光素子６４０４の第２電極（共通電極６４０８）には低電源電位が設定されている。なお、低電源電位とは、電源線６４０７に設定される高電源電位を基準にして低電源電位＜高電源電位を満たす電位であり、低電源電位としては例えばＧＮＤ、０Ｖなどが設定されていても良い。この高電源電位と低電源電位との電位差を発光素子６４０４に印加して、発光素子６４０４に電流を流して発光素子６４０４を発光させるため、高電源電位と低電源電位との電位差が発光素子６４０４の順方向しきい値電圧以上となるようにそれぞれの電位を設定する。
なお、容量素子６４０３は駆動用トランジスタ６４０２のゲート容量を代用して省略することも可能である。駆動用トランジスタ６４０２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ６４０２のゲート電極には、駆動用トランジスタ６４０２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を入力する。つまり、駆動用トランジスタ６４０２は線形領域で動作させる。駆動用トランジスタ６４０２は線形領域で動作させるため、電源線６４０７の電圧よりも高い電圧を駆動用トランジスタ６４０２のゲート電極にかける。なお、信号線６４０５には、（電源線電圧＋駆動用トランジスタ６４０２のＶｔｈ）以上の電圧をかける。
また、デジタル時間階調駆動に代えて、アナログ階調駆動を行う場合、信号の入力を異ならせることで、図４（Ｃ）と同じ画素構成を用いることができる。
アナログ階調駆動を行う場合、駆動用トランジスタ６４０２のゲート電極に発光素子６４０４の順方向電圧＋駆動用トランジスタ６４０２のＶｔｈ以上の電圧をかける。発光素子６４０４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。なお、駆動用トランジスタ６４０２が飽和領域で動作するようなビデオ信号を入力することで、発光素子６４０４に電流を流すことができる。駆動用トランジスタ６４０２を飽和領域で動作させるため、電源線６４０７の電位は、駆動用トランジスタ６４０２のゲート電位よりも高くする。ビデオ信号をアナログとすることで、発光素子６４０４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、図４（Ｃ）に示す画素構成は、これに限定されない。例えば、図４（Ｃ）に示す画素に新たにスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
（実施の形態４）
本明細書に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカメラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともいう）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機などが挙げられる。上記実施の形態１で説明したトランジスタを具備する電子機器の例について説明する。
図５（Ａ）は、携帯型の情報端末であり、本体３００１、筐体３００２、表示部３００３ａ、３００３ｂなどによって構成されている。この携帯型の情報端末は、少なくともバッテリーを有し、データ情報を保存するためのメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ回路、ＳＲＡＭ回路、ＤＲＡＭ回路など）、ＣＰＵ（中央演算処理回路）やＬｏｇｉｃ回路を備えた構成とすることが好ましい。実施の形態１で示したトランジスタをＣＰＵに用い、低消費電力化を図ってもよい。
また、表示部３００３ｂはタッチ入力機能を有するパネルとなっており、表示部３００３ｂに表示されるキーボードボタン３００４を触れることで画面操作や、文字入力を行うことができる。勿論、表示部３００３ａをタッチ入力機能を有するパネルとして構成してもよい。実施の形態１で示したトランジスタをスイッチング素子として用い、実施の形態３に示す液晶パネルや有機発光パネルを作製して表示部３００３ａ、３００３ｂに適用することにより、携帯型の情報端末とすることができる。
図５（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有することができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部などを備える構成としてもよい。
また、図５（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としてもよい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすることも可能である。
また、図５（Ａ）に示す携帯型の情報端末は、２つの表示部３００３ａ、３００３ｂのうち、一方を取り外すことができ、取り外した場合の図を図５（Ｂ）に示している。表示部３００３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図ることができ、片手で筐体３００２をもってもう片方の手で操作することができ、便利である。
さらに、図５（Ｂ）に示す筐体３００２にアンテナやマイク機能や無線機能を持たせ、携帯電話として用いてもよい。
図５（Ｃ）は、携帯電話の一例を示している。図５（Ｃ）に示す携帯電話機５００５は、筐体に組み込まれた表示部５００１の他、ヒンジ５００２に取り付けられた表示パネル５００３、操作ボタン５００４、スピーカ、マイクなどを備えている。
図５（Ｃ）に示す携帯電話機５００５は、表示パネル５００３がスライドして、表示部５００１と重なるようになっており、透光性を有するカバーとしても機能する。表示パネル５００３は、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を用いた表示パネルである。
また、両面射出構造の発光素子を用いた表示パネル５００３であるため、表示部５００１と重ねた状態でも表示を行うことができ、使用者はどちらも表示し、どちらの表示も視認することもできる。表示パネル５００３は透光性を有し、表示パネルの向こう側が透けて見えるパネルである。例えば、地図の表示を表示部５００１で行い、使用者の所在地ポイントを表示パネル５００３で表示することによって認識しやすい状態を提供することができる。
また、携帯電話機５００５に撮像素子を設け、テレビ電話として使用する場合、複数の相手を表示しながら、複数の相手と会話ができるため、テレビ会議なども行うことができる。例えば、表示パネル５００３に一人または複数の相手の顔を表示し、さらに表示部５００１にもう一人の顔を表示させることで、使用者は２人以上の顔を見ながら会話を行うことができる。
また、表示パネル５００３に表示されたタッチ入力ボタン５００６を指などで触れることで、情報を入力することができる。また、電話を掛ける、或いはメールを打つなどの操作は、表示パネル５００３をスライドさせて、操作ボタン５００４を指などで触れることにより行うことができる。
図５（Ｄ）は、テレビジョン装置の一例を示している。テレビジョン装置９６００は、筐体９６０１に表示部９６０３が組み込まれている。表示部９６０３により、映像を表示することが可能である。また、ここでは、ＣＰＵを内蔵したスタンド９６０５により筐体９６０１を支持した構成を示している。実施の形態１で示したトランジスタを表示部９６０３やＣＰＵに適用することにより、テレビジョン装置９６００とすることができる。
テレビジョン装置９６００の操作は、筐体９６０１が備える操作スイッチや、別体のリモコン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から出力する情報を表示する表示部を設ける構成としてもよい。
なお、テレビジョン装置９６００は、受信機やモデムなどを備えた構成とする。受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線による通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置９６００は、外部接続端子９６０４や、記憶媒体再生録画部９６０２、外部メモリスロットを備えている。外部接続端子９６０４は、ＵＳＢケーブルなどの各種ケーブルと接続可能であり、パーソナルコンピュータなどとのデータ通信が可能である。記憶媒体再生録画部９６０２では、ディスク状の記録媒体を挿入し、記録媒体に記憶されているデータの読み出し、記録媒体への書き込みが可能である。また、外部メモリスロットに差し込まれた外部メモリ９６０６にデータ保存されている画像や映像などを表示部９６０３に映し出すことも可能である。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み合わせて用いることができる。
６００ 基板
６０２ 下地絶縁膜
６０６ 酸化物半導体層
６０８ ゲート絶縁層
６１０ ゲート電極
６１４ 一対の電極
６１６ 層間絶縁膜
６１８ 配線
６２０ 保護膜
６２３ ゲート配線
６２８ トランジスタ
６２９ トランジスタ

Claims (13)

  1. 酸化物絶縁層上に酸化物半導体層を形成し、
    塩素を含むガスを用いたドライエッチングにより前記酸化物半導体層を選択的に除去して前記酸化物絶縁層の一部を露出させ、
    前記酸化物半導体層上に導電層を形成し、
    前記導電層を加工してソース電極層及びドレイン電極層を形成し、
    前記ソース電極層及び前記ドレイン電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。
  2. 請求項１において、前記酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含むことを特徴とする半導体装置の作製方法。
  3. 請求項１または請求項２において、前記ドライエッチングにより酸化物半導体層の端部は、１０°以上７０°以下のテーパ角を有することを特徴とする半導体装置の作製方法。
  4. 請求項１乃至３のいずれか一において、前記ドライエッチングにより前記酸化物絶縁層の一部を露出させ、露出させた領域は、前記酸化物半導体層と重なる領域よりも膜厚が薄いことを特徴とする半導体装置の作製方法。
  5. 請求項１乃至４のいずれか一において、前記ドライエッチングにおいて、前記塩素を含むガスに加えて酸素を含むガス、フッ素を含むガス、希ガス、または炭化水素ガスを用いることを特徴とする半導体装置の作製方法。
  6. 請求項１乃至５のいずれか一において、前記塩素を含むガスは、Ｃｌ２、ＳｉＣｌ４または、ＢＣｌ３であることを特徴とする半導体装置の作製方法。
  7. 請求項１乃至６のいずれか一において、前記導電層を加工してソース電極層及びドレイン電極層を形成する工程は、ドライエッチング、またはウェットエッチングであることを特徴とする半導体装置の作製方法。
  8. 酸化物絶縁層上に酸化物半導体層を形成し、
    塩素を含むガスを用いた第１のドライエッチングにより前記酸化物半導体層を選択的に除去して前記酸化物絶縁層の一部を露出させ、
    前記酸化物半導体層上に導電層を形成し、
    フッ素、酸素、及び塩素を含むガスを用いた第２のドライエッチングにより前記導電層を加工してソース電極層及びドレイン電極層を形成し、
    前記ソース電極層及び前記ドレイン電極層上にゲート絶縁層を形成し、
    前記ゲート絶縁層上にゲート電極を形成することを特徴とする半導体装置の作製方法。
  9. 請求項８において、前記酸化物半導体層は、Ｉｎ、Ｓｎ、及びＺｎを含むことを特徴とする半導体装置の作製方法。
  10. 請求項８または請求項９において、前記第１のドライエッチングにより酸化物半導体層の端部は、１０°以上７０°以下のテーパ角を有することを特徴とする半導体装置の作製方法。
  11. 請求項８乃至１０のいずれか一において、前記第１のドライエッチングにより前記酸化物絶縁層の一部を露出させ、露出させた領域は、前記酸化物半導体層と重なる領域よりも膜厚が薄いことを特徴とする半導体装置の作製方法。
  12. 請求項８乃至１１のいずれか一において、前記第２のドライエッチングにより前記酸化物半導体層の一部を露出させ、露出させた領域は、前記ソース電極層及び前記ドレイン電極層と重なる領域よりも膜厚が薄いことを特徴とする半導体装置の作製方法。
  13. 請求項８乃至１２のいずれか一において、前記第１のドライエッチング及び前記第２のドライエッチングは、ＩＣＰエッチング装置を用いることを特徴とする半導体装置の作製方法。
JP2012109175A 2011-05-13 2012-05-11 半導体装置の作製方法 Expired - Fee Related JP5933880B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2012109175A JP5933880B2 (ja) 2011-05-13 2012-05-11 半導体装置の作製方法

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011108666 2011-05-13
JP2011108666 2011-05-13
JP2012109175A JP5933880B2 (ja) 2011-05-13 2012-05-11 半導体装置の作製方法

Publications (3)

Publication Number Publication Date
JP2012256874A true JP2012256874A (ja) 2012-12-27
JP2012256874A5 JP2012256874A5 (ja) 2015-06-18
JP5933880B2 JP5933880B2 (ja) 2016-06-15

Family

ID=47142121

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2012109175A Expired - Fee Related JP5933880B2 (ja) 2011-05-13 2012-05-11 半導体装置の作製方法

Country Status (2)

Country Link
US (2) US9093539B2 (ja)
JP (1) JP5933880B2 (ja)

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015109432A (ja) * 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置
JP2015195360A (ja) * 2014-03-18 2015-11-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016171282A (ja) * 2015-03-16 2016-09-23 日本放送協会 薄膜トランジスタおよびその製造方法
JP2018170530A (ja) * 2013-05-01 2018-11-01 株式会社半導体エネルギー研究所 半導体装置
JP2019068079A (ja) * 2013-10-22 2019-04-25 株式会社半導体エネルギー研究所 半導体装置
JP2020065066A (ja) * 2014-02-05 2020-04-23 株式会社半導体エネルギー研究所 トランジスタ
JP2020065082A (ja) * 2013-05-20 2020-04-23 株式会社半導体エネルギー研究所 半導体装置
US11950487B2 (en) 2018-09-21 2024-04-02 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9093539B2 (en) * 2011-05-13 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2015115469A (ja) 2013-12-12 2015-06-22 ソニー株式会社 薄膜トランジスタ、表示装置、電子機器、および薄膜トランジスタの製造方法
US11189736B2 (en) * 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
CN106486499B (zh) * 2015-10-29 2019-08-06 陆磊 一种电路结构及制造方法和显示器面板

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042067A (ja) * 2006-08-09 2008-02-21 Canon Inc 酸化物半導体膜のドライエッチング方法
WO2010067571A1 (ja) * 2008-12-12 2010-06-17 出光興産株式会社 複合酸化物焼結体及びそれからなるスパッタリングターゲット
JP2010205987A (ja) * 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP2010232651A (ja) * 2009-03-05 2010-10-14 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (116)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
KR100394896B1 (ko) 1995-08-03 2003-11-28 코닌클리케 필립스 일렉트로닉스 엔.브이. 투명스위칭소자를포함하는반도체장치
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP3543898B2 (ja) 1996-09-09 2004-07-21 三井化学株式会社 エッチング用ガスおよびその製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
EP1443130B1 (en) 2001-11-05 2011-09-28 Japan Science and Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
JP2003298059A (ja) * 2002-03-29 2003-10-17 Advanced Lcd Technologies Development Center Co Ltd 薄膜トランジスタ
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
EP1737044B1 (en) 2004-03-12 2014-12-10 Japan Science and Technology Agency Amorphous oxide and thin film transistor
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP1812969B1 (en) 2004-11-10 2015-05-06 Canon Kabushiki Kaisha Field effect transistor comprising an amorphous oxide
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7868326B2 (en) 2004-11-10 2011-01-11 Canon Kabushiki Kaisha Field effect transistor
CN101057333B (zh) 2004-11-10 2011-11-16 佳能株式会社 发光器件
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
TWI562380B (en) 2005-01-28 2016-12-11 Semiconductor Energy Lab Co Ltd Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
EP3614442A3 (en) 2005-09-29 2020-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having oxide semiconductor layer and manufactoring method thereof
US7982215B2 (en) 2005-10-05 2011-07-19 Idemitsu Kosan Co., Ltd. TFT substrate and method for manufacturing TFT substrate
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101117948B1 (ko) 2005-11-15 2012-02-15 가부시키가이샤 한도오따이 에네루기 켄큐쇼 액정 디스플레이 장치 제조 방법
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) * 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
US8274078B2 (en) 2007-04-25 2012-09-25 Canon Kabushiki Kaisha Metal oxynitride semiconductor containing zinc
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US7633089B2 (en) * 2007-07-26 2009-12-15 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device provided with the same
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US8143093B2 (en) * 2008-03-20 2012-03-27 Applied Materials, Inc. Process to make metal oxide thin film transistor array with etch stopping layer
WO2009139282A1 (en) * 2008-05-12 2009-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
KR101461127B1 (ko) * 2008-05-13 2014-11-14 삼성디스플레이 주식회사 반도체 장치 및 이의 제조 방법
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5361651B2 (ja) 2008-10-22 2013-12-04 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR101343570B1 (ko) * 2008-12-18 2013-12-20 한국전자통신연구원 보론이 도핑된 산화물 반도체 박막을 적용한 박막 트랜지스터 및 그의 제조방법
TWI540647B (zh) * 2008-12-26 2016-07-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
KR101782176B1 (ko) * 2009-07-18 2017-09-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 반도체 장치의 제조 방법
WO2011040213A1 (en) * 2009-10-01 2011-04-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP5625314B2 (ja) * 2009-10-22 2014-11-19 サンケン電気株式会社 半導体装置
WO2011052410A1 (en) * 2009-10-30 2011-05-05 Semiconductor Energy Laboratory Co., Ltd. Power diode, rectifier, and semiconductor device including the same
KR101787353B1 (ko) * 2009-11-13 2017-10-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TWI416737B (zh) * 2010-12-30 2013-11-21 Au Optronics Corp 薄膜電晶體及其製造方法
US9093539B2 (en) * 2011-05-13 2015-07-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008042067A (ja) * 2006-08-09 2008-02-21 Canon Inc 酸化物半導体膜のドライエッチング方法
WO2010067571A1 (ja) * 2008-12-12 2010-06-17 出光興産株式会社 複合酸化物焼結体及びそれからなるスパッタリングターゲット
JP2010205987A (ja) * 2009-03-04 2010-09-16 Sony Corp 薄膜トランジスタおよびその製造方法並びに表示装置
JP2010232651A (ja) * 2009-03-05 2010-10-14 Semiconductor Energy Lab Co Ltd 半導体装置

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018170530A (ja) * 2013-05-01 2018-11-01 株式会社半導体エネルギー研究所 半導体装置
JP2020065082A (ja) * 2013-05-20 2020-04-23 株式会社半導体エネルギー研究所 半導体装置
US11961917B2 (en) 2013-05-20 2024-04-16 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising stacked transistors
US11430894B2 (en) 2013-05-20 2022-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including a oxide semiconductor transistor
JP2019068079A (ja) * 2013-10-22 2019-04-25 株式会社半導体エネルギー研究所 半導体装置
US10418492B2 (en) 2013-10-22 2019-09-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device with curved active layer
JP2015109432A (ja) * 2013-10-22 2015-06-11 株式会社半導体エネルギー研究所 半導体装置
JP2020065066A (ja) * 2014-02-05 2020-04-23 株式会社半導体エネルギー研究所 トランジスタ
US11107837B2 (en) 2014-02-05 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semicondutor device, the display device, and the display module
KR20210149015A (ko) * 2014-02-05 2021-12-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터, 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기
KR102538469B1 (ko) 2014-02-05 2023-06-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 트랜지스터, 반도체 장치, 상기 반도체 장치를 사용한 표시 장치, 상기 표시 장치를 사용한 표시 모듈, 및 상기 반도체 장치, 상기 표시 장치, 및 상기 표시 모듈을 사용한 전자 기기
US11699762B2 (en) 2014-02-05 2023-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device including the semiconductor device, display module including the display device, and electronic device including the semiconductor device, the display device, and the display module
JP2015195360A (ja) * 2014-03-18 2015-11-05 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP2016171282A (ja) * 2015-03-16 2016-09-23 日本放送協会 薄膜トランジスタおよびその製造方法
US11950487B2 (en) 2018-09-21 2024-04-02 Samsung Display Co., Ltd. Display apparatus and method of manufacturing the same

Also Published As

Publication number Publication date
US20120288993A1 (en) 2012-11-15
US9093539B2 (en) 2015-07-28
US20150255584A1 (en) 2015-09-10
JP5933880B2 (ja) 2016-06-15
US9373708B2 (en) 2016-06-21

Similar Documents

Publication Publication Date Title
JP5933880B2 (ja) 半導体装置の作製方法
JP6648193B2 (ja) 半導体装置
JP7392024B2 (ja) 半導体装置
JP6267281B2 (ja) 半導体装置
JP5917105B2 (ja) 半導体装置
JP5946633B2 (ja) 半導体装置およびその作製方法
TWI745242B (zh) 顯示裝置
US8735896B2 (en) Light-emitting device
JP6050020B2 (ja) 酸化物半導体膜、及び半導体装置
KR102014876B1 (ko) 반도체 장치 및 반도체 장치의 제작 방법
TW201133640A (en) Semiconductor device and method for manufacturing the same
JP6199581B2 (ja) 金属酸化物膜、及び半導体装置
US7800114B2 (en) Semiconductor device and manufacturing method thereof
US8653426B2 (en) Heat treatment apparatus and method for manufacturing SOI substrate using the heat treatment apparatus
JP6733015B2 (ja) 金属酸化物膜及び半導体装置
JP6392955B2 (ja) 金属酸化物膜
JP2018197399A (ja) 金属酸化物膜及び半導体装置

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150424

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150424

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160216

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160303

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20160412

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20160503

R150 Certificate of patent or registration of utility model

Ref document number: 5933880

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees