JP2015195360A - 半導体装置およびその作製方法 - Google Patents

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Abstract

【課題】微細化に適した半導体装置を提供すること。
【解決手段】半導体を設ける第１の工程と、半導体に第１の加工を行い、島状半導体を設ける第２の工程と、当該島状半導体上に第１の導電体を設ける第３の工程と、当該導電体に第２の加工を行い、第１の形状の導電体を設ける第４の工程と、当該第１の形状の導電体上に第１の絶縁体を設ける第５の工程と、当該第１の絶縁体に開口又は溝を設ける第６の工程と、当該開口又は溝において、第１の形状の導電体に第３の加工を行うことにより、第１の電極と第２の電極を形成し、且つ、当該島状半導体を露出する第７の工程と、当該第１の絶縁体、当該開口の内壁又は溝の内壁、及び、露出された島状半導体の上に第２の絶縁体を設ける第８の工程と、当該第２の絶縁体上に第２の導電体を設ける第９の工程と、当該第２の導電体に第４の加工を行い、第３の電極を設ける第１０の工程と、を有する半導体装置。
【選択図】図５

Description

本発明は、物、方法、または、製造方法に関する。本発明は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。特に、本発明の一態様は、半導体装置、半導体装置の駆動方法、半導体装置の製造方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。なお、トランジスタ、半導体回路、演算装置、記憶装置、撮像装置、電気光学装置、表示装置、発光装置、蓄電装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）は、半導体装置を有する場合がある。
半導体材料を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体材料としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作成する技術が開示されている（特許文献１及び特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−０９６０５５号公報
本発明の一態様は、高集積化に適した半導体装置を提供することを課題の一とする。
また、半導体装置に良好な電気特性を付与することを課題の一とする。また、信頼性の高い半導体装置を提供することを課題の一とする。また、新規な構成の半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、島状半導体と、第１の電極及び第２の電極と、第１の絶縁体と、第２の絶縁体と、第３の電極と、を有し、当該第１の電極と当該第２の電極とは、当該島状半導体に接し、当該第１の絶縁体は、当該島状半導体と、当該第１の電極と、当該第２の電極との上に設けられ、当該第１の絶縁体は、開口又は溝を有し、当該第２の絶縁体は、当該第１の絶縁体上、当該開口の内壁又は溝の内壁、島状半導体表面に設けられており、当該開口又は溝に設けられた当該第３の電極、を有する半導体装置である。
本発明の一態様は、半導体を設ける第１の工程と、半導体に第１の加工を行い、島状半導体を設ける第２の工程と、当該島状半導体上に第１の導電体を設ける第３の工程と、当該第１の導電体に第２の加工を行い、第１の形状の導電体を設ける第４の工程と、当該第１の形状の導電体上に第１の絶縁体を設ける第５の工程と、当該第１の絶縁体に開口又は溝を設ける第６の工程と、当該開口又は溝において、第１の形状の導電体に第３の加工を行うことにより、第１の電極と第２の電極を形成し、且つ、当該島状半導体を露出する第７の工程と、当該第１の絶縁体、当該開口の内壁又は溝の内壁、及び、露出された島状半導体の上に第２の絶縁体を設ける第８の工程と、当該第２の絶縁体上に第２の導電体を設ける第９の工程と、当該第２の導電体に第４の加工を行い、第３の電極を設ける第１０の工程と、を有する半導体装置の作製方法である。
本発明の一態様は、半導体を設ける第１の工程と、半導体に第１の加工を行い、島状半導体を設ける第２の工程と、当該島状半導体上に第１の導電体を設ける第３の工程と、当該第１の導電体上に第１の絶縁体を設ける第４の工程と、当該第１の絶縁体に第２の加工を行い所望の形状とし、第１の導電体に第３の加工を行うことにより、第１の電極と第２の電極を形成し、且つ、当該島状半導体を露出する第５の工程と、当該第１の絶縁体、上記第２の加工および第３の加工によって形成された開口の内壁又は溝の内壁、及び、露出された島状半導体の上に第２の絶縁体を設ける第６の工程と、当該第２の絶縁体上に第２の導電体を設ける第７の工程と、当該第２の導電体に第４の加工を行い、第３の電極を設ける第８の工程と、を有する半導体装置の作製方法である。
本発明の一態様は、半導体を設ける第１の工程と、当該半導体上に、当該半導体に接して第１の導電体を設ける第２の工程と、当該半導体と当該第１の導電体とを第１の加工により、第１の形状にする第３の工程と、当該第１の形状の半導体と導電体との上に第１の絶縁体を設ける第４の工程と、当該第１の絶縁体に開口又は溝を設ける第５の工程と、当該開口又は溝において、当該第１の形状の導電体に第２の加工を行うことにより、第１の電極と第２の電極を形成し、且つ、第１の形状の半導体を露出する第６の工程と、当該第１の絶縁体、当該開口の内壁又は溝の内壁、及び、露出された第１の形状の半導体の上に第２の絶縁体を設ける第７の工程と、当該第２の絶縁体上に第２の導電体を設ける第８の工程と、当該第２の導電体に第３の加工を行い、第３の電極を設ける第９の工程と、を有する半導体装置の作製方法である。
本発明の一態様は、半導体を設ける第１の工程と、当該半導体上に、当該半導体に接して第１の導電体を設ける第２の工程と、当該第１の導電体の上に第１の絶縁体を設ける第３の工程と、当該第１の絶縁体、第１の導電体および半導体に第１の加工を行い所望の形状にする第４の工程と、当該第１の絶縁体および第１の導電体に第２の加工することにより、第１の電極と第２の電極を形成し、且つ、当該半導体を露出する第５の工程と、当該第１の絶縁体、上記第２の加工によって形成された開口の内壁又は溝の内壁、及び、露出された半導体の上に第２の絶縁体を設ける第６の工程と、当該第２の絶縁体上に第２の導電体を設ける第７の工程と、当該第２の導電体に第３の加工を行い、第３の電極を設ける第８の工程と、を有する半導体装置の作製方法である。
また、当該第１の絶縁体に平坦性を有する絶縁体を用いることが好ましい。
また、当該第１の絶縁体に低比誘電率物質を有することが好ましい。
また、第２の導電体の加工に際し、ＣＭＰ処理を行うことが好ましい。当該処理により、当該開口又は溝に第３の電極を設けることができる。
また、第２の導電体の加工に際し、デュアルダマシン法を用いることが好ましい。
本発明の一態様によれば、微細化に適した半導体装置を提供することができる。
または、半導体装置に良好な電気特性を付与することができる。または、信頼性の高い半導体装置を提供することができる。
または、新規な構成の半導体装置等を提供することができる。または、半導体装置の製造に際し、工程数を削減することができる。
または、第１の絶縁体の存在により、第１の電極と第３の電極との間に生じる寄生容量を削減することができる。
または、第１の絶縁体の存在により、第２の電極と第３の電極との間に生じる寄生容量を削減することができる。
または、寄生容量を削減することにより、当該半導体装置の動作速度を向上させることができる。特に、半導体装置が第１の導電状態から第２の導電状態へと切り替わる際の速度を向上させることができる。
または、半導体と第１の電極又は第２の電極とを接することにより、寄生抵抗を低減することができる、また、寄生抵抗を低減することにより、オン電流を大きくすることができる。
また、第２の絶縁体の存在により、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域を形成することができる。また、フォトリソグラフィの最小の加工寸法よりも微細な加工ができ、より微細なゲート長のゲート電極を有する半導体装置を得ることが可能である。
または、第２の絶縁体の膜厚により、トランジスタのチャネル長を制御することができる。また、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域の長さを制御することができる。
または、第２の導電体の加工に際し、ＣＭＰ処理を用いることにより、エッチングによって加工が困難な導電体も微細加工ができ、また、フォトリソグラフィの最小の加工寸法よりも微細な加工ができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、これら以外の効果は、明細書、図面、請求項の記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これ以外の効果を抽出することが可能である。
実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 実施の形態に係る、半導体装置の作製方法例を説明する図。 酸化物半導体の断面ＴＥＭ像および局所的なフーリエ変換像。 酸化物半導体膜のナノビーム電子回折パターンを示す図、および透過電子回折測定装置の一例を示す図。 透過電子回折測定による構造解析の一例を示す図、および平面ＴＥＭ像。 実施の形態に係る、バンド構造を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、ＣＰＵの構成例。 実施の形態に係る、記憶素子の回路図。 実施の形態に係る、表示装置の上面図及び回路図。 実施の形態に係る、電子機器。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
なお、本明細書等において、電極と、電極と電気的に接続する配線とが一体物であってもよい。すなわち、配線の一部が電極として機能する場合や、電極の一部が配線として機能する場合もある。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
（実施の形態１）
以下では、本発明の一態様の半導体装置の作製方法の一例について、図１乃至図５を用いて説明する。なお、図中ａ１−ａ２はＦＥＴ部、ｂ１−ｂ２は容量素子、ｃ１−ｃ２はコンタクト部の断面である。
まず、絶縁体１０１を設ける。続いて、半導体１０２を設ける。（図１（Ａ））
絶縁体１０１としては、後述するような絶縁体を用いることができるが、ガラス基板、石英基板、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法で形成される酸化ケイ素膜、なども用いることができる。また、絶縁体１０１としてガラス基板、石英基板等を用いる場合には、半導体１０２との間に酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、若しくはそれらの積層膜を設けることが好ましい。
次に、当該半導体１０２上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該半導体１０２の不要な部分を除去して島状半導体１０３を形成する。その後、レジストマスクを除去する（図１（Ｂ））。なお、図１（Ｂ）のように、半導体１０２の不要な部分を除去する際、絶縁体１０１の一部が除去されてもよい。
次に、導電体１０４を設ける。（図１（Ｃ））
次に、当該導電体１０４上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該導電体１０４の不要な部分を除去する。その後、レジストマスクを除去することにより、導電パターン２０１、２０２、２０３を形成する。（図２（Ａ））
次に、当該導電パターン２０１，２０２，２０３上に絶縁体２０４を設ける。（図２（Ｂ））
絶縁体２０４としては、後述する絶縁体を用いることができるが、特に平坦性を有する膜を用いることが好ましい。
また、当該絶縁体２０４は、層間絶縁膜としても機能するため低比誘電率物質（ｌｏｗ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体２０４上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該絶縁体２０４の不要な部分を除去する。その後、当該導電パターン２０１、２０２の不要な部分を除去することにより、ソース電極又はドレイン電極として機能する電極３０１、３０２、容量素子の電極３０３、開口又は溝３１０、３１１を形成する。その際、当該レジストマスクを除去する前に導電パターン２０１、２０２の不要な部分を除去してもよいし、当該レジストマスクを除去した後に行ってもよい。（図３（Ａ））
次に、絶縁体３０４を設ける。（図３（Ｂ））
当該絶縁体３０４としては、後述する絶縁体を用いることができるがＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される膜を用いることが好ましい。ＡＬＤ法を用いることにより、膜厚の薄い絶縁体を均一に形成することができる。そのため、当該絶縁体２０４、開口又は溝３１０の内壁、及び露出された島状半導体１０３の上に均一な膜厚を有する絶縁体を設けることができる。
また、当該絶縁体３０４の一部は、ゲート絶縁膜としても機能するため高比誘電率物質（ｈｉｇｈ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体３０４上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該絶縁体３０４、及び当該絶縁体２０４の不要な部分を除去し、開口又は溝４１０を形成する。その後、レジストマスクを除去する。（図４（Ａ））
次に、導電体４０１を設ける。（図４（Ｂ））
当該導電体４０１には、後述する導電体を用いることができるが、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を用いて形成される導電体を用いることが好ましい。ＭＯＣＶＤ法を用いて導電体を形成することにより、被形成面のアスペクト比の大きい凹部にも導電体を充填することができる。
次に、当該導電体４０１上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該導電体４０１の不要な部分を除去することにより、導電パターン５０１、５０２、５０３を形成する。その後、レジストマスクを除去する。なお、導電パターン５０１は、ゲート電極としての機能を有する。導電パターン５０２は、絶縁体３０４を介して電極３０３と対向する部分において容量を形成することができる（図５参照）。
本発明の一態様の半導体装置では、図１乃至５に示したように、ＦＥＴ部、容量部、コンタクト部を同時に形成することが可能である。
ＦＥＴ部においては、絶縁体２０４の存在により、電極３０１と導電パターン５０１との間、及び電極３０２と導電パターン５０１との間の寄生容量を削減することができる。また、寄生容量を削減することにより、当該半導体装置の動作速度を向上させることができる。特に、半導体装置が第１の導電状態から第２の導電状態へと切り替わる際の速度を向上させることができる。また、島状半導体１０３のソース領域又はドレイン領域の大部分と、電極３０１又は電極３０２とを接触させることにより、寄生抵抗を低減することができる。また、寄生抵抗を低減することにより、オン電流を大きくすることができる。また、絶縁体３０４の存在により、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域を形成することができ、チャネル領域近傍に電極３０１又は電極３０２を配置することができる。また、フォトリソグラフィの最小の加工寸法よりも微細な加工ができ、より微細なゲート長のゲート電極を有する半導体装置を得ることが可能である。また、絶縁体３０４の膜厚により、トランジスタのチャネル長を制御することができる。また、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域の長さを制御することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
以下では、本発明の一態様の半導体装置の作製方法の一例について、図６乃至図９を用いて説明する。なお、図中ａ１−ａ２はＦＥＴ部、ｂ１−ｂ２は容量素子、ｃ１−ｃ２はコンタクト部の断面である。
なお、本実施の形態２では、実施の形態１に示した半導体装置の作成方法の一部を変更した半導体装置の作成方法について述べる。
まず、実施の形態１に示した図１（Ａ）乃至図２（Ａ）と同様の方法で、図６（Ａ）を得る。
次に、導電パターン６０１，６０２，６０３上に平坦性を有する絶縁体を用いて絶縁体６０４を設ける。（図６（Ｂ））
また、当該絶縁体６０４は、層間絶縁膜としても機能するため低比誘電率物質（ｌｏｗ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体６０４上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該絶縁体６０４の不要な部分を除去する。その後、当該導電パターン６０１、６０２の不要な部分を除去することにより、ソース電極又はドレイン電極として機能する電極７０１、７０２、容量素子の電極７０３、開口又は溝７１０、７１１を形成する。その際、当該レジストマスクを除去する前に導電パターン６０１、６０２の不要な部分を除去してもよいし、当該レジストマスクを除去した後に行ってもよい。（図７（Ａ））
次に、絶縁体７０４を設ける。（図７（Ｂ））
当該絶縁体７０４としては、後述する絶縁体を用いることができるがＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される膜を用いることが好ましい。ＡＬＤ法を用いることにより、膜厚の薄い絶縁体を均一に形成することができる。そのため、当該絶縁体６０４、開口又は溝７１０の内壁、及び露出された島状半導体の上に均一な膜厚を有する絶縁体を設けることができる。
また、当該絶縁体７０４の一部は、ゲート絶縁膜としても機能するため高比誘電率物質（ｈｉｇｈ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体７０４上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該絶縁体７０４、及び当該絶縁体６０４の不要な部分を除去し、開口又は溝８１０を形成する。その後、レジストマスクを除去する。（図８（Ａ））
次に、導電体８０１を設ける。（図８（Ｂ））
当該導電体８０１には、後述する導電体を用いることができるが、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を用いて形成される導電体を用いることが好ましい。ＭＯＣＶＤ法を用いて導電体を形成することにより、被形成面のアスペクト比の大きい凹部にも導電体を充填することができる。
次に、当該導電体８０１を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて加工することにより、導電パターン９０１、９０２、９０３を形成することができる。なお、導電パターン９０１は、ゲート電極としての機能を有する。導電パターン９０２は、絶縁体７０４を介して電極７０３と対向する部分において容量を形成することができる。なお、導電パターン９０１、９０２、９０３等を形成する際、デュアルダマシン法を用いてもよい（図９参照）。
本発明の一態様の半導体装置では、図６乃至９に示したように、ＦＥＴ部、容量部、コンタクト部を同時に形成することが可能である。
ＦＥＴ部においては、絶縁体６０４の存在により、電極７０１と導電パターン９０１との間、及び電極７０２と導電パターン９０１との間の寄生容量を削減することができる。また、寄生容量を削減することにより、当該半導体装置の動作速度を向上させることができる。特に、半導体装置が第１の導電状態から第２の導電状態へと切り替わる際の速度を向上させることができる。また、半導体のソース領域又はドレイン領域の大部分と電極７０１又は電極７０２とを接触させることにより、寄生抵抗を低減することができる、また、寄生抵抗を低減することにより、オン電流を大きくすることができる。また、絶縁体７０４の存在により、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域を形成することができる。また、フォトリソグラフィの最小の加工寸法よりも微細な加工ができ、より微細なゲート長のゲート電極を有する半導体装置を得ることが可能である。また、絶縁体７０４の膜厚により、トランジスタのチャネル長を制御することができる。また、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域の長さを制御することができる。
また、導電体８０１の加工にＣＭＰ法を用いることにより、導電パターン９０１、９０２、９０３の形成に際し、フォトリソグラフィ工程を用いることなく形成することが可能となる。そのため、フォトマスクを削減するなど、工程の簡略化が可能となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
以下では、本発明の一態様の半導体装置の作製方法の一例について、図１０乃至図１３を用いて説明する。なお、図中ａ１−ａ２はＦＥＴ部、ｂ１−ｂ２は容量素子、ｃ１−ｃ２はコンタクト部の断面である。
まず、絶縁体１００１を設ける。続いて、半導体１００２を設ける。（図１０（Ａ））
絶縁体１００１としては、後述するような絶縁体を用いることができるが、ガラス基板、石英基板、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法で形成される酸化ケイ素膜、なども用いることができる。また、絶縁体１００１としてガラス基板、石英基板等を用いる場合には、半導体１００２との間に酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、若しくはそれらの積層膜を設けることが好ましい。
次に、当該半導体１００２上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該半導体１００２の不要な部分を除去して島状半導体１００３を形成する。その後、レジストマスクを除去する（図１０（Ｂ））。なお、図１０（Ｂ）のように、半導体１００２の不要な部分を除去する際、絶縁体１００１の一部が除去されてもよい。
次に、導電体１００４を設ける。（図１０（Ｃ））
次に、当該導電体１００４上に絶縁体１１０１を設ける。（図１１（Ａ））
絶縁体１１０１としては、後述する絶縁体を用いることができるが、特に平坦性を有する膜を用いることが好ましい。
また、当該絶縁体１１０１は、層間絶縁膜としても機能するため低比誘電率物質（ｌｏｗ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体１１０１上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該絶縁体１１０１及び導電体１００４の不要な部分を除去する。導電体１００４の不要な部分を除去することにより、ソース電極又はドレイン電極として機能する電極１１０２、１１０３、容量素子の電極１１０４、導電パターン１１０５を形成する。その際、絶縁体１１０１の不要な部分を除去した後、当該レジストマスクを除去する前に導電体１００４の不要な部分を除去してもよいし、当該レジストマスクを除去した後に行ってもよい。（図１１（Ｂ））
次に、絶縁体１２０１を設ける。（図１２（Ａ））
当該絶縁体１２０１としては、後述する絶縁体を用いることができるがＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される膜を用いることが好ましい。ＡＬＤ法を用いることにより、膜厚の薄い絶縁体を均一に形成することができる。そのため、当該絶縁体１１０１の上面及び側面、ソース電極又はドレイン電極として機能する電極１１０２、１１０３、容量素子の電極１１０４、導電パターン１１０５の側面、及び露出された島状半導体１００３の上に均一な膜厚を有する絶縁体を設けることができる。
また、当該絶縁体１２０１の一部は、ゲート絶縁膜としても機能するため高比誘電率物質（ｈｉｇｈ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体１２０１上にフォトリソグラフィ等を用いてレジストマスクを形成し、当該絶縁体１１０１、及び当該絶縁体１２０１の不要な部分を除去し、開口又は溝１２０２を形成する。その後、レジストマスクを除去する。（図１２（Ｂ））
次に、導電体１３０１を設ける。（図１３（Ａ））
当該導電体１３０１には、後述する導電体を用いることができるが、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を用いて形成される導電体を用いることが好ましい。ＭＯＣＶＤ法を用いて導電体を形成することにより、被形成面のアスペクト比の大きい凹部にも導電体を充填することができる。
次に、当該導電体１３０１上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該導電体１３０１の不要な部分を除去することにより、導電パターン１３０２、１３０３、１３０４を形成する。その後、レジストマスクを除去する。なお、導電パターン１３０２は、ゲート電極としての機能を有する。導電パターン１３０３は、絶縁体１２０１を介して電極１１０４と対向する部分において容量を形成することができる。（図１３（Ｂ））
本発明の一態様の半導体装置では、図１０乃至図１３に示したように、ＦＥＴ部、容量部、コンタクト部を同時に形成することが可能である。
ＦＥＴ部においては、絶縁体１１０１の存在により、電極１１０２と導電パターン１３０２との間、及び電極１１０３と導電パターン１３０２との間の寄生容量を削減することができる。また、寄生容量を削減することにより、当該半導体装置の動作速度を向上させることができる。特に、半導体装置が第１の導電状態から第２の導電状態へと切り替わる際の速度を向上させることができる。また、島状半導体１００３のソース領域又はドレイン領域の大部分と電極１１０２又は電極１１０３とを接触させることにより、寄生抵抗を低減することができる、また、寄生抵抗を低減することにより、オン電流を大きくすることができる。また、絶縁体１２０１の存在により、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域を形成することができる。また、フォトリソグラフィの最小の加工寸法よりも微細な加工ができ、より微細なゲート長のゲート電極を有する半導体装置を得ることが可能である。また、絶縁体１２０１の膜厚により、トランジスタのチャネル長を制御することができる。また、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域の長さを制御することができる。
また、導電体１００４と絶縁体１１０１の加工を同じマスクで行うことにより、半導体装置の作製に際し、フォトマスクを削減するなど工程の簡略化が可能となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態４）
以下では、本発明の一態様の半導体装置の作製方法の一例について、図１４乃至図１７を用いて説明する。なお、図中ａ１−ａ２はＦＥＴ部、ｂ１−ｂ２は容量素子、ｃ１−ｃ２はコンタクト部の断面である。
まず、絶縁体１４０１を設ける。続いて、半導体１４０２、導電体１４０３を設ける。（図１４（Ａ））
絶縁体１４０１としては、後述するような絶縁体を用いることができるが、ガラス基板、石英基板、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法で形成される酸化ケイ素膜、なども用いることができる。また、絶縁体１４０１としてガラス基板、石英基板等を用いる場合には、半導体１４０２との間に酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、若しくはそれらの積層膜を設けることが好ましい。
次に、当該導電体１４０３上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該導電体１４０３、半導体１４０２の不要な部分を除去して半導体１４０４、導電パターン１４０５、１４０６、１４０７を形成する（図１４（Ｂ））。その後、レジストマスクを除去する。なお、図１４（Ｂ）のように、導電体１４０３および半導体１４０２の不要な部分を除去する際、絶縁体１４０１の一部が除去されてもよい。
次に、当該導電パターン１４０５，１４０６，１４０７上に絶縁体１５０１を設ける。（図１５（Ａ））
絶縁体１５０１としては、後述する絶縁体を用いることができるが、特に平坦性を有する膜を用いることが好ましい。
また、当該絶縁体１５０１は、層間絶縁膜としても機能するため低比誘電率物質（ｌｏｗ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体１５０１上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該絶縁体１５０１の不要な部分を除去する。その後、当該導電パターン１４０５、１４０６の不要な部分を除去することにより、ソース電極又はドレイン電極として機能する電極１５０２、１５０３、容量素子の電極１５０４、開口又は溝１５１０、１５１１を形成する。その際、当該レジストマスクを除去する前に導電パターン１４０５、１４０６の不要な部分を除去してもよいし、当該レジストマスクを除去した後に行ってもよい。（図１５（Ｂ））
次に、絶縁体１６０１を設ける。（図１６（Ａ））
当該絶縁体１６０１としては、後述する絶縁体を用いることができるがＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される膜を用いることが好ましい。ＡＬＤ法を用いることにより、膜厚の薄い絶縁体を均一に形成することができる。そのため、当該絶縁体１５０１、開口又は溝１５１０、１５１１の内壁、及び露出された半導体１４０４の上に均一な膜厚を有する絶縁体を設けることができる。
また、当該絶縁体１６０１の一部は、ゲート絶縁膜としても機能するため高比誘電率物質（ｈｉｇｈ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体１６０１上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該絶縁体１６０１、及び当該絶縁体１５０１の不要な部分を除去し、開口又は溝１６１０を形成する。その後、レジストマスクを除去する。（図１６（Ｂ））
次に、導電体１７０１を設ける。（図１７（Ａ））
当該導電体１７０１には、後述する導電体を用いることができるが、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を用いて形成される導電体を用いることが好ましい。ＭＯＣＶＤ法を用いて導電体を形成することにより、被形成面のアスペクト比の大きい凹部にも導電体を充填することができる。
次に、当該導電体１７０１上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該導電体１７０１の不要な部分を除去することにより、導電パターン１７０２、１７０３、１７０４を形成する。その後、レジストマスクを除去する。なお、導電パターン１７０２は、ゲート電極としての機能を有する。導電パターン１７０３は、絶縁体１６０１を介して電極１５０４と対向する部分において容量を形成することができる。（図１７（Ｂ））
本発明の一態様の半導体装置では、図１４乃至図１７に示したように、ＦＥＴ部、容量部、コンタクト部を同時に形成することが可能である。
ＦＥＴ部においては、絶縁体１５０１の存在により、電極１５０２と導電パターン１７０２との間、及び電極１５０３と導電パターン１７０２との間の寄生容量を削減することができる。また、寄生容量を削減することにより、当該半導体装置の動作速度を向上させることができる。特に、半導体装置が第１の導電状態から第２の導電状態へと切り替わる際の速度を向上させることができる。また、半導体１４０４のソース領域又はドレイン領域の大部分と電極１５０２又は電極１５０３とを接触させることにより、寄生抵抗を低減することができる、また、寄生抵抗を低減することにより、オン電流を大きくすることができる。また、絶縁体１６０１の存在により、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域を形成することができる。また、フォトリソグラフィの最小の加工寸法よりも微細な加工ができ、より微細なゲート長のゲート電極を有する半導体装置を得ることが可能である。また、絶縁体１６０１の膜厚により、トランジスタのチャネル長を制御することができる。また、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域の長さを制御することができる。
また、半導体１４０２と導電体１４０３の加工を同じマスクで行うことにより、半導体装置の作製に際し、フォトマスクを削減するなど工程の簡略化が可能となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態５）
以下では、本発明の一態様の半導体装置の作製方法の一例について、図１８乃至図２１を用いて説明する。なお、図中ａ１−ａ２はＦＥＴ部、ｂ１−ｂ２は容量素子、ｃ１−ｃ２はコンタクト部の断面である。
なお、本実施の形態５では、実施の形態４に示した半導体装置の作製方法の一部を変更した半導体装置の作製方法について述べる。
まず、実施の形態４に示した図１４（Ａ）及び（Ｂ）と同様の方法で、図１８（Ａ）を得る。
次に、当該導電パターン１８０１，１８０２，１８０３、半導体１８０４上に平坦性を有する絶縁体を用いて絶縁体１８０５を設ける。（図１８（Ｂ））
また、当該絶縁体１８０５は、層間絶縁膜としても機能するため低比誘電率物質（ｌｏｗ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体１８０５上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該絶縁体１８０５の不要な部分を除去する。その後、当該導電パターン１８０１、１８０２の不要な部分を除去することにより、ソース電極又はドレイン電極として機能する電極１９０１、１９０２、容量素子の電極１９０３、開口又は溝１９１０、１９１１を形成する。その際、当該レジストマスクを除去する前に導電パターン１８０１、１８０２の不要な部分を除去してもよいし、当該レジストマスクを除去した後に行ってもよい。（図１９（Ａ））
次に、絶縁体１９０４を設ける。（図１９（Ｂ））
当該絶縁体１９０４としては、後述する絶縁体を用いることができるがＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される膜を用いることが好ましい。ＡＬＤ法を用いることにより、膜厚の薄い絶縁体を均一に形成することができる。そのため、当該絶縁体１８０５、開口又は溝１９１０、１９１１の内壁、及び露出された半導体の上に均一な膜厚を有する絶縁体を設けることができる。
また、当該絶縁体１９０４の一部は、ゲート絶縁膜としても機能するため高比誘電率物質（ｈｉｇｈ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体１９０４上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該絶縁体１９０４、及び当該絶縁体１８０５の不要な部分を除去し、開口又は溝２０１０を形成する。その後、レジストマスクを除去する。（図２０（Ａ））
次に、導電体２００１を設ける。（図２０（Ｂ））
当該導電体２００１には、後述する導電体を用いることができるが、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を用いて形成される導電体を用いることが好ましい。ＭＯＣＶＤ法を用いて導電体を形成することにより、被形成面のアスペクト比の大きい凹部にも導電体を充填することができる。
次に、当該導電体２００１を、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて加工することにより、導電パターン２１０１、２１０２、２１０３を形成することができる。なお、導電パターン２１０１は、ゲート電極としての機能を有する。導電パターン２１０２は、絶縁体１９０４を介して電極１９０３と対向する部分において容量を形成することができる。なお、導電パターン２１０１、２１０２、２１０３等を形成する際、デュアルダマシン法を用いてもよい。（図２１）
本発明の一態様の半導体装置では、図１８乃至図２１に示したように、ＦＥＴ部、容量部、コンタクト部を同時に形成することが可能である。
ＦＥＴ部においては、絶縁体１８０５の存在により、電極１９０１と導電パターン２１０１との間、及び電極１９０２と導電パターン２１０１との間の寄生容量を削減することができる。また、寄生容量を削減することにより、当該半導体装置の動作速度を向上させることができる。特に、半導体装置が第１の導電状態から第２の導電状態へと切り替わる際の速度を向上させることができる。また、半導体のソース領域又はドレイン領域の大部分と電極１９０１又は電極１９０２とを接触させることにより、寄生抵抗を低減することができる、また、寄生抵抗を低減することにより、オン電流を大きくすることができる。また、絶縁体１９０４の存在により、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域を形成することができる。また、フォトリソグラフィの最小の加工寸法よりも微細な加工ができ、より微細なゲート長のゲート電極を有する半導体装置を得ることが可能である。また、絶縁体１９０４の膜厚により、トランジスタのチャネル長を制御することができる。また、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域の長さを制御することができる。
また、導電体２００１の加工にＣＭＰ法を用いることにより、導電パターン２１０１、２１０２、２１０３の形成に際し、フォトリソグラフィ工程を用いることなく形成することが可能となる。そのため、フォトマスクを削減するなど、工程の簡略化が可能となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態６）
以下では、本発明の一態様の半導体装置の作成方法の一例について、図２２乃至図２５を用いて説明する。なお、図中ａ１−ａ２はＦＥＴ部、ｂ１−ｂ２は容量素子、ｃ１−ｃ２はコンタクト部の断面である。
まず、絶縁体２２０１を設ける。続いて、半導体２２０２、導電体２２０３、絶縁体２２０４を順次設ける。（図２２（Ａ））
絶縁体２２０１としては、後述するような絶縁体を用いることができるが、ガラス基板、石英基板、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）法で形成される酸化ケイ素膜、なども用いることができる。また、絶縁体２２０１としてガラス基板、石英基板等を用いる場合には、半導体２２０２との間に酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、若しくはそれらの積層膜を設けることが好ましい。
絶縁体２２０４としては、後述する絶縁体を用いることができるが、特に平坦性を有する膜を用いることが好ましい。
また、当該絶縁体２２０４は、層間絶縁膜としても機能するため低比誘電率物質（ｌｏｗ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体２２０４上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該絶縁体２２０４、導電体２２０３及び、半導体２２０２の不要な部分を除去する。導電体２２０３の不要な部分を除去し、導電パターン２２０６、２２０７、２２０８及び半導体２２０５を形成する。その際、絶縁体２２０４の不要な部分を除去した後、当該レジストマスクを除去する前に導電体２２０３の不要な部分を除去してもよいし、当該レジストマスクを除去した後に行ってもよい。なお、図２２（Ｂ）のように、半導体２２０２の不要な部分を除去する際、絶縁体２２０１の一部が除去されてもよい。導電パターン２２０６は、容量素子の電極として機能する。（図２２（Ｂ））
次に、再度フォトリソグラフィ法等を用いてレジストマスクを形成し、絶縁体２２０４、導電パターン２２０８の不要な部分を除去することにより、ソース電極又はドレイン電極として機能する電極２３０１、２３０２を形成する。その際、当該レジストマスクを除去する前に導電パターン２２０８の不要な部分を除去してもよいし、当該レジストマスクを除去した後に行ってもよい。（図２３（Ａ））
次に、絶縁体２３０３を設ける。（図２３（Ｂ））
当該絶縁体２３０３としては、後述する絶縁体を用いることができるがＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法を用いて形成される膜を用いることが好ましい。ＡＬＤ法を用いることにより、膜厚の薄い絶縁体を均一に形成することができる。そのため、不要な部分が除去された絶縁体２２０４の上面及び側面、ソース電極又はドレイン電極として機能する電極２３０１、２３０２、導電パターン２２０６、２２０７の側面、及び半導体２２０５の上に均一な膜厚を有する絶縁体を設けることができる。
また、当該絶縁体２３０３の一部は、ゲート絶縁膜としても機能するため高比誘電率物質（ｈｉｇｈ−ｋ材料ともいう）を用いて形成することが好ましい。
次に、当該絶縁体２３０３上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該絶縁体２３０３、及び当該絶縁体２２０４の不要な部分を除去し、開口又は溝２４１０を形成する。その後、レジストマスクを除去する。（図２４（Ａ））
次に、導電体２４０１を設ける。（図２４（Ｂ））
当該導電体２４０１には、後述する導電体を用いることができるが、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法を用いて形成される導電体を用いることが好ましい。ＭＯＣＶＤ法を用いて導電体を形成することにより、被形成面のアスペクト比の大きい凹部にも導電体を充填することができる。
次に、当該導電体２４０１上にフォトリソグラフィ法等を用いてレジストマスクを形成し、当該導電体２４０１の不要な部分を除去することにより、導電パターン２５０１、２５０２、２５０３を形成する。その後、レジストマスクを除去する。なお、導電パターン２５０１は、ゲート電極としての機能を有する。導電パターン２５０２は、絶縁体２３０３を介して導電パターン２２０６と対向する部分において容量を形成することができる。（図２５）
本発明の一態様の半導体装置では、図２２乃至図２５に示したように、ＦＥＴ部、容量部、コンタクト部を同時に形成することが可能である。
ＦＥＴ部においては、絶縁体２３０３の存在により、電極２３０１と導電パターン２５０１との間、及び電極２３０２と導電パターン２５０１との間の寄生容量を削減することができる。また、寄生容量を削減することにより、当該半導体装置の動作速度を向上させることができる。特に、半導体装置が第１の導電状態から第２の導電状態へと切り替わる際の速度を向上させることができる。また、半導体２２０５のソース領域又はドレイン領域の大部分と電極２３０１又は電極２３０２とを接触させることにより、寄生抵抗を低減することができる、また、寄生抵抗を低減することにより、オン電流を大きくすることができる。また、絶縁体２３０３の存在により、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域を形成することができる。また、フォトリソグラフィの最小の加工寸法よりも微細な加工ができ、より微細なゲート長のゲート電極を有する半導体装置を得ることが可能である。また、絶縁体２３０３の膜厚により、トランジスタのチャネル長を制御することができる。また、チャネル領域とソース領域若しくはドレイン領域との間にオフセット領域の長さを制御することができる。
また、半導体２２０２、導電体２２０３及び絶縁体２２０４の加工を同じマスクで行うことにより、半導体装置の作製に際し、フォトマスクを削減するなど工程の簡略化が可能となる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態７）
本実施の形態では、本発明の一態様の半導体装置の半導体に好適に用いることのできる絶縁体、半導体、導電体及びそれらの形成方法、加工方法について説明する。
絶縁体としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよく、積層または単層で設けることができる。
絶縁体として用いることのできる高比誘電率物質（ｈｉｇｈ−ｋ材料ともいう）としては、タンタル酸化物、酸化ハフニウム、酸化ハフニウムシリケート、酸化ジルコニウム、酸化アルミニウム、酸化チタンなどの金属酸化物、または酸化ランタンなどの希土類酸化物等を用いることができる。
また、半導体に酸化物半導体を用いる場合には、当該酸化物半導体に接する絶縁体には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物材料として、例えば、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物を用いることが好ましい。化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物膜は、昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。例えばこのような材料として、酸化シリコンまたは酸化窒化シリコンを含む材料を用いることが好ましい。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体の形成方法としては、例えば、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法（熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法等を含む）、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などを用いることができる。
また、平坦性を有する絶縁体としては、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また、上記有機材料のほかにシロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いることができる。なお、これらの材料を複数積層させてもよい。また、これらの材料の成膜に際して、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法など）、印刷法（スクリーン印刷、オフセット印刷等）などの方法、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等のツール（設備）を用いることができる。
また、上記以外の平坦性を有する絶縁体の作成方法としては、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いる方法がある。絶縁体を形成後、その表面にＣＭＰ処理を施すことで平坦な面を得ることができる。
半導体としては、多結晶半導体、微結晶半導体、非晶質半導体、化合物半導体などの半導体を用いることができる。例えば、非晶質シリコン、多結晶シリコン、単結晶シリコン又はこれらにリンに代表される１５族元素をドーピングしたものを用いてもよい。また、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系などの酸化物半導体を用いることができる。
導電体としては、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、ニオブ、またはタングステンなどの金属、またはこれらの金属を主成分とする合金材料若しくは化合物材料を用いることができる。また、リン等の不純物を添加した多結晶シリコンを用いることができる。また、単層構造としてもよいし、複数の材料を用いて積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、チタン膜上にアルミニウム膜を積層する二層構造、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。金属窒化物膜を設けることにより、金属膜の密着性を向上させることができ、剥離を防止することができる。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
導電体の形成方法としては、スパッタリング法、蒸着法、ＣＶＤ法などを用いることができる。なお、ＣＶＤ法は、プラズマを利用するプラズマＣＶＤ（ＰＥＣＶＤ：Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ ＣＶＤ）法、熱を利用する熱ＣＶＤ（ＴＣＶＤ：Ｔｈｅｒｍａｌ ＣＶＤ）法などに分類できる。さらに用いる原料ガスによって金属ＣＶＤ（ＭＣＶＤ：Ｍｅｔａｌ ＣＶＤ）法、有機金属ＣＶＤ（ＭＯＣＶＤ：Ｍｅｔａｌ Ｏｒｇａｎｉｃ ＣＶＤ）法に分けることができる。プラズマＣＶＤ法は、比較的低温で高品質の膜が得られる。熱ＣＶＤ法は、プラズマを用いないため、プラズマダメージが生じず、欠陥の少ない膜が得られる。
被加工膜の加工方法について説明する。被加工膜を微細に加工する場合には、様々な微細加工技術を用いることができる。例えば、フォトリソグラフィ法等で形成したレジストマスクに対してスリミング処理を施す方法を用いてもよい。また、フォトリソグラフィ法等でダミーパターンを形成し、当該ダミーパターンにサイドウォールを形成した後にダミーパターンを除去し、残存したサイドウォールをレジストマスクとして用いて被加工膜をエッチングしてもよい。また、被加工膜のエッチングとして、高いアスペクト比を実現するために、異方性のドライエッチングを用いることが好ましい。また、無機膜または金属膜からなるハードマスクを用いてもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３５６ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、ＫｒＦレーザ、またはＡｒＦレーザ等を用いることができる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外線（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子線ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。当該有機樹脂膜は、例えば、スピンコート法などにより、その下層に段差を被膜して表面を平坦化するように形成することがき、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また、特に微細な加工を行う場合には、当該有機樹脂膜として露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去を同時に除去するか、レジストマスクを除去した後に除去すればよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態８）
本実施の形態では、本発明の一態様の半導体装置の半導体に好適に用いることのできる酸化物半導体について説明する。
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、酸化物半導体膜中で、水素が起因してドナー準位を形成する場合がある。例えば、酸化物半導体膜中の酸素欠損のサイトに水素が入ることでドナー準位を形成する場合がある。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって、同時に減少した酸素を酸化物半導体に加える、または酸素を供給し酸化物半導体膜の酸素欠損を補填することが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満であることをいう。
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
以下では、酸化物半導体膜の構造について説明する。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つである。
ＣＡＡＣ−ＯＳ膜を透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって観察すると、明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
ＣＡＡＣ−ＯＳ膜を、試料面と概略平行な方向からＴＥＭによって観察（断面ＴＥＭ観察）すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、ＣＡＡＣ−ＯＳ膜を、試料面と概略垂直な方向からＴＥＭによって観察（平面ＴＥＭ観察）すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
図２６（Ａ）は、ＣＡＡＣ−ＯＳ膜の断面ＴＥＭ像である。また、図２６（Ｂ）は、図２６（Ａ）をさらに拡大した断面ＴＥＭ像であり、理解を容易にするために原子配列を強調表示している。
図２６（Ｃ）は、図２６（Ａ）のＡ−Ｏ−Ａ’間において、丸で囲んだ領域（直径約４ｎｍ）の局所的なフーリエ変換像である。図２６（Ｃ）より、各領域においてｃ軸配向性が確認できる。また、Ａ−Ｏ間とＯ−Ａ’間とでは、ｃ軸の向きが異なるため、異なるグレインであることが示唆される。また、Ａ−Ｏ間では、ｃ軸の角度が１４．３°、１６．６°、２６．４°のように少しずつ連続的に変化していることがわかる。同様に、Ｏ−Ａ’間では、ｃ軸の角度が−１８．３°、−１７．６°、−１５．９°と少しずつ連続的に変化していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に対し、電子回折を行うと、配向性を示すスポット（輝点）が観測される。例えば、ＣＡＡＣ−ＯＳ膜の上面に対し、例えば１ｎｍ以上３０ｎｍ以下の電子線を用いる電子回折（ナノビーム電子回折ともいう。）を行うと、スポットが観測される（図２７（Ａ）参照。）。
断面ＴＥＭ観察および平面ＴＥＭ観察より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
なお、ＣＡＡＣ−ＯＳ膜に含まれるほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、多結晶酸化物半導体膜について説明する。
多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒を確認することができる。多結晶酸化物半導体膜に含まれる結晶粒は、例えば、ＴＥＭによる観察像で、２ｎｍ以上３００ｎｍ以下、３ｎｍ以上１００ｎｍ以下または５ｎｍ以上５０ｎｍ以下の粒径であることが多い。また、多結晶酸化物半導体膜は、ＴＥＭによる観察像で、結晶粒界を確認できる場合がある。
多結晶酸化物半導体膜は、複数の結晶粒を有し、当該複数の結晶粒間において結晶の方位が異なっている場合がある。また、多結晶酸化物半導体膜に対し、ＸＲＤ装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有する多結晶酸化物半導体膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピーク、２θが３６°近傍のピーク、またはそのほかのピークが現れる場合がある。
多結晶酸化物半導体膜は、高い結晶性を有するため、高い電子移動度を有する場合がある。従って、多結晶酸化物半導体膜を用いたトランジスタは、高い電界効果移動度を有する。ただし、多結晶酸化物半導体膜は、結晶粒界に不純物が偏析する場合がある。また、多結晶酸化物半導体膜の結晶粒界は欠陥準位となる。多結晶酸化物半導体膜は、結晶粒界がキャリアトラップやキャリア発生源となる場合があるため、多結晶酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる場合がある。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、ＴＥＭによる観察像では、明確に結晶部を確認することができない場合がある。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、ＴＥＭによる観察像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある（図２７（Ｂ）参照。）。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
従って、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、キャリア密度が高くなる場合がある。キャリア密度が高い酸化物半導体膜は、電子移動度が高くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、高い電界効果移動度を有する場合がある。また、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、ｎｃ−ＯＳ膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。ただし、ｎｃ−ＯＳ膜は、比較的不純物が多く含まれていても形成することができるため、ＣＡＡＣ−ＯＳ膜よりも形成が容易となり、用途によっては好適に用いることができる場合がある。そのため、ｎｃ−ＯＳ膜を用いたトランジスタを有する半導体装置は、生産性高く作製することができる場合がある。
次に、非晶質酸化物半導体膜について説明する。
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体膜である。石英のような無定形状態を有する酸化物半導体膜が一例である。
非晶質酸化物半導体膜は、ＴＥＭによる観察像で、結晶部を確認することができない。
非晶質酸化物半導体膜に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体膜に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体膜に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンが観測される。
非晶質酸化物半導体膜は、水素などの不純物を高い濃度で含む酸化物半導体膜である。また、非晶質酸化物半導体膜は、欠陥準位密度の高い酸化物半導体膜である。
不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜は、キャリアトラップやキャリア発生源が多い酸化物半導体膜である。
従って、非晶質酸化物半導体膜は、ｎｃ−ＯＳ膜と比べて、さらにキャリア密度が高くなる場合がある。そのため、非晶質酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になりやすい。従って、ノーマリーオンの電気特性が求められるトランジスタに好適に用いることができる場合がある。非晶質酸化物半導体膜は、欠陥準位密度が高いため、キャリアトラップが多くなる場合がある。従って、非晶質酸化物半導体膜を用いたトランジスタは、ＣＡＡＣ−ＯＳ膜やｎｃ−ＯＳ膜を用いたトランジスタと比べて、電気特性の変動が大きく、信頼性の低いトランジスタとなる。
次に、単結晶酸化物半導体膜について説明する。
単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低い（酸素欠損が少ない）酸化物半導体膜である。そのため、キャリア密度を低くすることができる。従って、単結晶酸化物半導体膜を用いたトランジスタは、ノーマリーオンの電気特性になることが少ない。また、単結晶酸化物半導体膜は、不純物濃度が低く、欠陥準位密度が低いため、キャリアトラップが少なくなる場合がある。従って、単結晶酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。
なお、酸化物半導体膜は、欠陥が少ないと密度が高くなる。また、酸化物半導体膜は、結晶性が高いと密度が高くなる。また、酸化物半導体膜は、水素などの不純物濃度が低いと密度が高くなる。単結晶酸化物半導体膜は、ＣＡＡＣ−ＯＳ膜よりも密度が高い。また、ＣＡＡＣ−ＯＳ膜は、微結晶酸化物半導体膜よりも密度が高い。また、多結晶酸化物半導体膜は、微結晶酸化物半導体膜よりも密度が高い。また、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも密度が高い。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
酸化物半導体膜が複数の構造を有する場合、ナノビーム電子回折を用いることで構造解析が可能となる場合がある。
図２７（Ｃ）に、電子銃室１０と、電子銃室１０の下の光学系１２と、光学系１２の下の試料室１４と、試料室１４の下の光学系１６と、光学系１６の下の観察室２０と、観察室２０に設置されたカメラ１８と、観察室２０の下のフィルム室２２と、を有する透過電子回折測定装置を示す。カメラ１８は、観察室２０内部に向けて設置される。なお、フィルム室２２を有さなくても構わない。
また、図２７（Ｄ）に、図２７（Ｃ）で示した透過電子回折測定装置内部の構造を示す。透過電子回折測定装置内部では、電子銃室１０に設置された電子銃から放出された電子が、光学系１２を介して試料室１４に配置された物質２８に照射される。物質２８を通過した電子は、光学系１６を介して観察室２０内部に設置された蛍光板３２に入射する。蛍光板３２では、入射した電子の強度に応じたパターンが現れることで透過電子回折パターンを測定することができる。
カメラ１８は、蛍光板３２を向いて設置されており、蛍光板３２に現れたパターンを撮影することが可能である。カメラ１８のレンズの中央、および蛍光板３２の中央を通る直線と、蛍光板３２の上面との為す角度は、例えば、１５°以上８０°以下、３０°以上７５°以下、または４５°以上７０°以下とする。該角度が小さいほど、カメラ１８で撮影される透過電子回折パターンは歪みが大きくなる。ただし、あらかじめ該角度がわかっていれば、得られた透過電子回折パターンの歪みを補正することも可能である。なお、カメラ１８をフィルム室２２に設置しても構わない場合がある。例えば、カメラ１８をフィルム室２２に、電子２４の入射方向と対向するように設置してもよい。この場合、蛍光板３２の裏面から歪みの少ない透過電子回折パターンを撮影することができる。
試料室１４には、試料である物質２８を固定するためのホルダが設置されている。ホルダは、物質２８を通過する電子を透過するような構造をしている。ホルダは、例えば、物質２８をＸ軸、Ｙ軸、Ｚ軸などに移動させる機能を有していてもよい。ホルダの移動機能は、例えば、１ｎｍ以上１０ｎｍ以下、５ｎｍ以上５０ｎｍ以下、１０ｎｍ以上１００ｎｍ以下、５０ｎｍ以上５００ｎｍ以下、１００ｎｍ以上１μｍ以下などの範囲で移動させる精度を有すればよい。これらの範囲は、物質２８の構造によって最適な範囲を設定すればよい。
次に、上述した透過電子回折測定装置を用いて、物質の透過電子回折パターンを測定する方法について説明する。
例えば、図２７（Ｄ）に示すように物質におけるナノビームである電子２４の照射位置を変化させる（スキャンする）ことで、物質の構造が変化していく様子を確認することができる。このとき、物質２８がＣＡＡＣ−ＯＳ膜であれば、図２７（Ａ）に示したような回折パターンが観測される。または、物質２８がｎｃ−ＯＳ膜であれば、図２７（Ｂ）に示したような回折パターンが観測される。
ところで、物質２８がＣＡＡＣ−ＯＳ膜であったとしても、部分的にｎｃ−ＯＳ膜などと同様の回折パターンが観測される場合がある。したがって、ＣＡＡＣ−ＯＳ膜の良否は、一定の範囲におけるＣＡＡＣ−ＯＳ膜の回折パターンが観測される領域の割合（ＣＡＡＣ化率ともいう。）で表すことができる場合がある。例えば、良質なＣＡＡＣ−ＯＳ膜であれば、ＣＡＡＣ化率は、５０％以上、好ましくは８０％以上、さらに好ましくは９０％以上、より好ましくは９５％以上となる。なお、ＣＡＡＣ−ＯＳ膜と異なる回折パターンが観測される領域の割合を非ＣＡＡＣ化率と表記する。
一例として、成膜直後（ａｓ−ｓｐｕｔｔｅｒｅｄと表記。）、または酸素を含む雰囲気における４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜を有する各試料の上面に対し、スキャンしながら透過電子回折パターンを取得した。ここでは、５ｎｍ／秒の速度で６０秒間スキャンしながら回折パターンを観測し、観測された回折パターンを０．５秒ごとに静止画に変換することで、ＣＡＡＣ化率を導出した。なお、電子線としては、プローブ径が１ｎｍのナノビーム電子線を用いた。なお、同様の測定は６試料に対して行った。そしてＣＡＡＣ化率の算出には、６試料における平均値を用いた。
各試料におけるＣＡＡＣ化率を図２８（Ａ）に示す。成膜直後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は７５．７％（非ＣＡＡＣ化率は２４．３％）であった。また、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜のＣＡＡＣ化率は８５．３％（非ＣＡＡＣ化率は１４．７％）であった。成膜直後と比べて、４５０℃加熱処理後のＣＡＡＣ化率が高いことがわかる。即ち、高い温度（例えば４００℃以上）における加熱処理によって、非ＣＡＡＣ化率が低くなる（ＣＡＡＣ化率が高くなる）ことがわかる。また、５００℃未満の加熱処理においても高いＣＡＡＣ化率を有するＣＡＡＣ−ＯＳ膜が得られることがわかる。
ここで、ＣＡＡＣ−ＯＳ膜と異なる回折パターンのほとんどはｎｃ−ＯＳ膜と同様の回折パターンであった。また、測定領域において非晶質酸化物半導体膜は、確認することができなかった。したがって、加熱処理によって、ｎｃ−ＯＳ膜と同様の構造を有する領域が、隣接する領域の構造の影響を受けて再配列し、ＣＡＡＣ化していることが示唆される。
図２８（Ｂ）および図２８（Ｃ）は、成膜直後および４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜の平面ＴＥＭ像である。図２８（Ｂ）と図２８（Ｃ）とを比較することにより、４５０℃加熱処理後のＣＡＡＣ−ＯＳ膜は、膜質がより均質であることがわかる。即ち、高い温度における加熱処理によって、ＣＡＡＣ−ＯＳ膜の膜質が向上することがわかる。
このような測定方法を用いれば、複数の構造を有する酸化物半導体膜の構造解析が可能となる場合がある。
ＣＡＡＣ−ＯＳ膜は、例えば以下の方法により形成することができる。
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制できる。例えば、成膜室内に存在する不純物濃度（水素、水、二酸化炭素及び窒素など）を低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が−８０℃以下、好ましくは−１００℃以下である成膜ガスを用いる。
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージを軽減すると好ましい。成膜ガス中の酸素割合は、３０体積％以上、好ましくは１００体積％とする。
または、ＣＡＡＣ−ＯＳ膜は、以下の方法により形成する。
まず、第１の酸化物半導体膜を１ｎｍ以上１０ｎｍ未満の厚さで成膜する。第１の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第１の酸化物半導体膜を結晶性の高い第１のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第１の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第１の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第１の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
第１の酸化物半導体膜は、厚さが１ｎｍ以上１０ｎｍ未満であることにより、厚さが１０ｎｍ以上である場合と比べ、加熱処理によって容易に結晶化させることができる。
次に、第１の酸化物半導体膜と同じ組成である第２の酸化物半導体膜を１０ｎｍ以上５０ｎｍ以下の厚さで成膜する。第２の酸化物半導体膜はスパッタリング法を用いて成膜する。具体的には、基板温度を１００℃以上５００℃以下、好ましくは１５０℃以上４５０℃以下とし、成膜ガス中の酸素割合を３０体積％以上、好ましくは１００体積％として成膜する。
次に、加熱処理を行い、第２の酸化物半導体膜を第１のＣＡＡＣ−ＯＳ膜から固相成長させることで、結晶性の高い第２のＣＡＡＣ−ＯＳ膜とする。加熱処理の温度は、３５０℃以上７４０℃以下、好ましくは４５０℃以上６５０℃以下とする。また、加熱処理の時間は１分以上２４時間以下、好ましくは６分以上４時間以下とする。また、加熱処理は、不活性雰囲気または酸化性雰囲気で行えばよい。好ましくは、不活性雰囲気で加熱処理を行った後、酸化性雰囲気で加熱処理を行う。不活性雰囲気での加熱処理により、第２の酸化物半導体膜の不純物濃度を短時間で低減することができる。一方、不活性雰囲気での加熱処理により第２の酸化物半導体膜に酸素欠損が生成されることがある。その場合、酸化性雰囲気での加熱処理によって該酸素欠損を低減することができる。なお、加熱処理は１０００Ｐａ以下、１００Ｐａ以下、１０Ｐａ以下または１Ｐａ以下の減圧下で行ってもよい。減圧下では、第２の酸化物半導体膜の不純物濃度をさらに短時間で低減することができる。
以上のようにして、合計の厚さが１０ｎｍ以上であるＣＡＡＣ−ＯＳ膜を形成することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態９）
本実施の形態では、本発明の一態様の半導体装置の半導体に好適に用いることのできる酸化物半導体について説明する。
本発明の一態様の半導体装置は、酸化物半導体と、該酸化物半導体と重なる絶縁体との間に、酸化物半導体を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含む酸化物を有することが好ましい。これにより、酸化物半導体と、該酸化物半導体と重なる絶縁体との界面にトラップ準位が形成されることを抑制することができる。
すなわち、本発明の一態様は、酸化物半導体の少なくともチャネル形成領域における上面および底面が、酸化物半導体の界面準位形成防止のためのバリア膜として機能する酸化物に接する構成とすることが好ましい。このような構成とすることにより、酸化物半導体中および界面においてキャリアの生成要因となる酸素欠損の生成および不純物の混入を抑制することが可能となるため、酸化物半導体を高純度真性化することができる。高純度真性化とは、酸化物半導体を真性または実質的に真性にすることをいう。よって、当該酸化物半導体を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供することが可能となる。
なお、本明細書等において実質的に真性という場合、酸化物半導体のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
半導体２９０１は、絶縁体２９０４と半導体２９０２との間に設けられている。半導体２９０３は、半導体２９０２とゲート絶縁膜として機能する絶縁体２９０５の間に設けている。絶縁体２９０５は、半導体２９０３とゲート電極として機能する導電体２９０６の間に設けられている。（図２９（Ｃ））
半導体２９０１及び半導体２９０３は、それぞれ半導体２９０２と同一の金属元素を一種以上含む酸化物を含む。
なお、半導体２９０２と半導体２９０１の境界、及び半導体２９０２と半導体２９０３の境界は不明瞭である場合がある。
例えば、半導体２９０１および半導体２９０３は、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体２９０２よりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、半導体２９０１または半導体２９０３の伝導帯の下端のエネルギーと、半導体２９０２の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
半導体２９０２を挟むように設けられる半導体２９０１および半導体２９０３に、半導体２９０２に比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることにより、半導体２９０２からの酸素の放出を抑制することができる。
半導体２９０２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、半導体２９０１または半導体２９０３として、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。なお、半導体２９０２、半導体２９０１および半導体２９０３の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、半導体２９０１と半導体２９０３は、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
また、半導体２９０２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体２９０２となる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。
また、半導体２９０１、半導体２９０３としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体２９０１、半導体２９０３となる酸化物膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などがある。
また、半導体２９０１、半導体２９０３として、酸化ガリウム、酸化ガリウム亜鉛等を用いることができる。このような材料を用いることで、トランジスタのオフリーク電流を低減することができる。
また、半導体２９０１および半導体２９０３に、半導体２９０２に比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体２９０２に主としてチャネルが形成され、半導体２９０２が主な電流経路となる。このように、チャネルが形成される半導体２９０２を、同じ金属元素を含む半導体２９０１および半導体２９０３で挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。
なお、これに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体２９０２、半導体２９０１、半導体２９０３のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
ここで、半導体２９０１と半導体２９０２との間には、半導体２９０１と半導体２９０２との混合領域を有する場合がある。また、半導体２９０２と半導体２９０３との間には、半導体２９０２と半導体２９０３との混合領域を有する場合がある。混合領域は、界面準位密度が低くなる。そのため、半導体２９０１、半導体２９０２および半導体２９０３の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。
ここで、バンド構造について説明する。バンド構造は、理解を容易にするため絶縁体２９０４、半導体２９０１、半導体２９０２、半導体２９０３およびゲート絶縁膜として機能する絶縁体２９０５の伝導帯下端のエネルギー（Ｅｃ）を示す。
図２９（Ａ）、図２９（Ｂ）に示すように、半導体２９０１、半導体２９０２、半導体２９０３において、伝導帯下端のエネルギーが連続的に変化する。これは、半導体２９０１、半導体２９０２、半導体２９０３を構成する元素が共通することにより、酸素が相互に拡散しやすい点からも理解される。したがって、半導体２９０１、半導体２９０２、半導体２９０３は組成が異なる層の積層体ではあるが、物性的に連続であるということもできる。
主成分を共通として積層された酸化物半導体は、各層を単に積層するのではなく連続接合（ここでは特に伝導帯下端のエネルギーが各層の間で連続的に変化するＵ字型の井戸構造）が形成されるように作製する。すなわち、各層の界面にトラップ中心や再結合中心のような欠陥準位、を形成するような不純物が存在しないように積層構造を形成する。仮に、積層された多層膜の層間に不純物が混在していると、エネルギーバンドの連続性が失われ、界面でキャリアがトラップあるいは再結合により消滅してしまう。
なお、図２９（Ａ）では、半導体２９０１と半導体２９０３のＥｃが同様である場合について示したが、それぞれが異なっていてもよい。例えば、半導体２９０１よりも半導体２９０３のＥｃが高いエネルギーを有する場合、バンド構造の一部は、図２９（Ｂ）のように示される。
図２９（Ａ）、図２９（Ｂ）より、半導体２９０２がウェル（井戸）となり、チャネルが半導体２９０２に形成されることがわかる。なお、半導体２９０１、半導体２９０２、半導体２９０３は伝導帯下端のエネルギーが連続的に変化しているため、Ｕ字型井戸（Ｕ Ｓｈａｐｅ Ｗｅｌｌ）とも呼ぶことができる。また、このような構成で形成されたチャネルを埋め込みチャネルということもできる。
なお、半導体２９０１および半導体２９０３と、酸化シリコン膜などの絶縁膜との界面近傍には、不純物や欠陥に起因したトラップ準位が形成され得る。半導体２９０１および半導体２９０３があることにより、半導体２９０２と当該トラップ準位とを遠ざけることができる。ただし、半導体２９０１または半導体２９０３のＥｃと、半導体２９０２のＥｃとのエネルギー差が小さい場合、半導体２９０２の電子が該エネルギー差を越えてトラップ準位に達することがある。トラップ準位に電子が捕獲されることで、絶縁膜界面にマイナスの固定電荷が生じ、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。
したがって、トランジスタのしきい値電圧の変動を低減するには、半導体２９０１および半導体２９０３のＥｃと、半導体２９０２との間にエネルギー差を設けることが必要となる。それぞれの当該エネルギー差は、０．１ｅＶ以上が好ましく、０．１５ｅＶ以上がより好ましい。
なお、半導体２９０１、半導体２９０２、半導体２９０３には、結晶部が含まれることが好ましい。特にｃ軸に配向した結晶を用いることでトランジスタに安定した電気特性を付与することができる。
また、図２９（Ｂ）に示すようなバンド構造において、半導体２９０３を設けず、半導体２９０２とゲート絶縁膜として機能する絶縁体２９０５の間にＩｎ−Ｇａ酸化物（たとえば、原子数比でＩｎ：Ｇａ＝７：９３）を設けてもよい。
半導体２９０２は、半導体２９０１および半導体２９０３よりも電子親和力の大きい酸化物を用いる。例えば、半導体２９０２として、半導体２９０１および半導体２９０３よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。
ここで、半導体２９０２の厚さは、少なくとも半導体２９０１よりも厚く形成することが好ましい。半導体２９０２が厚い程、トランジスタのオン電流を高めることができる。また、半導体２９０１は、半導体２９０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、半導体２９０２の厚さは、半導体２９０１の厚さに対して、１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好ましくは６倍以上とすればよい。なお、トランジスタのオン電流を高める必要のない場合にはその限りではなく、半導体２９０１の厚さを半導体２９０２の厚さ以上としてもよい。
また、半導体２９０３も半導体２９０１と同様に、半導体２９０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、半導体２９０１と同等またはそれ以下の厚さとすればよい。半導体２９０３が厚いと、ゲート電極として機能する導電体２９０６による電界が半導体２９０２に届きにくくなる恐れがあるため、半導体２９０３は薄く形成することが好ましい。例えば、半導体２９０２の厚さよりも薄くすればよい。なおこれに限られず、半導体２９０３の厚さはゲート絶縁膜として機能する絶縁体２９０５の耐圧を考慮して、トランジスタを駆動させる電圧に応じて適宜設定すればよい。
ここで、例えば半導体２９０２が、構成元素の異なる絶縁体（例えば酸化シリコン膜を含む絶縁体など）と接する場合、これらの界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なるトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、本構成のトランジスタにおいては、半導体２９０２を構成する金属元素を一種以上含んで半導体２９０１を有しているため、半導体２９０１と半導体２９０２との界面に界面準位を形成しにくくなる。よって半導体２９０１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
また、ゲート絶縁膜として機能する絶縁体２９０５と半導体２９０２との界面にチャネルが形成される場合、該界面で界面散乱がおこり、トランジスタの電界効果移動度が低下する場合がある。しかしながら、本構成のトランジスタにおいては、半導体２９０２を構成する金属元素を一種以上含んで半導体２９０３を有しているため、半導体２９０２と半導体２９０３との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１０）
図３０（Ａ）は、本発明の一態様の半導体装置の回路図の一例である。図３０（Ａ）に示す半導体装置は、トランジスタ３００２と、トランジスタ３００１と、容量３００３と、配線ＢＬと、配線ＷＬと、配線ＣＬと、配線ＢＧとを有する。
トランジスタ３００２は、ソースまたはドレインの一方が配線ＢＬと電気的に接続し、他方が配線ＳＬと電気的に接続し、ゲートがトランジスタ３００１のソースまたはドレインの一方及び容量３００３の一方の電極と電気的に接続する。トランジスタ３００１は、ソースまたはドレインの他方が配線ＢＬと電気的に接続し、ゲートが配線ＷＬと電気的に接続する。容量３００３は、他方の電極が配線ＣＬと電気的に接続する。なお、トランジスタ３００２のゲートと、トランジスタ３００１のソースまたはドレインの一方と、容量３００３の一方の電極の間のノードをノードＦＮと呼ぶ。
図３０（Ａ）に示す半導体装置は、トランジスタ３００１が導通状態（オン状態）の時に配線ＢＬの電位に応じた電位を、ノードＦＮに与える。また、トランジスタ３００１が非導通状態（オフ状態）のときに、ノードＦＮの電位を保持する機能を有する。すなわち、図３０（Ａ）に示す半導体装置は、記憶装置のメモリセルとしての機能を有する。なお、ノードＦＮと電気的に接続する液晶素子や有機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）素子などの表示素子を有する場合、図３０（Ａ）の半導体装置は表示装置の画素として機能させることもできる。
トランジスタ３００１の導通状態、非導通状態の選択は、配線ＷＬまたは配線ＢＧに与える電位によって制御することができる。また配線ＷＬまたは配線ＢＧに与える電位によってトランジスタ３００１のしきい値電圧を制御することができる。トランジスタ３００１として、オフ電流の小さいトランジスタを用いることによって、非導通状態におけるノードＦＮの電位を長期間に渡って保持することができる。したがって、半導体装置のリフレッシュ頻度を低減することができるため、消費電力の小さい半導体装置を実現することができる。なお、オフ電流の小さいトランジスタの一例として、酸化物半導体を用いたトランジスタが挙げられる。
なお、配線ＣＬには基準電位や接地電位、または任意の固定電位などの定電位が与えられる。このとき、ノードＦＮの電位によって、トランジスタ３００１の見かけ上のしきい値電圧が変動する。見かけ上のしきい値電圧の変動により、トランジスタ３００２の導通状態、非導通状態が変化することを利用し、ノードＦＮに保持された電位の情報をデータとして読み出すことができる。
なお、ノードＦＮに保持された電位を８５℃において１０年間（３．１５×１０８秒）保持するためには、容量１ｆＦあたり、トランジスタのチャネル幅１μｍあたりのオフ電流の値が４．３ｙＡ（ヨクトアンペア：１ｙＡは１０−２４Ａ）未満であることが好ましい。このとき、許容されるノードＦＮの電位の変動が０．５Ｖ以内であることが好ましい。または、９５℃において、上記オフ電流が１．５ｙＡ未満であることが好ましい。本発明の一態様の半導体装置は、バリア層よりも下層の水素濃度が十分に低減されているため、その結果、その上層の酸化物半導体を用いたトランジスタは、このように極めて低いオフ電流を実現することができる。
また、酸化物半導体を用いたトランジスタのサブスレッショルドスイング値は、６６ｍＶ／ｄｅｃ．以上、好ましくは６０ｍＶ／ｄｅｃ．以上、より好ましくは５０ｍＶ／ｄｅｃ．以上であり、２００ｍＶ／ｄｅｃ．以下、好ましくは１５０ｍＶ／ｄｅｃ．以下、より好ましくは１００ｍＶ／ｄｅｃ．以下、さらに好ましくは８０ｍＶ／ｄｅｃ．以下であることが好ましい。Ｓ値が小さいほど、トランジスタをオフする特定の電圧におけるオフ電流を小さくすることができる。
図３０（Ａ）に示す半導体装置をマトリクス状に配置することで、記憶装置（メモリセルアレイ）を構成することができる。
図３０（Ｂ）に、図３０（Ａ）で示した回路を実現可能な半導体装置の断面構成の一例を示す。
半導体装置は、トランジスタ３００２、トランジスタ３００１、及び容量３００３を有する。トランジスタ３００１はトランジスタ３００２の上に設けられ、トランジスタ３００２とトランジスタ３００１の間には絶縁体３００４が設けられている。
トランジスタ３００２は、半導体基板３００５に設けられ、ゲート絶縁膜３００６、ゲート電極３００７、及びソース領域またはドレイン領域として機能する低抵抗領域３００８ａ及び低抵抗領域３００８ｂを有する。
トランジスタ３００２は、ｐチャネル型、ｎチャネル型のいずれでもよいが、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
チャネルが形成される領域やその近傍の領域や、ソース領域またはドレイン領域となる低抵抗領域３００８ａ及び低抵抗領域３００８ｂ等において、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に歪みを有するシリコンを用いた構成としてもよい。またはＧａＡｓとＡｌＧａＡｓ等を用いることで、トランジスタ３００２をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
低抵抗領域３００８ａ及び低抵抗領域３００８ｂは、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
ゲート電極３００７は、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。特に、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。
トランジスタ３００２を覆って、絶縁体３００９、絶縁体３０１０、絶縁体３０１１、及び絶縁体３０１２が順に積層して設けられている。
絶縁体３００９は半導体装置の作製工程において、低抵抗領域３００８ａ及び低抵抗領域３００８ｂに添加された導電性を付与する元素の活性化の際の保護膜として機能する。絶縁体３００９は不要であれば設けなくてもよい。
半導体にシリコン系半導体材料を用いた場合、絶縁体３０１０は水素を含む絶縁材料を含むことが好ましい。水素を含む絶縁体３０１０をトランジスタ３００２上に設け、加熱処理を行うことで絶縁体３０１０中の水素により半導体中のダングリングボンドが終端され、トランジスタ３００２の信頼性を向上させることができる。
絶縁体３０１１は、窒化シリコン膜などを用いることが好ましい。絶縁体３０１１は、絶縁体３０１０から脱離する水素を上層への拡散させないようにするバリア膜としての機能も有する。
絶縁体３０１２はその下層に設けられるトランジスタ３００２などによって生じる段差を平坦化する平坦化層として機能する。絶縁体３０１２の上面は、その上面の平坦性を高めるためにＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体３０１２上に、絶縁体３００４が設けられている。絶縁体３００４は、窒化シリコン膜などを用いることが好ましい。絶縁体３００４は、絶縁体３０１０から脱離する水素を上層への拡散させないようにするバリア膜としての機能も有する。
また、絶縁体３００９、絶縁体３０１０、絶縁体３０１１、絶縁体３０１２、絶縁体３００４には低抵抗領域３００８ａや低抵抗領域３００８ｂ等と電気的に接続するプラグ３０１３、３０１５、トランジスタ３００２のゲート電極３００７と電気的に接続するプラグ３０１４等が埋め込まれていてもよい。
絶縁体３００４上に、トランジスタ３００１、容量３００３を設ける。当該トランジスタ及び容量は、実施の形態１乃至６で示したものを用いることが好ましい。
本発明の一態様の半導体装置は、トランジスタ３００２と、トランジスタ３００２の上方に位置するトランジスタ３００１と容量３００３とを有するため、これらを積層して設けることにより素子の占有面積を縮小することができる。さらに、トランジスタ３００２とトランジスタ３００１との間に設けられた絶縁体３００４により、これよりも下層に存在する水や水素等の不純物がトランジスタ３００１側に拡散することを抑制できる。
なお、本実施の形態の一部または全部について、他の実施の形態の一部または全部と自由に組み合わせ、又は、置き換えて実施することができる。
（実施の形態１１）
本実施の形態では、少なくとも実施の形態で説明したトランジスタを用いることができ、先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図３１は、先の実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図３１に示すＣＰＵは、基板３１９０上に、ＡＬＵ３１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ３１９２、インストラクションデコーダ３１９３、インタラプトコントローラ３１９４、タイミングコントローラ３１９５、レジスタ３１９６、レジスタコントローラ３１９７、バスインターフェース３１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ３１９９、およびＲＯＭインターフェース３１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板３１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ３１９９およびＲＯＭインターフェース３１８９は、別チップに設けてもよい。もちろん、図３１に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図３１に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース３１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ３１９３に入力され、デコードされた後、ＡＬＵコントローラ３１９２、インタラプトコントローラ３１９４、レジスタコントローラ３１９７、タイミングコントローラ３１９５に入力される。
ＡＬＵコントローラ３１９２、インタラプトコントローラ３１９４、レジスタコントローラ３１９７、タイミングコントローラ３１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ３１９２は、ＡＬＵ３１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ３１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ３１９７は、レジスタ３１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ３１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ３１９５は、ＡＬＵ３１９１、ＡＬＵコントローラ３１９２、インストラクションデコーダ３１９３、インタラプトコントローラ３１９４、およびレジスタコントローラ３１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ３１９５は、基準クロック信号を元に、内部クロック信号を生成する内部クロック生成部を備えており、内部クロック信号を上記各種回路に供給する。
図３１に示すＣＰＵでは、レジスタ３１９６に、メモリセルが設けられている。レジスタ３１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図３１に示すＣＰＵにおいて、レジスタコントローラ３１９７は、ＡＬＵ３１９１からの指示に従い、レジスタ３１９６における保持動作の選択を行う。すなわち、レジスタ３１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ３１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ３１９６内のメモリセルへの電源電圧の供給を停止することができる。
図３２は、レジスタ３１９６として用いることのできる記憶素子の回路図の一例である。記憶素子３２００は、電源遮断で記憶データが揮発する回路３２０１と、電源遮断で記憶データが揮発しない回路３２０２と、スイッチ３２０３と、スイッチ３２０４と、論理素子３２０６と、容量素子３２０７と、選択機能を有する回路３２２０と、を有する。回路３２０２は、容量素子３２０８と、トランジスタ３２０９と、トランジスタ３２１０と、を有する。なお、記憶素子３２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していても良い。
ここで、回路３２０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子３２００への電源電圧の供給が停止した際、回路３２０２のトランジスタ３２０９のゲートには接地電位（０Ｖ）、またはトランジスタ３２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ３２０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ３２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ３２１３を用いて構成され、スイッチ３２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ３２１４を用いて構成した例を示す。ここで、スイッチ３２０３の第１の端子はトランジスタ３２１３のソースとドレインの一方に対応し、スイッチ３２０３の第２の端子はトランジスタ３２１３のソースとドレインの他方に対応し、スイッチ３２０３はトランジスタ３２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ３２１３のオン状態またはオフ状態）が選択される。スイッチ３２０４の第１の端子はトランジスタ３２１４のソースとドレインの一方に対応し、スイッチ３２０４の第２の端子はトランジスタ３２１４のソースとドレインの他方に対応し、スイッチ３２０４はトランジスタ３２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ３２１４のオン状態またはオフ状態）が選択される。
トランジスタ３２０９のソースとドレインの一方は、容量素子３２０８の一対の電極のうちの一方、およびトランジスタ３２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ３２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ３２０３の第１の端子（トランジスタ３２１３のソースとドレインの一方）と電気的に接続される。スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）はスイッチ３２０４の第１の端子（トランジスタ３２１４のソースとドレインの一方）と電気的に接続される。スイッチ３２０４の第２の端子（トランジスタ３２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）と、スイッチ３２０４の第１の端子（トランジスタ３２１４のソースとドレインの一方）と、論理素子３２０６の入力端子と、容量素子３２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子３２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子３２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子３２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子３２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子３２０７および容量素子３２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ３２０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ３２０３およびスイッチ３２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ３２０９のソースとドレインの他方には、回路３２０１に保持されたデータに対応する信号が入力される。図３２では、回路３２０１から出力された信号が、トランジスタ３２０９のソースとドレインの他方に入力される例を示した。スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）から出力される信号は、論理素子３２０６によってその論理値が反転された反転信号となり、回路３２２０を介して回路３２０１に入力される。
なお、図３２では、スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）から出力される信号は、論理素子３２０６および回路３２２０を介して回路３２０１に入力する例を示したがこれに限定されない。スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路３２０１に入力されてもよい。例えば、回路３２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ３２０３の第２の端子（トランジスタ３２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
また、図３２において、記憶素子３２００に用いられるトランジスタのうち、トランジスタ３２０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板３１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子３２００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子３２００は、トランジスタ３２０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板３１９０にチャネルが形成されるトランジスタとすることもできる。
図３２における回路３２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子３２０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶素子３２００に電源電圧が供給されない間は、回路３２０１に記憶されていたデータを、回路３２０２に設けられた容量素子３２０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ３２０９として用いることによって、記憶素子３２００に電源電圧が供給されない間も容量素子３２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子３２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ３２０３およびスイッチ３２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路３２０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路３２０２において、容量素子３２０８によって保持された信号はトランジスタ３２１０のゲートに入力される。そのため、記憶素子３２００への電源電圧の供給が再開された後、容量素子３２０８によって保持された信号を、トランジスタ３２１０の状態（オン状態、またはオフ状態）に変換して、回路３２０２から読み出すことができる。それ故、容量素子３２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子３２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子３２００をＣＰＵに用いる例として説明したが、記憶素子３２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１２）
本実施の形態では、本発明の一態様の表示パネルの構成例について説明する。
図３３（Ａ）は、本発明の一態様の表示パネルの上面図であり、図３３（Ｂ）は、本発明の一態様の表示パネルの画素に液晶素子を適用する場合に用いることができる画素回路を説明するための回路図である。また、図３３（Ｃ）は、本発明の一態様の表示パネルの画素に有機ＥＬ素子を適用する場合に用いることができる画素回路を説明するための回路図である。
画素部に配置するトランジスタは、上記実施の形態に従って形成することができる。また、当該トランジスタはｎチャネル型とすることが容易なので、駆動回路のうち、ｎチャネル型トランジスタで構成することができる駆動回路の一部を画素部のトランジスタと同一基板上に形成する。このように、画素部や駆動回路に上記実施の形態に示すトランジスタを用いることにより、信頼性の高い表示装置を提供することができる。
アクティブマトリクス型表示装置のブロック図の一例を図３３（Ａ）に示す。表示装置の基板３３００上には、画素部３３０１、第１の走査線駆動回路３３０２、第２の走査線駆動回路３３０３、信号線駆動回路３３０４を有する。画素部３３０１には、複数の信号線が信号線駆動回路３３０４から延伸して配置され、複数の走査線が第１の走査線駆動回路３３０２、及び第２の走査線駆動回路３３０３から延伸して配置されている。なお走査線と信号線との交差領域には、各々、表示素子を有する画素がマトリクス状に設けられている。また、表示装置の基板３３００はＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に接続されている。
図３３（Ａ）では、第１の走査線駆動回路３３０２、第２の走査線駆動回路３３０３、信号線駆動回路３３０４は、画素部３３０１と同じ基板３３００上に形成される。そのため、外部に設ける駆動回路等の部品の数が減るので、コストの低減を図ることができる。また、基板３３００外部に駆動回路を設けた場合、配線を延伸させる必要が生じ、配線間の接続数が増える。同じ基板３３００上に駆動回路を設けた場合、その配線間の接続数を減らすことができ、信頼性の向上、又は歩留まりの向上を図ることができる。
〔液晶パネル〕 また、画素の回路構成の一例を図３３（Ｂ）に示す。ここでは、ＶＡ型液晶表示パネルの画素に適用することができる画素回路を示す。
この画素回路は、一つの画素に複数の画素電極層を有する構成に適用できる。それぞれの画素電極層は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極層に印加する信号を、独立して制御できる。
トランジスタ３３１６のゲート配線３３１２と、トランジスタ３３１７のゲート配線３３１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極層又はドレイン電極層３３１４は、トランジスタ３３１６とトランジスタ３３１７で共通に用いられている。トランジスタ３３１６とトランジスタ３３１７は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い液晶表示パネルを提供することができる。
また、トランジスタ５０１６には、第１の画素電極が電気的に接続され、トランジスタ５０１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは、それぞれ分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定は無い。例えば、第１の画素電極は、Ｖ字状とすればよい。
トランジスタ３３１６のゲート電極はゲート配線３３１２と接続され、トランジスタ３３１７のゲート電極はゲート配線３３１３と接続されている。ゲート配線３３１２とゲート配線３３１３に異なるゲート信号を与えてトランジスタ３３１６とトランジスタ３３１７の動作タイミングを異ならせ、液晶の配向を制御できる。
また、容量配線３３１０と、誘電体として機能するゲート絶縁膜と、第１の画素電極層または第２の画素電極層と電気的に接続する容量電極とで保持容量を形成してもよい。
マルチドメイン構造は、一画素に第１の液晶素子３３１８と第２の液晶素子３３１９を備える。第１の液晶素子３３１８は第１の画素電極層と対向電極層とその間の液晶層とで構成され、第２の液晶素子３３１９は第２の画素電極層と対向電極層とその間の液晶層とで構成される。
なお、図３３（Ｂ）に示す画素回路は、これに限定されない。例えば、図３３（Ｂ）に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサ、又は論理回路などを追加してもよい。
〔有機ＥＬパネル〕 画素の回路構成の他の一例を図３３（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示パネルの画素構造を示す。
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
ここではｎチャネル型のトランジスタを１つの画素に２つ用いる例を示す。なお、本発明の一態様の金属酸化物膜は、ｎチャネル型のトランジスタのチャネル形成領域に用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。
適用可能な画素回路の構成及びデジタル時間階調駆動を適用した場合の画素の動作について説明する。
画素３３２０は、スイッチング用トランジスタ３３２１、駆動用トランジスタ３３２２、発光素子３３２４及び容量素子３３２３を有している。スイッチング用トランジスタ３３２１は、ゲート電極層が走査線３３２６に接続され、第１電極（ソース電極層及びドレイン電極層の一方）が信号線３３２５に接続され、第２電極（ソース電極層及びドレイン電極層の他方）が駆動用トランジスタ３３２２のゲート電極層に接続されている。駆動用トランジスタ３３２２は、ゲート電極層が容量素子３３２３を介して電源線３３２７に接続され、第１電極が電源線３３２７に接続され、第２電極が発光素子３３２４の第１電極（画素電極）に接続されている。発光素子３３２４の第２電極は共通電極３３２８に相当する。共通電極３３２８は、同一基板上に形成される共通電位線と電気的に接続される。
スイッチング用トランジスタ３３２１および駆動用トランジスタ３３２２は上記実施の形態で説明するトランジスタを適宜用いることができる。これにより、信頼性の高い有機ＥＬ表示パネルを提供することができる。
発光素子３３２４の第２電極（共通電極３３２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線３３２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子３３２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子３３２４に印加することにより、発光素子３３２４に電流を流して発光させる。なお、発光素子３３２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。
なお、容量素子３３２３は駆動用トランジスタ３３２２のゲート容量を代用することにより省略できる。駆動用トランジスタ３３２２のゲート容量については、チャネル形成領域とゲート電極層との間で容量が形成されていてもよい。
次に、駆動用トランジスタ３３２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ３３２２が十分にオンするか、オフするかの二つの状態となるようなビデオ信号を、駆動用トランジスタ３３２２に入力する。なお、駆動用トランジスタ３３２２を線形領域で動作させるために、電源線３３２７の電圧よりも高い電圧を駆動用トランジスタ３３２２のゲート電極層にかける。また、信号線３３２５には、電源線電圧に駆動用トランジスタ３３２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。
アナログ階調駆動を行う場合、駆動用トランジスタ３３２２のゲート電極層に発光素子３３２４の順方向電圧に駆動用トランジスタ３３２２の閾値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ３３２２が飽和領域で動作するようにビデオ信号を入力し、発光素子３３２４に電流を流す。また、駆動用トランジスタ３３２２を飽和領域で動作させるために、電源線３３２７の電位を、駆動用トランジスタ３３２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子３３２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。
なお、画素回路の構成は、図３３（Ｃ）に示す画素構成に限定されない。例えば、図３３（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサ、トランジスタ又は論理回路などを追加してもよい。
図３３で例示した回路に上記実施の形態で例示したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極には図示しない配線によりソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態１３）
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３４に示す。
図３４（Ａ）は携帯型ゲーム機であり、筐体９００１、筐体９００２、表示部９００３、表示部９００４、マイクロフォン９００５、スピーカー９００６、操作キー９００７、スタイラス９００８等を有する。なお、図３４（Ａ）に示した携帯型ゲーム機は、２つの表示部９００３と表示部９００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図３４（Ｂ）は携帯データ端末であり、第１筐体９０１１、第２筐体９０１２、第１表示部９０１３、第２表示部９０１４、接続部９０１５、操作キー９０１６等を有する。第１表示部９０１３は第１筐体９０１１に設けられており、第２表示部９０１４は第２筐体９０１２に設けられている。そして、第１筐体９０１１と第２筐体９０１２とは、接続部９０１５により接続されており、第１筐体９０１１と第２筐体９０１２の間の角度は、接続部９０１５により変更が可能である。第１表示部９０１３における映像を、接続部９０１５における第１筐体９０１１と第２筐体９０１２との間の角度に従って、切り替える構成としても良い。また、第１表示部９０１３および第２表示部９０１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図３４（Ｃ）はノート型パーソナルコンピュータであり、筐体９０２１、表示部９０２２、キーボード９０２３、ポインティングデバイス９０２４等を有する。
図３４（Ｄ）は電気冷凍冷蔵庫であり、筐体９０３１、冷蔵室用扉９０３２、冷凍室用扉９０３３等を有する。
図３４（Ｅ）はビデオカメラであり、第１筐体９０４１、第２筐体９０４２、表示部９０４３、操作キー９０４４、レンズ９０４５、接続部９０４６等を有する。操作キー９０４４およびレンズ９０４５は第１筐体９０４１に設けられており、表示部９０４３は第２筐体９０４２に設けられている。そして、第１筐体９０４１と第２筐体９０４２とは、接続部９０４６により接続されており、第１筐体９０４１と第２筐体９０４２の間の角度は、接続部９０４６により変更が可能である。表示部９０４３における映像を、接続部９０４６における第１筐体９０４１と第２筐体９０４２との間の角度に従って切り替える構成としても良い。
図３４（Ｆ）は普通自動車であり、車体９０５１、車輪９０５２、ダッシュボード９０５３、ライト９０５４等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）、及び／又は、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）に対して、適用、組み合わせ、又は置き換えなどを行うことが出来る。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）、及び／又は、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）に対して、組み合わせることにより、さらに多くの図を構成させることが出来る。
なお、明細書の中の図面や文章において規定されていない内容について、その内容を除くことを規定した発明の一態様を構成することが出来る。または、ある値について、上限値と下限値などで示される数値範囲が記載されている場合、その範囲を任意に狭めることで、または、その範囲の中の一点を除くことで、その範囲を一部除いた発明の一態様を規定することができる。これらにより、例えば、従来技術が本発明の一態様の技術的範囲内に入らないことを規定することができる。
具体例としては、ある回路において、第１乃至第５のトランジスタを用いている回路図が記載されているとする。その場合、その回路が、第６のトランジスタを有していないことを発明として規定することが可能である。または、その回路が、容量素子を有していないことを規定することが可能である。さらに、その回路が、ある特定の接続構造をとっているような第６のトランジスタを有していない、と規定して発明を構成することができる。または、その回路が、ある特定の接続構造をとっている容量素子を有していない、と規定して発明を構成することができる。例えば、ゲートが第３のトランジスタのゲートと接続されている第６のトランジスタを有していない、と発明を規定することが可能である。または、例えば、第１の電極が第３のトランジスタのゲートと接続されている容量素子を有していない、と発明を規定することが可能である。
別の具体例としては、ある値について、例えば、「ある電圧が、３Ｖ以上１０Ｖ以下であることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。なお、例えば、その電圧が、５Ｖ以上８Ｖ以下であると発明を規定することも可能である。なお、例えば、その電圧が、概略９Ｖであると発明を規定することも可能である。なお、例えば、その電圧が、３Ｖ以上１０Ｖ以下であるが、９Ｖである場合を除くと発明を規定することも可能である。なお、ある値について、「このような範囲であることが好ましい」、「これらを満たすことが好適である」となどと記載されていたとしても、ある値は、それらの記載に限定されない。つまり、「好ましい」、「好適である」などと記載されていたとしても、必ずしも、それらの記載には、限定されない。
別の具体例としては、ある値について、例えば、「ある電圧が、１０Ｖであることが好適である」と記載されているとする。その場合、例えば、ある電圧が、−２Ｖ以上１Ｖ以下である場合を除く、と発明の一態様を規定することが可能である。または、例えば、ある電圧が、１３Ｖ以上である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある物質の性質について、例えば、「ある膜は、絶縁膜である」と記載されているとする。その場合、例えば、その絶縁膜が、有機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その絶縁膜が、無機絶縁膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、導電膜である場合を除く、と発明の一態様を規定することが可能である。または、例えば、その膜が、半導体膜である場合を除く、と発明の一態様を規定することが可能である。
別の具体例としては、ある積層構造について、例えば、「Ａ膜とＢ膜との間に、ある膜が設けられている」と記載されているとする。その場合、例えば、その膜が、４層以上の積層膜である場合を除く、と発明を規定することが可能である。または、例えば、Ａ膜とその膜との間に、導電膜が設けられている場合を除く、と発明を規定することが可能である。
なお、本明細書等において記載されている発明の一態様は、さまざまな人が実施することが出来る。しかしながら、その実施は、複数の人にまたがって実施される場合がある。例えば、送受信システムの場合において、Ａ社が送信機を製造および販売し、Ｂ社が受信機を製造および販売する場合がある。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置は、Ａ社が製造および販売する。そして、Ｂ社がその半導体装置を購入して、その半導体装置に発光素子を成膜して、発光装置として完成させる、という場合がある。
このような場合、Ａ社またはＢ社のいずれに対しても、特許侵害を主張できるような発明の一態様を、構成することが出来る。つまり、Ａ社のみが実施するような発明の一態様を構成することが可能であり、別の発明の一態様として、Ｂ社のみが実施するような発明の一態様を構成することが可能である。また、Ａ社またはＢ社に対して、特許侵害を主張できるような発明の一態様は、明確であり、本明細書等に記載されていると判断する事が出来る。例えば、送受信システムの場合において、送信機のみの場合の記載や、受信機のみの場合の記載が本明細書等になかったとしても、送信機のみで発明の一態様を構成することができ、受信機のみで別の発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。別の例としては、トランジスタおよび発光素子を有する発光装置の場合において、トランジスタが形成された半導体装置のみの場合の記載や、発光素子を有する発光装置のみの場合の記載が本明細書等になかったとしても、トランジスタが形成された半導体装置のみで発明の一態様を構成することができ、発光素子を有する発光装置のみで発明の一態様を構成することができ、それらの発明の一態様は、明確であり、本明細書等に記載されていると判断することが出来る。
なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であると言える。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先が複数のケースについてありうる場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であると言える。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、その一部分を取り出して、発明の一態様を構成することは可能である。したがって、ある部分を述べる図または文章が記載されている場合、その一部分の図または文章を取り出した内容も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能であるものとする。そして、その発明の一態様は明確であると言える。そのため、例えば、能動素子（トランジスタ、ダイオードなど）、配線、受動素子（容量素子、抵抗素子など）、導電層、絶縁層、半導体層、有機材料、無機材料、部品、装置、動作方法、製造方法などが単数もしくは複数記載された図面または文章において、その一部分を取り出して、発明の一態様を構成することが可能であるものとする。例えば、Ｎ個（Ｎは整数）の回路素子（トランジスタ、容量素子等）を有して構成される回路図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の回路素子（トランジスタ、容量素子等）を抜き出して、発明の一態様を構成することは可能である。別の例としては、Ｎ個（Ｎは整数）の層を有して構成される断面図から、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の層を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、Ｎ個（Ｎは整数）の要素を有して構成されるフローチャートから、Ｍ個（Ｍは整数で、Ｍ＜Ｎ）の要素を抜き出して、発明の一態様を構成することは可能である。さらに別の例としては、「Ａは、Ｂ、Ｃ、Ｄ、Ｅ、または、Ｆを有する」と記載されている文章から、一部の要素を任意に抜き出して、「Ａは、ＢとＥとを有する」、「Ａは、ＥとＦとを有する」、「Ａは、ＣとＥとＦとを有する」、または、「Ａは、ＢとＣとＤとＥとを有する」などの発明の一態様を構成することは可能である。
なお、本明細書等においては、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念を導き出すことは、当業者であれば容易に理解される。したがって、ある一つの実施の形態において述べる図または文章において、少なくとも一つの具体例が記載される場合、その具体例の上位概念も、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は、明確であると言える。
なお、本明細書等においては、少なくとも図に記載した内容（図の中の一部でもよい）は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。したがって、ある内容について、図に記載されていれば、文章を用いて述べていなくても、その内容は、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。同様に、図の一部を取り出した図についても、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。そして、その発明の一態様は明確であると言える。
１０ 電子銃室
１２ 光学系
１４ 試料室
１６ 光学系
１８ カメラ
２０ 観察室
２２ フィルム室
２４ 電子
２８ 物質
３２ 蛍光板
１０１ 絶縁体
１０２ 半導体
１０３ 島状半導体
１０４ 導電体
２０１ 導電パターン
２０２ 導電パターン
２０３ 導電パターン
２０４ 絶縁体
３０１ 電極
３０２ 電極
３０３ 電極
３０４ 絶縁体
３１０ 開口又は溝
３１１ 開口又は溝
４０１ 導電体
４１０ 開口又は溝
５０１ 導電パターン
５０２ 導電パターン
５０３ 導電パターン
６０１ 導電パターン
６０２ 導電パターン
６０４ 絶縁体
７０１ 電極
７０２ 電極
７０３ 電極
７０４ 絶縁体
７１０ 開口又は溝
７１１ 開口又は溝
８０１ 導電体
８１０ 開口又は溝
９０１ 導電パターン
９０２ 導電パターン
９０３ 導電パターン
１００１ 絶縁体
１００２ 半導体
１００３ 島状半導体
１００４ 導電体
１１０１ 絶縁体
１１０２ 電極
１１０３ 電極
１１０４ 電極
１１０５ 導電パターン
１２０１ 絶縁体
１２０２ 開口又は溝
１３０１ 導電体
１３０２ 導電パターン
１３０３ 導電パターン
１３０４ 導電パターン
１４０１ 絶縁体
１４０２ 半導体
１４０３ 導電体
１４０４ 半導体
１４０５ 導電パターン
１４０６ 導電パターン
１４０７ 導電パターン
１５０１ 絶縁体
１５０２ 電極
１５０３ 電極
１５０４ 電極
１５１０ 開口又は溝
１５１１ 開口又は溝
１６０１ 絶縁体
１６１０ 開口又は溝
１７０１ 導電体
１７０２ 導電パターン
１７０３ 導電パターン
１７０４ 導電パターン
１８０１ 導電パターン
１８０２ 導電パターン
１８０４ 半導体
１８０５ 絶縁体
１９０１ 電極
１９０２ 電極
１９０３ 電極
１９０４ 絶縁体
１９１０ 開口又は溝
１９１１ 開口又は溝
２００１ 導電体
２０１０ 開口又は溝
２１０１ 導電パターン
２１０２ 導電パターン
２１０３ 導電パターン
２２０１ 絶縁体
２２０２ 半導体
２２０３ 導電体
２２０４ 絶縁体
２２０５ 半導体
２２０６ 導電パターン
２２０７ 導電パターン
２２０８ 導電パターン
２３０１ 電極
２３０２ 電極
２３０３ 絶縁体
２４０１ 導電体
２４１０ 開口又は溝
２５０１ 導電パターン
２５０２ 導電パターン
２５０３ 導電パターン
２９０１ 半導体
２９０２ 半導体
２９０３ 半導体
２９０４ 絶縁体
２９０５ 絶縁体
２９０６ 導電体
３００１ トランジスタ
３００２ トランジスタ
３００３ 容量
３００４ 絶縁体
３００５ 半導体基板
３００６ ゲート絶縁膜
３００７ ゲート電極
３００８ａ 低抵抗領域
３００８ｂ 低抵抗領域
３００９ 絶縁体
３０１０ 絶縁体
３０１１ 絶縁体
３０１２ 絶縁体
３０１３ プラグ
３０１４ プラグ
３０１５ プラグ
３１８９ ＲＯＭインターフェース
３１９０ 基板
３１９１ ＡＬＵ
３１９２ ＡＬＵコントローラ
３１９３ インストラクションデコーダ
３１９４ インタラプトコントローラ
３１９５ タイミングコントローラ
３１９６ レジスタ
３１９７ レジスタコントローラ
３１９８ バスインターフェース
３１９９ ＲＯＭ
３２００ 記憶素子
３２０１ 回路
３２０２ 回路
３２０３ スイッチ
３２０４ スイッチ
３２０６ 論理素子
３２０７ 容量素子
３２０８ 容量素子
３２０９ トランジスタ
３２１０ トランジスタ
３２１３ トランジスタ
３２１４ トランジスタ
３２２０ 回路
３３００ 基板
３３０１ 画素部
３３０２ 走査線駆動回路
３３０３ 走査線駆動回路
３３０４ 信号線駆動回路
３３１０ 容量配線
３３１２ ゲート配線
３３１３ ゲート配線
３３１４ ドレイン電極層
３３１６ トランジスタ
３３１７ トランジスタ
３３１８ 液晶素子
３３１９ 液晶素子
３３２０ 画素
３３２１ スイッチング用トランジスタ
３３２２ 駆動用トランジスタ
３３２３ 容量素子
３３２４ 発光素子
３３２５ 信号線
３３２６ 走査線
３３２７ 電源線
３３２８ 共通電極
５０１６ トランジスタ
５０１７ トランジスタ
９００１ 筐体
９００２ 筐体
９００３ 表示部
９００４ 表示部
９００５ マイクロフォン
９００６ スピーカー
９００７ 操作キー
９００８ スタイラス
９０１１ 筐体
９０１２ 筐体
９０１３ 表示部
９０１４ 表示部
９０１５ 接続部
９０１６ 操作キー
９０２１ 筐体
９０２２ 表示部
９０２３ キーボード
９０２４ ポインティングデバイス
９０３１ 筐体
９０３２ 冷蔵室用扉
９０３３ 冷凍室用扉
９０４１ 筐体
９０４２ 筐体
９０４３ 表示部
９０４４ 操作キー
９０４５ レンズ
９０４６ 接続部
９０５１ 車体
９０５２ 車輪
９０５３ ダッシュボード
９０５４ ライト

Claims (8)

  1. 島状半導体と、第１の電極及び第２の電極と、第１の絶縁体と、第２の絶縁体と、第３の電極と、を有し、
    前記第１の電極および前記第２の電極は、前記島状半導体に接し、
    前記第１の絶縁体は、前記島状半導体と、前記第１の電極と、前記第２の電極と、の上に設けられ、
    前記第１の絶縁体は、前記島状半導体上に開口又は溝を有し、
    前記第２の絶縁体は、前記第１の絶縁体上、前記開口の内壁又は溝の内壁、および前記島状半導体表面に設けられており、
    前記開口又は溝に設けられた前記第３の電極、を有する半導体装置。
  2. 半導体を設ける第１の工程と、
    前記半導体に第１の加工を行い、島状半導体を設ける第２の工程と、
    前記島状半導体上に第１の導電体を設ける第３の工程と、
    前記第１の導電体に第２の加工を行い、第１の形状の導電体を設ける第４の工程と、
    前記第１の形状の導電体上に第１の絶縁体を設ける第５の工程と、
    前記第１の絶縁体に開口又は溝を設ける第６の工程と、
    前記開口又は溝において、前記第１の形状の導電体に前記第３の加工を行うことにより、第１の電極と第２の電極を形成し、且つ、前記島状半導体を露出する第７の工程と、
    前記第１の絶縁体、前記開口の内壁又は溝の内壁、及び、前記露出された島状半導体の上に第２の絶縁体を設ける第８の工程と、
    前記第２の絶縁体上に第２の導電体を設ける第９の工程と、
    前記第２の導電体に第４の加工を行い、第３の電極を設ける第１０の工程と、を有する半導体装置の作製方法。
  3. 半導体を設ける第１の工程と、
    前記半導体に第１の加工を行い、島状半導体を設ける第２の工程と、
    前記島状半導体上に第１の導電体を設ける第３の工程と、
    前記第１の導電体上に第１の絶縁体を設ける第４の工程と、
    前記第１の絶縁体に第２の加工を行い所望の形状とし、前記第１の導電体に第３の加工を行うことにより、第１の電極と第２の電極を形成し、且つ、前記島状半導体を露出する第５の工程と、
    前記第１の絶縁体、前記開口の内壁又は溝の内壁、及び、前記露出された島状半導体の上に第２の絶縁体を設ける第６の工程と、
    前記第２の絶縁体上に第２の導電体を設ける第７の工程と、
    前記第２の導電体に第３の加工を行い、第３の電極を設ける第８の工程と、を有する半導体装置の作製方法。
  4. 半導体を設ける第１の工程と、
    前記半導体上に、前記半導体に接して第１の導電体を設ける第２の工程と、
    前記半導体と前記第１の導電体とを第１の加工により、第１の形状にする第３の工程と、
    前記第１の形状の半導体と導電体との上に第１の絶縁体を設ける第４の工程と、
    前記第１の絶縁体に開口又は溝を設ける第５の工程と、
    前記開口又は溝において、前記第１の形状の導電体に第２の加工を行うことにより、第１の電極と第２の電極を形成し、且つ、前記第１の形状の半導体を露出する第６の工程と、
    前記第１の絶縁体、前記開口の内壁又は溝の内壁、及び、前記第１の形状の半導体の上に第２の絶縁体を設ける第７の工程と、
    前記第２の絶縁体上に第２の導電体を設ける第８の工程と、
    前記第２の導電体に第３の加工を行い、第３の電極を設ける第９の工程と、を有する半導体装置の作製方法。
  5. 半導体を設ける第１の工程と、
    前記半導体上に、前記半導体に接して第１の導電体を設ける第２の工程と、
    前記第１の導電体の上に第１の絶縁体を設ける第３の工程と、
    前記第１の絶縁体に第１の加工を行い所望の形状にする第４の工程と、
    前記第１の導電体に第２の加工することにより、第１の電極と第２の電極を形成し、且つ、前記半導体を露出する第５の工程と、
    前記第１の絶縁体、前記開口の内壁又は溝の内壁、及び、前記露出された島状半導体の上に第２の絶縁体を設ける第６の工程と、
    前記第２の絶縁体上に第２の導電体を設ける第７の工程と、
    前記第２の導電体に第３の加工を行い、第３の電極を設ける第８の工程と、を有する半導体装置の作製方法。
  6. 請求項２乃至５のいずれか一項において、前記第１の絶縁体は平坦性を有する絶縁体であることを特徴とする半導体装置の作製方法。
  7. 請求項２乃至５のいずれか一項において、前記第１の絶縁体は低比誘電率物質を有することを特徴とする半導体装置の作製方法。
  8. 請求項２又は４において、前記第２の導電体の加工に際し、ＣＭＰ処理を用いることを特徴とする半導体装置の作製方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017130661A (ja) * 2016-01-20 2017-07-27 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2017147445A (ja) * 2016-02-17 2017-08-24 株式会社半導体エネルギー研究所 半導体装置、電子機器
WO2017144994A1 (ja) * 2016-02-22 2017-08-31 株式会社半導体エネルギー研究所 トランジスタおよびその作製方法、半導体ウエハならびに電子機器

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9780226B2 (en) 2014-04-25 2017-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
TWI663733B (zh) 2014-06-18 2019-06-21 日商半導體能源研究所股份有限公司 電晶體及半導體裝置
KR102481037B1 (ko) 2014-10-01 2022-12-27 가부시키가이샤 한도오따이 에네루기 켄큐쇼 배선층 및 그 제작 방법
US9954112B2 (en) 2015-01-26 2018-04-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9812587B2 (en) 2015-01-26 2017-11-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US9660100B2 (en) 2015-02-06 2017-05-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR102669279B1 (ko) 2015-02-06 2024-05-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제작 방법
JP2016154225A (ja) 2015-02-12 2016-08-25 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
US9991394B2 (en) 2015-02-20 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method thereof
US10403646B2 (en) 2015-02-20 2019-09-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016225602A (ja) 2015-03-17 2016-12-28 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP6736321B2 (ja) 2015-03-27 2020-08-05 株式会社半導体エネルギー研究所 半導体装置の製造方法
TW202316486A (zh) 2015-03-30 2023-04-16 日商半導體能源研究所股份有限公司 半導體裝置的製造方法
KR20240069807A (ko) * 2015-04-13 2024-05-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
KR102556718B1 (ko) 2015-06-19 2023-07-17 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 그 제작 방법, 및 전자 기기
US11189736B2 (en) 2015-07-24 2021-11-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
SG10201608737QA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Method for manufacturing semiconductor device
SG10201608814YA (en) 2015-10-29 2017-05-30 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the semiconductor device
CN108475491B (zh) 2015-12-18 2021-04-20 株式会社半导体能源研究所 半导体装置以及包括该半导体装置的显示装置
US10147681B2 (en) 2016-12-09 2018-12-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US11804551B2 (en) 2018-07-27 2023-10-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US12094979B2 (en) 2018-10-26 2024-09-17 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US11107929B2 (en) 2018-12-21 2021-08-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10978563B2 (en) 2018-12-21 2021-04-13 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
CN117476549B (zh) * 2023-12-25 2024-04-09 合肥晶合集成电路股份有限公司 半导体叠层结构的制造方法及半导体结构

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823099A (ja) * 1994-03-14 1996-01-23 Natl Science Council Of Roc 多結晶質薄膜トランジスターおよびその製造方法
JP2010080952A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010147458A (ja) * 2008-12-22 2010-07-01 Korea Electronics Telecommun 透明トランジスタ及びその製造方法
JP2012049514A (ja) * 2010-07-30 2012-03-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2012256874A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014029994A (ja) * 2012-06-27 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法

Family Cites Families (122)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
US5736435A (en) 1995-07-03 1998-04-07 Motorola, Inc. Process for fabricating a fully self-aligned soi mosfet
JPH11505377A (ja) 1995-08-03 1999-05-18 フィリップス エレクトロニクス ネムローゼ フェンノートシャップ 半導体装置
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6291278B1 (en) 1999-05-03 2001-09-18 Advanced Micro Devices, Inc. Method of forming transistors with self aligned damascene gate contact
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
US6982460B1 (en) 2000-07-07 2006-01-03 International Business Machines Corporation Self-aligned gate MOSFET with separate gates
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
US7061014B2 (en) 2001-11-05 2006-06-13 Japan Science And Technology Agency Natural-superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US6660598B2 (en) 2002-02-26 2003-12-09 International Business Machines Corporation Method of forming a fully-depleted SOI ( silicon-on-insulator) MOSFET having a thinned channel region
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
US6673683B1 (en) 2002-11-07 2004-01-06 Taiwan Semiconductor Manufacturing Co., Ltd Damascene gate electrode method for fabricating field effect transistor (FET) device with ion implanted lightly doped extension regions
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US20070194379A1 (en) 2004-03-12 2007-08-23 Japan Science And Technology Agency Amorphous Oxide And Thin Film Transistor
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
WO2006051995A1 (en) 2004-11-10 2006-05-18 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
EP2453480A2 (en) 2004-11-10 2012-05-16 Canon Kabushiki Kaisha Amorphous oxide and field effect transistor
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
US7872259B2 (en) 2004-11-10 2011-01-18 Canon Kabushiki Kaisha Light-emitting device
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
KR100641068B1 (ko) 2005-01-21 2006-11-06 삼성전자주식회사 듀얼 다마신 채널 구조물과 그 제조 방법
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
TWI390735B (zh) 2005-01-28 2013-03-21 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
JP2006258923A (ja) * 2005-03-15 2006-09-28 Nec Corp 液晶表示装置及びその製造方法
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP4837943B2 (ja) * 2005-05-30 2011-12-14 ラピスセミコンダクタ株式会社 半導体装置およびその製造方法
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998373A3 (en) 2005-09-29 2012-10-31 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method thereof
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101103374B1 (ko) 2005-11-15 2012-01-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
JP5067039B2 (ja) 2007-06-25 2012-11-07 パナソニック株式会社 半導体装置の製造方法
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5458745B2 (ja) * 2009-08-26 2014-04-02 ソニー株式会社 半導体装置及びその製造方法
KR101837102B1 (ko) * 2009-10-30 2018-03-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
WO2011058913A1 (en) 2009-11-13 2011-05-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
WO2011068028A1 (en) * 2009-12-04 2011-06-09 Semiconductor Energy Laboratory Co., Ltd. Semiconductor element, semiconductor device, and method for manufacturing the same
CN104658598B (zh) 2009-12-11 2017-08-11 株式会社半导体能源研究所 半导体器件、逻辑电路和cpu
JP5898527B2 (ja) 2011-03-04 2016-04-06 株式会社半導体エネルギー研究所 半導体装置
US8779488B2 (en) * 2011-04-15 2014-07-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US8916868B2 (en) 2011-04-22 2014-12-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
TWI573277B (zh) * 2011-05-05 2017-03-01 半導體能源研究所股份有限公司 半導體裝置及其製造方法
JP6402017B2 (ja) 2013-12-26 2018-10-10 株式会社半導体エネルギー研究所 半導体装置
WO2015145292A1 (en) 2014-03-28 2015-10-01 Semiconductor Energy Laboratory Co., Ltd. Transistor and semiconductor device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0823099A (ja) * 1994-03-14 1996-01-23 Natl Science Council Of Roc 多結晶質薄膜トランジスターおよびその製造方法
JP2010080952A (ja) * 2008-09-01 2010-04-08 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の作製方法
JP2010147458A (ja) * 2008-12-22 2010-07-01 Korea Electronics Telecommun 透明トランジスタ及びその製造方法
JP2012049514A (ja) * 2010-07-30 2012-03-08 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2012256874A (ja) * 2011-05-13 2012-12-27 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP2014029994A (ja) * 2012-06-27 2014-02-13 Semiconductor Energy Lab Co Ltd 半導体装置および半導体装置の作製方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017130661A (ja) * 2016-01-20 2017-07-27 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP2017147445A (ja) * 2016-02-17 2017-08-24 株式会社半導体エネルギー研究所 半導体装置、電子機器
WO2017144994A1 (ja) * 2016-02-22 2017-08-31 株式会社半導体エネルギー研究所 トランジスタおよびその作製方法、半導体ウエハならびに電子機器

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