WO2017144994A1 - トランジスタおよびその作製方法、半導体ウエハならびに電子機器 - Google Patents

トランジスタおよびその作製方法、半導体ウエハならびに電子機器 Download PDF

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WO2017144994A1
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insulator
oxide
conductor
oxide semiconductor
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PCT/IB2017/050727
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浅見良信
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株式会社半導体エネルギー研究所
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    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources

Definitions

  • One embodiment of the present invention relates to a transistor.
  • One embodiment of the present invention relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter).
  • One embodiment of the present invention relates to a semiconductor device, a light-emitting device, a display device, an electronic device, a lighting device, and manufacturing methods thereof.
  • the present invention relates to an electronic device in which a semiconductor integrated circuit including a LSI, a CPU, a power device mounted on a power supply circuit, a memory, a thyristor, a converter, an image sensor, and the like is mounted as a component.
  • a semiconductor device refers to any device that can function by utilizing semiconductor characteristics.
  • An electro-optical device, a semiconductor circuit, and an electronic device may include a semiconductor device.
  • the CPU is an aggregate of semiconductor elements having a semiconductor integrated circuit (at least a transistor and a memory) separated from a semiconductor wafer and formed with electrodes serving as connection terminals.
  • a semiconductor circuit such as an LSI, a CPU, or a memory is mounted on a circuit board, for example, a printed wiring board, and is used as one of various electronic device components.
  • a technique for forming a transistor using a semiconductor thin film formed over a substrate having an insulating surface has been attracting attention.
  • the transistor is widely applied to electronic devices such as an integrated circuit (IC) and an image display device (also simply referred to as a display device).
  • IC integrated circuit
  • image display device also simply referred to as a display device.
  • a silicon-based semiconductor material is widely known as a semiconductor thin film applicable to a transistor, but an oxide semiconductor has attracted attention as another material.
  • a transistor including an oxide semiconductor has extremely small off-state current in a non-conduction state.
  • a low power consumption CPU and the like using a characteristic in which an off-state current of a transistor including an oxide semiconductor is small is disclosed (see Patent Document 1).
  • the subthreshold swing value decreases as the channel width decreases due to miniaturization.
  • the contact area between the source region and the vicinity thereof, the drain region and the oxide semiconductor in the vicinity thereof, and the source electrode and the drain electrode is reduced.
  • the contact side width between the oxide semiconductor near the channel region and the source and drain electrodes is reduced.
  • An object of one embodiment of the present invention is to provide a transistor with high on-state current. Another object of one embodiment of the present invention is to provide a transistor with low off-state current. Another object of one embodiment of the present invention is to provide a transistor with low parasitic capacitance. Another object of one embodiment of the present invention is to provide a miniaturized transistor. Another object of one embodiment of the present invention is to provide a transistor with high frequency characteristics.
  • One embodiment of the present invention includes an oxide semiconductor, a first insulator over the oxide semiconductor, a first conductor over the oxide semiconductor, a second conductor over the oxide semiconductor, A third conductor on the insulator; a side surface of the third conductor is in contact with the first insulator; and the oxide semiconductor includes a source region having a region overlapping with the first conductor; A drain region having a region overlapping with the second conductor and a channel region having a region overlapping with the third conductor, and the length of the oxide semiconductor in the channel region in the channel width direction is the source region The transistor is smaller than the length of the oxide semiconductor in the channel width direction in the drain region.
  • the length of the oxide semiconductor in the channel region in the channel width direction is 10 nm from the length of the oxide semiconductor in the channel width direction in the source region and the length of the oxide semiconductor in the channel width direction in the drain region. It may be smaller than 100 nm.
  • the oxide semiconductor may include In, M (M is Al, Ga, Y, or Sn), and Zn.
  • an oxide semiconductor is formed, a conductor is formed so as to cover an upper surface of the oxide semiconductor, and a side surface of the oxide semiconductor and an upper surface and a side surface of the conductor are covered.
  • An insulator is formed, and an opening is formed by etching a part of the insulator, and a part of the top surface of the conductor, a part of the side surface of the conductor, and a part of the side surface of the oxide semiconductor are provided.
  • the exposed side surface of the oxide semiconductor may be etched by wet etching.
  • a semiconductor wafer including a plurality of transistors according to one embodiment of the present invention and having a dicing region is also one embodiment of the present invention.
  • an electronic device including the semiconductor device including the transistor of one embodiment of the present invention and a display portion is also one embodiment of the present invention.
  • a transistor with high on-state current can be provided.
  • a transistor with low off-state current can be provided.
  • a transistor with low parasitic capacitance can be provided.
  • a miniaturized transistor can be provided.
  • a transistor with high frequency characteristics can be provided.
  • a semiconductor device including a transistor with high on-state current can be provided.
  • a semiconductor device including a transistor with low off-state current can be provided.
  • a semiconductor device including a transistor with low parasitic capacitance can be provided.
  • a semiconductor device capable of high-speed operation can be provided.
  • a highly reliable semiconductor device can be provided.
  • a small semiconductor device can be provided.
  • a semiconductor device with low power consumption can be provided.
  • a method for manufacturing a semiconductor device with a reduced number of masks can be provided.
  • a method for manufacturing a semiconductor device with a reduced number of steps can be provided.
  • a method for manufacturing a semiconductor device with improved yield can be provided.
  • a method for manufacturing a semiconductor device with improved productivity can be provided.
  • a novel transistor can be provided.
  • a novel method for manufacturing a transistor can be provided.
  • a semiconductor device, a semiconductor wafer, and an electronic device each including a novel transistor can be provided.
  • FIGS. 3A and 3B are a three-dimensional view, a top view, and a cross-sectional view illustrating a transistor.
  • FIGS. FIGS. 3A and 3B are a three-dimensional view, a top view, and a cross-sectional view illustrating a transistor.
  • FIGS. FIGS. 3A and 3B are a three-dimensional view, a top view, and a cross-sectional view illustrating a transistor.
  • FIGS. FIGS. 3A and 3B are a three-dimensional view, a top view, and a cross-sectional view illustrating a transistor.
  • FIGS. FIGS. 3A and 3B are a three-dimensional view, a top view, and a cross-sectional view illustrating a transistor.
  • FIGS. FIGS. 3A and 3B are a three-dimensional view, a top view, and a cross-sectional view illustrating a transistor.
  • FIGS. FIGS. 3A and 3B are a three-dimensional
  • FIGS. 3A and 3B are a three-dimensional view, a top view, and a cross-sectional view illustrating a transistor.
  • FIGS. 4A and 4B illustrate a range of the atomic ratio of an oxide semiconductor according to the present invention.
  • FIG. 6 illustrates a crystal of InMZnO 4 .
  • FIG. 11 is a band diagram of a stacked structure of an oxide semiconductor.
  • FIGS. 4A to 4C illustrate structural analysis by XRD of a CAAC-OS and a single crystal oxide, and FIGS. Sectional TEM image of CAAC-OS, planar TEM image and image analysis image thereof. The figure which shows the electron diffraction pattern of nc-OS, and the cross-sectional TEM image of nc-OS.
  • FIG. 6 shows changes in crystal parts of an In—Ga—Zn oxide due to electron irradiation.
  • 3A to 3D are a three-dimensional view, a top view, and a cross-sectional view illustrating a method for manufacturing a transistor.
  • 3A to 3D are a three-dimensional view, a top view, and a cross-sectional view illustrating a method for manufacturing a transistor.
  • 3A to 3D are a three-dimensional view, a top view, and a cross-sectional view illustrating a method for manufacturing a transistor.
  • 3A to 3D are a three-dimensional view, a top view, and a cross-sectional view illustrating a method for manufacturing a transistor.
  • 3A to 3D are a three-dimensional view, a top view, and a cross-sectional view illustrating a method for manufacturing a transistor.
  • 3A to 3D are a three-dimensional view, a top view, and a cross-sectional view illustrating a method for manufacturing a transistor.
  • 3A to 3D are a three-dimensional view, a top view, and a cross-sectional view illustrating a method for manufacturing a transistor.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device.
  • FIG. 10 is a block diagram illustrating a semiconductor device.
  • FIG. 10 is a circuit diagram illustrating a semiconductor device.
  • 4A and 4B are a circuit diagram, a top view, and a cross-sectional view illustrating a semiconductor device.
  • 6A and 6B are a circuit diagram and a cross-sectional view illustrating a semiconductor device.
  • FIG. 10 is a top view illustrating a semiconductor device.
  • FIG. 10 is a block diagram illustrating a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device.
  • FIG. 10 is a cross-sectional view illustrating a semiconductor device. The top view and sectional drawing of a semiconductor wafer.
  • FIG. 10A and 10B are a flowchart and a perspective schematic diagram illustrating an example of a manufacturing process of an electronic component.
  • FIG. 14 is a perspective view illustrating an electronic device. Relationship between transistor transconductance and channel width. Relationship between S value of transistor and channel width. Transistor ID-VG characteristics.
  • the ordinal numbers attached as the first, second, etc. are used for convenience and do not indicate the order of steps or the order of lamination. Therefore, for example, the description can be made by appropriately replacing “first” with “second” or “third”.
  • the ordinal numbers described in this specification and the like may not match the ordinal numbers used to specify one embodiment of the present invention.
  • a semiconductor device refers to all devices that can function by utilizing semiconductor characteristics.
  • a semiconductor element such as a transistor, a semiconductor circuit, an arithmetic device, and a memory device are one embodiment of the semiconductor device.
  • An imaging device, a display device, a liquid crystal display device, a light-emitting device, an electro-optical device, a power generation device (including a thin film solar cell, an organic thin film solar cell, and the like) and an electronic device may include a semiconductor device.
  • a transistor is an element having at least three terminals including a gate, a drain, and a source.
  • a channel region is provided between the drain (drain terminal, drain region or drain electrode) and the source (source terminal, source region or source electrode), and a current flows through the drain, channel region, and source. It is something that can be done.
  • a channel region refers to a region through which a current mainly flows.
  • the functions of the source and drain may be switched when transistors with different polarities are used or when the direction of current changes during circuit operation. Therefore, in this specification and the like, the terms source and drain can be used interchangeably.
  • a silicon oxynitride film has a composition that contains more oxygen than nitrogen, and preferably contains 55 atomic% to 65 atomic% of oxygen and 1 atom of nitrogen.
  • % To 20 atomic% silicon is contained in a concentration range of 25 atomic% to 35 atomic%, and hydrogen is contained in a concentration range of 0.1 atomic% to 10 atomic%.
  • the silicon nitride oxide film has a composition containing more nitrogen than oxygen.
  • nitrogen is 55 atomic% to 65 atomic% and oxygen is 1 atomic% to 20 atomic%.
  • film and “layer” can be interchanged.
  • conductive layer may be changed to the term “conductive film”.
  • insulating film may be changed to the term “insulating layer” in some cases.
  • One embodiment of the present invention relates to a transistor and a manufacturing method thereof.
  • slimming the oxide semiconductor in the channel formation region in the channel width direction to reduce the channel width the gate electric field is easily applied to the oxide semiconductor, and the S value can be reduced.
  • the contact area between the source electrode and the oxide semiconductor and the contact area between the drain electrode and the oxide semiconductor do not decrease. As described above, a decrease in on-current can be suppressed while reducing the S value.
  • FIG. 1A is a three-dimensional view of a transistor 10 which is a transistor of one embodiment of the present invention.
  • FIG. 1B is a top view of the transistor 10.
  • FIG. 1C is a cross-sectional view corresponding to the dashed-dotted line X1-X2 illustrated in FIG.
  • FIG. 1D is a cross-sectional view corresponding to the dashed-dotted line Y1-Y2 illustrated in FIG. Note that in FIG. 1A, components on the Y2 side from the one-dot chain line A1-A2 shown in FIG. 1B are omitted.
  • alternate long and short dash line X1-X2 may be referred to as the channel length direction.
  • alternate long and short dash line Y1-Y2 may be referred to as a channel width direction.
  • the “channel length” means, for example, a region where a semiconductor (or a portion in which a current flows in the semiconductor when the transistor is on) overlaps with a lower portion of a gate electrode in a top view of the transistor, or A distance between a source (source region or source electrode) and a drain (drain region or drain electrode) in a region where a channel is formed.
  • the channel length is not necessarily the same in all regions. That is, the channel length of one transistor may not be fixed to one value. Therefore, in this specification, the channel length is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the source region refers to, for example, a region where the lower portion of the source electrode and the semiconductor overlap.
  • the drain electrode refers to, for example, a region where the lower portion of the drain electrode and the semiconductor overlap.
  • channel width means, for example, the length of a region where a semiconductor (or a portion where a current flows in the semiconductor when the transistor is on) and a gate electrode overlap. Note that in one transistor, the channel width is not necessarily the same in all regions. That is, the channel width of one transistor may not be fixed to one value. Therefore, in this specification, the channel width is any one of values, the maximum value, the minimum value, or the average value in a region where a channel is formed.
  • the transistor 10 includes an insulator 11, an insulator 12, an oxide 13, a conductor 14 a, a conductor 14 b, an insulator 15, a conductor 16, and an insulator 17. Note that a wiring, a transistor, a capacitor, or the like can be provided below the insulator 11 and between the insulator 11 and the insulator 12.
  • the insulator 11 can be a substrate such as a semiconductor substrate or an SOI (Silicon On Insulator) substrate. Further, the insulator 11 can be omitted.
  • the insulator 17 is omitted in FIG. In FIG. 1A, the insulator 15 and the conductor 16 in the region that does not overlap with the oxide 13 in the Y2 direction are not hatched.
  • the insulator 12 is provided on the insulator 11, the oxide 13 is provided on the insulator 12, the conductor 14a is provided on the oxide 13, and the conductor 14b is provided on the oxide 13.
  • the insulator 15 is provided on the insulator 12 and the oxide 13, the conductor 16 is provided on the insulator 15, and the insulator 17 is provided on the insulator 12, the conductor 14a, and the conductor 14b. Is provided.
  • the insulator 12 functions as a base insulating film and an interlayer insulating film.
  • the conductor 14a functions as one of a source electrode and a drain electrode.
  • the conductor 14b functions as the other of the source electrode and the drain electrode.
  • the insulator 15 has a function as a gate insulating film.
  • the conductor 16 has a function as a gate electrode.
  • the insulator 17 functions as a protective insulating film and an interlayer insulating film.
  • the oxide 13 is an active layer composed of an oxide semiconductor. That is, the oxide 13 has a channel region in a region overlapping with the conductor 16.
  • the oxide 13 has one of a source region and a drain region in a region overlapping with the conductor 14a, and has the other of the source region and the drain region in a region overlapping with the conductor 14b.
  • the transistor 10 has a structure in which the channel region of the oxide 13 is electrically surrounded by the electric field of the conductor 16. This configuration is referred to as a surround-channel (s-channel) structure. Since the transistor 10 has an s-channel structure, a channel may be formed over the entire top surface and side surfaces of the oxide 13 in a region overlapping with the conductor 16 with the insulator 15 interposed therebetween. As described above, a large current can flow between the source and the drain of the transistor 10, and the on-state current can be increased.
  • on-state current refers to drain current when a transistor is in an on state.
  • the ON state is a state where the voltage (VG) between the gate and the source is higher than the threshold voltage (Vth) in the n-channel transistor, and VG is lower than Vth in the p-channel transistor.
  • the on-state current of an n-channel transistor may refer to a drain current when VG is equal to or higher than Vth.
  • the on-state current of the transistor may depend on the voltage (VD) between the drain and the source.
  • off-state current refers to drain current when a transistor is in an off state.
  • the off state refers to a state where VG is lower than Vth for an n-channel transistor and a state where VG is higher than Vth for a p-channel transistor unless otherwise specified.
  • the off-state current of an n-channel transistor sometimes refers to the drain current when VG is lower than Vth.
  • the transistor 10 has a channel width (the length in the channel width direction of the oxide 13 in the channel region) of the oxide 13 in the source region in the channel width direction. And the length in the channel width direction of the oxide 13 in the drain region. That is, the oxide 13 in the channel region is slimmed in the channel width direction. With this structure, the channel width of the transistor 10 can be reduced. Thereby, the gate electric field due to the s-channel structure is more likely to be applied to the oxide 13, and the S value can be reduced.
  • the oxide 13 is slimmed from both the Y1 side and the Y2 side.
  • the contact area between the oxide 13 in the source region and the drain region, and the conductors 14a and 14b does not decrease compared to that before slimming.
  • the contact side width between the oxide 13 in the vicinity of the channel region and the conductors 14a and 14b does not decrease.
  • the contact area between the oxide 13 in the source region and the drain region, the conductor 14a and the conductor 14b is reduced, and the oxide 13 in the vicinity of the channel region, the conductor 14a, and the conductor 14b.
  • a decrease in on-state current of the transistor 10 due to a decrease in contact side width can be suppressed.
  • the channel width is preferably smaller by, for example, 10 nm to 100 nm than the length of the source region in the channel width direction of the oxide 13 and the drain region of the oxide 13 in the channel width direction, for example, from 10 nm to 30 nm. More preferably it is only small.
  • the transistor 10 has an insulator 15 and a conductor 16 formed in an opening reaching the oxide 13 formed in the insulator 17, and the conductor 16 hardly overlaps the conductor 14a and the conductor 14b. It is. For this reason, the parasitic capacitance of the conductor 16 can be reduced, and the frequency characteristics of the transistor 10 can be improved. That is, a semiconductor device capable of high-speed operation can be provided. Although details will be described later, the source electrode, the drain electrode, and the gate electrode can be formed using a single mask. Therefore, the number of masks and processes can be reduced, and yield and productivity can be improved.
  • the insulator 15 is in contact with the lower surface and the side surface of the conductor 16.
  • the transistor 10 may be configured as shown in FIG.
  • the transistor 10 having the configuration illustrated in FIG. 2 is different from the transistor 10 having the configuration illustrated in FIG. 1 in that the oxide 13 has a three-layer structure of the oxide 13a, the oxide 13b, and the oxide 13c.
  • the insulator 17 is omitted in FIG. In FIG. 2A, the oxide 13c, the insulator 15, and the conductor 16 in a region that does not overlap with the oxide 13b in the Y2 direction are not hatched.
  • the oxide 13b is an active layer formed of an oxide semiconductor.
  • a channel may be formed in the vicinity of the interface with the oxide 13b (which may be a mixed region), but in other regions, the band gap is larger than that of the oxide 13b. May function as a wide semiconductor or insulator.
  • the oxide 13a is provided on the insulator 12, the oxide 13b is provided on the oxide 13a, the oxide 13c is provided on the insulator 12 and the oxide 13b, and the conductor 14a is provided on the oxide 13b.
  • the conductor 14b is provided on the oxide 13b, the insulator 15 is provided on the oxide 13c, and the conductor 16 is provided on the insulator 15.
  • the transistor 10 may be configured as shown in FIG.
  • the insulator 17 is omitted in FIG.
  • the insulator 15 and the conductor 16 in the region that does not overlap with the oxide 13 in the Y2 direction are not hatched.
  • the transistor 3 differs from the transistor 10 having the configuration shown in FIG. 1 in that the transistor 10 having the configuration shown in FIG.
  • the oxide 19 is provided over the insulator 12, the oxide 13, the conductor 14a, and the conductor 14b.
  • the insulator 17 is provided on the oxide 19.
  • An opening reaching the oxide 13 is provided in the insulator 17 and the oxide 19, and an insulator 15 and a conductor 16 are provided in the opening.
  • the oxide 13, the conductor 14 a, and the conductor 14 b are in contact with the insulator 17 through the oxide 19.
  • the conductivity of the oxide 19 is sufficiently low to function as an insulator. Therefore, it is preferable to use the same material as the oxide 13a and the oxide 13c illustrated in FIG.
  • the transistor 10 By using the transistor 10 as the structure shown in FIG. 3 and using a material that prevents impurity diffusion for the oxide 19, it is possible to suppress diffusion of impurities such as hydrogen, water, and halogen from the insulator 17 to the oxide 13. it can. Thereby, although the details will be described later, the reliability of the transistor 10 can be improved.
  • the transistor 10 may be configured as shown in FIG.
  • the transistor 10 having the configuration shown in FIG. 4 is different from the transistor 10 having the configuration shown in FIG.
  • the insulator 17 is omitted in FIG. In FIG. 4A, the insulator 15 and the conductor 16 in a region that does not overlap with the oxide 13 in the Y2 direction are not hatched.
  • the conductor 20 is provided on the insulator 11, and the insulator 12 is provided on the insulator 11 and the conductor 20.
  • the conductor 16 has a function as a first gate electrode, and the conductor 20 has a function as a second gate electrode.
  • the threshold voltage of the transistor 10 can be controlled by sandwiching the channel region between two gate electrodes, a first gate electrode and a second gate electrode.
  • the off-state current of the transistor 10 can be reduced by controlling the threshold voltage so that the gate potential in the standby state becomes a gate potential at which the off-state current decreases.
  • the transistor 10 may have a configuration shown in FIG. Note that the insulator 17 is omitted in FIG. 5A for clarity. In FIG. 5A, the oxide 13c, the insulator 15, and the conductor 16 in a region that does not overlap with the oxide 13b in the Y2 direction are not hatched.
  • the transistor 10 illustrated in FIG. 5 has a configuration in which the configuration of the transistor 10 illustrated in FIG. 2 and the configuration of the transistor 10 illustrated in FIG. 4 are combined. That is, the transistor 10 having the structure illustrated in FIG. 5 has a structure in which the oxide 13 has a three-layer structure of the oxide 13a, the oxide 13b, and the oxide 13c, and the channel region is sandwiched between the conductor 16 and the conductor 20. It is. With this configuration, for example, the off current can be reduced while increasing the on current. Further, for example, the reliability of the transistor can be increased.
  • the transistor 10 may be configured as shown in FIG. Note that the insulator 17 is omitted in FIG. 6A for clarity. In FIG. 6A, the insulator 15 and the conductor 16 in a region that does not overlap with the oxide 13 in the Y2 direction are not hatched.
  • the transistor 10 having the configuration shown in FIG. 6 is different from the transistor 10 having the configuration shown in FIG. 1 in that the conductor 14a and the conductor 14b cover the side surfaces of the oxide 13. With this structure, the on-state current of the transistor 10 can be increased.
  • the insulator 12 and the insulator 17 are preferably insulators containing oxygen.
  • the insulator 12 and the insulator 17 it is preferable to use an insulator that contains more oxygen (hereinafter also referred to as excess oxygen) than oxygen that satisfies the stoichiometric composition.
  • excess oxygen an insulator that contains more oxygen
  • the excess oxygen is diffused by heat treatment or the like and supplied to the oxide 13, so that oxygen vacancies in the oxide 13 can be compensated.
  • an impurity such as hydrogen may enter the oxygen vacancies to generate donor levels and generate electrons as carriers. This may result in normally-on characteristics. Therefore, the transistor 10 can be normally off by compensating for oxygen vacancies in the oxide and suppressing generation of donor levels.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator containing excess oxygen.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atom is 1.0 ⁇ 10 14 cm ⁇ 2 or more, preferably 3.0 ⁇ 10 15 cm in TDS analysis. -2 or higher oxide film.
  • the surface temperature of the film at the time of the TDS analysis is preferably in the range of 100 ° C. to 700 ° C., or 100 ° C. to 500 ° C.
  • Such a material examples include a material containing silicon oxide or silicon oxynitride.
  • a metal oxide can be used. Note that in this specification, silicon oxynitride refers to a material having a higher oxygen content than nitrogen as its composition, and silicon nitride oxide refers to a material having a higher nitrogen content than oxygen as its composition. Indicates.
  • the insulator 15 is made of, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba,
  • An insulator containing Sr) TiO 3 (BST) or the like can be used as a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • an oxide insulator containing excess oxygen is preferably used as the insulator 15, like the insulator 12 and the insulator 17.
  • an oxide insulator containing excess oxygen is preferably used as the insulator 15, like the insulator 12 and the insulator 17.
  • the insulator 15 has a barrier property against oxygen and hydrogen, such as aluminum oxide, aluminum oxynitride, gallium oxide, gallium oxynitride, yttrium oxide, yttrium oxynitride, hafnium oxide, hafnium oxynitride, and silicon nitride.
  • An insulating film can be used. In the case of using such a material, it functions as a layer that prevents release of oxygen from the oxide 13 and entry of impurities such as hydrogen from the outside.
  • the insulator 15 can have a structure in which, for example, an insulating film containing excess oxygen and an insulating film having a barrier property against oxygen and hydrogen are stacked.
  • an insulating film containing excess oxygen in contact with the oxide 13 and enclosing it with a film having a barrier property, the oxide is almost in a stoichiometric composition, or from a stoichiometric composition. A supersaturated state with a lot of oxygen can be obtained. Further, entry of impurities such as hydrogen into the oxide 13 can be prevented.
  • a metal such as aluminum, titanium, chromium, nickel, copper, yttrium, zirconium, molybdenum, silver, tantalum, or tungsten, or an alloy containing this as a main component can be used.
  • the metal nitride described above can be used.
  • tantalum nitride or the like can be used.
  • a single-layer structure is shown in the figure, a two-layer structure or a stacked structure of three or more layers may be used.
  • the conductor 14a and the conductor 14b may have a laminated structure of a titanium film and an aluminum film.
  • a two-layer structure in which an aluminum film is stacked on a tungsten film a two-layer structure in which a copper film is stacked on a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is stacked on a titanium film, and a tungsten film A two-layer structure in which copper films are stacked may be used.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • the conductor 16 is formed using, for example, a metal selected from aluminum, chromium, copper, tantalum, titanium, molybdenum, tungsten, an alloy including the above-described metal, or an alloy combining the above-described metals. can do.
  • the metal nitride described above can be used.
  • a metal selected from one or more of manganese and zirconium may be used.
  • a semiconductor typified by polycrystalline silicon doped with an impurity element such as phosphorus, or a silicide such as nickel silicide may be used.
  • a single-layer structure is shown in the figure, a two-layer structure or a laminated structure of three or more layers may be used.
  • a two-layer structure in which a titanium film is laminated on aluminum is preferable.
  • a two-layer structure in which a titanium film is stacked on a titanium nitride film, a two-layer structure in which a tungsten film is stacked on a titanium nitride film, or a two-layer structure in which a tungsten film is stacked on a tantalum nitride film or a tungsten nitride film may be employed. .
  • titanium film and a three-layer structure in which an aluminum film is laminated on the titanium film and a titanium film is further formed thereon.
  • an alloy film or a nitride film in which one or more metals selected from aluminum, titanium, tantalum, tungsten, molybdenum, chromium, neodymium, and scandium are combined may be used.
  • the conductor 16 includes indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, and indium zinc oxide.
  • a light-transmitting conductive material such as indium tin oxide to which silicon oxide is added can be used.
  • a stacked structure of the above light-transmitting conductive material and the above metal can be used.
  • the conductor 20 shown in FIG. 4 includes a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above-described element as a component (nitriding) Titanium film, molybdenum nitride film, tungsten nitride film).
  • a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium or a metal nitride film containing the above-described element as a component (nitriding) Titanium film, molybdenum nitride film, tungsten nitride film).
  • a single-layer structure is shown in the figure, a two-layer structure or a stacked structure of three or more layers may be used.
  • a two-layer structure in which a highly conductive tungsten film is stacked over a tantalum nitride film having a barrier property against hydrogen can be employed.
  • the oxide semiconductor has indium, an element M, and zinc
  • the element M is aluminum, gallium, yttrium, tin, or the like.
  • Other elements applicable to the element M include boron, silicon, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium, hafnium, tantalum, tungsten, and magnesium.
  • the element M may be a combination of a plurality of the aforementioned elements.
  • FIGS. 7A, 7B, and 7C a preferable range of the atomic ratio of indium, element M, and zinc included in the oxide semiconductor according to the present invention will be described.
  • FIG. 7 does not describe the atomic ratio of oxygen.
  • the terms of the atomic ratio of indium, element M, and zinc included in the oxide semiconductor are [In], [M], and [Zn].
  • [In]: [M]: [Zn] (1 + ⁇ ): (1- ⁇ ): number of atoms of 4
  • a line to be a ratio and a line to have an atomic ratio of [In]: [M]: [Zn] (1 + ⁇ ) :( 1 ⁇ ): 5.
  • 7A and 7B illustrate an example of a preferable range of the atomic ratio of indium, element M, and zinc included in the oxide semiconductor of one embodiment of the present invention.
  • FIG. 8 shows a crystal structure of InMZnO 4 when observed from a direction parallel to the b-axis.
  • a metal element in a layer containing M, Zn, and oxygen (hereinafter, (M, Zn) layer) illustrated in FIG. 8 represents the element M or zinc.
  • the ratio of the element M and zinc shall be equal.
  • the element M and zinc can be substituted and the arrangement is irregular.
  • InMZnO 4 has a layered crystal structure (also referred to as a layered structure). As shown in FIG. 8, a layer containing indium and oxygen (hereinafter referred to as In layer) contains 1 element M, zinc, and oxygen. The (M, Zn) layer having 2 is 2.
  • indium and element M can be substituted for each other. Therefore, the element M in the (M, Zn) layer can be replaced with indium and expressed as an (In, M, Zn) layer. In that case, a layered structure in which the In layer is 1 and the (In, M, Zn) layer is 2 is employed.
  • a film having an atomic ratio that deviates from the atomic ratio of the target is formed.
  • [Zn] of the film may be smaller than [Zn] of the target.
  • a plurality of phases may coexist in an oxide semiconductor (two-phase coexistence, three-phase coexistence, etc.).
  • the biphasic crystal structure and the layered crystal structure have two phases. Easy to coexist.
  • a grain boundary also referred to as a grain boundary
  • the carrier mobility (electron mobility) of the oxide semiconductor can be increased. This is because, in an oxide semiconductor containing indium, element M, and zinc, the s orbital of heavy metal mainly contributes to carrier conduction, and by increasing the indium content, the region where the s orbital overlaps becomes larger. This is because an oxide semiconductor with a high indium content has higher carrier mobility than an oxide semiconductor with a low indium content.
  • the oxide semiconductor of one embodiment of the present invention preferably has an atomic ratio shown by a region A in FIG. 7A which has a high carrier mobility and a layered structure with few grain boundaries.
  • An oxide semiconductor having an atomic ratio represented by the region B is an excellent oxide semiconductor particularly having high crystallinity and high carrier mobility.
  • the conditions under which an oxide semiconductor forms a layered structure are not uniquely determined by the atomic ratio. Depending on the atomic ratio, there is a difference in difficulty for forming a layered structure. On the other hand, even if the atomic ratio is the same, there may be a layered structure or a layered structure depending on the formation conditions. Therefore, the illustrated region is a region where the oxide semiconductor has an atomic ratio with a layered structure, and the boundaries between the regions A to C are not strict.
  • oxide semiconductor for a transistor, carrier scattering and the like at grain boundaries can be reduced, so that a transistor with high field-effect mobility can be realized. In addition, a highly reliable transistor can be realized.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and 1 ⁇ 10 ⁇ 9 / What is necessary is just to be cm 3 or more.
  • a high-purity intrinsic or substantially high-purity intrinsic oxide semiconductor has few carrier generation sources, and thus can have a low carrier density.
  • a highly purified intrinsic or substantially highly purified intrinsic oxide semiconductor has a low density of defect states, and thus may have a low density of trap states.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear, and may behave as if it were a fixed charge. Therefore, a transistor in which a channel region is formed in an oxide semiconductor with a high trap state density may have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metal, alkaline earth metal, iron, nickel, silicon, and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor are 2 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level is formed and carriers may be generated in some cases. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to be normally on. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of alkali metal or alkaline earth metal in the oxide semiconductor obtained by SIMS is set to 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • nitrogen in the oxide semiconductor is preferably reduced as much as possible.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18. atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and even more preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor reacts with oxygen bonded to a metal atom to become water, so that an oxygen vacancy may be formed in some cases.
  • an oxygen vacancy may be formed in some cases.
  • electrons serving as carriers may be generated.
  • a part of hydrogen may be combined with oxygen bonded to a metal atom to generate electrons as carriers. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to be normally on. For this reason, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , more preferably 5 ⁇ 10 18 atoms / cm 3. Less than 3 , more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • Stable electrical characteristics can be provided by using an oxide semiconductor in which impurities are sufficiently reduced for a channel formation region of a transistor.
  • the oxide semiconductor has a two-layer structure or a three-layer structure.
  • Stack structure of oxide semiconductor S1, oxide semiconductor S2, and oxide semiconductor S3, and band diagram of an insulator in contact with the stack structure, stack structure of oxide semiconductor S2 and oxide semiconductor S3, and insulation in contact with the stack structure The band diagram of the body will be described with reference to FIG.
  • FIG. 9A is an example of a band diagram in the film thickness direction of a stacked structure including the insulator I1, the oxide semiconductor S1, the oxide semiconductor S2, the oxide semiconductor S3, and the insulator I2.
  • FIG. 9B is an example of a band diagram in the film thickness direction of the stacked structure including the insulator I1, the oxide semiconductor S2, the oxide semiconductor S3, and the insulator I2. Note that the band diagram shows the energy level (Ec) at the lower end of the conduction band of the insulator I1, the oxide semiconductor S1, the oxide semiconductor S2, the oxide semiconductor S3, and the insulator I2 for easy understanding.
  • Ec energy level
  • the energy level at the bottom of the conduction band is closer to the vacuum level than the oxide semiconductor S2, typically, the energy level at the bottom of the conduction band of the oxide semiconductor S2;
  • the difference from the energy level at the lower end of the conduction band of the oxide semiconductor S1 and the oxide semiconductor S3 is preferably 0.15 eV or more, or 0.5 eV or more, and 2 eV or less, or 1 eV or less.
  • the electron affinity of the oxide semiconductor S2 is larger than the electron affinity of the oxide semiconductor S1 and oxide semiconductor S3, and the electron affinity of the oxide semiconductor S1 and oxide semiconductor S3 and the electron affinity of the oxide semiconductor S2 are The difference is preferably 0.15 eV or more, or 0.5 eV or more, and 2 eV or less, or 1 eV or less.
  • the energy level at the lower end of the conduction band changes gently. In other words, it can be said that it is continuously changed or continuously joined.
  • the defect state density of the mixed layer formed at the interface between the oxide semiconductor S1 and the oxide semiconductor S2 or the interface between the oxide semiconductor S2 and the oxide semiconductor S3 is lowered. Good.
  • the oxide semiconductor S1 and the oxide semiconductor S2 and the oxide semiconductor S2 and the oxide semiconductor S3 have a common element (main component) in addition to oxygen, so that the density of defect states is low.
  • a layer can be formed.
  • the oxide semiconductor S2 is an In—Ga—Zn oxide semiconductor, an In—Ga—Zn oxide semiconductor, a Ga—Zn oxide semiconductor, gallium oxide, or the like is used as the oxide semiconductor S1 or the oxide semiconductor S3. Good.
  • the main path of carriers is the oxide semiconductor S2. Since the defect level density at the interface between the oxide semiconductor S1 and the oxide semiconductor S2 and the interface between the oxide semiconductor S2 and the oxide semiconductor S3 can be lowered, the influence on the carrier conduction due to interface scattering is small. High on-current can be obtained.
  • the trapped electrons behave like fixed charges, so that the threshold voltage of the transistor shifts in the positive direction.
  • the trap level can be kept away from the oxide semiconductor S2. With this structure, the threshold voltage of the transistor can be prevented from shifting in the positive direction.
  • the oxide semiconductor S1 and the oxide semiconductor S3 are made of a material having sufficiently low conductivity as compared with the oxide semiconductor S2.
  • the oxide semiconductor S2, the interface between the oxide semiconductor S2 and the oxide semiconductor S1, and the interface between the oxide semiconductor S2 and the oxide semiconductor S3 mainly function as a channel region.
  • the oxide semiconductor S2 when an oxide semiconductor having an atomic ratio indicated by the region A is used for the oxide semiconductor S2, [M] / [In] is 1 or more, preferably 2 or more in the oxide semiconductor S1 and the oxide semiconductor S3. It is preferable to use an oxide semiconductor.
  • the oxide semiconductor S3 it is preferable to use an oxide semiconductor in which [M] / ([Zn] + [In]) is 1 or more, which can obtain sufficiently high insulation.
  • parallel means a state in which two straight lines are arranged at an angle of ⁇ 10 ° to 10 °. Therefore, the case of ⁇ 5 ° to 5 ° is also included.
  • substantially parallel means a state in which two straight lines are arranged at an angle of ⁇ 30 ° to 30 °.
  • Vertical refers to a state in which two straight lines are arranged at an angle of 80 ° to 100 °. Therefore, the case of 85 ° to 95 ° is also included.
  • substantially vertical means a state in which two straight lines are arranged at an angle of 60 ° to 120 °.
  • An oxide semiconductor is classified into a single crystal oxide semiconductor and a non-single crystal oxide semiconductor.
  • a CAAC-OS c-axis-aligned crystal oxide semiconductor
  • a polycrystalline oxide semiconductor a polycrystalline oxide semiconductor
  • an nc-OS nanocrystalline oxide semiconductor
  • a pseudo-amorphous oxide semiconductor a-like oxide OS
  • amorphous oxide semiconductor amorphous-like oxide semiconductor
  • oxide semiconductors are classified into amorphous oxide semiconductors and other crystalline oxide semiconductors.
  • a crystalline oxide semiconductor include a single crystal oxide semiconductor, a CAAC-OS, a polycrystalline oxide semiconductor, and an nc-OS.
  • Amorphous structures are generally isotropic, have no heterogeneous structure, are metastable, have no fixed atomic arrangement, have a flexible bond angle, have short-range order, but long-range order It is said that it does not have.
  • a stable oxide semiconductor cannot be called a complete amorphous oxide semiconductor.
  • an oxide semiconductor that is not isotropic (for example, has a periodic structure in a minute region) cannot be called a complete amorphous oxide semiconductor.
  • an a-like OS is not isotropic but has an unstable structure having a void (also referred to as a void). In terms of being unstable, a-like OS is physically similar to an amorphous oxide semiconductor.
  • CAAC-OS First, the CAAC-OS will be described.
  • CAAC-OS is a kind of oxide semiconductor having a plurality of c-axis aligned crystal parts (also referred to as pellets).
  • CAAC-OS is analyzed by X-ray diffraction (XRD: X-Ray Diffraction)
  • XRD X-ray Diffraction
  • CAAC-OS having an InGaZnO 4 crystal classified into the space group R-3m is subjected to structural analysis by an out-of-plane method
  • a diffraction angle (2 ⁇ ) as illustrated in FIG. Shows a peak near 31 °. Since this peak is attributed to the (009) plane of the InGaZnO 4 crystal, in CAAC-OS, the crystal has a c-axis orientation, and the plane on which the c-axis forms a CAAC-OS film (formation target) It can also be confirmed that it faces a direction substantially perpendicular to the upper surface.
  • a peak may also appear when 2 ⁇ is around 36 °.
  • the peak where 2 ⁇ is around 36 ° is attributed to the crystal structure classified into the space group Fd-3m. Therefore, the CAAC-OS preferably does not show the peak.
  • FIG. 10E shows a diffraction pattern obtained when an electron beam with a probe diameter of 300 nm is incident on the same sample in a direction perpendicular to the sample surface. From FIG. 10E, a ring-shaped diffraction pattern is confirmed. Therefore, it can be seen that the a-axis and the b-axis of the pellet included in the CAAC-OS have no orientation even by electron diffraction using an electron beam with a probe diameter of 300 nm. Note that the first ring in FIG. 10E is considered to originate from the (010) plane and the (100) plane of InGaZnO 4 crystal. Further, the second ring in FIG. 10E is considered to be due to the (110) plane or the like.
  • FIG. 11A shows a high-resolution TEM image of a cross section of the CAAC-OS observed from a direction substantially parallel to the sample surface.
  • a spherical aberration correction function was used for observation of the high-resolution TEM image.
  • a high-resolution TEM image using the spherical aberration correction function is particularly referred to as a Cs-corrected high-resolution TEM image.
  • the Cs-corrected high resolution TEM image can be observed, for example, with an atomic resolution analytical electron microscope JEM-ARM200F manufactured by JEOL Ltd.
  • a pellet which is a region where metal atoms are arranged in layers can be confirmed. It can be seen that the size of one pellet is 1 nm or more and 3 nm or more. Therefore, the pellet can also be referred to as a nanocrystal (nc).
  • the CAAC-OS can also be referred to as an oxide semiconductor including CANC (C-Axis aligned nanocrystals).
  • the pellet reflects the unevenness of the CAAC-OS formation surface or top surface and is parallel to the CAAC-OS formation surface or top surface.
  • FIGS. 11B and 11C show Cs-corrected high-resolution TEM images of the plane of the CAAC-OS observed from a direction substantially perpendicular to the sample surface.
  • FIGS. 11D and 11E are images obtained by performing image processing on FIGS. 11B and 11C, respectively.
  • an image processing method will be described.
  • an FFT image is acquired by performing a Fast Fourier Transform (FFT) process on FIG.
  • FFT-processed mask image is subjected to an inverse fast Fourier transform (IFFT) process to obtain an image-processed image.
  • IFFT inverse fast Fourier transform
  • the image acquired in this way is called an FFT filtered image.
  • the FFT filtered image is an image obtained by extracting periodic components from the Cs-corrected high-resolution TEM image, and shows a lattice arrangement.
  • FIG. 11 (D) the portion where the lattice arrangement is disturbed is indicated by a broken line.
  • a region surrounded by a broken line is one pellet.
  • the location shown with the broken line is the connection part of a pellet and a pellet. Since the broken line has a hexagonal shape, it can be seen that the pellet has a hexagonal shape.
  • the shape of a pellet is not necessarily a regular hexagonal shape, and is often a non-regular hexagonal shape.
  • FIG. 11 (E) a dotted line is shown between a region where the lattice arrangement is aligned and a region where another lattice arrangement is aligned.
  • a clear crystal grain boundary cannot be confirmed even in the vicinity of the dotted line.
  • a distorted hexagon, pentagon, and / or heptagon can be formed. That is, it can be seen that the formation of crystal grain boundaries is suppressed by distorting the lattice arrangement. This is because the CAAC-OS can tolerate distortion due to the fact that the atomic arrangement is not dense in the ab plane direction and the bond distance between atoms changes due to substitution of metal elements. Conceivable.
  • the CAAC-OS has a c-axis orientation and a crystal structure in which a plurality of pellets (nanocrystals) are connected in the ab plane direction and have a strain. Therefore, the CAAC-OS can also be referred to as an oxide semiconductor having CAA crystal (c-axis-aligned ab-plane-anchored crystal).
  • CAAC-OS is an oxide semiconductor with high crystallinity. Since the crystallinity of an oxide semiconductor may be deteriorated by entry of impurities, generation of defects, or the like, the CAAC-OS can be said to be an oxide semiconductor with few impurities and defects (such as oxygen vacancies).
  • the impurity means an element other than the main components of the oxide semiconductor, such as hydrogen, carbon, silicon, or a transition metal element.
  • an element such as silicon which has a stronger bonding force with oxygen than a metal element included in an oxide semiconductor, disturbs the atomic arrangement of the oxide semiconductor by depriving the oxide semiconductor of oxygen, thereby reducing crystallinity. It becomes a factor.
  • heavy metals such as iron and nickel, argon, carbon dioxide, and the like have large atomic radii (or molecular radii), which disturbs the atomic arrangement of the oxide semiconductor and decreases crystallinity.
  • nc-OS is analyzed by XRD.
  • XRD X-ray diffraction
  • FIG. 12B shows a diffraction pattern (nanobeam electron diffraction pattern) when an electron beam having a probe diameter of 1 nm is incident on the same sample. From FIG. 12B, a plurality of spots are observed in the ring-shaped region. Therefore, nc-OS does not confirm order when an electron beam with a probe diameter of 50 nm is incident, but confirms order when an electron beam with a probe diameter of 1 nm is incident.
  • the nc-OS has a highly ordered region, that is, a crystal in a thickness range of less than 10 nm. Note that there are some regions where a regular electron diffraction pattern is not observed because the crystal faces in various directions.
  • FIG. 12D shows a Cs-corrected high-resolution TEM image of a cross section of the nc-OS observed from a direction substantially parallel to the formation surface.
  • the nc-OS has a region in which a crystal part can be confirmed, such as a portion indicated by an auxiliary line, and a region in which a clear crystal part cannot be confirmed in a high-resolution TEM image.
  • a crystal part included in the nc-OS has a size of 1 nm to 10 nm, particularly a size of 1 nm to 3 nm in many cases. Note that an oxide semiconductor in which the size of a crystal part is greater than 10 nm and less than or equal to 100 nm is sometimes referred to as a microcrystalline oxide semiconductor.
  • the nc-OS may not be able to clearly confirm a crystal grain boundary in a high-resolution TEM image.
  • the nanocrystal may have the same origin as the pellet in the CAAC-OS. Therefore, the crystal part of nc-OS is sometimes referred to as a pellet below.
  • nc-OS has periodicity in atomic arrangement in a minute region (for example, a region of 1 nm to 10 nm, particularly a region of 1 nm to 3 nm).
  • the nc-OS has no regularity in crystal orientation between different pellets. Therefore, orientation is not seen in the whole film. Therefore, the nc-OS may not be distinguished from an a-like OS or an amorphous oxide semiconductor depending on an analysis method.
  • nc-OS is an oxide semiconductor having RANC (Random Aligned nanocrystals), or an oxide having NANC (Non-Aligned nanocrystals). It can also be called a semiconductor.
  • Nc-OS is an oxide semiconductor having higher regularity than an amorphous oxide semiconductor. Therefore, the nc-OS has a lower density of defect states than an a-like OS or an amorphous oxide semiconductor. Note that the nc-OS does not have regularity in crystal orientation between different pellets. Therefore, the nc-OS has a higher density of defect states than the CAAC-OS.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and an amorphous oxide semiconductor.
  • FIG. 13 shows a high-resolution cross-sectional TEM image of the a-like OS.
  • FIG. 13A is a high-resolution cross-sectional TEM image of the a-like OS at the start of electron irradiation.
  • FIG. 13B is a high-resolution cross-sectional TEM image of the a-like OS after irradiation with electrons (e ⁇ ) of 4.3 ⁇ 10 8 e ⁇ / nm 2 .
  • electrons (e ⁇ ) of 4.3 ⁇ 10 8 e ⁇ / nm 2 .
  • the a-like OS Since it has a void, the a-like OS has an unstable structure.
  • the a-like OS has an unstable structure as compared with the CAAC-OS and the nc-OS, a change in structure due to electron irradiation is shown.
  • Each sample is an In—Ga—Zn oxide.
  • a high-resolution cross-sectional TEM image of each sample is acquired.
  • Each sample has a crystal part by a high-resolution cross-sectional TEM image.
  • a unit cell of an InGaZnO 4 crystal has a structure in which three In—O layers and six Ga—Zn—O layers have a total of nine layers stacked in the c-axis direction.
  • the spacing between these adjacent layers is about the same as the lattice spacing (also referred to as d value) of the (009) plane, and the value is determined to be 0.29 nm from crystal structure analysis. Therefore, in the following, a portion where the interval between lattice fringes is 0.28 nm or more and 0.30 nm or less is regarded as a crystal part of InGaZnO 4 .
  • the lattice fringes correspond to the ab plane of the InGaZnO 4 crystal.
  • FIG. 14 is an example in which the average size of the crystal parts (22 to 30 locations) of each sample was investigated. Note that the length of the lattice stripes described above is the size of the crystal part. From FIG. 14, it can be seen that in the a-like OS, the crystal part becomes larger according to the cumulative dose of electrons related to the acquisition of the TEM image and the like. From FIG. 14, the crystal part (also referred to as the initial nucleus), which was about 1.2 nm in the initial observation by TEM, has a cumulative electron (e ⁇ ) irradiation dose of 4.2 ⁇ 10 8 e ⁇ / nm. In FIG. 2 , it can be seen that the crystal has grown to a size of about 1.9 nm.
  • FIG. 14 indicates that the crystal part sizes of the nc-OS and the CAAC-OS are approximately 1.3 nm and 1.8 nm, respectively, regardless of the cumulative electron dose.
  • a Hitachi transmission electron microscope H-9000NAR was used for electron beam irradiation and TEM observation.
  • the electron beam irradiation conditions were an acceleration voltage of 300 kV, a current density of 6.7 ⁇ 10 5 e ⁇ / (nm 2 ⁇ s), and an irradiation region diameter of 230 nm.
  • the crystal part may be grown by electron irradiation.
  • the crystal part is hardly grown by electron irradiation. That is, it can be seen that the a-like OS has an unstable structure as compared with the nc-OS and the CAAC-OS.
  • the a-like OS has a structure with a lower density than the nc-OS and the CAAC-OS. Specifically, the density of the a-like OS is 78.6% or more and less than 92.3% of the density of the single crystal having the same composition. Further, the density of the nc-OS and the density of the CAAC-OS are 92.3% or more and less than 100% of the density of the single crystal having the same composition. An oxide semiconductor having a density of less than 78% of the single crystal is difficult to form.
  • the density of single crystal InGaZnO 4 having a rhombohedral structure is 6.357 g / cm 3 .
  • the density of a-like OS is 5.0 g / cm 3 or more and less than 5.9 g / cm 3.
  • the density of the nc-OS and the density of the CAAC-OS is 5.9 g / cm 3 or more and 6.3 g / less than cm 3 .
  • the density corresponding to the single crystal having a desired composition can be estimated by combining single crystals having different compositions at an arbitrary ratio. What is necessary is just to estimate the density corresponding to the single crystal of a desired composition using a weighted average with respect to the ratio which combines the single crystal from which a composition differs. However, the density is preferably estimated by combining as few kinds of single crystals as possible.
  • oxide semiconductors have various structures and various properties.
  • the oxide semiconductor may be a stacked film including two or more of an amorphous oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS, for example.
  • oxygen vacancies (Vo) in the oxide semiconductor As factors that affect the carrier density of an oxide semiconductor, oxygen vacancies (Vo) in the oxide semiconductor, impurities in the oxide semiconductor, and the like can be given.
  • the density of defect states increases when hydrogen is bonded to the oxygen vacancies (this state is also referred to as VoH).
  • this state is also referred to as VoH.
  • the carrier density of an oxide semiconductor can be controlled by controlling the density of defect states in the oxide semiconductor.
  • the object is to suppress a negative shift in the threshold voltage of the transistor or to reduce the off-state current of the transistor, it is preferable to reduce the carrier density of the oxide semiconductor.
  • the impurity concentration in the oxide semiconductor may be reduced and the defect state density may be reduced.
  • a low impurity concentration and a low density of defect states are referred to as high purity intrinsic or substantially high purity intrinsic.
  • the carrier density of the high-purity intrinsic oxide semiconductor is less than 8 ⁇ 10 15 cm ⁇ 3 , preferably less than 1 ⁇ 10 11 cm ⁇ 3 , more preferably less than 1 ⁇ 10 10 cm ⁇ 3 , and 1 ⁇ 10 What is necessary is just to be -9 cm ⁇ -3 > or more.
  • the carrier density of an oxide semiconductor for the purpose of improving the on-state current of a transistor or the field effect mobility of a transistor, it is preferable to increase the carrier density of an oxide semiconductor.
  • the impurity concentration of the oxide semiconductor may be slightly increased or the defect state density of the oxide semiconductor may be slightly increased.
  • the band gap of the oxide semiconductor is preferably made smaller.
  • an oxide semiconductor with a slightly high impurity concentration or a slightly high defect state density can be regarded as intrinsic in the range where the on / off ratio of the Id-Vg characteristics of the transistor can be obtained.
  • an oxide semiconductor having a high electron affinity and a reduced band gap and, as a result, an increased density of thermally excited electrons (carriers) can be regarded as substantially intrinsic. Note that in the case where an oxide semiconductor having higher electron affinity is used, the threshold voltage of the transistor becomes lower.
  • the oxide semiconductor whose carrier density is increased is slightly n-type. Therefore, an oxide semiconductor with an increased carrier density may be referred to as “Slightly-n”.
  • the carrier density of the substantially intrinsic oxide semiconductor is preferably 1 ⁇ 10 5 cm ⁇ 3 or more and less than 1 ⁇ 10 18 cm ⁇ 3, more preferably 1 ⁇ 10 7 cm ⁇ 3 or more and 1 ⁇ 10 17 cm ⁇ 3 or less.
  • 1 ⁇ 10 9 cm ⁇ 3 or more and 5 ⁇ 10 16 cm ⁇ 3 or less are more preferable, 1 ⁇ 10 10 cm ⁇ 3 or more and 1 ⁇ 10 16 cm ⁇ 3 or less are more preferable, and 1 ⁇ 10 11 cm ⁇ 3 or more.
  • 1 ⁇ 10 15 cm ⁇ 3 or less is more preferable.
  • the insulator 11 is formed, and the insulator 12 is formed on the insulator 11.
  • the insulator 11 and the insulator 12 are formed by using, for example, a sputtering method, a CVD (Chemical Vapor Deposition) method, an MBE (Molecular Beam Epitaxy) method, an ALD (Atomic Layer Deposition) method, or a PLD (Pulsed Laser Deposition) method. can do.
  • the CVD method includes a thermal CVD method, a MOCVD (Metal Organic CVD) method, a PECVD (Plasma Enhanced CVD) method, and the like.
  • the insulator 11 and the insulator 12 are preferably formed by a CVD method, preferably a PECVD method, because coverage can be improved.
  • the thermal CVD method, the MOCVD method, or the ALD method is preferable.
  • aluminum oxide formed by an ALD method can be used as an example of a film having a barrier property against hydrogen.
  • ALD method a dense insulator with reduced defects such as cracks and pinholes or a uniform thickness can be formed.
  • an oxide 23 is formed on the insulator 12. Note that the oxide 23 is processed into a oxide 13 in a later step.
  • the oxide 23 can be formed using, for example, a sputtering method, a CVD method, an MBE method, an ALD method, or a PLD method.
  • Heat treatment is preferably performed after the oxide 23 is formed.
  • the heat treatment may be performed at a temperature of 250 ° C. to 650 ° C., preferably 300 ° C. to 500 ° C., in an inert gas atmosphere, an atmosphere containing an oxidizing gas of 10 ppm or more, or a reduced pressure state.
  • the atmosphere for the heat treatment may be an atmosphere containing 10 ppm or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere.
  • the heat treatment may be performed immediately after the oxide 23 is formed, or may be performed after the oxide 23 is processed to form the oxide 13.
  • oxygen is supplied from the insulator 12 to the oxide 23 or the oxide 13, so that oxygen vacancies in the oxide can be reduced.
  • a conductor 24 is formed on the oxide 23 (FIG. 15).
  • the conductor 24 is processed in a later step to become the conductor 14a and the conductor 14b.
  • (A) is a three-dimensional view
  • (B) is a top view
  • (C) is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in (B)
  • (D) is one point shown in (B). It is sectional drawing corresponding to chain line Y1-Y2. Note that in FIG. 15A, components on the Y2 side from the alternate long and short dash line A1-A2 shown in FIG. 15B are omitted.
  • the conductor 24 can be formed using, for example, a sputtering method, a CVD method, an MBE method, an ALD method, or a PLD method.
  • FIG. 16 (A) is a three-dimensional view, (B) is a top view, (C) is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in (B), and (D) is one point shown in (B). It is sectional drawing corresponding to chain line Y1-Y2. Note that in FIG. 16A, components on the Y2 side from the alternate long and short dash line A1-A2 shown in FIG. 16B are omitted.
  • the resist When the oxide 23 is etched using the resist as a mask, the resist may be etched in the lateral direction. This may make it difficult to finely process the oxide 23. On the other hand, since the conductor 24 is less likely to be etched in the horizontal direction than the resist, the oxide 23 can be finely processed. As described above, the transistor 10 can be miniaturized and, for example, a small semiconductor device can be provided.
  • the insulator 17 is formed on the insulator 12 and the conductor 24 (FIG. 17).
  • the insulator 17 can be formed using, for example, a sputtering method, a CVD method, an MBE method, an ALD method, or a PLD method. Note that after the insulator 17 is formed, the insulator 17 may be planarized by a CMP (Chemical Mechanical Polishing) method. Note that the side surface of the oxide 13 and the side surface of the conductor 24 are covered with the insulator 17.
  • CMP Chemical Mechanical Polishing
  • (A) is a three-dimensional view
  • (B) is a top view
  • (C) is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in (B)
  • (D) is one point shown in (B). It is sectional drawing corresponding to chain line Y1-Y2. Note that in FIG. 17A, components on the Y2 side from the alternate long and short dash line A1-A2 shown in FIG. 17B are omitted.
  • FIG. 18 (A) is a three-dimensional view, (B) is a top view, (C) is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in (B), and (D) is one point shown in (B). It is sectional drawing corresponding to chain line Y1-Y2. Note that in FIG. 18A, components on the Y2 side from the alternate long and short dash line A1-A2 shown in FIG. 18B are omitted.
  • the oxide 13 is slimmed in the channel width direction by etching the exposed side surfaces of the oxide 13 (FIG. 19). Accordingly, the channel width becomes smaller than the length of the oxide 13 in the source region in the channel width direction and the length of the oxide 13 in the drain region in the channel width direction.
  • (A) is a three-dimensional view
  • (B) is a top view
  • (C) is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in (B)
  • (D) is one point shown in (B). It is sectional drawing corresponding to chain line Y1-Y2. Note that in FIG. 19A, components on the Y2 side from the alternate long and short dash line A1-A2 shown in FIG. 19B are omitted.
  • the slimming of the oxide 13 can be performed by wet etching, for example.
  • a solution that can etch only the oxide 13 is used.
  • a mixed solution of phosphoric acid, acetic acid and nitric acid can be used.
  • the method of slimming the oxide 13 may not be wet etching.
  • it can be performed by dry etching.
  • slimming is preferably performed by a method with high selectivity between the oxide 13 and the conductor 24.
  • FIG. 20 is a three-dimensional view
  • (B) is a top view
  • (C) is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in (B)
  • (D) is one point shown in (B). It is sectional drawing corresponding to chain line Y1-Y2. Note that in FIG. 20A, components on the Y2 side from the alternate long and short dash line A1-A2 shown in FIG. 20B are omitted.
  • the insulator 15 is formed so as to fill the opening.
  • the insulator 15 can be formed using, for example, a sputtering method, a CVD method, an MBE method, an ALD method, or a PLD method.
  • a conductor 16 is formed on the insulator 15.
  • the conductor 16 for example, titanium nitride formed by a CVD method or an ALD method and tungsten formed by a sputtering method or a CVD method can be stacked and used.
  • tantalum nitride formed by an ALD method and tantalum nitride formed by a sputtering method can be stacked.
  • the conductor 16 is preferably formed using a gas containing no chlorine.
  • the conductor 16 may be formed by sputtering.
  • the conductor 16 titanium nitride formed by a sputtering method and tungsten having a high conductivity formed by a sputtering method can be stacked.
  • the conductor is formed by sputtering, the insulator 15 may be damaged. Therefore, it is preferable to provide a film that protects the insulator 15 over the insulator 15.
  • the thickness of the protective film is preferably small so that the electrical characteristics of the transistor 10 are not changed by the presence of the protective film. Specifically, the thickness of the protective film is preferably from 0.1 nm to 5 nm, and more preferably from 0.1 nm to 1 nm.
  • the protective film it is preferable to use silicon nitride as the protective film.
  • the protective film having a small thickness can be stably formed by reducing the film formation rate.
  • the film forming pressure is 1 Pa
  • the film forming power is 400 W
  • the substrate temperature is 300 ° C., about 6 nm / min.
  • a silicon nitride film can be formed at a deposition rate. Note that the deposition rate of silicon nitride is preferably 0.1 nm / min or more and 2 nm / min or less.
  • CMP Chemical Mechanical Polishing
  • FIG. 21 (A) is a three-dimensional view, (B) is a top view, (C) is a cross-sectional view corresponding to the alternate long and short dash line X1-X2 shown in (B), and (D) is one point shown in (B). It is sectional drawing corresponding to chain line Y1-Y2.
  • FIG. 21A components on the Y2 side from the alternate long and short dash line A1-A2 shown in FIG. 21B are omitted.
  • the insulator 15 and the conductor 16 in the region that does not overlap with the oxide 13 in the Y2 direction are not hatched.
  • the transistor 10 having the structure shown in FIG. 1 can be manufactured.
  • the above manufacturing method can be referred to as appropriate for a method for manufacturing the transistor 10 having a structure other than that illustrated in FIGS.
  • one embodiment of the present invention has been described in the above embodiment. Note that one embodiment of the present invention is not limited thereto. In other words, in the present embodiment and the like, various aspects of the invention are described, and thus one embodiment of the present invention is not limited to a particular embodiment. For example, although an example in which a channel region, a source region, a drain region, and the like of a transistor include an oxide semiconductor is described as one embodiment of the present invention, one embodiment of the present invention is not limited thereto. Depending on circumstances or conditions, various transistors, channel regions of the transistor, a source region, a drain region, and the like of one embodiment of the present invention may include various semiconductors.
  • a channel region of the transistor, a source region, a drain region, and the like of the transistor can be formed using, for example, silicon, germanium, silicon germanium, silicon carbide, At least one of gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, an organic semiconductor, or the like may be included.
  • various transistors, channel formation regions of the transistors, source regions and drain regions of the transistors do not include an oxide semiconductor in one embodiment of the present invention. May be.
  • ⁇ Storage device> 22A and 22B are examples of circuit diagrams of memory cells included in the memory device in the case where the transistor 10 described in Embodiment 1 is applied to the memory device.
  • a memory cell having the structure illustrated in FIG. 22A includes a transistor 300 and a capacitor 100 in addition to the transistor 10.
  • a wiring 3001 is electrically connected to one of a source and a drain of the transistor 300, and a wiring 3002 is electrically connected to the other of the source and the drain of the transistor 300.
  • the wiring 3003 is electrically connected to one of the source and the drain of the transistor 10, and the wiring 3004 is electrically connected to the gate of the transistor 10.
  • the gate of the transistor 300 and the other of the source and the drain of the transistor 10 are electrically connected to one of the electrodes of the capacitor 100, and the wiring 3005 is electrically connected to the other of the electrodes of the capacitor 100.
  • the transistor 10 has a feature that the off-state current is small. Therefore, the memory cell having the structure illustrated in FIG. 22A has a characteristic that the potential of the gate of the transistor 300 can be held for a long time. With such characteristics, information can be written, held, and read according to the following procedure.
  • the potential of the fourth wiring 3004 is set to a potential at which the transistor 10 is turned on, so that the transistor 10 is turned on. Accordingly, the potential of the third wiring 3003 is supplied to the node FG that is electrically connected to one of the gate of the transistor 300 and the electrode of the capacitor 100. That is, predetermined charge is supplied to the gate of the transistor 300 (writing).
  • a low level charge and a high level charge one of two charges (hereinafter, referred to as a low level charge and a high level charge) that gives two different potential levels is given.
  • the potential of the fourth wiring 3004 is set to a potential at which the transistor 10 is turned off and the transistor 10 is turned off, so that charge is held at the node FG (holding). When the off-state current of the transistor 10 is small, the charge of the node FG is held for a long time.
  • the second wiring 3002 has a charge held in the node FG. Take a potential according to the amount. This is because, when the transistor 300 is an n-channel type, the apparent threshold voltage V th_H when the gate of the transistor 300 is supplied with a high level charge is the low level charge applied to the gate of the transistor 300. This is because it becomes lower than the apparent threshold voltage V th_L in the case of being present.
  • the apparent threshold voltage refers to the potential of the fifth wiring 3005 necessary for bringing the transistor 300 into a “conductive state”.
  • the potential of the fifth wiring 3005 can be set to a potential V 0 between V th_H and V th_L .
  • the transistor 300 is turned “on” when the potential of the fifth wiring 3005 is V 0 (> V th_H ).
  • the transistor 300 remains in a “non-conduction state” even when the potential of the fifth wiring 3005 becomes V 0 ( ⁇ V th_L ). Therefore, by determining the potential of the second wiring 3002, information held in the node FG can be read.
  • a memory device (memory cell array) can be formed by arranging the memory cells illustrated in FIG. 22A in a matrix.
  • the fifth wiring 3005 is supplied with a potential at which the transistor 300 is in a “non-conducting state”, that is, a potential lower than Vth_H regardless of the charge applied to the node FG.
  • a configuration in which information of a desired memory cell can be read out may be used.
  • the fifth wiring 3005 is supplied with a potential at which the transistor 300 becomes “conductive” regardless of the charge applied to the node FG, that is, a potential higher than V th_L. In this case, the information can be read from the desired memory cell.
  • the memory cell shown in FIG. 22B is different from the memory cell shown in FIG. 22A in that the transistor 300 is not provided. In this case also, data can be written and held by the same operation as that of the memory cell shown in FIG.
  • the potential of one electrode of the capacitor 100 is V
  • the capacitance of the capacitor 100 is C
  • the capacitance component of the third wiring 3003 is C B
  • the potential of the third wiring 3003 before charge is redistributed.
  • V B0 the potential of the third wiring 3003 after charges are redistributed becomes (C B ⁇ V B0 + CV ) / (C B + C). Therefore, if the potential of one of the electrodes of the capacitor 100 assumes two states of V 1 and V 0 (V 1 > V 0 ) as the state of the memory cell, the first case in which the potential V 1 is held.
  • information can be read by comparing the potential of the third wiring 3003 with a predetermined potential.
  • the memory cells having the structures shown in FIGS. 22A and 22B can hold written information for a long time; therefore, a refresh operation is unnecessary or the frequency of the refresh operation is extremely low. It is possible. Therefore, a storage device with low power consumption can be provided. In addition, stored data can be held for a long time even when power is not supplied (note that a potential is preferably fixed).
  • the memory device according to one embodiment of the present invention does not require a high voltage for writing information, the element hardly deteriorates.
  • the memory device of one embodiment of the present invention is a memory device in which the number of rewritable times is not limited and the reliability is drastically improved unlike a conventional nonvolatile memory.
  • data is written depending on the conductive state and non-conductive state of the transistor, high-speed operation is possible.
  • FIG. 23 is a cross-sectional view showing components of the circuit diagram shown in FIG.
  • the transistor 10 is provided above the transistor 300, and the capacitor 100 is provided above the transistors 300 and 10.
  • the transistor 300 is provided over a substrate 301, and includes a conductor 306, an insulator 304, a semiconductor region 302 formed of part of the substrate 301, a low-resistance region 308a functioning as one of a source region or a drain region, and a source region or drain A low-resistance region 308b functioning as the other of the regions is included.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a region where a channel of the semiconductor region 302 is formed, a region in the vicinity thereof, a low resistance region 308a and a low resistance region 308b which serve as a source region or a drain region, and the like preferably include a semiconductor such as a silicon-based semiconductor. It is preferable to contain. Alternatively, a material containing Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like may be used. A structure using silicon in which effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing may be employed. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs, GaAlAs, or the like.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 308a and the low-resistance region 308b provide an n-type conductivity element such as arsenic or phosphorus, or a p-type conductivity property such as boron, in addition to the semiconductor material applied to the semiconductor region 302. Containing elements.
  • the conductor 306 serving as a gate electrode includes a semiconductor material such as silicon, a metal material, an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a conductive material such as a material or a metal oxide material can be used.
  • the threshold voltage can be adjusted by determining the work function depending on the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embeddability, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and tungsten is particularly preferable from the viewpoint of heat resistance.
  • the transistor 300 illustrated in FIG. 23 is a planar type, it is not limited to this structure, and an appropriate transistor may be used depending on a circuit structure or a driving method.
  • the structure of the transistor 300 may be provided as a FIN type.
  • a semiconductor region 302 (a part of the substrate 301) where a channel is formed has a convex shape.
  • a conductor 306 is provided so as to cover a side surface and an upper surface of the semiconductor region 302 with an insulator 304 interposed therebetween. Note that the conductor 306 may be formed using a material that adjusts a work function.
  • an insulator functioning as a mask for forming the convex portion may be provided in contact with the upper portion of the convex portion.
  • the SOI substrate may be processed to form a semiconductor film having a convex shape.
  • the transistor 300 is not necessarily provided.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are stacked in this order so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. That's fine.
  • the insulator 322 functions as a flattening film for flattening a step generated by the transistor 300 or the like provided thereunder.
  • the top surface of the insulator 322 may be planarized by a planarization process using a chemical mechanical polishing (CMP) method or the like in order to improve planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 is preferably formed using a film having a barrier property such that hydrogen or impurities do not diffuse from the substrate 301 or the transistor 300 into a region where the transistor 10 is provided.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen diffuses into a semiconductor element including an oxide semiconductor such as the transistor 10, characteristics of the semiconductor element may be deteriorated. Therefore, a film for suppressing hydrogen diffusion is preferably used between the transistor 10 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film with a small amount of hydrogen desorption.
  • the amount of desorption of hydrogen can be analyzed using, for example, a temperature desorption gas analysis method (TDS (Thermal Desorption Spectroscopy)).
  • TDS Temperatur Desorption Spectroscopy
  • the amount of hydrogen desorbed from the insulator 324 is 10 ⁇ 10 5 in terms of the amount of desorbed hydrogen atoms converted to hydrogen atoms per area of the insulator 324 in the range of 50 ° C. to 500 ° C. in TDS analysis. It may be 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative dielectric constant of the insulator 324 is preferably equal to or less than 0.7 times that of the insulator 326, and more preferably equal to or less than 0.6 times.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 are embedded with a conductor 328, a conductor 330, and the like that are electrically connected to the capacitor 100 or the transistor 10.
  • the conductor 328 and the conductor 330 function as plugs or wirings.
  • the conductor which has a function as a plug or wiring may give the same code
  • a wiring and a plug electrically connected to the wiring may be integrated. That is, a part of the conductor may function as a wiring, and a part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a stacked layer.
  • a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • a low-resistance conductive material such as aluminum or copper. Wiring resistance can be lowered by using a low-resistance conductive material.
  • a wiring layer may be provided over the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked.
  • the insulator 350, the insulator 352, and the insulator 354 are provided with a conductor 356 and a conductor 358.
  • the conductor 356 and the conductor 358 function as plugs or wirings. Note that the conductor 356 and the conductor 358 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 350 is preferably an insulator having a barrier property against hydrogen, for example, as in the case of the insulator 324.
  • the conductor 356 and the conductor 358 preferably include a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is preferably formed in the opening of the insulator 350 having a barrier property against hydrogen.
  • tantalum nitride may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a barrier property against hydrogen be in contact with the insulator 350 having a barrier property against hydrogen.
  • An insulator 212 and an insulator 214 are sequentially stacked over the insulator 354.
  • a substance having a barrier property against oxygen or hydrogen is preferably used for any or all of the insulator 212 and the insulator 214.
  • the insulator 212 is preferably formed using a film having a barrier property such that hydrogen and impurities do not diffuse from a region where the substrate 301 or the transistor 300 is provided to a region where the transistor 10 is provided. Therefore, a material similar to that of the insulator 324 can be used.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Accordingly, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 10 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide 13 described in Embodiment 1 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 10.
  • the insulator 212 may not be provided.
  • An insulator 216 is provided over the insulator 214.
  • the insulator 216 can be formed using a material similar to that of the insulator 320.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 216.
  • the insulator 212, the insulator 214, and the insulator 216 are embedded with the conductor 218, the conductor 20 that functions as the second gate electrode of the transistor 10, and the like.
  • the conductor 218 functions as a plug or a wiring electrically connected to the capacitor 100 or the transistor 300.
  • the conductor 218 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the conductor 218 in a region in contact with the insulator 212 and the insulator 214 is preferably a conductor having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 10 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 300 to the transistor 10 can be suppressed.
  • the insulator 12 shown in Embodiment Mode 1 is provided on the insulator 216.
  • the insulator 12 may have a structure in which an insulator 12a, an insulator 12b, and an insulator 12c are sequentially stacked.
  • the insulator 12a and the insulator 12c can be formed using the same material as that of the insulator 12 described in Embodiment 1.
  • the insulator 12b includes, for example, silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or (Ba,
  • An insulator such as Sr) TiO 3 (BST) is preferably used in a single layer or a stacked layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon insulator, silicon oxynitride, or silicon nitride may be stacked over the above insulator.
  • the insulator 12b may have a laminated structure of two or more layers. In that case, it is not limited to the laminated structure which consists of the same material, The laminated structure which consists of a different material may be sufficient.
  • the insulator 12b By having the insulator 12b containing a high-k material between the insulator 12a and the insulator 12c, the insulator 12b can capture electrons under a specific condition and increase the threshold voltage. That is, the insulator 12b may be negatively charged.
  • the operating temperature or storage of the semiconductor device Under a temperature higher than the temperature (for example, 125 ° C. or higher and 450 ° C. or lower, typically 150 ° C. or higher and 300 ° C. or lower), the state where the potential of the conductor 20 is higher than the potential of the source electrode or the drain electrode is 10 milliseconds. As described above, typically, the electrons move from the oxide 13 toward the conductor 20 by maintaining for 1 minute or longer. At this time, some of the moving electrons are captured by the electron capture level of the insulator 12b.
  • the transistor 10 is a normally-off transistor that is non-conductive (also referred to as an off state) even when the gate potential is 0V.
  • the process of capturing electrons may be performed in the process of manufacturing the transistor. For example, either after the formation of the conductor connected to the source conductor or drain conductor of the transistor, after the completion of the previous process (wafer processing), after the wafer dicing process, after packaging, etc. This should be done in stages. In any case, it is preferable that the film is not subsequently exposed to a temperature of 125 ° C. or higher for 1 hour or longer.
  • the insulator 12a and the insulator 12c are made of silicon oxide and the insulator 12b is made of hafnium oxide
  • the insulator 12a and the insulator 12c are formed by a CVD method or an ALD method, and the insulator 12b is formed by a sputtering method. May be. Note that by using a sputtering method for forming the insulator 12b, the insulator 12b may be easily crystallized at a low temperature, and the amount of fixed charges generated may be large.
  • the threshold voltage can be controlled by appropriately adjusting the film thicknesses of the insulator 12a, the insulator 12b, and the insulator 12c.
  • a transistor with low leakage current when not conducting can be provided.
  • a transistor having stable electrical characteristics can be provided.
  • a transistor with high on-state current can be provided.
  • a transistor with a small subthreshold swing value can be provided.
  • a highly reliable transistor can be provided.
  • a substance having a barrier property against oxygen and hydrogen for the insulator 12b.
  • release of oxygen from the oxide 13 and entry of impurities such as hydrogen from the outside can be prevented.
  • An insulator 17 is provided on the insulator 12c. As described in Embodiment 1, the insulator 17 preferably contains excess oxygen. The insulator 17 may function as a flattening film that covers the concave and convex shape below the insulator 17.
  • An insulator 282 is provided on the insulator 17.
  • oxygen can be introduced into the insulator 17 while the insulator 282 is formed. That is, the insulator 17 can contain excess oxygen.
  • oxygen is introduced into the insulator 17 through the insulator 282, so that the insulator 17 contains excess oxygen.
  • a method for introducing oxygen into the insulator 17 an ion implantation method, an ion doping method, a plasma immersion ion implantation method, a plasma treatment, or the like can be used.
  • oxygen can be introduced in a state where the insulator 17 is protected from damage or the like.
  • a gas containing oxygen can be used as the oxygen introduction treatment.
  • oxygen, dinitrogen monoxide, nitrogen dioxide, carbon dioxide, carbon monoxide, or the like can be used.
  • a rare gas may be included in the gas containing oxygen.
  • a mixed gas of carbon dioxide, hydrogen, and argon can be used.
  • the heat treatment is performed at a temperature of 250 ° C. or more and 650 ° C. or less, preferably 300 ° C. or more and 500 ° C. or less, more preferably 350 ° C. or more and 400 ° C. or less, an inert gas atmosphere, an atmosphere containing an oxidizing gas of 10 ppm or more, or a reduced pressure state Just do it.
  • the atmosphere for the heat treatment may be an atmosphere containing 10 ppm or more of an oxidizing gas in order to supplement the desorbed oxygen after the heat treatment in an inert gas atmosphere.
  • an RTA apparatus using lamp heating can also be used.
  • the insulator 17 is surrounded by an insulator 282 and an insulator 212 having a barrier property against oxygen. Therefore, release of excess oxygen introduced into the insulator 17 to the outside is suppressed, and excess oxygen is efficiently supplied to the oxide 13.
  • the hydrogen in the insulator 17 is moved by the heat treatment and is taken into the insulator 282. Hydrogen taken into the insulator 282 may react with oxygen in the insulator 282 to generate water. The generated water is discharged from the insulator 282. Therefore, hydrogen and water as impurities of the insulator 17 can be reduced. Note that in the case where aluminum oxide is used for the insulator 282, the insulator 282 is considered to function as a catalyst.
  • the oxide 13 can be an oxide semiconductor having a low defect level density and stable characteristics. That is, it is possible to suppress a change in electrical characteristics of the transistor 10 and improve reliability.
  • the oxygen introduction treatment and the heat treatment may be repeated a plurality of times so that excess oxygen is sufficiently supplied to the oxide 13 and the oxygen barrier property of the insulator 282 is not destroyed by the damage caused by the oxygen introduction treatment.
  • An insulator 284 and an insulator 102 are sequentially stacked over the insulator 282.
  • a conductor 244 and the like are embedded in the insulator 12a, the insulator 12b, the insulator 12c, the insulator 17, the insulator 282, the insulator 284, and the insulator 102.
  • the conductor 244 functions as a plug or a wiring electrically connected to the capacitor 100, the transistor 10, or the transistor 300.
  • the conductor 244 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 282 and the insulator 284 a substance having a barrier property against oxygen or hydrogen is preferably used. Therefore, the insulator 282 can be formed using a material similar to that of the insulator 214. For the insulator 284, a material similar to that of the insulator 212 can be used.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used.
  • aluminum oxide has a high blocking effect that prevents the film from permeating both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Accordingly, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 10 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide 13 can be suppressed. Therefore, it is suitable for use as a protective film for the transistor 10.
  • the dielectric constant of the insulator 102 is preferably less than 4, and more preferably less than 3.
  • parasitic capacitance generated between the wirings can be reduced.
  • the transistor 10 can be sandwiched between the stacked structure of the insulator 212 and the insulator 214 and the stacked structure of the insulator 282, the insulator 284, and the insulator 102.
  • the insulator 212, the insulator 214, the insulator 282, and the insulator 284 have barrier properties that suppress diffusion of impurities such as oxygen, hydrogen, and water. Accordingly, oxygen released from the transistor 10 can be prevented from diffusing into the layer where the capacitor 100 is formed or the layer where the transistor 300 is formed. Alternatively, diffusion of impurities such as hydrogen and water into the transistor 10 from a layer above the insulator 282 and a layer below the insulator 214 can be suppressed.
  • the oxide 13 can be an oxide semiconductor having a low defect level density and stable characteristics. That is, it is possible to suppress a change in electrical characteristics of the transistor 10 and improve reliability.
  • the capacitor element 100 and the conductor 124 are provided above the insulator 284.
  • the capacitor 100 is provided over the insulator 102 and includes a conductor 112, an insulator 114, and a conductor 116.
  • the conductor 124 functions as a plug or a wiring electrically connected to the capacitor 100, the transistor 10, or the transistor 300.
  • a conductive material such as a metal material, an alloy material, or a metal oxide material can be used. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which is a low resistance metal material, may be used.
  • the conductor 124 can be provided using a material similar to that of the conductor 112 functioning as an electrode of the capacitor.
  • An insulator 114 is provided over the conductor 124 and the conductor 112.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, hafnium oxide, hafnium oxynitride, hafnium nitride oxide, hafnium nitride, or the like is used. What is necessary is just to provide by lamination or a single layer.
  • the stacked structure is preferably formed using a high dielectric constant (high-k) material such as aluminum oxide and a material with high dielectric strength such as silicon oxynitride.
  • high-k high dielectric constant
  • the capacitor 100 has an insulator with a high dielectric constant (high-k), so that a sufficient capacitance can be secured, and the insulator having a high dielectric strength can improve the dielectric strength, The electrostatic breakdown of the element 100 can be suppressed.
  • FIG. 25 illustrates an example in which the insulator 114 is a three-layer stack.
  • the structure of the insulator 114 may be, for example, a silicon oxide film, an aluminum oxide film, or a silicon oxide film from the bottom.
  • a conductor 116 is provided on the conductor 112 through an insulator 114.
  • the conductor 116 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high-melting-point material such as tungsten or molybdenum that has both heat resistance and conductivity, and it is particularly preferable to use tungsten. In the case of forming simultaneously with other structures such as a conductor, Cu (copper), Al (aluminum), or the like, which is a low resistance metal material, may be used.
  • the insulator 114 is provided so as to cover the upper surface and side surfaces of the conductor 112. Further, the conductor 116 is provided so as to cover the upper surface and the side surface of the conductor 112 with the insulator 114 interposed therebetween. With this structure, the conductor 116 faces the side surface of the conductor 112 with the insulator 114 interposed therebetween. That is, since the side surface of the conductor 112 can also function as a capacitor, the capacitance per projected area of the capacitor can be increased. Therefore, the semiconductor device can be reduced in area, highly integrated, and miniaturized.
  • An insulator 120 is provided on the conductor 116 and the insulator 114.
  • a conductor 126 is embedded in the insulator 120 and the insulator 114.
  • a conductor 128 is provided over the insulator 120, and an insulator 122 is provided over the conductor 128 so that a part of the conductor 128 is exposed.
  • the conductor 126 and the conductor 128 function as plugs or wirings that are electrically connected to the transistor 10 or the transistor 300.
  • the conductor 126 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 120 and the insulator 122 can be provided using a material similar to that of the insulator 320.
  • the insulator 120 that covers the capacitor element 100 may function as a planarization film that covers the concavo-convex shape below the capacitor 120.
  • the insulator 122 may function as a protective film that protects the surface of the semiconductor device.
  • FIGS. 22 to 25 can be applied not only to the memory device but also to any semiconductor device.
  • a semiconductor device 400 illustrated in FIG. 26 includes a CPU core 401, a power management unit 421, and a peripheral circuit 422.
  • the power management unit 421 includes a power controller 402 and a power switch 403.
  • the peripheral circuit 422 includes a cache 404 having a cache memory, a bus interface (BUS I / F) 405, and a debug interface (Debug I / F) 406.
  • the CPU core 401 includes a data bus 423, a control device 407, a PC (program counter) 408, a pipeline register 409, a pipeline register 410, an ALU (Arithmic logic unit) 411, and a register file 412. Data exchange between the CPU core 401 and the peripheral circuit 422 such as the cache 404 is performed via the data bus 423.
  • One embodiment of the present invention can be applied to many logic circuits including the power controller 402 and the control device 407.
  • the present invention can be applied to all logic circuits that can be configured using standard cells.
  • a small semiconductor device 400 can be provided.
  • the semiconductor device 400 capable of reducing power consumption can be provided.
  • the semiconductor device 400 capable of improving the operation speed can be provided.
  • a p-channel transistor including silicon in a channel region (hereinafter also referred to as an Si transistor) and the oxide semiconductor described in the above embodiment (preferably an oxide including In, Ga, and Zn) are used as channels.
  • the small semiconductor device 400 can be provided.
  • the semiconductor device 400 capable of reducing power consumption can be provided.
  • the semiconductor device 400 capable of improving the operation speed can be provided. In particular, manufacturing costs can be kept low by using only p-channel Si transistors.
  • the control device 407 is input by comprehensively controlling the operations of the PC 408, pipeline register 409, pipeline register 410, ALU 411, register file 412, cache 404, bus interface 405, debug interface 406, and power controller 402. It has a function of decoding and executing instructions included in programs such as applications.
  • the ALU 411 has a function of performing various arithmetic processes such as four arithmetic operations and logical operations.
  • the cache 404 has a function of temporarily storing frequently used data.
  • the PC 408 is a register having a function of storing an address of an instruction to be executed next.
  • the cache 404 is provided with a cache controller that controls the operation of the cache memory.
  • Pipeline register 409 is a register having a function of temporarily storing instruction data.
  • the register file 412 has a plurality of registers including general-purpose registers, and can store data read from the main memory, data obtained as a result of arithmetic processing of the ALU 411, and the like.
  • the pipeline register 410 is a register having a function of temporarily storing data used for the arithmetic processing of the ALU 411 or data obtained as a result of the arithmetic processing of the ALU 411.
  • the bus interface 405 has a function as a data path between the semiconductor device 400 and various devices outside the semiconductor device 400.
  • the debug interface 406 has a function as a signal path for inputting an instruction for controlling debugging to the semiconductor device 400.
  • the power switch 403 has a function of controlling supply of power supply voltage to various circuits of the semiconductor device 400 other than the power controller 402.
  • the various circuits belong to several power domains, and the power switches 403 control whether the various circuits belonging to the same power domain are supplied with a power supply voltage.
  • the power controller 402 has a function of controlling the operation of the power switch 403.
  • the semiconductor device 400 having the above configuration can perform power gating.
  • the flow of power gating operation will be described with an example.
  • the CPU core 401 sets the timing at which the supply of the power supply voltage is stopped in the register of the power controller 402.
  • a command to start power gating is sent from the CPU core 401 to the power controller 402.
  • the various registers and the cache 404 included in the semiconductor device 400 start saving data.
  • supply of power supply voltage to various circuits other than the power controller 402 included in the semiconductor device 400 is stopped by the power switch 403.
  • a counter may be provided in the power controller 402, and the timing at which the supply of the power supply voltage is started may be determined using the counter regardless of the input of the interrupt signal.
  • the various registers and the cache 404 start data restoration.
  • the execution of the instruction in the control device 407 is resumed.
  • Such power gating can be performed in the entire processor or in one or a plurality of logic circuits constituting the processor. Further, power supply can be stopped even in a short time. For this reason, power consumption can be reduced with fine granularity spatially or temporally.
  • the flip-flop circuit can save data in the circuit (referred to as a flip-flop circuit that can be backed up).
  • the SRAM cell can save data in the cell (referred to as a backupable SRAM cell).
  • a flip-flop circuit or SRAM cell that can be backed up preferably includes a transistor including an oxide semiconductor (preferably an oxide containing In, Ga, and Zn) in a channel formation region. As a result, when the transistor has a low off-state current, the flip-flop circuit and the SRAM cell that can be backed up can hold information without supplying power for a long time. In addition, when a transistor has a high switching speed, a backupable flip-flop circuit or an SRAM cell may be able to save and restore data in a short time.
  • a semiconductor device 500 illustrated in FIG. 27 is an example of a flip-flop circuit that can be backed up.
  • the semiconductor device 500 includes a first memory circuit 501, a second memory circuit 502, a third memory circuit 503, and a reading circuit 504.
  • a potential difference between the potential V1 and the potential V2 is supplied to the semiconductor device 500 as a power supply voltage.
  • One of the potential V1 and the potential V2 is at a high level, and the other is at a low level.
  • a configuration example of the semiconductor device 500 will be described using a case where the potential V1 is at a low level and the potential V2 is at a high level as an example.
  • the first memory circuit 501 has a function of holding data when a signal D including data is input during a period in which the power supply voltage is supplied to the semiconductor device 500. Then, in a period in which the power supply voltage is supplied to the semiconductor device 500, the first memory circuit 501 outputs a signal Q including retained data. On the other hand, the first memory circuit 501 cannot hold data during a period in which the power supply voltage is not supplied to the semiconductor device 500. That is, the first memory circuit 501 can be called a volatile memory circuit.
  • the second memory circuit 502 has a function of reading and storing (or saving) data held in the first memory circuit 501.
  • the third memory circuit 503 has a function of reading and storing (or saving) data held in the second memory circuit 502.
  • the reading circuit 504 has a function of reading data stored in the second memory circuit 502 or the third memory circuit 503 and storing (or returning) the data in the first memory circuit 501.
  • the third memory circuit 503 has a function of reading and storing (or saving) data held in the second memory circuit 502 even during a period in which the power supply voltage is not supplied to the semiconductor device 500. .
  • the second memory circuit 502 includes a transistor 512 and a capacitor 519.
  • the third memory circuit 503 includes a transistor 513, a transistor 515, and a capacitor 520.
  • the reading circuit 504 includes a transistor 510, a transistor 518, a transistor 509, and a transistor 517.
  • the transistor 512 has a function of charging and discharging the capacitor 519 with charges corresponding to data held in the first memory circuit 501.
  • the transistor 512 is preferably capable of charging / discharging the capacitor 519 at high speed according to data stored in the first memory circuit 501.
  • the transistor 512 desirably includes crystalline silicon (preferably polycrystalline silicon, more preferably single crystal silicon) in a channel formation region.
  • the transistor 513 is selected to be in a conductive state or a non-conductive state in accordance with the charge held in the capacitor 519.
  • the transistor 515 has a function of charging and discharging the capacitor 520 with a charge corresponding to the potential of the wiring 544 when the transistor 513 is in a conductive state.
  • the transistor 515 preferably has extremely low off-state current.
  • the transistor 515 desirably includes an oxide semiconductor (preferably an oxide containing In, Ga, and Zn) in a channel formation region.
  • One of the source and the drain of the transistor 512 is connected to the first memory circuit 501.
  • the other of the source and the drain of the transistor 512 is connected to one electrode of the capacitor 519, the gate of the transistor 513, and the gate of the transistor 518.
  • the other electrode of the capacitor 519 is connected to the wiring 542.
  • One of a source and a drain of the transistor 513 is connected to the wiring 544.
  • the other of the source and the drain of the transistor 513 is connected to one of the source and the drain of the transistor 515.
  • the other of the source and the drain of the transistor 515 is connected to one electrode of the capacitor 520 and the gate of the transistor 510.
  • the other electrode of the capacitor 520 is connected to the wiring 543.
  • One of a source and a drain of the transistor 510 is connected to the wiring 541.
  • the other of the source and the drain of the transistor 510 is connected to one of the source and the drain of the transistor 518.
  • the other of the source and the drain of the transistor 518 is connected to one of the source and the drain of the transistor 509.
  • the other of the source and the drain of the transistor 509 is connected to one of the source and the drain of the transistor 517 and the first memory circuit 501.
  • the other of the source and the drain of the transistor 517 is connected to the wiring 540.
  • the gate of the transistor 509 is connected to the gate of the transistor 517; however, the gate of the transistor 509 is not necessarily connected to the gate of the transistor 517.
  • the transistor illustrated in the above embodiment can be used as the transistor 515. Since the off-state current of the transistor 515 is small, the semiconductor device 500 can hold information without supplying power for a long time. Since the switching characteristics of the transistor 515 are favorable, the semiconductor device 500 can perform high-speed backup and recovery.
  • FIGS. 26 and 27 can be applied not only to the storage device but also to any semiconductor device.
  • a display element used for the display device As a display element used for the display device, a liquid crystal element (also referred to as a liquid crystal display element), a light-emitting element (also referred to as a light-emitting display element), or the like can be used.
  • the light-emitting element includes, in its category, an element whose luminance is controlled by current or voltage, and specifically includes inorganic EL (Electroluminescence), organic EL, and the like.
  • a display device using an EL element an EL display device
  • a display device using a liquid crystal element a liquid crystal display device
  • the display device described below includes a panel in which the display element is sealed, and a module in which an IC including a controller is mounted on the panel.
  • the display device described below indicates an image display device or a light source (including a lighting device).
  • the display device includes all connectors, for example, a module to which FPC and TCP are attached, a module having a printed wiring board at the end of TCP, or a module in which an IC (integrated circuit) is directly mounted on a display element by a COG method.
  • FIG. 28 illustrates an example of an EL display device according to one embodiment of the present invention.
  • FIG. 28A shows a circuit diagram of a pixel of an EL display device.
  • FIG. 28B is a top view showing the entire EL display device.
  • FIG. 28C is an MN cross section corresponding to part of the dashed-dotted line MN in FIG.
  • FIG. 28A is an example of a circuit diagram of a pixel used in an EL display device.
  • the EL display device illustrated in FIG. 28A includes a switch element 743, a transistor 741, a capacitor element 742, and a light-emitting element 719.
  • FIG. 28A is an example of a circuit configuration, and thus a transistor can be further added.
  • a transistor it is possible not to add a transistor, a switch, a passive element, or the like at each node in FIG.
  • the gate of the transistor 741 is electrically connected to one end of the switch element 743 and one electrode of the capacitor 742.
  • a source of the transistor 741 is electrically connected to the other electrode of the capacitor 742 and electrically connected to one electrode of the light-emitting element 719.
  • the source of the transistor 741 is supplied with the power supply potential VDD.
  • the other end of the switch element 743 is electrically connected to the signal line 744.
  • a constant potential is applied to the other electrode of the light-emitting element 719. Note that the constant potential is set to the ground potential GND or lower.
  • a transistor is preferably used as the switch element 743.
  • the area of a pixel can be reduced and an EL display device with high resolution can be obtained.
  • the productivity of the EL display device can be increased. Note that as the transistor 741 and / or the switch element 743, for example, the above-described transistor can be used.
  • the EL display device includes a substrate 700, a substrate 750, a sealant 734, a driver circuit 735, a driver circuit 736, a pixel 737, and an FPC 732.
  • the sealant 734 is disposed between the substrate 700 and the substrate 750 so as to surround the pixel 737, the drive circuit 735, and the drive circuit 736. Note that the drive circuit 735 and / or the drive circuit 736 may be disposed outside the sealant 734.
  • a transistor 741 includes a conductor 705 over a substrate 700, an insulator 701 in which the conductor 705 is embedded, an insulator 702 over the insulator 701, and an insulator 702.
  • the oxide 703a and the oxide 703b above, the conductor 707a and the conductor 707b on the oxide 703b, the oxide 703c on the oxide 703b, the insulator 706 on the oxide 703c, and the insulator 706 A structure having a conductor 704 is shown.
  • An insulator 710 containing excess oxygen is provided over the transistor 741.
  • the transistor 741 for example, a transistor having a structure similar to that of the transistor 10 can be used. Note that the structure of the transistor 741 is just an example, and a structure different from the structure illustrated in FIG.
  • the conductor 704 and the conductor 705 function as gate electrodes
  • the insulator 702 and the insulator 706 function as gate insulators.
  • 707a functions as one of a source electrode and a drain electrode
  • the conductor 707b functions as the other of the source electrode and the drain electrode.
  • the electrical characteristics of the oxide 703 may fluctuate when exposed to light. Therefore, it is preferable that at least one of the conductor 705 and the conductor 704 has a light shielding property.
  • the transistor 741 is provided between the insulator 710 having a barrier property and the insulator 708.
  • FIG. 28C illustrates a structure in which the capacitor 742 includes a conductor 714a over the insulator 710, an insulator 714b over the conductor 714a, and a conductor 714c over the insulator 714b.
  • the conductor 714a functions as one electrode, and the conductor 714c functions as the other electrode.
  • the capacitive element 742 for example, a capacitive element having the same configuration as the capacitive element 100 can be used. Note that the structure of the capacitor 742 is an example, and a structure different from the structure illustrated in FIG.
  • a capacitor 742 illustrated in FIG. 28C is a capacitor having a large capacitance per occupied area. Accordingly, FIG. 28C illustrates an EL display device with high display quality.
  • An insulator 720 is provided over the transistor 741 and the capacitor 742.
  • the insulator 716 and the insulator 720 may have an opening reaching the region 705 a functioning as the source of the transistor 741.
  • a conductor 781 is provided over the insulator 720. The conductor 781 is electrically connected to the transistor 741 through the opening of the insulator 720.
  • a partition 784 having an opening reaching the conductor 781 is disposed on the conductor 781.
  • a light-emitting layer 782 that is in contact with the conductor 781 through the opening of the partition 784 is provided over the partition 784.
  • a conductor 783 is provided over the light-emitting layer 782. A region where the conductor 781, the light emitting layer 782, and the conductor 783 overlap with each other serves as the light emitting element 719.
  • FIG. 29A is a circuit diagram illustrating a configuration example of a pixel of a liquid crystal display device.
  • the pixel shown in FIG. 29 includes a transistor 751, a capacitor 752, and an element (liquid crystal element) 753 filled with liquid crystal between a pair of electrodes.
  • one of the source and the drain is electrically connected to the signal line 755, and the gate is electrically connected to the scanning line 754.
  • one electrode is electrically connected to the other of the source and the drain of the transistor 751, and the other electrode is electrically connected to a wiring for supplying a common potential.
  • one electrode is electrically connected to the other of the source and the drain of the transistor 751, and the other electrode is electrically connected to a wiring for supplying a common potential.
  • the common potential applied to the wiring to which the other electrode of the capacitor 752 is electrically connected may be different from the common potential applied to the other electrode of the liquid crystal element 753.
  • the top view of the liquid crystal display device is the same as that of the EL display device.
  • a cross-sectional view of the liquid crystal display device corresponding to the dashed-dotted line MN in FIG. 28B is illustrated in FIG.
  • the FPC 732 is connected to a wiring 733 through a terminal 731.
  • the wiring 733 may be formed using the same kind of conductor or oxide as the conductor or oxide included in the transistor 751.
  • FIG. 29B illustrates a structure of the capacitor 752 corresponding to the capacitor 742 in FIG. 28C; however, the structure is not limited thereto.
  • An insulator 721 is provided over the transistor 751 and the capacitor 752.
  • the insulator 721 has an opening reaching the transistor 751.
  • a conductor 791 is provided over the insulator 721. The conductor 791 is electrically connected to the transistor 751 through the opening of the insulator 721.
  • An insulator 792 functioning as an alignment film is disposed on the conductor 791.
  • a liquid crystal layer 793 is provided over the insulator 792.
  • An insulator 794 functioning as an alignment film is provided over the liquid crystal layer 793.
  • a spacer 795 is provided over the insulator 794.
  • a conductor 796 is provided over the spacer 795 and the insulator 794.
  • a substrate 797 is provided over the conductor 796.
  • Liquid crystal drive methods include TN (Twisted Nematic) mode, STN (Super Twisted Nematic) mode, IPS (In-Plane-Switching) mode, FFS (Fringe Field Switching) mode, and MVA (Multi-Antificent).
  • TN Transmission Nematic
  • STN Super Twisted Nematic
  • IPS In-Plane-Switching
  • FFS Ringe Field Switching
  • MVA Multi-Antificent
  • PVA Power Vertical Alignment
  • ASV Advanced Super View
  • ASM Axial Symmetrical Aligned Micro-cell
  • OCB Optically Comprehensive BEC lly Controlled Birefringence
  • FLC Fluorroelectric Liquid Crystal
  • AFLC AntiFerroelectric Liquid Crystal
  • PDLC Polymer Dispersed Liquid Crystal
  • guest-host mode guest-host mode
  • blue phase blue Phase
  • the present invention is not limited to this, and various driving methods can be used.
  • a display device having a capacitor with a small occupied area can be provided, or a display device with high display quality can be provided.
  • a high-definition display device can be provided.
  • a display element, a display device that is a device including a display element, a light-emitting element, and a light-emitting device that is a device including a light-emitting element have various forms or have various elements. Can do.
  • a display element, a display device, a light emitting element, or a light emitting device is, for example, a light emitting diode (LED: Light Emitting Diode) such as white, red, green, or blue, a transistor (a transistor that emits light in response to a current), an electron emitting element, a liquid crystal Element, electronic ink, electrophoretic element, grating light valve (GLV), plasma display panel (PDP), display element using MEMS (micro electro mechanical system), digital micromirror device (DMD), DMS (digital) ⁇ Micro shutter), IMOD (interferometric modulation) element, shutter type MEMS display element, optical interference type MEMS display element, electrowetting element, piezoelectric ceramic display It has at least one such display device using a carbon nanotube.
  • a display medium in which contrast, luminance, reflectance, transmittance, or the like is changed by an electric or magnetic action may be included.
  • An example of a display device using an EL element is an EL display.
  • a display device using an electron-emitting device there is a field emission display (FED), a SED type flat display (SED: Surface-conduction Electron-emitter Display), or the like.
  • FED field emission display
  • SED SED type flat display
  • a display device using a liquid crystal element there is a liquid crystal display (a transmissive liquid crystal display, a transflective liquid crystal display, a reflective liquid crystal display, a direct view liquid crystal display, a projection liquid crystal display) and the like.
  • An example of a display device using electronic ink or an electrophoretic element is electronic paper.
  • part or all of the pixel electrode may have a function as a reflective electrode.
  • part or all of the pixel electrode may have aluminum, silver, or the like.
  • a memory circuit such as an SRAM can be provided under the reflective electrode. Thereby, power consumption can be further reduced.
  • Graphene or graphite may be a multilayer film in which a plurality of layers are stacked.
  • a nitride semiconductor such as an n-type GaN semiconductor having a crystal can be easily formed thereon.
  • a p-type GaN semiconductor having a crystal or the like can be provided thereon to form an LED.
  • an AlN layer may be provided between graphene or graphite and an n-type GaN semiconductor having a crystal.
  • the GaN semiconductor included in the LED may be formed by MOCVD. However, by providing graphene, the GaN semiconductor included in the LED can be formed by a sputtering method.
  • the structure of the interlayer insulating film and the like shown in FIGS. 28C and 29B can be referred to as appropriate.
  • 28 and 29 can be applied not only to a display device but also to an arbitrary semiconductor device.
  • FIG. 30A is a plan view illustrating an example of an imaging device 2200 according to one embodiment of the present invention.
  • the imaging device 2200 includes a pixel portion 2210, a peripheral circuit 2260 for driving the pixel portion 2210, a peripheral circuit 2270, a peripheral circuit 2280, and a peripheral circuit 2290.
  • the pixel portion 2210 includes a plurality of pixels 2211 arranged in a matrix of p rows and q columns (p and q are integers of 2 or more).
  • the peripheral circuit 2260, the peripheral circuit 2270, the peripheral circuit 2280, and the peripheral circuit 2290 are each connected to the plurality of pixels 2211 and have a function of supplying a signal for driving the plurality of pixels 2211.
  • peripheral circuit 2260 the peripheral circuit 2270, the peripheral circuit 2280, the peripheral circuit 2290, and the like are all referred to as “peripheral circuits” or “drive circuits” in some cases.
  • peripheral circuit 2260 can be said to be part of the peripheral circuit.
  • the imaging device 2200 preferably includes a light source 2291.
  • the light source 2291 can emit the detection light P1.
  • the peripheral circuit includes at least one of a logic circuit, a switch, a buffer, an amplifier circuit, and a conversion circuit.
  • the peripheral circuit may be formed over a substrate over which the pixel portion 2210 is formed. Further, a semiconductor device such as an IC chip may be used for part or all of the peripheral circuit. Note that one or more of the peripheral circuit 2260, the peripheral circuit 2270, the peripheral circuit 2280, and the peripheral circuit 2290 may be omitted from the peripheral circuit.
  • the pixel 2211 may be disposed to be inclined.
  • the pixel interval (pitch) in the row direction and the column direction can be shortened. Thereby, the imaging quality in the imaging device 2200 can be further improved.
  • One pixel 2211 included in the imaging device 2200 is configured by a plurality of sub-pixels 2212, and a color image display is realized by combining each sub-pixel 2212 with a filter (color filter) that transmits light in a specific wavelength range. Information can be acquired.
  • FIG. 31A is a plan view showing an example of a pixel 2211 for acquiring a color image.
  • a pixel 2211 illustrated in FIG. 31A includes a sub-pixel 2212 (hereinafter also referred to as “sub-pixel 2212R”) provided with a color filter that transmits light in the red (R) wavelength region, and a green (G) wavelength.
  • a sub-pixel 2212 (hereinafter also referred to as “sub-pixel 2212G”) provided with a color filter that transmits light in the region and a sub-pixel 2212 (hereinafter referred to as “color filter” that transmits light in the blue (B) wavelength region).
  • B blue
  • the sub-pixel 2212 can function as a photosensor.
  • the sub-pixel 2212 (sub-pixel 2212R, sub-pixel 2212G, and sub-pixel 2212B) is electrically connected to the wiring 2231, the wiring 2247, the wiring 2248, the wiring 2249, and the wiring 2250. Further, the sub-pixel 2212R, the sub-pixel 2212G, and the sub-pixel 2212B are each connected to an independent wiring 2253. Further, in this specification and the like, for example, the wiring 2248 and the wiring 2249 connected to the pixel 2211 in the n-th row are referred to as a wiring 2248 [n] and a wiring 2249 [n], respectively. For example, the wiring 2253 connected to the pixel 2211 in the m-th column is referred to as a wiring 2253 [m].
  • the wiring 2253 connected to the subpixel 2212R included in the pixel 2211 in the m-th column is the wiring 2253 [m] R
  • the wiring 2253 connected to the subpixel 2212G is the wiring 2253 [m] G
  • a wiring 2253 connected to the subpixel 2212B is referred to as a wiring 2253 [m] B.
  • the sub-pixel 2212 is electrically connected to the peripheral circuit through the wiring.
  • the imaging device 2200 has a configuration in which subpixels 2212 provided with color filters that transmit light in the same wavelength region of adjacent pixels 2211 are electrically connected via a switch.
  • a sub-pixel 2212 included in a pixel 2211 arranged in n rows (n is an integer of 1 to p) and m columns (m is an integer of 1 to q) is adjacent to the pixel 2211.
  • a connection example of the sub-pixel 2212 included in the pixel 2211 arranged in n + 1 rows and m columns is shown.
  • a sub-pixel 2212R arranged in n rows and m columns and a sub-pixel 2212R arranged in n + 1 rows and m columns are connected through a switch 2201.
  • a subpixel 2212G arranged in n rows and m columns and a subpixel 2212G arranged in n + 1 rows and m columns are connected via a switch 2202.
  • a subpixel 2212B arranged in n rows and m columns and a subpixel 2212B arranged in n + 1 rows and m columns are connected via a switch 2203.
  • the color filter used for the sub-pixel 2212 is not limited to red (R), green (G), and blue (B), and transmits cyan (C), yellow (Y), and magenta (M) light, respectively.
  • a color filter may be used.
  • a full-color image can be acquired by providing the sub-pixel 2212 that detects light of three different wavelength ranges in one pixel 2211.
  • a color filter that transmits yellow (Y) light is provided in addition to the sub-pixel 2212 provided with a color filter that transmits red (R), green (G), and blue (B) light.
  • a pixel 2211 including a sub-pixel 2212 may be used in addition to the sub-pixel 2212 provided with a color filter that transmits cyan (C), yellow (Y), and magenta (M) light.
  • a color filter that transmits blue (B) light is provided.
  • a pixel 2211 including a sub-pixel 2212 may be used.
  • the pixel number ratio (or the light receiving area ratio) may not be 1: 1: 1.
  • the number of subpixels 2212 provided in the pixel 2211 may be one, but two or more are preferable. For example, by providing two or more subpixels 2212 that detect light in the same wavelength region, redundancy can be increased and the reliability of the imaging device 2200 can be increased.
  • an imaging device 2200 that detects infrared light can be realized.
  • IR Infrared
  • ND Neutral Density filter
  • a lens may be provided in the pixel 2211.
  • the photoelectric conversion element can efficiently receive incident light.
  • light 2256 is input to the photoelectric conversion element 2220 through the lens 2255, the filter 2254 (the filter 2254R, the filter 2254G, and the filter 2254B) formed in the pixel 2211, the pixel circuit 2230, and the like. It can be set as the structure made to enter.
  • part of the light 2256 indicated by the arrow may be blocked by part of the wiring 2257. Therefore, a structure in which a lens 2255 and a filter 2254 are disposed on the photoelectric conversion element 2220 side as illustrated in FIG. 32B so that the photoelectric conversion element 2220 efficiently receives light 2256 is preferable.
  • the imaging device 2200 with high detection sensitivity can be provided.
  • 32 may be a photoelectric conversion element in which a pn-type junction or a pin-type junction is formed.
  • the photoelectric conversion element 2220 may be formed using a substance having a function of generating charges by absorbing radiation.
  • the substance having a function of absorbing radiation and generating a charge include selenium, lead iodide, mercury iodide, gallium arsenide, cadmium telluride, and cadmium zinc alloy.
  • a photoelectric conversion element 2220 having a light absorption coefficient over a wide wavelength range such as X-rays and gamma rays in addition to visible light, ultraviolet light, and infrared light can be realized.
  • one pixel 2211 included in the imaging device 2200 may include a sub-pixel 2212 including a first filter in addition to the sub-pixel 2212 illustrated in FIG.
  • a pixel is formed using a transistor using silicon and a transistor using an oxide semiconductor will be described.
  • a transistor similar to that described in the above embodiment can be used.
  • FIG. 33 is a cross-sectional view of elements constituting the imaging apparatus.
  • 33 includes a transistor 2351 using silicon provided over a silicon substrate 2300, a transistor 2352 and a transistor 2353 using oxide semiconductors stacked over the transistor 2351, and a silicon substrate 2300.
  • Photo diode 2360 Each transistor and photodiode 2360 is electrically connected to various plugs 2370 and wirings 2371.
  • the anode 2361 of the photodiode 2360 is electrically connected to the plug 2370 through the low resistance region 2363.
  • the imaging device is provided in contact with the layer 2310 including the transistor 2351 and the photodiode 2360 provided over the silicon substrate 2300, the layer 2320 including the wiring 2371, the layer 2320 including the wiring 2371, and the transistor 2352.
  • the silicon substrate 2300 has a light receiving surface of the photodiode 2360 on the surface opposite to the surface on which the transistor 2351 is formed.
  • a pixel with a high aperture ratio can be formed.
  • the light-receiving surface of the photodiode 2360 can be the same as the surface over which the transistor 2351 is formed.
  • the layer 2310 may be a layer including a transistor including an oxide semiconductor.
  • the layer 2310 may be omitted, and the pixel may be formed using only a transistor including an oxide semiconductor.
  • the silicon substrate 2300 may be an SOI substrate.
  • germanium, silicon germanium, silicon carbide, gallium arsenide, aluminum gallium arsenide, indium phosphide, gallium nitride, or an organic semiconductor substrate can be used.
  • an insulator 2380 is provided between the layer 2310 including the transistor 2351 and the photodiode 2360 and the layer 2330 including the transistor 2352 and the transistor 2353.
  • the position of the insulator 2380 is not limited.
  • An insulator 2379 is provided below the insulator 2380, and an insulator 2381 is provided on the insulator 2380.
  • Conductors 2390a to 2390e are provided in openings provided in the insulator 2379 and the edge 2380.
  • the conductor 2390a, the conductor 2390b, and the conductor 2390e function as a plug and a wiring.
  • the conductor 2390c functions as a back gate of the transistor 2353.
  • the conductor 2390d functions as a back gate of the transistor 2352.
  • Hydrogen in the insulator provided in the vicinity of the channel formation region of the transistor 2351 has an effect of terminating the dangling bond of silicon and improving the reliability of the transistor 2351.
  • hydrogen in the insulator provided in the vicinity of the transistor 2352, the transistor 2353, and the like is one of the factors that generate carriers in the oxide semiconductor. Therefore, the reliability of the transistor 2352, the transistor 2353, and the like may be reduced. Therefore, in the case where a transistor including an oxide semiconductor is stacked over a transistor including a silicon-based semiconductor, an insulator 2380 having a function of blocking hydrogen is preferably provided therebetween. By confining hydrogen below the insulator 2380, the reliability of the transistor 2351 can be improved.
  • hydrogen can be prevented from diffusing from the lower layer than the insulator 2380 to the upper layer from the insulator 2380, reliability of the transistor 2352, the transistor 2353, and the like can be improved. Further, since the conductor 2390a, the conductor 2390b, and the conductor 2390e are formed, hydrogen can be prevented from diffusing into an upper layer through the via hole formed in the insulator 2380, so that the reliability of the transistor 2352, the transistor 2353, and the like can be reduced. Can be improved.
  • the photodiode 2360 provided in the layer 2310 and the transistor provided in the layer 2330 can be formed so as to overlap with each other. Then, the integration degree of pixels can be increased. That is, the resolution of the imaging device can be increased.
  • a part or all of the imaging device may be curved.
  • curving the imaging device field curvature and astigmatism can be reduced. Therefore, optical design of a lens or the like used in combination with the imaging device can be facilitated. For example, since the number of lenses for aberration correction can be reduced, it is possible to reduce the size and weight of an electronic device using an imaging device. In addition, the quality of the captured image can be improved.
  • 30 to 33 can be applied not only to a display device but also to an arbitrary semiconductor device.
  • FIG. 34A shows a top view of the substrate 1711 before the dicing process is performed.
  • a semiconductor substrate also referred to as a semiconductor wafer
  • a plurality of circuit regions 1712 are provided over the substrate 1711.
  • a semiconductor device according to one embodiment of the present invention, a CPU, an RF tag, an image sensor, or the like can be provided.
  • the plurality of circuit regions 1712 are each surrounded by the separation region 1713.
  • a separation line (also referred to as a dicing line) 1714 is set at a position overlapping the separation region 1713. By cutting the substrate 1711 along the separation line 1714, the chip 1715 including the circuit region 1712 can be cut out from the substrate 1711.
  • FIG. 34B shows an enlarged view of the chip 1715.
  • a conductive layer or a semiconductor layer may be provided in the separation region 1713.
  • ESD that can occur in the dicing process can be reduced, and a yield reduction in the dicing process can be prevented.
  • the dicing process is performed while flowing pure water having a reduced specific resistance by dissolving carbon dioxide gas or the like for the purpose of cooling the substrate, removing shavings, preventing charging, and the like.
  • the amount of pure water used can be reduced.
  • the productivity of the semiconductor device can be increased.
  • a material having a band gap of 2.5 eV to 4.2 eV, preferably 2.7 eV to 3.5 eV is preferably used.
  • accumulated charges can be discharged slowly, so that rapid movement of charges due to ESD can be suppressed, and electrostatic breakdown can be hardly caused.
  • the chip 1715 is applied to an electronic component
  • the electronic component is also referred to as a semiconductor package or an IC package.
  • the electronic component is completed by combining the semiconductor device described in the above embodiment and a component other than the semiconductor device in an assembly process (post-process).
  • a “back surface grinding process” is performed to grind the back surface (the surface on which the semiconductor device or the like is not formed) of the element substrate (step S1721). ).
  • a “back surface grinding process” is performed to grind the back surface (the surface on which the semiconductor device or the like is not formed) of the element substrate (step S1721). ).
  • a “dicing process” for separating the element substrate into a plurality of chips (chips 1715) is performed (step S1722).
  • a “die bonding step” is performed in which the separated chips are individually picked up and bonded onto the lead frame (step S 1723).
  • a suitable method is appropriately selected according to the product, such as bonding with a resin or bonding with a tape.
  • a chip may be bonded on the interposer substrate instead of the lead frame.
  • a “wire bonding process” is performed in which the lead of the lead frame and the electrode on the chip are electrically connected with a thin metal wire (step S1724).
  • a silver wire or a gold wire can be used as the metal thin wire.
  • ball bonding or wedge bonding can be used.
  • the chip subjected to wire bonding is subjected to a “sealing process (molding process)” that is sealed with an epoxy resin or the like (step S1725).
  • a sealing process molding process
  • the inside of the electronic component is filled with resin, and the circuit part built in the chip and the wire connecting the chip and the lead can be protected from mechanical external force, and characteristics due to moisture and dust Degradation (decrease in reliability) can be reduced.
  • a “lead plating process” for plating the leads of the lead frame is performed (step S1726).
  • the plating process prevents rusting of the lead, and soldering when mounted on a printed circuit board later can be performed more reliably.
  • a “molding process” for cutting and molding the lead is performed (step S1727).
  • a “marking process” is performed in which a printing process (marking) is performed on the surface of the package (step S1728).
  • An electronic component is completed through an “inspection process” (step S1729) for checking the appearance shape and the presence or absence of malfunction.
  • FIG. 35B shows a schematic perspective view of a QFP (Quad Flat Package) as an example of an electronic component.
  • An electronic component 1750 illustrated in FIG. 35B illustrates a lead 1755 and a semiconductor device 1753.
  • the semiconductor device 1753 the semiconductor device described in any of the above embodiments can be used.
  • An electronic component 1750 shown in FIG. 35B is mounted on a printed board 1752, for example.
  • a plurality of such electronic components 1750 are combined and each of them is electrically connected on the printed circuit board 1752 to complete a substrate (mounting substrate 1754) on which the electronic components are mounted.
  • the completed mounting board 1754 is used for an electronic device or the like.
  • a semiconductor device includes a display device, a personal computer, and an image reproducing device including a recording medium (typically a display that can reproduce a recording medium such as a DVD: Digital Versatile Disc and display the image) Device).
  • a recording medium typically a display that can reproduce a recording medium such as a DVD: Digital Versatile Disc and display the image
  • a mobile phone in which the semiconductor device according to one embodiment of the present invention can be used, a mobile phone, a game machine including a portable type, a portable data terminal, an electronic book terminal, a video camera, a digital still camera, or the like, goggles Type displays (head-mounted displays), navigation systems, sound playback devices (car audio, digital audio players, etc.), copiers, facsimiles, printers, multifunction printers, automated teller machines (ATMs), vending machines, etc. It is done. Specific examples of these electronic devices are shown in FIGS.
  • FIG. 36A shows a portable game machine, which includes a housing 901, a housing 902, a display portion 903, a display portion 904, a microphone 905, a speaker 906, operation keys 907, a stylus 908, and the like. Note that although the portable game machine illustrated in FIG. 36A includes two display portions 903 and 904, the number of display portions included in the portable game device is not limited thereto.
  • FIG. 36B shows a portable data terminal, which includes a first housing 911, a second housing 912, a first display portion 913, a second display portion 914, a connection portion 915, operation keys 916, and the like.
  • the first display unit 913 is provided in the first housing 911
  • the second display unit 914 is provided in the second housing 912.
  • the first housing 911 and the second housing 912 are connected by the connection portion 915, and the angle between the first housing 911 and the second housing 912 can be changed by the connection portion 915. is there. It is good also as a structure which switches the image
  • a display device in which a function as a position input device is added to at least one of the first display portion 913 and the second display portion 914 may be used.
  • the function as a position input device can be added by providing a touch panel on the display device.
  • the function as a position input device can be added by providing a photoelectric conversion element called a photosensor in a pixel portion of a display device.
  • FIG. 36C illustrates a laptop personal computer, which includes a housing 921, a display portion 922, a keyboard 923, a pointing device 924, and the like.
  • FIG. 36D illustrates an electric refrigerator-freezer, which includes a housing 931, a refrigerator door 932, a refrigerator door 933, and the like.
  • FIG. 36E shows a video camera, which includes a first housing 941, a second housing 942, a display portion 943, operation keys 944, a lens 945, a connection portion 946, and the like.
  • the operation key 944 and the lens 945 are provided in the first housing 941, and the display portion 943 is provided in the second housing 942.
  • the first housing 941 and the second housing 942 are connected by a connection portion 946, and the angle between the first housing 941 and the second housing 942 can be changed by the connection portion 946. is there. It is good also as a structure which switches the image
  • FIG. 36F shows a passenger car, which includes a vehicle body 951, wheels 952, a dashboard 953, lights 954, and the like.
  • the drain voltage was 1.0 V
  • the potential applied to the conductor 20 having the function as the second gate electrode was 0.0 V.
  • the oxide 13b serving as the active layer is assumed to be intrinsic semiconductor In—Ga—Zn—O, and has a band gap of 3.15 eV and an electron affinity of 4.4 eV.
  • the work functions of the conductor 14a and the conductor 14b to be the source electrode or the drain electrode were 4.9 eV.
  • the work functions of the conductor 16 and the conductor 20 serving as gate electrodes were 4.6 eV.
  • the slimming width refers to the length in the channel width direction of the oxide 13a and the oxide 13b subjected to slimming. That is, the slimming width refers to the difference between the channel width in the channel width direction of the oxide 13 in the source region or the length in the channel width direction of the oxide 13 in the drain region.
  • the oxide 13a and the oxide 13b are slimmed from both the Y1 side and the Y2 side, but the slimming width is the slimmed oxide 13a and the oxidized from the Y1 side.
  • the sum of the width of the object 13b and the widths of the oxide 13a and the oxide 13b slimmed from the Y2 side is shown.
  • the channel width refers to the length in the channel width direction of the region where the oxide 13 and the gate electrode after slimming overlap. That is, for example, when the channel width is 30 nm and the slimming width is 10 nm, this means that the channel width is set to 30 nm by performing 10 nm slimming from the channel width of 40 nm.
  • the S value was improved by reducing the channel width irrespective of the presence or absence of slimming and the slimming width. That is, when slimming is performed, it is confirmed that the S value is improved when transistors having the same source width or drain width are compared.
  • ID-VG characteristic drain current-gate voltage characteristic

Abstract

要約書 オン電流が大きくオフ電流が小さいトランジスタを提供する。 酸化物半導体と、 酸化物半導体上の第１の絶縁体と、 酸化物半導体上の第１の導電体と、 酸化物半導 体上の第２の導電体と、 第１の絶縁体上の第３の導電体と、 を有し、 第３の導電体の側面は第１の絶 縁体と接し、 酸化物半導体は、 第１の導電体と重なる領域を有するソース領域と、 第２の導電体と重 なる領域を有するドレイン領域と、 第３の導電体と重なる領域を有するチャネル領域と、 を有し、 チ ャネル領域における酸化物半導体のチャネル幅方向の長さは、ソース領域およびドレイン領域におけ る酸化物半導体のチャネル幅方向の長さよりも小さいトランジスタを提供する。

Description

トランジスタおよびその作製方法、半導体ウエハならびに電子機器
　本発明の一態様は、トランジスタに関する。または、本発明の一態様は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関する。本発明の一態様は、半導体装置、発光装置、表示装置、電子機器、照明装置、およびそれらの作製方法に関する。例えば、ＬＳＩや、ＣＰＵや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路を部品として搭載した電子機器に関する。
　なお、本発明の一態様は、上記の技術分野に限定されない。
　なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。電気光学装置、半導体回路および電子機器は半導体装置を有する場合がある。
　近年、半導体装置の開発が進められ、ＬＳＩやＣＰＵやメモリが主に用いられている。ＣＰＵは、半導体ウエハから切り離された半導体集積回路（少なくともトランジスタおよびメモリ）を有し、接続端子である電極が形成された半導体素子の集合体である。
　ＬＳＩやＣＰＵやメモリなどの半導体回路（ＩＣチップ）は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
　また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
　また、酸化物半導体を用いたトランジスタは、非導通状態において極めてオフ電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのオフ電流が小さいという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献１参照。）。
特開２０１２−２５７１８７号公報
　酸化物半導体を用いたトランジスタは、微細化によりチャネル幅が小さくなると、サブスレッショルドスイング値（Ｓ値）が小さくなる。一方、ソース領域とその近傍およびドレイン領域とその近傍の酸化物半導体と、ソース電極およびドレイン電極との接触面積が低下する。また、チャネル領域近傍の酸化物半導体と、ソース電極およびドレイン電極との接触辺幅が低下する。以上により、単位チャネル幅あたりのオン電流が小さくなるという課題がある。
　本発明の一態様は、オン電流の大きいトランジスタを提供することを課題の一とする。または、本発明の一態様は、オフ電流の小さいトランジスタを提供することを課題の一とする。または、本発明の一態様は、寄生容量の小さいトランジスタを提供することを課題の一とする。または、本発明の一態様は、微細化したトランジスタを提供することを課題の一とする。または、本発明の一態様は、周波数特性が高いトランジスタを提供することを課題の一とする。
　または、本発明の一態様は、オン電流の大きいトランジスタを有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、オフ電流の小さいトランジスタを有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、寄生容量の小さいトランジスタを有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、高速な動作が可能な半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、小型の半導体装置を提供することを課題の一とする。または、本発明の一態様は、消費電力が小さい半導体装置を提供することを課題の一とする。
　または、本発明の一態様は、マスク数を削減した半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、工程数を削減した半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、歩留まりを向上させた半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、生産性を向上させた半導体装置の作製方法を提供することを課題の一とする。
　または、本発明の一態様は、新規なトランジスタを提供することを課題の一とする。または、本発明の一態様は、新規なトランジスタの作製方法を提供することを課題の一とする。または、本発明の一態様は、新規なトランジスタを有する半導体装置、半導体ウエハおよび電子機器を提供することを課題の一とする。
　なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
　本発明の一態様は、酸化物半導体と、酸化物半導体上の第１の絶縁体と、酸化物半導体上の第１の導電体と、酸化物半導体上の第２の導電体と、第１の絶縁体上の第３の導電体と、を有し、第３の導電体の側面は第１の絶縁体と接し、酸化物半導体は、第１の導電体と重なる領域を有するソース領域と、第２の導電体と重なる領域を有するドレイン領域と、第３の導電体と重なる領域を有するチャネル領域と、を有し、チャネル領域における酸化物半導体のチャネル幅方向の長さは、ソース領域およびドレイン領域における酸化物半導体のチャネル幅方向の長さよりも小さいトランジスタである。
　また、上記態様において、チャネル領域における酸化物半導体のチャネル幅方向の長さは、ソース領域における酸化物半導体のチャネル幅方向の長さおよび、ドレイン領域における酸化物半導体のチャネル幅方向の長さより１０ｎｍ以上１００ｎｍ以下小さくてもよい。
　また、上記態様において、酸化物半導体は、Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有してもよい。
　また、本発明の一態様は、酸化物半導体を形成し、酸化物半導体の上面を覆うように導電体を形成し、酸化物半導体の側面と、導電体の上面および側面と、を覆うように絶縁体を形成し、絶縁体の一部をエッチングすることにより開口部を設け、導電体の上面の一部と、導電体の側面の一部と、酸化物半導体の側面の一部と、を露出させ、露出させた酸化物半導体の側面をエッチングすることによりスリミングを行うトランジスタの作製方法である。
　また、上記態様において、露出させた酸化物半導体の側面はウェットエッチングによりエッチングしてもよい。
　また、本発明の一態様のトランジスタを複数個有し、ダイシング用の領域を有する半導体ウエハも本発明の一態様である。
　また、本発明の一態様のトランジスタを有する半導体装置と、表示部と、を有する電子機器も本発明の一態様である。
　本発明の一態様により、オン電流の大きいトランジスタを提供することができる。または、本発明の一態様により、オフ電流の小さいトランジスタを提供することができる。または、本発明の一態様により、寄生容量の小さいトランジスタを提供することができる。または、本発明の一態様により、微細化したトランジスタを提供することができる。または、本発明の一態様により、周波数特性が高いトランジスタを提供することができる。
　または、本発明の一態様により、オン電流の大きいトランジスタを有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さいトランジスタを有する半導体装置を提供することができる。または、本発明の一態様により、寄生容量の小さいトランジスタを有する半導体装置を提供することができる。または、本発明の一態様により、高速な動作が可能な半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、小型の半導体装置を提供することができる。または、本発明の一態様により、消費電力が小さい半導体装置を提供することができる。
　または、本発明の一態様により、マスク数を削減した半導体装置の作製方法を提供することができる。または、本発明の一態様により、工程数を削減した半導体装置の作製方法を提供することができる。または、本発明の一態様により、歩留まりを向上させた半導体装置の作製方法を提供することができる。または、本発明の一態様により、生産性を向上させた半導体装置の作製方法を提供することができる。
　または、本発明の一態様により、新規なトランジスタを提供することができる。または、本発明の一態様により、新規なトランジスタの作製方法を提供することができる。または、本発明の一態様により、新規なトランジスタを有する半導体装置、半導体ウエハおよび電子機器を提供することができる。
　なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタを説明する立体図、上面図および断面図。 トランジスタを説明する立体図、上面図および断面図。 トランジスタを説明する立体図、上面図および断面図。 トランジスタを説明する立体図、上面図および断面図。 トランジスタを説明する立体図、上面図および断面図。 トランジスタを説明する立体図、上面図および断面図。 本発明に係る酸化物半導体の原子数比の範囲を説明する図。 ＩｎＭＺｎＯ４の結晶を説明する図。 酸化物半導体の積層構造におけるバンド図。 ＣＡＡＣ−ＯＳおよび単結晶酸化物のＸＲＤによる構造解析を説明する図、ならびにＣＡＡＣ−ＯＳの制限視野電子回折パターンを示す図。 ＣＡＡＣ−ＯＳの断面ＴＥＭ像、ならびに平面ＴＥＭ像およびその画像解析像。 ｎｃ−ＯＳの電子回折パターンを示す図、およびｎｃ−ＯＳの断面ＴＥＭ像。 ａ−ｌｉｋｅ　ＯＳの断面ＴＥＭ像。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 半導体装置を説明する回路図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明するブロック図。 半導体装置を説明する回路図。 半導体装置を説明する回路図、上面図および断面図。 半導体装置を説明する回路図および断面図。 半導体装置を説明する上面図。 半導体装置を説明するブロック図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体ウエハの上面図および断面図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 電子機器を説明する斜視図。 トランジスタの相互コンダクタンスとチャネル幅の関係。 トランジスタのＳ値とチャネル幅の関係。 トランジスタのＩＤ−ＶＧ特性。
　以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
　また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
　また、本明細書などにおいて、第１、第２等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
　また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
　また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、および電子機器は、半導体装置を有する場合がある。
　また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン（ドレイン端子、ドレイン領域またはドレイン電極）とソース（ソース端子、ソース領域またはソース電極）の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
　また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
　なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは酸素が５５原子％以上６５原子％以下、窒素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が５５原子％以上６５原子％以下、酸素が１原子％以上２０原子％以下、シリコンが２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の濃度範囲で含まれるものをいう。
　また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
（実施の形態１）
　本実施の形態では、本発明の一態様のトランジスタの構成例について図面を用いて説明する。
　本発明の一態様は、トランジスタおよびその作製方法に関する。チャネル形成領域の酸化物半導体をチャネル幅方向にスリミングしてチャネル幅を小さくすることにより、ゲート電界が酸化物半導体にかかりやすくなり、Ｓ値を小さくすることができる。一方、スリミングを行っても、ソース電極と酸化物半導体との接触面積、およびドレイン電極と酸化物半導体との接触面積は低下しない。以上により、Ｓ値を小さくしつつ、オン電流の低下を抑制することができる。
＜トランジスタ＞
　図１（Ａ）は本発明の一態様のトランジスタであるトランジスタ１０の立体図である。図１（Ｂ）はトランジスタ１０の上面図である。図１（Ｃ）は図１（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図である。図１（Ｄ）は図１（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１（Ａ）では図１（Ｂ）に示す一点鎖線Ａ１−Ａ２よりＹ２側の構成要素は省略している。
　なお、一点鎖線Ｘ１−Ｘ２をチャネル長方向と呼ぶ場合がある。また、一点鎖線Ｙ１−Ｙ２をチャネル幅方向と呼ぶ場合がある。
　本明細書において、「チャネル長」とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極の下部とが重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　ここで、ソース領域とは、例えば、ソース電極の下部と、半導体とが重なる領域をいう。また、ドレイン電極とは、例えば、ドレイン電極の下部と、半導体とが重なる領域をいう。
　また、本明細書において、「チャネル幅」とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが重なる領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
　トランジスタ１０は、絶縁体１１と、絶縁体１２と、酸化物１３と、導電体１４ａと、導電体１４ｂと、絶縁体１５と、導電体１６と、絶縁体１７と、を有する。なお、絶縁体１１の下部および、絶縁体１１と絶縁体１２との間には、配線、トランジスタ、容量素子などを設けることができる。また、絶縁体１１は半導体基板およびＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）基板などの基板とすることができる。また、絶縁体１１を設けない構成とすることができる。
　図の明瞭化のため、図１（Ａ）は絶縁体１７を省略している。また、図１（Ａ）ではＹ２方向の、酸化物１３と重ならない領域の絶縁体１５および導電体１６にはハッチングを付していない。
　絶縁体１２は絶縁体１１の上に設けられ、酸化物１３は絶縁体１２の上に設けられ、導電体１４ａは酸化物１３の上に設けられ、導電体１４ｂは酸化物１３の上に設けられ、絶縁体１５は絶縁体１２および酸化物１３の上に設けられ、導電体１６は絶縁体１５の上に設けられ、絶縁体１７は絶縁体１２、導電体１４ａおよび導電体１４ｂの上に設けられている。
　絶縁体１２は、下地絶縁膜および層間絶縁膜としての機能を有する。導電体１４ａは、ソース電極またはドレイン電極の一方としての機能を有する。導電体１４ｂは、ソース電極またはドレイン電極の他方としての機能を有する。絶縁体１５は、ゲート絶縁膜としての機能を有する。導電体１６は、ゲート電極としての機能を有する。絶縁体１７は、保護絶縁膜および層間絶縁膜としての機能を有する。
　酸化物１３は酸化物半導体で構成された活性層である。つまり、酸化物１３は導電体１６と重なる領域にチャネル領域を有する。また、酸化物１３は導電体１４ａと重なる領域にソース領域またはドレイン領域の一方を有し、導電体１４ｂと重なる領域にソース領域またはドレイン領域の他方を有する。
　トランジスタ１０は、酸化物１３のチャネル領域を導電体１６の電界によって電気的に取り囲む構造である。該構成をｓｕｒｒｏｕｎｄｅｄ−ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造と呼ぶ。トランジスタ１０はｓ−ｃｈａｎｎｅｌ構造を有するため、絶縁体１５を介して、導電体１６と重なる領域の酸化物１３の上面全体および側面全体にチャネルが形成される場合がある。以上により、トランジスタ１０のソース−ドレイン間に大電流を流すことができ、オン電流を大きくすることができる。
　本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ゲートとソースの間の電圧（ＶＧ）がしきい値電圧（Ｖｔｈ）以上の状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈ以下の状態をいう。例えば、ｎチャネル型のトランジスタのオン電流とは、ＶＧがＶｔｈ以上のときのドレイン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電圧（ＶＤ）に依存する場合がある。
　本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、ｎチャネル型トランジスタでは、ＶＧがＶｔｈよりも低い状態、ｐチャネル型トランジスタでは、ＶＧがＶｔｈよりも高い状態をいう。例えば、ｎチャネル型のトランジスタのオフ電流とは、ＶＧがＶｔｈよりも低いときのドレイン電流を言う場合がある。
　また、トランジスタ１０は図１（Ａ）、（Ｂ）に示すように、チャネル幅（チャネル領域における酸化物１３のチャネル幅方向の長さ）が、ソース領域の酸化物１３のチャネル幅方向の長さおよびドレイン領域の酸化物１３のチャネル幅方向の長さより小さい。つまり、チャネル領域の酸化物１３は、チャネル幅方向にスリミングされている。該構成とすることにより、トランジスタ１０のチャネル幅を小さくすることができる。これにより、ｓ−ｃｈａｎｎｅｌ構造によるゲート電界がより酸化物１３にかかりやすくなり、Ｓ値を小さくすることができる。
　なお、図１（Ｂ）に示すように、酸化物１３は、Ｙ１側とＹ２側の両方からスリミングされている。
　また、スリミングによりチャネル幅を小さくした場合、スリミング前と比べてソース領域およびドレイン領域の酸化物１３と、導電体１４ａおよび導電体１４ｂと、の接触面積が低下しない。また、チャネル領域近傍の酸化物１３と、導電体１４ａおよび導電体１４ｂと、の接触辺幅が低下しない。以上により、ソース領域およびドレイン領域の酸化物１３と、導電体１４ａおよび導電体１４ｂと、の接触面積の低下、および、チャネル領域近傍の酸化物１３と、導電体１４ａおよび導電体１４ｂと、の接触辺幅の低下に起因したトランジスタ１０のオン電流の低下を抑制することができる。
　なお、チャネル幅は、ソース領域の酸化物１３のチャネル幅方向の長さおよびドレイン領域の酸化物１３のチャネル幅方向の長さより、例えば１０ｎｍ以上１００ｎｍ以下だけ小さいことが好ましく、例えば１０ｎｍ以上３０ｎｍ以下だけ小さいことがより好ましい。
　また、トランジスタ１０は、絶縁体１７に形成された酸化物１３に達する開口部に絶縁体１５および導電体１６が形成されており、導電体１６は導電体１４ａおよび導電体１４ｂとほとんど重ならない構成である。このため、導電体１６の寄生容量を小さくすることができ、トランジスタ１０の周波数特性を高めることができる。つまり、高速な動作が可能である半導体装置を提供することができる。また、詳細は後述するが、ソース電極と、ドレイン電極と、ゲート電極と、を一枚のマスクで作製することができる。したがって、マスクおよび工程数を削減することができ、歩留まりおよび生産性を向上させることができる。
　なお、絶縁体１５は、導電体１６の下面および側面と接している。
　トランジスタ１０は、図２に示す構成としてもよい。図２に示す構成のトランジスタ１０は、酸化物１３が酸化物１３ａ、酸化物１３ｂおよび酸化物１３ｃの３層構造である点が図１に示す構成のトランジスタ１０と異なる。
　図の明瞭化のため、図２（Ａ）は絶縁体１７を省略している。また、図２（Ａ）ではＹ２方向の、酸化物１３ｂと重ならない領域の酸化物１３ｃ、絶縁体１５および導電体１６にはハッチングを付していない。
　図２に示す構成のトランジスタ１０をオンした場合、主として酸化物１３ｂにチャネルが形成される。このため、酸化物１３ｂは酸化物半導体で構成された活性層ということができる。一方、酸化物１３ａおよび酸化物１３ｃは、酸化物１３ｂとの界面近傍（混合領域となっている場合もある）はチャネルが形成される場合があるが、その他の領域は酸化物１３ｂよりバンドギャップの広い半導体または絶縁体として機能する場合がある。
　酸化物１３ａは絶縁体１２の上に設けられ、酸化物１３ｂは酸化物１３ａの上に設けられ、酸化物１３ｃは絶縁体１２および酸化物１３ｂの上に設けられ、導電体１４ａは酸化物１３ｂの上に設けられ、導電体１４ｂは酸化物１３ｂの上に設けられ、絶縁体１５は酸化物１３ｃの上に設けられ、導電体１６は絶縁体１５の上に設けられている。該構成とすることにより、詳細は後述するが、例えばトランジスタ１０のオン電流を大きくすることができる。また、トランジスタ１０の信頼性を高めることができる。
　トランジスタ１０は、図３に示す構成としてもよい。図の明瞭化のため、図３（Ａ）は絶縁体１７を省略している。また、図３（Ａ）ではＹ２方向の、酸化物１３と重ならない領域の絶縁体１５および導電体１６にはハッチングを付していない。
　図３に示す構成のトランジスタ１０は、酸化物１９を有する点が図１に示す構成のトランジスタ１０と異なる。酸化物１９は、絶縁体１２、酸化物１３、導電体１４ａおよび導電体１４ｂの上に設けられている。また、絶縁体１７は酸化物１９の上に設けられている。絶縁体１７および酸化物１９には酸化物１３に達する開口部が設けられており、該開口部に絶縁体１５および導電体１６が設けられている。
　つまり、酸化物１３、導電体１４ａおよび導電体１４ｂは、酸化物１９を介して絶縁体１７と接している。
　酸化物１９の導電性は十分低くして、絶縁体としての機能を有することが好ましい。したがって、酸化物１９として、例えば図２に示す酸化物１３ａおよび酸化物１３ｃと同様の材料を用いることが好ましい。
　トランジスタ１０を図３に示す構成として不純物拡散を防止する材料を酸化物１９に用いることにより、絶縁体１７から、水素、水およびハロゲンなどの不純物が酸化物１３へ拡散することを抑制することができる。これにより、詳細は後述するがトランジスタ１０の信頼性を高めることができる。
　トランジスタ１０は、図４に示す構成としてもよい。図４に示す構成のトランジスタ１０は、導電体２０を有する点が図１に示す構成のトランジスタ１０と異なる。
　図の明瞭化のため、図４（Ａ）は絶縁体１７を省略している。また、図４（Ａ）ではＹ２方向の、酸化物１３と重ならない領域の絶縁体１５および導電体１６にはハッチングを付していない。
　導電体２０は絶縁体１１の上に設けられ、絶縁体１２は絶縁体１１および導電体２０の上に設けられている。導電体１６は第１のゲート電極としての機能を有し、導電体２０は第２のゲート電極としての機能を有する。
　チャネル領域を第１のゲート電極と、第２のゲート電極との２つのゲート電極で挟む構成とすることにより、トランジスタ１０のしきい値電圧の制御を行うことができる。例えば、スタンバイ状態のゲート電位が、オフ電流が低下するゲート電位となるようにしきい値電圧の制御を行うことによって、トランジスタ１０のオフ電流を小さくすることができる。
　トランジスタ１０は、図５に示す構成としてもよい。なお、図の明瞭化のため、図５（Ａ）は絶縁体１７を省略している。また、図５（Ａ）ではＹ２方向の、酸化物１３ｂと重ならない領域の酸化物１３ｃ、絶縁体１５および導電体１６にはハッチングを付していない。
　図５に示すトランジスタ１０は、図２に示すトランジスタ１０の構成と、図４に示すトランジスタ１０の構成とを組み合わせた構成である。つまり、図５に示す構成のトランジスタ１０は、酸化物１３が酸化物１３ａ、酸化物１３ｂおよび酸化物１３ｃの３層構造であり、かつチャネル領域が導電体１６および導電体２０により挟まれた構成である。該構成とすることにより、例えばオン電流を大きくしつつオフ電流を小さくすることができる。また、例えばトランジスタの信頼性を高めることができる。
　トランジスタ１０は、図６に示す構成としてもよい。なお、図の明瞭化のため、図６（Ａ）は絶縁体１７を省略している。また、図６（Ａ）ではＹ２方向の、酸化物１３と重ならない領域の絶縁体１５および導電体１６にはハッチングを付していない。
　図６に示す構成のトランジスタ１０は、導電体１４ａおよび導電体１４ｂが酸化物１３の側面を覆っている点が図１に示す構成のトランジスタ１０と異なる。当該構成とすることにより、トランジスタ１０のオン電流を大きくすることができる。
　図１乃至図６に示す構成は、それぞれ適宜組み合わせて実施することができる。
　次に、図１乃至図６に示す構成のトランジスタ１０の構成要素について説明する。
＜絶縁体＞
　絶縁体１２および絶縁体１７は、酸素を含む絶縁体であることが好ましい。特に、絶縁体１２および絶縁体１７として、化学量論的組成を満たす酸素よりも多くの酸素（以下、過剰酸素ともいう）を含む絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物１３に接して設けることにより、該過剰酸素が熱処理などにより拡散して酸化物１３に供給され、酸化物１３中の酸素欠損を補填することができる。酸化物に酸素欠損があると、詳細は後述するが、該酸素欠損に水素などの不純物が入ることでドナー準位を生成し、キャリアである電子を生成することがある。これにより、ノーマリーオン特性となる場合がある。したがって、酸化物中の酸素欠損を補填してドナー準位が生成されることを抑制することによりトランジスタ１０をノーマリーオフ特性とすることができる。
　過剰酸素を含む絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１４ｃｍ−２以上、好ましくは３．０×１０１５ｃｍ−２以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、または１００℃以上５００℃以下の範囲が好ましい。
　このような材料として、例えば酸化シリコンまたは酸化窒化シリコンを含む材料が挙げられる。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体１５は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などを含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　また、絶縁体１５として、絶縁体１２および絶縁体１７と同様に、過剰酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物１３に接して設けることにより、酸化物１３中の酸素欠損を低減することができる。
　また、絶縁体１５は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物１３からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
　また、絶縁体１５は、例えば過剰酸素を含む絶縁膜と、酸素や水素に対してバリア性のある絶縁膜と、を積層した構成とすることができる。例えば過剰酸素を含む絶縁膜を酸化物１３に接して設け、さらにバリア性のある膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物１３への水素等の不純物の侵入を防ぐことができる。
＜導電体＞
　導電体１４ａおよび導電体１４ｂは、例えばアルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、例えば上述した金属の窒化物を用いることができる。例えば、窒化タンタルなどを用いることができる。また、図では単層構造を示したが、２層構造または３層以上の積層構造としてもよい。
　例えば、導電体１４ａおよび導電体１４ｂを、チタン膜およびアルミニウム膜の積層構造としてもよい。また、タングステン膜上にアルミニウム膜を積層する２層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する２層構造、チタン膜上に銅膜を積層する２層構造、タングステン膜上に銅膜を積層する２層構造としてもよい。
　また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する３層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する３層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
　また、導電体１６は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金などを用いて形成することができる。また、例えば上述した金属の窒化物を用いることができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。また、図では単層構造を示したが、２層構造よたは３層以上の積層構造としてもよい。
　例えば、アルミニウム上にチタン膜を積層する２層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する２層構造、窒化チタン膜上にタングステン膜を積層する２層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する２層構造としてもよい。
　また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する３層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
　また、導電体１６に、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
　図４に示す導電体２０は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）などである。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　また、図では単層構造を示したが、２層構造または３層以上の積層構造としてもよい。
例えば、水素に対するバリア性を有する窒化タンタル膜上に、導電性が高いタングステン膜を積層構造とする２層構造とすることができる。
＜酸化物半導体＞
　酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
　ここで、酸化物半導体が、インジウム、元素Ｍ及び亜鉛を有する場合を考える。なお、元素Ｍは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。
　まず、図７（Ａ）、図７（Ｂ）、および図７（Ｃ）を用いて、本発明に係る酸化物半導体が有するインジウム、元素Ｍ及び亜鉛の原子数比の好ましい範囲について説明する。なお、図７には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素Ｍ、及び亜鉛の原子数比のそれぞれの項を［Ｉｎ］、［Ｍ］、および［Ｚｎ］とする。
　図７（Ａ）、図７（Ｂ）、および図７（Ｃ）において、破線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：１の原子数比（−１≦α≦１）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：２の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：３の原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：４の原子数比となるライン、および［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋α）：（１−α）：５の原子数比となるラインを表す。
　また、一点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：βの原子数比（β≧０）となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：２：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：３：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：４：βの原子数比となるライン、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝２：１：βの原子数比となるライン、及び［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：１：βの原子数比となるラインを表す。
　また、二点鎖線は、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝（１＋γ）：２：（１−γ）の原子数比（−１≦γ≦１）となるラインを表す。また、図７に示す、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
　図７（Ａ）および図７（Ｂ）では、本発明の一態様の酸化物半導体が有する、インジウム、元素Ｍ、及び亜鉛の原子数比の好ましい範囲の一例について示している。
　一例として、図８に、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１である、ＩｎＭＺｎＯ４の結晶構造を示す。また、図８は、ｂ軸に平行な方向から観察した場合のＩｎＭＺｎＯ４の結晶構造である。なお、図８に示すＭ、Ｚｎ、酸素を有する層（以下、（Ｍ，Ｚｎ）層）における金属元素は、元素Ｍまたは亜鉛を表している。この場合、元素Ｍと亜鉛の割合が等しいものとする。元素Ｍと亜鉛とは、置換が可能であり、配列は不規則である。
　ＩｎＭＺｎＯ４は、層状の結晶構造（層状構造ともいう）をとり、図８に示すように、インジウム、および酸素を有する層（以下、Ｉｎ層）が１に対し、元素Ｍ、亜鉛、および酸素を有する（Ｍ，Ｚｎ）層が２となる。
　また、インジウムと元素Ｍは、互いに置換可能である。そのため、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換し、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。その場合、Ｉｎ層が１に対し、（Ｉｎ，Ｍ，Ｚｎ）層が２である層状構造をとる。
　［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：２となる原子数比の酸化物半導体は、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が３である層状構造をとる。つまり、［Ｉｎ］および［Ｍ］に対し［Ｚｎ］が大きくなると、酸化物半導体が結晶化した場合、Ｉｎ層に対する（Ｍ，Ｚｎ）層の割合が増加する。
　ただし、酸化物半導体中において、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が非整数である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が整数である層状構造を複数種有する場合がある。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：１：１．５である場合、Ｉｎ層が１に対し、（Ｍ，Ｚｎ）層が２である層状構造と、（Ｍ，Ｚｎ）層が３である層状構造とが混在する層状構造となる場合がある。
　例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの［Ｚｎ］よりも、膜の［Ｚｎ］が小さくなる場合がある。
　また、酸化物半導体中に複数の相が共存する場合がある（二相共存、三相共存など）。例えば、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：２：１の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝１：０：０を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界（グレインバウンダリーともいう）が形成される場合がある。
　また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度（電子移動度）を高くすることができる。これは、インジウム、元素Ｍ及び亜鉛を有する酸化物半導体では、主として重金属のｓ軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、ｓ軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
　一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０を示す原子数比、およびその近傍値である原子数比（例えば図７（Ｃ）に示す領域Ｃ）では、絶縁性が高くなる。
　従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図７（Ａ）の領域Ａで示される原子数比を有することが好ましい。
　また、図７（Ｂ）に示す領域Ｂは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝４：２：３から４．１、およびその近傍値を示している。近傍値には、例えば、原子数比が［Ｉｎ］：［Ｍ］：［Ｚｎ］＝５：３：４が含まれる。領域Ｂで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
　なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域Ａ乃至領域Ｃの境界は厳密ではない。
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　続いて、該酸化物半導体を２層構造、または３層構造とした場合について述べる。酸化物半導体Ｓ１、酸化物半導体Ｓ２、および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物半導体Ｓ２および酸化物半導体Ｓ３の積層構造、および積層構造に接する絶縁体のバンド図と、について、図９を用いて説明する。
　図９（Ａ）は、絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。また、図９（Ｂ）は、絶縁体Ｉ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体Ｉ２を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体Ｉ１、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３、及び絶縁体Ｉ２の伝導帯下端のエネルギー準位（Ｅｃ）を示す。
　酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体Ｓ２の伝導帯下端のエネルギー準位と、酸化物半導体Ｓ１、酸化物半導体Ｓ３の伝導帯下端のエネルギー準位との差が、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。すなわち、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力よりも、酸化物半導体Ｓ２の電子親和力が大きく、酸化物半導体Ｓ１、酸化物半導体Ｓ３の電子親和力と、酸化物半導体Ｓ２の電子親和力との差は、０．１５ｅＶ以上、または０．５ｅＶ以上、かつ２ｅＶ以下、または１ｅＶ以下であることが好ましい。
　図９（Ａ）、および図９（Ｂ）に示すように、酸化物半導体Ｓ１、酸化物半導体Ｓ２、酸化物半導体Ｓ３において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、または酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物半導体Ｓ１と酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ３が、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体Ｓ２がＩｎ−Ｇａ−Ｚｎ酸化物半導体の場合、酸化物半導体Ｓ１、酸化物半導体Ｓ３として、Ｉｎ−Ｇａ−Ｚｎ酸化物半導体、Ｇａ−Ｚｎ酸化物半導体、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物半導体Ｓ２となる。酸化物半導体Ｓ１と酸化物半導体Ｓ２との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
　トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体Ｓ１、酸化物半導体Ｓ３を設けることにより、トラップ準位を酸化物半導体Ｓ２より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
　酸化物半導体Ｓ１、酸化物半導体Ｓ３は、酸化物半導体Ｓ２と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体Ｓ２、酸化物半導体Ｓ２と酸化物半導体Ｓ１との界面、および酸化物半導体Ｓ２と酸化物半導体Ｓ３との界面が、主にチャネル領域として機能する。例えば、酸化物半導体Ｓ１、酸化物半導体Ｓ３には、図７（Ｃ）において、絶縁性が高くなる領域Ｃで示す原子数比の酸化物半導体を用いればよい。なお、図７（Ｃ）に示す領域Ｃは、［Ｉｎ］：［Ｍ］：［Ｚｎ］＝０：１：０、またはその近傍値である原子数比を示している。
　特に、酸化物半導体Ｓ２に領域Ａで示される原子数比の酸化物半導体を用いる場合、酸化物半導体Ｓ１および酸化物半導体Ｓ３には、［Ｍ］／［Ｉｎ］が１以上、好ましくは２以上である酸化物半導体を用いることが好ましい。また、酸化物半導体Ｓ３として、十分に高い絶縁性を得ることができる［Ｍ］／（［Ｚｎ］＋［Ｉｎ］）が１以上である酸化物半導体を用いることが好適である。
　次に、酸化物半導体の構造について説明する。
　本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。
　また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
＜酸化物半導体の構造＞
　以下では、酸化物半導体の構造について説明する。
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）および非晶質酸化物半導体などがある。
　また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体およびｎｃ−ＯＳなどがある。
　非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
　即ち、安定な酸化物半導体を完全な非晶質（ｃｏｍｐｌｅｔｅｌｙ　ａｍｏｒｐｈｏｕｓ）酸化物半導体とは呼べない。また、等方的でない（例えば、微小な領域において周期構造を有する）酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、ａ−ｌｉｋｅ　ＯＳは、等方的でないが、鬆（ボイドともいう。）を有する不安定な構造である。不安定であるという点では、ａ−ｌｉｋｅ　ＯＳは、物性的に非晶質酸化物半導体に近い。
＜ＣＡＡＣ−ＯＳ＞
　まずは、ＣＡＡＣ−ＯＳについて説明する。
　ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ペレットともいう。）を有する酸化物半導体の一種である。
　ＣＡＡＣ−ＯＳをＸ線回折（ＸＲＤ：Ｘ−Ｒａｙ　Ｄｉｆｆｒａｃｔｉｏｎ）によって解析した場合について説明する。例えば、空間群Ｒ−３ｍに分類されるＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１０（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳでは、結晶がｃ軸配向性を有し、ｃ軸がＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）、または上面に略垂直な方向を向いていることが確認できる。なお、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、空間群Ｆｄ−３ｍに分類される結晶構造に起因する。そのため、ＣＡＡＣ−ＯＳは、該ピークを示さないことが好ましい。
　一方、ＣＡＡＣ−ＯＳに対し、被形成面に平行な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。そして、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１０（Ｂ）に示すように明瞭なピークは現れない。一方、単結晶ＩｎＧａＺｎＯ４に対し、２θを５６°近傍に固定してφスキャンした場合、図１０（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。
　次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳに対し、ＣＡＡＣ−ＯＳの被形成面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１０（Ｄ）に示すような回折パターン（制限視野電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットがｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１０（Ｅ）に示す。図１０（Ｅ）より、リング状の回折パターンが確認される。したがって、プローブ径が３００ｎｍの電子線を用いた電子回折によっても、ＣＡＡＣ−ＯＳに含まれるペレットのａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１０（Ｅ）における第１リングは、ＩｎＧａＺｎＯ４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図１０（Ｅ）における第２リングは（１１０）面などに起因すると考えられる。
　また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ　Ｅｌｅｃｔｒｏｎ　Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のペレットを確認することができる。一方、高分解能ＴＥＭ像であってもペレット同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない場合がある。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
　図１１（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ　Ａｂｅｒｒａｔｉｏｎ　Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって観察することができる。
　図１１（Ａ）より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは１ｎｍ以上のものや、３ｎｍ以上のものがあることがわかる。したがって、ペレットを、ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）と呼ぶこともできる。また、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。ペレットは、ＣＡＡＣ−ＯＳの被形成面または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。
　また、図１１（Ｂ）および図１１（Ｃ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１１（Ｄ）および図１１（Ｅ）は、それぞれ図１１（Ｂ）および図１１（Ｃ）を画像処理した像である。以下では、画像処理の方法について説明する。まず、図１１（Ｂ）を高速フーリエ変換（ＦＦＴ：Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することでＦＦＴ像を取得する。次に、取得したＦＦＴ像において原点を基準に、２．８ｎｍ−１から５．０ｎｍ−１の間の範囲を残すマスク処理する。次に、マスク処理したＦＦＴ像を、逆高速フーリエ変換（ＩＦＦＴ：Ｉｎｖｅｒｓｅ　Ｆａｓｔ　Ｆｏｕｒｉｅｒ　Ｔｒａｎｓｆｏｒｍ）処理することで画像処理した像を取得する。こうして取得した像をＦＦＴフィルタリング像と呼ぶ。ＦＦＴフィルタリング像は、Ｃｓ補正高分解能ＴＥＭ像から周期成分を抜き出した像であり、格子配列を示している。
　図１１（Ｄ）では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
　図１１（Ｅ）では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または／および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　以上に示すように、ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のペレット（ナノ結晶）が連結し、歪みを有した結晶構造となっている。よって、ＣＡＡＣ−ＯＳを、ＣＡＡ　ｃｒｙｓｔａｌ（ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ　ａ−ｂ−ｐｌａｎｅ−ａｎｃｈｏｒｅｄ　ｃｒｙｓｔａｌ）を有する酸化物半導体と称することもできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。
　なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
＜ｎｃ−ＯＳ＞
　次に、ｎｃ−ＯＳについて説明する。
　ｎｃ−ＯＳをＸＲＤによって解析した場合について説明する。例えば、ｎｃ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、配向性を示すピークが現れない。即ち、ｎｃ−ＯＳの結晶は配向性を有さない。
　また、例えば、ＩｎＧａＺｎＯ４の結晶を有するｎｃ−ＯＳを薄片化し、厚さが３４ｎｍの領域に対し、被形成面に平行にプローブ径が５０ｎｍの電子線を入射させると、図１２（Ａ）に示すようなリング状の回折パターン（ナノビーム電子回折パターン）が観測される。また、同じ試料にプローブ径が１ｎｍの電子線を入射させたときの回折パターン（ナノビーム電子回折パターン）を図１２（Ｂ）に示す。図１２（Ｂ）より、リング状の領域内に複数のスポットが観測される。したがって、ｎｃ−ＯＳは、プローブ径が５０ｎｍの電子線を入射させることでは秩序性が確認されないが、プローブ径が１ｎｍの電子線を入射させることでは秩序性が確認される。
　また、厚さが１０ｎｍ未満の領域に対し、プローブ径が１ｎｍの電子線を入射させると、図１２（Ｃ）に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが１０ｎｍ未満の範囲において、ｎｃ−ＯＳが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
　図１２（Ｄ）に、被形成面と略平行な方向から観察したｎｃ−ＯＳの断面のＣｓ補正高分解能ＴＥＭ像を示す。ｎｃ−ＯＳは、高分解能ＴＥＭ像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。ｎｃ−ＯＳに含まれる結晶部は、１ｎｍ以上１０ｎｍ以下の大きさであり、特に１ｎｍ以上３ｎｍ以下の大きさであることが多い。なお、結晶部の大きさが１０ｎｍより大きく１００ｎｍ以下である酸化物半導体を微結晶酸化物半導体（ｍｉｃｒｏ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことがある。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるペレットと起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をペレットと呼ぶ場合がある。
　このように、ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　なお、ペレット（ナノ結晶）間で結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ　Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ　ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。
　ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるペレット間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。
＜ａ−ｌｉｋｅ　ＯＳ＞
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
　図１３に、ａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像を示す。ここで、図１３（Ａ）は電子照射開始時におけるａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像である。図１３（Ｂ）は４．３×１０８ｅ−／ｎｍ２の電子（ｅ−）照射後におけるａ−ｌｉｋｅ　ＯＳの高分解能断面ＴＥＭ像である。図１３（Ａ）および図１３（Ｂ）より、ａ−ｌｉｋｅ　ＯＳは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
　鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ　ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
　試料として、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳを準備する。いずれの試料もＩｎ−Ｇａ−Ｚｎ酸化物である。
　まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有する。
　なお、ＩｎＧａＺｎＯ４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、以下では、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ４の結晶部と見なした。なお、格子縞は、ＩｎＧａＺｎＯ４の結晶のａ−ｂ面に対応する。
　図１４は、各試料の結晶部（２２箇所から３０箇所）の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図１４より、ａ−ｌｉｋｅ　ＯＳは、ＴＥＭ像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図１４より、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、電子（ｅ−）の累積照射量が４．２×１０８ｅ−／ｎｍ２においては１．９ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０８ｅ−／ｎｍ２までの範囲で、結晶部の大きさに変化が見られないことがわかる。図１４より、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．３ｎｍ程度および１．８ｎｍ程度であることがわかる。なお、電子線照射およびＴＥＭの観察は、日立透過電子顕微鏡Ｈ−９０００ＮＡＲを用いた。電子線照射条件は、加速電圧を３００ｋＶ、電流密度を６．７×１０５ｅ−／（ｎｍ２・ｓ）、照射領域の直径を２３０ｎｍとした。
　このように、ａ−ｌｉｋｅ　ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られない。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。
　また、鬆を有するため、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ　ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満である。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満である。単結晶の密度の７８％未満である酸化物半導体は、成膜すること自体が困難である。
　例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ４の密度は６．３５７ｇ／ｃｍ３である。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ　ＯＳの密度は５．０ｇ／ｃｍ３以上５．９ｇ／ｃｍ３未満である。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ３以上６．３ｇ／ｃｍ３未満である。
　なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
　以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。
＜酸化物半導体のキャリア密度＞
　次に、酸化物半導体のキャリア密度について、以下に説明を行う。
　酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損（Ｖｏ）、または酸化物半導体中の不純物などが挙げられる。
　酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合（この状態をＶｏＨともいう）した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
　ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
　トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、８×１０１５ｃｍ−３未満、好ましくは１×１０１１ｃｍ−３未満、さらに好ましくは１×１０１０ｃｍ−３未満であり、１×１０−９ｃｍ−３以上とすればよい。
　一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのＩｄ−Ｖｇ特性のオン／オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子（キャリア）の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
　上述のキャリア密度が高められた酸化物半導体は、わずかにｎ型化している。したがって、キャリア密度が高められた酸化物半導体を、「Ｓｌｉｇｈｔｌｙ−ｎ」と呼称してもよい。
　実質的に真性の酸化物半導体のキャリア密度は、１×１０５ｃｍ−３以上１×１０１８ｃｍ−３未満が好ましく、１×１０７ｃｍ−３以上１×１０１７ｃｍ−３以下がより好ましく、１×１０９ｃｍ−３以上５×１０１６ｃｍ−３以下がさらに好ましく、１×１０１０ｃｍ−３以上１×１０１６ｃｍ−３以下がさらに好ましく、１×１０１１ｃｍ−３以上１×１０１５ｃｍ−３以下がさらに好ましい。
＜トランジスタの作製方法＞
　図１に示す構成のトランジスタ１０の作製方法の一例について、立体図、上面図、チャネル長方向の断面図およびチャネル幅方向の断面図を用いて説明する。
　まず、絶縁体１１を成膜し、絶縁体１１上に絶縁体１２を成膜する。
　絶縁体１１および絶縁体１２は、例えばスパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ　Ｖａｐｏｒ　Ｄｅｐｏｓｉｔｉｏｎ）法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ　Ｂｅａｍ　Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ　Ｌａｙｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法またはＰＬＤ（Ｐｕｌｓｅｄ　Ｌａｓｅｒ　Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて成膜することができる。なお、ＣＶＤ法には、熱ＣＶＤ法、ＭＯＣＶＤ（Ｍｅｔａｌ　Ｏｒｇａｎｉｃ　ＣＶＤ）法、ＰＥＣＶＤ（Ｐｌａｓｍａ　Ｅｎｈａｎｃｅｄ　ＣＶＤ）法などを含む。特に、絶縁体１１および絶縁体１２をＣＶＤ法、好ましくはＰＥＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱ＣＶＤ法、ＭＯＣＶＤ法あるいはＡＬＤ法が好ましい。
　絶縁体１１および絶縁体１２としては、例えば、水素に対するバリア性を有する膜の一例として、ＡＬＤ法で形成した酸化アルミニウムを用いることができる。ＡＬＤ法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁体を形成することができる。
　次に、絶縁体１２上に酸化物２３を形成する。なお、酸化物２３は後の工程で加工されて酸化物１３となる。
　酸化物２３は、例えばスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて成膜することができる。
　酸化物２３としてＩｎ−Ｍｎ−Ｚｎ酸化物をスパッタリング法により成膜する場合、使用するスパッタリングターゲットの金属元素の原子数は、Ｉｎ：Ｍ：Ｚｎ＝１：１：０．５、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、Ｉｎ：Ｍ：Ｚｎ＝１：１：１．２、Ｉｎ：Ｍ：Ｚｎ＝２：１：１．５、Ｉｎ：Ｍ：Ｚｎ＝２：１：２．３、Ｉｎ：Ｍ：Ｚｎ＝２：１：３、Ｉｎ：Ｍ：Ｚｎ＝３：１：２、Ｉｎ：Ｍ：Ｚｎ＝４：２：４．１、Ｉｎ：Ｍ：Ｚｎ＝４：２：３、Ｉｎ：Ｍ：Ｚｎ＝５：１：７などとすることが好ましい。
　酸化物２３を成膜後、加熱処理を行うことが好ましい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。なお、加熱処理は、酸化物２３を成膜した直後に行ってもよいし、酸化物２３を加工して酸化物１３を形成した後に行ってもよい。加熱処理により、絶縁体１２から酸化物２３または酸化物１３に酸素が供給され、酸化物中の酸素欠損を低減することができる。
　次に、酸化物２３上に導電体２４を成膜する（図１５）。なお、導電体２４は後の工程で加工されて導電体１４ａおよび導電体１４ｂとなる。なお、図１５中、（Ａ）が立体図、（Ｂ）が上面図、（Ｃ）が（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図、（Ｄ）が（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１５（Ａ）では図１５（Ｂ）に示す一点鎖線Ａ１−Ａ２よりＹ２側の構成要素は省略している。
　導電体２４は、例えばスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて成膜することができる。
　次に、導電体２４上にレジストを塗布し、リソグラフィおよびエッチングにより導電体２４をアイランド状に加工する。続いて、加工後の導電体２４をハードマスクとして酸化物２３を加工し、アイランド状の酸化物１３を形成する（図１６）。その後、レジストを除去する。なお、図１６中、（Ａ）が立体図、（Ｂ）が上面図、（Ｃ）が（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図、（Ｄ）が（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１６（Ａ）では図１６（Ｂ）に示す一点鎖線Ａ１−Ａ２よりＹ２側の構成要素は省略している。
　レジストをマスクとして酸化物２３をエッチングする場合、レジストが横方向にエッチングされる場合がある。これにより、酸化物２３の微細な加工が困難となる場合がある。一方、導電体２４は、横方向へのエッチングがレジストと比べて発生しにくいため、酸化物２３の微細な加工を行うことができる。以上により、トランジスタ１０を微細化することができ、また例えば小型の半導体装置を提供することができる。
　次に、絶縁体１２上および導電体２４上に絶縁体１７を成膜する（図１７）。絶縁体１７は、例えばスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて成膜することができる。なお、絶縁体１７を成膜後、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法により平坦化してもよい。なお、酸化物１３の側面および導電体２４の側面は絶縁体１７に覆われる。なお、図１７中、（Ａ）が立体図、（Ｂ）が上面図、（Ｃ）が（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図、（Ｄ）が（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１７（Ａ）では図１７（Ｂ）に示す一点鎖線Ａ１−Ａ２よりＹ２側の構成要素は省略している。
　次に、絶縁体１７上にレジストを塗布し、リソグラフィおよびエッチングにより導電体２４に達する開口部を形成する。これにより、チャネル領域となる部分の酸化物１３の側面が露出する（図１８）。なお、図１８中、（Ａ）が立体図、（Ｂ）が上面図、（Ｃ）が（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図、（Ｄ）が（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１８（Ａ）では図１８（Ｂ）に示す一点鎖線Ａ１−Ａ２よりＹ２側の構成要素は省略している。
　次に、露出した酸化物１３の側面をエッチングすることにより、チャネル幅方向に酸化物１３のスリミングを行う（図１９）。これによりチャネル幅が、ソース領域の酸化物１３のチャネル幅方向の長さおよびドレイン領域の酸化物１３のチャネル幅方向の長さより小さくなる。なお、図１９中、（Ａ）が立体図、（Ｂ）が上面図、（Ｃ）が（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図、（Ｄ）が（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図１９（Ａ）では図１９（Ｂ）に示す一点鎖線Ａ１−Ａ２よりＹ２側の構成要素は省略している。
　酸化物１３のスリミングは、例えばウェットエッチングにより行うことができる。エッチング液として、酸化物１３のみエッチング可能な溶液を用いる。例えば、リン酸、酢酸および硝酸の混合液を用いることができる。このような溶液をエッチング液として用いることにより、酸化物１３で露出している部分はチャネル領域となる部分の側面のみであるので、チャネル幅方向への酸化物１３のスリミングができる。
　なお、酸化物１３のスリミングを行う方法は、ウェットエッチングでなくてもよい。例えば、ドライエッチングによって行うこともできる。この場合、等方性エッチングによりスリミングを行うことが好ましい。また、酸化物１３と、導電体２４などとの選択性が高い方法でスリミングを行うことが好ましい。
　次に、開口部と重なる領域の導電体２４をエッチングなどの方法により除去する（図２０）。これにより、導電体１４ａおよび導電体１４ｂが形成される。なお、図２０中、（Ａ）が立体図、（Ｂ）が上面図、（Ｃ）が（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図、（Ｄ）が（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。なお、図２０（Ａ）では図２０（Ｂ）に示す一点鎖線Ａ１−Ａ２よりＹ２側の構成要素は省略している。
　次に、開口部を埋めるように絶縁体１５を成膜する。絶縁体１５は、例えばスパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて成膜することができる。
　次に、絶縁体１５上に導電体１６を成膜する。導電体１６として、例えばＣＶＤ法やＡＬＤ法により成膜した窒化チタンと、スパッタリング法やＣＶＤ法により成膜したタングステンを積層して用いることができる。また、ＡＬＤ法により成膜した窒化タンタルと、スパッタリング法により成膜した窒化タンタルを積層して用いることができる。なお、導電体１６は、塩素を含まないガスを用いて成膜することが好ましい。
　なお、導電体１６をスパッタリング法により成膜してもよい。例えば、導電体１６として、スパッタリング法により成膜した窒化チタンと、スパッタリング法により成膜した導電率が大きいタングステンを積層して用いることができる。該導電体をスパッタリング法によって成膜する場合、絶縁体１５にダメージが入る場合がある。よって、絶縁体１５上に、絶縁体１５を保護する膜を設けることが好ましい。
　絶縁体１５はゲート絶縁膜として機能するため、該保護膜の存在によってトランジスタ１０の電気特性が変化しないように、該保護膜の膜厚は小さいことが好ましい。具体的には、該保護膜の膜厚は、０．１ｎｍ以上５ｎｍ以下が好ましく、０．１ｎｍ以上１ｎｍ以下がより好ましい。
　該保護膜としては、窒化シリコンを用いることが好ましい。ＰＥＣＶＤ法によって窒化シリコン膜を形成する場合、成膜レートを低くすることで、膜厚の小さい該保護膜を安定して形成することができる。例えば、成膜ガスとして０．５ｓｃｃｍのシラン、５０ｓｃｃｍの窒素および１０ｓｃｃｍのアンモニアを用い、成膜圧力を１Ｐａとし、成膜電力を４００Ｗとし、基板温度を３００℃とした場合、約６ｎｍ／ｍｉｎの成膜レートで窒化シリコン膜を形成することができる。なお、窒化シリコンの成膜レートとしては、０．１ｎｍ／ｍｉｎ以上２ｎｍ／ｍｉｎ以下であることが好ましい。
　次に、ＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などによりチャネル領域と重ならない部分の導電体１６および絶縁体１５を削り、絶縁体１７の表面を露出させることが好ましい（図２１）。しかしながら、ＣＭＰ処理を行わなくてもよい。
　なお、図２１中、（Ａ）が立体図、（Ｂ）が上面図、（Ｃ）が（Ｂ）に示す一点鎖線Ｘ１−Ｘ２に対応する断面図、（Ｄ）が（Ｂ）に示す一点鎖線Ｙ１−Ｙ２に対応する断面図である。図２１（Ａ）では図２１（Ｂ）に示す一点鎖線Ａ１−Ａ２よりＹ２側の構成要素は省略している。また、図２１（Ａ）ではＹ２方向の、酸化物１３と重ならない領域の絶縁体１５および導電体１６にはハッチングを付していない。
　以上の工程により、図１に示す構成のトランジスタ１０を作製することができる。なお、図１以外に示す構成のトランジスタ１０の作製方法は、上記の作製方法を適宜参照することができる。
　なお、以上の実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル領域、ソース領域、ドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル領域、または、トランジスタのソース領域、ドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル領域、または、トランジスタのソース領域、ドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソース領域、ドレイン領域などは、酸化物半導体を有していなくてもよい。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態２）
　本実施の形態では、本発明の一態様のトランジスタを有する半導体装置について図２２乃至図３３を用いて説明する。
＜記憶装置＞
　図２２（Ａ）、（Ｂ）は、実施の形態１で示したトランジスタ１０を記憶装置に適用した場合の、該記憶装置が有するメモリセルの回路図の一例である。図２２（Ａ）に示す構成のメモリセルは、トランジスタ１０の他、トランジスタ３００および容量素子１００を有している。
　図２２（Ａ）において、配線３００１はトランジスタ３００のソースまたはドレインの一方と電気的に接続され、配線３００２はトランジスタ３００のソースまたはドレインの他方と電気的に接続されている。また、配線３００３はトランジスタ１０のソースまたはドレインの一方と電気的に接続され、配線３００４はトランジスタ１０のゲートと電気的に接続されている。そして、トランジスタ３００のゲート、およびトランジスタ１０のソースまたはドレインの他方は、容量素子１００の電極の一方と電気的に接続され、配線３００５は容量素子１００の電極の他方と電気的に接続されている。
　実施の形態１で説明したように、トランジスタ１０はオフ電流が小さいという特徴を有する。このため、図２２（Ａ）に示す構成のメモリセルは、トランジスタ３００のゲートの電位が長時間保持可能という特性を有する。このような特性を有することで、以下に示す手順で情報の書き込み、保持、読み出しが可能である。
　情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ１０が導通状態となる電位にして、トランジスタ１０を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３００のゲート、および容量素子１００の電極の一方と電気的に接続するノードＦＧに与えられる。すなわち、トランジスタ３００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷と呼ぶ。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ１０が非導通状態となる電位にして、トランジスタ１０を非導通状態とすることにより、ノードＦＧに電荷が保持される（保持）。トランジスタ１０のオフ電流が小さい場合、ノードＦＧの電荷は長期間にわたって保持される。
　次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３００をｎチャネル型とすると、トランジスタ３００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ３００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、ノートＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。
　また、図２２（Ａ）に示すメモリセルをマトリクス状に配置することで、記憶装置（メモリセルアレイ）を構成することができる。
　なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３００が「非導通状態」となるような電位、つまり、Ｖｔｈ＿Ｈより低い電位を第５の配線３００５に与えることで所望のメモリセルの情報を読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードＦＧに与えられた電荷によらずトランジスタ３００が「導通状態」となるような電位、つまり、Ｖｔｈ＿Ｌより高い電位を第５の配線３００５に与えることで所望のメモリセルの情報を読み出せる構成とすればよい。
　図２２（Ｂ）に示すメモリセルは、トランジスタ３００を有さない点で図２２（Ａ）に示したメモリセルと異なる。この場合も図２２（Ａ）に示したメモリセルと同様の動作により情報の書き込みおよび保持動作が可能である。
　図２２（Ｂ）に示すメモリセルにおける、情報の読み出しについて説明する。トランジスタ１０が導通状態になると、浮遊状態である第３の配線３００３と容量素子１００とが導通し、第３の配線３００３と容量素子１００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子１００の電極の一方の電位（または容量素子１００に蓄積された電荷）によって、異なる値をとる。
　例えば、容量素子１００の電極の一方の電位をＶ、容量素子１００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子１００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
　そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。
　図２２（Ａ）、（Ｂ）に示す構成のメモリセルは、書き込まれた情報を長時間保持することが可能であるため、リフレッシュ動作が不要であるか、またはリフレッシュ動作の頻度を極めて低くすることが可能である。このため、消費電力が小さい記憶装置を提供することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。
　また、本発明の一態様の記憶装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、絶縁体を介してフローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。すなわち、本発明の一態様の記憶装置は、従来の不揮発性メモリとは異なり書き換え可能回数に制限はなく、信頼性が飛躍的に向上した記憶装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
　図２３は、図２２（Ａ）に示す回路図の構成要素を示した断面図である。トランジスタ１０はトランジスタ３００の上方に設けられ、容量素子１００はトランジスタ３００およびトランジスタ１０の上方に設けられている。
　トランジスタ３００は、基板３０１上に設けられ、導電体３０６、絶縁体３０４、基板３０１の一部からなる半導体領域３０２、ソース領域またはドレイン領域の一方として機能する低抵抗領域３０８ａ、およびソース領域またはドレイン領域の他方として機能する低抵抗領域３０８ｂを有する。
　トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３０２のチャネルが形成される領域、その近傍の領域、ソース領域またはドレイン領域となる低抵抗領域３０８ａおよび低抵抗領域３０８ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３０８ａ、および低抵抗領域３０８ｂは、半導体領域３０２に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、またはホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３０６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　また、図２３に示すトランジスタ３００はプレーナ型であるが、この構成に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、図２４に示すようにトランジスタ３００の構成を、ＦＩＮ型として設けてもよい。図２４において、チャネルが形成される半導体領域３０２（基板３０１の一部）が凸形状を有する。また、半導体領域３０２の側面および上面を、絶縁体３０４を介して、導電体３０６が覆うように設けられている。なお、導電体３０６は仕事関数を調整する材料を用いてもよい。また、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、ＳＯＩ基板を加工して凸形状を有する半導体膜を形成してもよい。
　なお、図２２（Ｂ）に示す回路構成とする場合、トランジスタ３００を設けなくともよい。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜として機能する。絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法等を用いた平坦化処理により平坦化されていてもよい。
　絶縁体３２４には、例えば、基板３０１、またはトランジスタ３００などから、トランジスタ１０が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　例えば、水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ１０などの酸化物半導体を有する半導体素子に水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ１０と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜である。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ））などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２４の比誘電率は、絶縁体３２６の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、および絶縁体３２６には容量素子１００、またはトランジスタ１０と電気的に接続する導電体３２８、導電体３３０等が埋め込まれている。なお、導電体３２８および導電体３３０はプラグ、または配線としての機能を有する。なお、詳細は後述するが、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体となっていてもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
　各プラグおよび配線（導電体３２８および導電体３３０など）の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６および導電体３３０上に、配線層を設けてもよい。例えば、図２３において、絶縁体３５０、絶縁体３５２および絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２および絶縁体３５４には、導電体３５６および導電体３５８が形成されている。導電体３５６および導電体３５８は、プラグまたは配線としての機能を有する。なお、導電体３５６および導電体３５８は、導電体３２８および導電体３３０と同様の材料を用いて設けることができる。
　なお、絶縁体３５０は、例えば絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６および導電体３５８は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成されることが好ましい。該構成により、トランジスタ３００とトランジスタ１０とは、バリア層により分離することができ、トランジスタ３００からトランジスタ１０への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４上には、絶縁体２１２および絶縁体２１４が順に積層して設けられている。絶縁体２１２および絶縁体２１４のいずれかまたは全部を、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　絶縁体２１２には、例えば基板３０１またはトランジスタ３００を設ける領域などからトランジスタ１０を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体３２４と同様の材料を用いることができる。
　また、絶縁体２１４には、例えば酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ１０への混入を防止することができる。また、実施の形態１で示した酸化物１３からの酸素の放出を抑制することができる。そのため、トランジスタ１０に対する保護膜として用いることに適している。
　なお、絶縁体２１２を設けない構成としてもよい。
　絶縁体２１４上には、絶縁体２１６を設ける。絶縁体２１６は、絶縁体３２０と同様の材料を用いることができる。例えば、絶縁体２１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体２１２、絶縁体２１４および絶縁体２１６には、導電体２１８や、トランジスタ１０の第２のゲート電極としての機能を有する導電体２０などが埋め込まれている。なお、導電体２１８は、容量素子１００またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２１８は、導電体３２８および導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体２１２および絶縁体２１４と接する領域の導電体２１８は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。該構成により、トランジスタ３００とトランジスタ１０とは、酸素、水素、および水に対するバリア性を有する層で分離することができ、トランジスタ３００からトランジスタ１０への水素の拡散を抑制することができる。
　絶縁体２１６上には、実施の形態１で示した絶縁体１２が設けられている。絶縁体１２は、例えば絶縁体１２ａ、絶縁体１２ｂ、絶縁体１２ｃが順に積層した構成とすることができる。
　絶縁体１２ａおよび絶縁体１２ｃは、実施の形態１で説明した絶縁体１２と同様の材料を用いることができる。絶縁体１２ｂは、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）または（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
　なお、絶縁体１２ｂが、２層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　絶縁体１２ａおよび絶縁体１２ｃの間に、ｈｉｇｈ−ｋ材料を含む絶縁体１２ｂを有することで、特定の条件で絶縁体１２ｂが電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体１２ｂが負に帯電する場合がある。
　例えば、絶縁体１２ａおよび絶縁体１２ｃに酸化シリコンを用い、絶縁体１２ｂに酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度（例えば、１２５℃以上４５０℃以下、代表的には１５０℃以上３００℃以下）の下で、導電体２０の電位をソース電極やドレイン電極の電位より高い状態を１０ミリ秒以上、代表的には１分以上維持することで、酸化物１３から導電体２０に向かって電子が移動する。この時、移動する電子の一部が、絶縁体１２ｂの電子捕獲準位に捕獲される。
　絶縁体１２ｂの電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。該構成を有することで、トランジスタ１０は、ゲート電位が０Ｖであっても非導通状態（オフ状態ともいう）であるノーマリーオフ型のトランジスタとなる。
　なお、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程（ウェハー処理）の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に１２５℃以上の温度に１時間以上さらされないことが好ましい。
　なお、絶縁体１２ａと絶縁体１２ｃとを酸化シリコン、絶縁体１２ｂを酸化ハフニウムで構成する場合、絶縁体１２ａおよび絶縁体１２ｃはＣＶＤ法またはＡＬＤ法により形成し、絶縁体１２ｂはスパッタリング法で形成してもよい。なお、絶縁体１２ｂの形成に、スパッタリング法を用いることで、絶縁体１２ｂが低温で結晶化しやすく、生じる固定電荷量が大きい場合がある。
　また、絶縁体１２ａ、絶縁体１２ｂ、絶縁体１２ｃの膜厚を適宜調整することで、しきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
　また、絶縁体１２ｂには、酸素や水素に対してバリア性のある物質を用いることが好ましい。このような材料を用いて形成した場合、酸化物１３からの酸素の放出や、外部からの水素等の不純物の混入を防ぐことができる。
　絶縁体１２ｃ上には、絶縁体１７が設けられている。実施の形態１で説明したように、絶縁体１７は過剰酸素を含むことが好ましい。また、絶縁体１７は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　絶縁体１７上には、絶縁体２８２が設けられている。例えばスパッタリング法などにより、絶縁体２８２を酸素ガス雰囲気下で成膜することで、絶縁体２８２を成膜しながら絶縁体１７に酸素を導入することができる。つまり、絶縁体１７に過剰酸素を含ませることができる。
　絶縁体２８２の成膜後、絶縁体２８２を介して絶縁体１７に酸素を導入することにより、絶縁体１７に過剰酸素を含ませる。絶縁体１７への酸素の導入方法として、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理を絶縁体２８２を介して行うことで、絶縁体１７をダメージなどから保護した状態で酸素を導入することができる。
　また、酸素導入処理として、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよく、例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることができる。
　続いて、加熱処理を行う。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下、さらに好ましくは３５０℃以上４００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理は、ランプ加熱によるＲＴＡ装置を用いることもできる。
　絶縁体１７に導入された過剰酸素は、加熱処理により絶縁体１７中を拡散する。ここで、絶縁体１７は、酸素に対するバリア性を有する絶縁体２８２および絶縁体２１２により包まれている。したがって、絶縁体１７に導入された過剰酸素の外部への放出が抑制され、効率的に過剰酸素が酸化物１３へ供給される。
　また、加熱処理により絶縁体１７の水素が移動し、絶縁体２８２に取り込まれる。絶縁体２８２に取り込まれた水素は、絶縁体２８２中の酸素と反応することで、水が生成する場合がある。生成された水は、絶縁体２８２上から放出される。したがって、絶縁体１７の不純物としての水素および水を低減することができる。なお、絶縁体２８２に酸化アルミニウムを用いている場合、絶縁体２８２が触媒として機能していると考えられる。
　酸化物１３へ供給された酸素は、酸化物１３中の酸素欠損を補填する。したがって、酸化物１３を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ１０の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　また、酸素導入処理と加熱処理は、過剰酸素が酸化物１３へ十分に供給され、また酸素導入処理によるダメージで絶縁体２８２の酸素バリア性が破壊されない程度に、複数回繰り返してもよい。
　絶縁体２８２上には、絶縁体２８４および絶縁体１０２が順に積層して設けられている。また、絶縁体１２ａ、絶縁体１２ｂ、絶縁体１２ｃ、絶縁体１７、絶縁体２８２、絶縁体２８４および絶縁体１０２には、導電体２４４などが埋め込まれている。なお、導電体２４４は、容量素子１００、トランジスタ１０またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体２４４は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　絶縁体２８２および絶縁体２８４としては、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体２８２には、絶縁体２１４と同様の材料を用いることができる。また、絶縁体２８４には、絶縁体２１２と同様の材料を用いることができる。
　例えば、絶縁体２８２および絶縁体２８４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ１０への混入を防止することができる。また、酸化物１３からの酸素の放出を抑制することができる。そのため、トランジスタ１０に対する保護膜として用いることに適している。
　また、絶縁体１０２には、絶縁体３２６と同様に誘電率が低い材料を用いることが好ましい。例えば、絶縁体１０２の比誘電率は４未満が好ましく、３未満がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　したがって、トランジスタ１０を、絶縁体２１２および絶縁体２１４の積層構造と、絶縁体２８２、絶縁体２８４および絶縁体１０２の積層構造により挟む構成とすることができる。また、絶縁体２１２、絶縁体２１４、絶縁体２８２、および絶縁体２８４は、酸素、水素および水などの不純物の拡散を抑制するバリア性を有する。これにより、トランジスタ１０から放出された酸素が、容量素子１００が形成されている層またはトランジスタ３００が形成されている層へ拡散することを抑制することができる。または、絶縁体２８２よりも上方の層および絶縁体２１４よりも下方の層から、水素および水などの不純物が、トランジスタ１０へ拡散することを抑制することができる。
　つまり、過剰酸素を含む絶縁体１７から酸素を、効率的に酸化物１３に供給でき、酸素欠損を低減することができる。また、酸化物１３に、不純物により酸素欠損が形成されることを防止することができる。よって、酸化物１３を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ１０の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
　絶縁体２８４の上方には、容量素子１００および導電体１２４が設けられている。容量素子１００は絶縁体１０２上に設けられ、導電体１１２、絶縁体１１４および導電体１１６を有する。なお、導電体１２４は、容量素子１００、トランジスタ１０またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。
　導電体１１２は、金属材料、合金材料または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　なお、導電体１２４は、容量素子の電極として機能する導電体１１２と同様の材料を用いて設けることができる。
　導電体１２４および導電体１１２上に、絶縁体１１４を設ける。絶縁体１１４には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。
　例えば、絶縁体１１４を積層構造とする場合、酸化アルミニウムなどの高誘電率（ｈｉｇｈ−ｋ）材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いて、積層構造を設けることが好ましい。当該構成により、容量素子１００は、高誘電率（ｈｉｇｈ−ｋ）の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子１００の静電破壊を抑制することができる。図２５に、絶縁体１１４が３層の積層である例を示す。絶縁体１１４の構成は、例えば下から酸化シリコン膜、酸化アルミニウム膜、酸化シリコン膜とすればよい。
　導電体１１２上に、絶縁体１１４を介して、導電体１１６を設ける。なお、導電体１１６は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　例えば、図２３に示すように、絶縁体１１４を、導電体１１２の上面および側面を覆うように設ける。さらに、導電体１１６を、絶縁体１１４を介して、導電体１１２の上面および側面を覆うように設ける。該構成とすることで、導電体１１６は導電体１１２の側面と、絶縁体１１４を介して対向する。つまり、導電体１１２の側面も容量として機能させることができるため、容量素子の投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。
　導電体１１６および絶縁体１１４上には、絶縁体１２０が設けられている。また、絶縁体１２０および絶縁体１１４には導電体１２６が埋め込まれている。また、絶縁体１２０上には導電体１２８が設けられ、導電体１２８上に、導電体１２８の一部が露出するように絶縁体１２２が設けられている。なお、導電体１２６および導電体１２８は、トランジスタ１０またはトランジスタ３００と電気的に接続するプラグ、または配線としての機能を有する。導電体１２６は、導電体３２８、および導電体３３０と同様の材料を用いて設けることができる。
　絶縁体１２０および絶縁体１２２は、絶縁体３２０と同様の材料を用いて設けることができる。また、容量素子１００を覆う絶縁体１２０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。また、絶縁体１２２は半導体装置の表面を保護する保護膜として機能してもよい。
　図２２乃至図２５に示した構成は、記憶装置に限らず任意の半導体装置に適用することができる。
＜ＣＰＵ＞
　図２６に示す半導体装置４００は、ＣＰＵコア４０１、パワーマネージメントユニット４２１および周辺回路４２２を有する。パワーマネージメントユニット４２１は、パワーコントローラ４０２、およびパワースイッチ４０３を有する。周辺回路４２２は、キャッシュメモリを有するキャッシュ４０４、バスインターフェース（ＢＵＳ　Ｉ／Ｆ）４０５、およびデバッグインターフェース（Ｄｅｂｕｇ　Ｉ／Ｆ）４０６を有する。ＣＰＵコア４０１は、データバス４２３、制御装置４０７、ＰＣ（プログラムカウンタ）４０８、パイプラインレジスタ４０９、パイプラインレジスタ４１０、ＡＬＵ（Ａｒｉｔｈｍｅｔｉｃ　ｌｏｇｉｃ　ｕｎｉｔ）４１１、およびレジスタファイル４１２を有する。ＣＰＵコア４０１と、キャッシュ４０４等の周辺回路４２２とのデータのやり取りは、データバス４２３を介して行われる。
　本発明の一態様は、パワーコントローラ４０２、制御装置４０７をはじめ、多くの論理回路に適用することができる。特に、スタンダードセルを用いて構成することができる全ての論理回路に適用することができる。その結果、小型の半導体装置４００を提供できる。また、消費電力を低減することが可能な半導体装置４００を提供できる。また、動作速度を向上することが可能な半導体装置４００を提供できる。また、電源電圧の変動を低減することが可能な半導体装置４００を提供できる。
　例えばｐチャネル型の、チャネル領域にシリコンを含むトランジスタ（以下、Ｓｉトランジスタともいう）と、先の実施の形態に記載の酸化物半導体（好ましくはＩｎ、Ｇａ、およびＺｎを含む酸化物）をチャネル領域に含むトランジスタとを有するセルを半導体装置４００に適用することで、小型の半導体装置４００を提供できる。また、消費電力を低減することが可能な半導体装置４００を提供できる。また、動作速度を向上することが可能な半導体装置４００を提供できる。特に、Ｓｉトランジスタはｐチャネル型のみとすることで、製造コストを低く抑えることができる。
　制御装置４０７は、ＰＣ４０８、パイプラインレジスタ４０９、パイプラインレジスタ４１０、ＡＬＵ４１１、レジスタファイル４１２、キャッシュ４０４、バスインターフェース４０５、デバッグインターフェース４０６およびパワーコントローラ４０２の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
　ＡＬＵ４１１は、四則演算、論理演算などの各種演算処理を行う機能を有する。
　キャッシュ４０４は、使用頻度の高いデータを一時的に記憶しておく機能を有する。ＰＣ４０８は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図２６では図示していないが、キャッシュ４０４には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
　パイプラインレジスタ４０９は、命令データを一時的に記憶する機能を有するレジスタである。
　レジスタファイル４１２は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはＡＬＵ４１１の演算処理の結果得られたデータなどを記憶することができる。
　パイプラインレジスタ４１０は、ＡＬＵ４１１の演算処理に利用するデータ、またはＡＬＵ４１１の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
　バスインターフェース４０５は、半導体装置４００と、半導体装置４００の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース４０６は、デバッグの制御を行うための命令を半導体装置４００に入力するための信号の経路としての機能を有する。
　パワースイッチ４０３は、半導体装置４００が有する、パワーコントローラ４０２以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ４０３によって電源電圧の供給の有無が制御される。また、パワーコントローラ４０２はパワースイッチ４０３の動作を制御する機能を有する。
　上記構成を有する半導体装置４００は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
　まず、ＣＰＵコア４０１が、電源電圧の供給を停止するタイミングを、パワーコントローラ４０２のレジスタに設定する。次いで、ＣＰＵコア４０１からパワーコントローラ４０２へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置４００内に含まれる各種レジスタとキャッシュ４０４が、データの退避を開始する。次いで、半導体装置４００が有するパワーコントローラ４０２以外の各種回路への電源電圧の供給が、パワースイッチ４０３により停止される。次いで、割込み信号がパワーコントローラ４０２に入力されることで、半導体装置４００が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ４０２にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力によらずに、該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ４０４が、データの復帰を開始する。次いで、制御装置４０７における命令の実行が再開される。
　このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
　パワーゲーティングを行う場合、ＣＰＵコア４０１や周辺回路４２２が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。
　ＣＰＵコア４０１や周辺回路４２２が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい（バックアップ可能なフリップフロップ回路と呼ぶ）。また、ＳＲＡＭセルがセル内でデータ退避できることが好ましい（バックアップ可能なＳＲＡＭセルと呼ぶ）。バックアップ可能なフリップフロップ回路やＳＲＡＭセルは、酸化物半導体（好ましくはＩｎ、Ｇａ、およびＺｎを含む酸化物）をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは長期間電源供給なしに情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やＳＲＡＭセルは短期間のデータ退避および復帰が可能となる場合がある。
　バックアップ可能なフリップフロップ回路の例について、図２７を用いて説明する。
　図２７に示す半導体装置５００は、バックアップ可能なフリップフロップ回路の一例である。半導体装置５００は、第１の記憶回路５０１と、第２の記憶回路５０２と、第３の記憶回路５０３と、読み出し回路５０４と、を有する。半導体装置５００には、電位Ｖ１と電位Ｖ２の電位差が、電源電圧として供給される。電位Ｖ１と電位Ｖ２は一方がハイレベルであり、他方がローレベルである。以下、電位Ｖ１がローレベル、電位Ｖ２がハイレベルの場合を例に挙げて、半導体装置５００の構成例について説明するものとする。
　第１の記憶回路５０１は、半導体装置５００に電源電圧が供給されている期間において、データを含む信号Ｄが入力されると、当該データを保持する機能を有する。そして、半導体装置５００に電源電圧が供給されている期間において、第１の記憶回路５０１からは、保持されているデータを含む信号Ｑが出力される。一方、第１の記憶回路５０１は、半導体装置５００に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第１の記憶回路５０１は、揮発性の記憶回路と呼ぶことができる。
　第２の記憶回路５０２は、第１の記憶回路５０１に保持されているデータを読み込んで記憶する（あるいは退避する）機能を有する。第３の記憶回路５０３は、第２の記憶回路５０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。読み出し回路５０４は、第２の記憶回路５０２または第３の記憶回路５０３に保持されたデータを読み出して第１の記憶回路５０１に記憶する（あるいは復帰する）機能を有する。
　特に、第３の記憶回路５０３は、半導体装置５００に電源電圧が供給されてない期間においても、第２の記憶回路５０２に保持されているデータを読み込記憶する（あるいは退避する）機能を有する。
　図２７に示すように、第２の記憶回路５０２はトランジスタ５１２と容量素子５１９とを有する。第３の記憶回路５０３はトランジスタ５１３と、トランジスタ５１５と、容量素子５２０とを有する。読み出し回路５０４はトランジスタ５１０と、トランジスタ５１８と、トランジスタ５０９と、トランジスタ５１７と、を有する。
　トランジスタ５１２は、第１の記憶回路５０１に保持されているデータに応じた電荷を、容量素子５１９に充放電する機能を有する。トランジスタ５１２は、第１の記憶回路５０１に保持されているデータに応じた電荷を容量素子５１９に対して高速に充放電できることが望ましい。具体的には、トランジスタ５１２が、結晶性を有するシリコン（好ましくは多結晶シリコン、更に好ましくは単結晶シリコン）をチャネル形成領域に含むことが望ましい。
　トランジスタ５１３は、容量素子５１９に保持されている電荷に従って導通状態または非導通状態が選択される。トランジスタ５１５は、トランジスタ５１３が導通状態であるときに、配線５４４の電位に応じた電荷を容量素子５２０に充放電する機能を有する。トランジスタ５１５は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ５１５が、酸化物半導体（好ましくはＩｎ、Ｇａ、およびＺｎを含む酸化物）をチャネル形成領域に含むことが望ましい。
　各素子の接続関係を具体的に説明すると、トランジスタ５１２のソースおよびドレインの一方は、第１の記憶回路５０１に接続されている。トランジスタ５１２のソースおよびドレインの他方は、容量素子５１９の一方の電極、トランジスタ５１３のゲートおよびトランジスタ５１８のゲートに接続されている。容量素子５１９の他方の電極は、配線５４２に接続されている。トランジスタ５１３のソースおよびドレインの一方は、配線５４４に接続されている。トランジスタ５１３のソースおよびドレインの他方は、トランジスタ５１５のソースおよびドレインの一方に接続されている。トランジスタ５１５のソースおよびドレインの他方は、容量素子５２０の一方の電極およびトランジスタ５１０のゲートに接続されている。容量素子５２０の他方の電極は、配線５４３に接続されている。トランジスタ５１０のソースおよびドレインの一方は、配線５４１に接続されている。トランジスタ５１０のソースおよびドレインの他方は、トランジスタ５１８のソースおよびドレインの一方に接続されている。トランジスタ５１８のソースおよびドレインの他方は、トランジスタ５０９のソースおよびドレインの一方に接続されている。トランジスタ５０９のソースおよびドレインの他方は、トランジスタ５１７のソースおよびドレインの一方、および第１の記憶回路５０１に接続されている。トランジスタ５１７のソースおよびドレインの他方は、配線５４０に接続されている。また、図２７においては、トランジスタ５０９のゲートは、トランジスタ５１７のゲートと接続されているが、トランジスタ５０９のゲートは、必ずしもトランジスタ５１７のゲートと接続されていなくてもよい。
　トランジスタ５１５として、先の実施の形態で例示したトランジスタを適用することができる。トランジスタ５１５のオフ電流が小さいために、半導体装置５００は、長期間電源供給なしに情報を保持することができる。トランジスタ５１５のスイッチング特性が良好であるために、半導体装置５００は、高速のバックアップとリカバリを行うことができる。
　図２６および図２７に示した構成は、記憶装置に限らず任意の半導体装置に適用することができる。
＜表示装置＞
　表示装置に用いられる表示素子としては液晶素子（液晶表示素子ともいう）、発光素子（発光表示素子ともいう）などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）、有機ＥＬなどを含む。以下では、表示装置の一例としてＥＬ素子を用いた表示装置（ＥＬ表示装置）および液晶素子を用いた表示装置（液晶表示装置）について説明する。
　なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣなどを実装した状態にあるモジュールとを含む。
　また、以下に示す表示装置は画像表示デバイス、または光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ、ＴＣＰが取り付けられたモジュール、ＴＣＰの先にプリント配線板を有するモジュールまたは表示素子にＣＯＧ方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
　図２８は、本発明の一態様に係るＥＬ表示装置の一例である。図２８（Ａ）に、ＥＬ表示装置の画素の回路図を示す。図２８（Ｂ）は、ＥＬ表示装置全体を示す上面図である。また、図２８（Ｃ）は、図２８（Ｂ）の一点鎖線Ｍ−Ｎの一部に対応するＭ−Ｎ断面である。
　図２８（Ａ）は、ＥＬ表示装置に用いられる画素の回路図の一例である。
　なお、本明細書等においては、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子（トランジスタ、ダイオードなど）、受動素子（容量素子、抵抗素子など）などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
　なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
　図２８（Ａ）に示すＥＬ表示装置は、スイッチ素子７４３と、トランジスタ７４１と、容量素子７４２と、発光素子７１９と、を有する。
　なお、図２８（Ａ）などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図２８（Ａ）の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
　トランジスタ７４１のゲートはスイッチ素子７４３の一端および容量素子７４２の一方の電極と電気的に接続される。トランジスタ７４１のソースは容量素子７４２の他方の電極と電気的に接続され、発光素子７１９の一方の電極と電気的に接続される。トランジスタ７４１のソースは電源電位ＶＤＤが与えられる。スイッチ素子７４３の他端は信号線７４４と電気的に接続される。発光素子７１９の他方の電極は定電位が与えられる。なお、定電位は接地電位ＧＮＤまたはそれより小さい電位とする。
　スイッチ素子７４３としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いＥＬ表示装置とすることができる。また、スイッチ素子７４３として、トランジスタ７４１と同一工程を経て作製されたトランジスタを用いると、ＥＬ表示装置の生産性を高めることができる。なお、トランジスタ７４１または／およびスイッチ素子７４３としては、例えば、上述したトランジスタを適用することができる。
　図２８（Ｂ）に示すように、ＥＬ表示装置は、基板７００と、基板７５０と、シール材７３４と、駆動回路７３５と、駆動回路７３６と、画素７３７と、ＦＰＣ７３２と、を有する。シール材７３４は、画素７３７、駆動回路７３５および駆動回路７３６を囲むように基板７００と基板７５０との間に配置される。なお、駆動回路７３５または／および駆動回路７３６をシール材７３４の外側に配置しても構わない。
　また、図２８（Ｃ）に示すように、トランジスタ７４１として、基板７００上の導電体７０５と、導電体７０５が埋め込まれた絶縁体７０１と、絶縁体７０１上の絶縁体７０２と、絶縁体７０２上の酸化物７０３ａおよび酸化物７０３ｂと、酸化物７０３ｂ上の導電体７０７ａおよび導電体７０７ｂと、酸化物７０３ｂ上の酸化物７０３ｃと、酸化物７０３ｃ上の絶縁体７０６と、絶縁体７０６上の導電体７０４を有する構造を示す。トランジスタ７４１上には、過剰酸素を含む絶縁体７１０が設けられている。
　トランジスタ７４１として、例えばトランジスタ１０と同様の構成のトランジスタを用いることができる。なお、トランジスタ７４１の構成は一例であり、図２８（Ｃ）に示す構造と異なる構成であっても構わない。
　したがって、図２８（Ｃ）に示すトランジスタ７４１において、導電体７０４および導電体７０５はゲート電極としての機能を有し、絶縁体７０２および絶縁体７０６はゲート絶縁体としての機能を有し、導電体７０７ａはソース電極またはドレイン電極の一方としての機能を有し、導電体７０７ｂはソース電極またはドレイン電極の他方としての機能を有する。なお、酸化物７０３は、光が当たることで電気特性が変動する場合がある。したがって、導電体７０５および導電体７０４の少なくとも一方が遮光性を有すると好ましい。
　なお、トランジスタ７４１は、バリア性を有する絶縁体７１０および絶縁体７０８の間に設けられている。
　図２８（Ｃ）には、容量素子７４２として、絶縁体７１０上の導電体７１４ａと、導電体７１４ａ上の絶縁体７１４ｂと、絶縁体７１４ｂ上の導電体７１４ｃと、を有する構造を示す。
　容量素子７４２において、導電体７１４ａは一方の電極として機能し、導電体７１４ｃは他方の電極として機能する。
　容量素子７４２として、例えば容量素子１００と同様の構成の容量素子を用いることができる。なお、容量素子７４２の構成は一例であり、図２８（Ｃ）に示す構造と異なる構成であっても構わない。
　図２８（Ｃ）に示す容量素子７４２は、占有面積当たりの容量が大きい容量素子である。したがって、図２８（Ｃ）は表示品位の高いＥＬ表示装置である。
　トランジスタ７４１および容量素子７４２上には、絶縁体７２０が配置される。ここで、絶縁体７１６および絶縁体７２０は、トランジスタ７４１のソースとして機能する領域７０５ａに達する開口部を有してもよい。絶縁体７２０上には、導電体７８１が配置される。導電体７８１は、絶縁体７２０の開口部を介してトランジスタ７４１と電気的に接続している。
　導電体７８１上には、導電体７８１に達する開口部を有する隔壁７８４が配置される。隔壁７８４上には、隔壁７８４の開口部で導電体７８１と接する発光層７８２が配置される。発光層７８２上には、導電体７８３が配置される。導電体７８１、発光層７８２および導電体７８３の重なる領域が、発光素子７１９となる。
　ここまでは、ＥＬ表示装置の例について説明した。次に、液晶表示装置の例について説明する。
　図２９（Ａ）は、液晶表示装置の画素の構成例を示す回路図である。図２９に示す画素は、トランジスタ７５１と、容量素子７５２と、一対の電極間に液晶の充填された素子（液晶素子）７５３とを有する。
　トランジスタ７５１では、ソース、ドレインの一方が信号線７５５に電気的に接続され、ゲートが走査線７５４に電気的に接続されている。
　容量素子７５２では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
　液晶素子７５３では、一方の電極がトランジスタ７５１のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子７５２の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子７５３の他方の電極に与えられる共通電位とが異なる電位であってもよい。
　なお、液晶表示装置も、上面図はＥＬ表示装置と同様として説明する。図２８（Ｂ）の一点鎖線Ｍ−Ｎに対応する液晶表示装置の断面図を図２９（Ｂ）に示す。図２９（Ｂ）において、ＦＰＣ７３２は、端子７３１を介して配線７３３と接続される。なお、配線７３３は、トランジスタ７５１を構成する導電体または酸化物のいずれかと同種の導電体または酸化物を用いてもよい。
　トランジスタ７５１は、トランジスタ７４１についての記載を参照する。また、容量素子７５２は、容量素子７４２についての記載を参照する。なお、図２９（Ｂ）には、図２８（Ｃ）の容量素子７４２に対応した容量素子７５２の構造を示したが、これに限定されない。
　なお、トランジスタ７５１の酸化物に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子７５２に保持された電荷がリークしにくく、長期間に渡って液晶素子７５３に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ７５１をオフ状態とすることで、トランジスタ７５１の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子７５２の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
　トランジスタ７５１および容量素子７５２上には、絶縁体７２１が配置される。ここで、絶縁体７２１は、トランジスタ７５１に達する開口部を有する。絶縁体７２１上には、導電体７９１が配置される。導電体７９１は、絶縁体７２１の開口部を介してトランジスタ７５１と電気的に接続する。
　導電体７９１上には、配向膜として機能する絶縁体７９２が配置される。絶縁体７９２上には、液晶層７９３が配置される。液晶層７９３上には、配向膜として機能する絶縁体７９４が配置される。絶縁体７９４上には、スペーサ７９５が配置される。スペーサ７９５および絶縁体７９４上には、導電体７９６が配置される。導電体７９６上には、基板７９７が配置される。
　なお、液晶の駆動方式としては、ＴＮ（Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＳＴＮ（Ｓｕｐｅｒ　Ｔｗｉｓｔｅｄ　Ｎｅｍａｔｉｃ）モード、ＩＰＳ（Ｉｎ−Ｐｌａｎｅ−Ｓｗｉｔｃｈｉｎｇ）モード、ＦＦＳ（Ｆｒｉｎｇｅ　Ｆｉｅｌｄ　Ｓｗｉｔｃｈｉｎｇ）モード、ＭＶＡ（Ｍｕｌｔｉ−ｄｏｍａｉｎ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＰＶＡ（Ｐａｔｔｅｒｎｅｄ　Ｖｅｒｔｉｃａｌ　Ａｌｉｇｎｍｅｎｔ）モード、ＡＳＶ（Ａｄｖａｎｃｅｄ　Ｓｕｐｅｒ　Ｖｉｅｗ）モード、ＡＳＭ（Ａｘｉａｌｌｙ　Ｓｙｍｍｅｔｒｉｃ　ａｌｉｇｎｅｄ　Ｍｉｃｒｏ−ｃｅｌｌ）モード、ＯＣＢ（Ｏｐｔｉｃａｌｌｙ　Ｃｏｍｐｅｎｓａｔｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＥＣＢ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｃｏｎｔｒｏｌｌｅｄ　Ｂｉｒｅｆｒｉｎｇｅｎｃｅ）モード、ＦＬＣ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＡＦＬＣ（ＡｎｔｉＦｅｒｒｏｅｌｅｃｔｒｉｃ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ＰＤＬＣ（Ｐｏｌｙｍｅｒ　Ｄｉｓｐｅｒｓｅｄ　Ｌｉｑｕｉｄ　Ｃｒｙｓｔａｌ）モード、ゲストホストモード、ブルー相（Ｂｌｕｅ　Ｐｈａｓｅ）モードなどを用いることができる。ただし、これに限定されず、駆動方法として様々なものを用いることができる。
　上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
　例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、白色、赤色、緑色または青色などの発光ダイオード（ＬＥＤ：Ｌｉｇｈｔ　Ｅｍｉｔｔｉｎｇ　Ｄｉｏｄｅ）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイパネル（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェロメトリック・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
　ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）またはＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ　Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ　Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
　なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮ層を設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。
　なお、図２８（Ｃ）および図２９（Ｂ）に示した層間絶縁膜などの構成は、図２５乃至図２７に示した層間絶縁膜などの構成を適宜参照することができる。
　図２８および図２９に示した構成は、表示装置に限らず任意の半導体装置に適用することができる。
＜撮像装置＞
　図３０（Ａ）は、本発明の一態様に係る撮像装置２２００の例を示す平面図である。撮像装置２２００は、画素部２２１０と、画素部２２１０を駆動するための周辺回路２２６０と、周辺回路２２７０、周辺回路２２８０と、周辺回路２２９０と、を有する。画素部２２１０は、ｐ行ｑ列（ｐおよびｑは２以上の整数）のマトリクス状に配置された複数の画素２２１１を有する。周辺回路２２６０、周辺回路２２７０、周辺回路２２８０および周辺回路２２９０は、それぞれ複数の画素２２１１に接続し、複数の画素２２１１を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路２２６０、周辺回路２２７０、周辺回路２２８０および周辺回路２２９０などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路２２６０は周辺回路の一部といえる。
　また、撮像装置２２００は、光源２２９１を有することが好ましい。光源２２９１は、検出光Ｐ１を放射することができる。
　また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の１つを有する。また、周辺回路は、画素部２２１０を形成する基板上に形成してもよい。また、周辺回路の一部または全部にＩＣチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路２２６０、周辺回路２２７０、周辺回路２２８０および周辺回路２２９０のいずれか一以上を省略してもよい。
　また、図３０（Ｂ）に示すように、撮像装置２２００が有する画素部２２１０において、画素２２１１を傾けて配置してもよい。画素２２１１を傾けて配置することにより、行方向および列方向の画素間隔（ピッチ）を短くすることができる。これにより、撮像装置２２００における撮像の品質をより高めることができる。
　撮像装置２２００が有する１つの画素２２１１を複数の副画素２２１２で構成し、それぞれの副画素２２１２に特定の波長域の光を透過するフィルタ（カラーフィルタ）を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
　図３１（Ａ）は、カラー画像を取得するための画素２２１１の一例を示す平面図である。図３１（Ａ）に示す画素２２１１は、赤（Ｒ）の波長域の光を透過するカラーフィルタが設けられた副画素２２１２（以下、「副画素２２１２Ｒ」ともいう）、緑（Ｇ）の波長域の光を透過するカラーフィルタが設けられた副画素２２１２（以下、「副画素２２１２Ｇ」ともいう）および青（Ｂ）の波長域の光を透過するカラーフィルタが設けられた副画素２２１２（以下、「副画素２２１２Ｂ」ともいう）を有する。副画素２２１２は、フォトセンサとして機能させることができる。
　副画素２２１２（副画素２２１２Ｒ、副画素２２１２Ｇ、および副画素２２１２Ｂ）は、配線２２３１、配線２２４７、配線２２４８、配線２２４９、配線２２５０と電気的に接続される。また、副画素２２１２Ｒ、副画素２２１２Ｇ、および副画素２２１２Ｂは、それぞれが独立した配線２２５３に接続している。また、本明細書等において、例えばｎ行目の画素２２１１に接続された配線２２４８および配線２２４９を、それぞれ配線２２４８［ｎ］および配線２２４９［ｎ］と記載する。また、例えばｍ列目の画素２２１１に接続された配線２２５３を、配線２２５３［ｍ］と記載する。なお、図３１（Ａ）において、ｍ列目の画素２２１１が有する副画素２２１２Ｒに接続する配線２２５３を配線２２５３［ｍ］Ｒ、副画素２２１２Ｇに接続する配線２２５３を配線２２５３［ｍ］Ｇ、および副画素２２１２Ｂに接続する配線２２５３を配線２２５３［ｍ］Ｂと記載している。副画素２２１２は、上記配線を介して周辺回路と電気的に接続される。
　また、撮像装置２２００は、隣接する画素２２１１の、同じ波長域の光を透過するカラーフィルタが設けられた副画素２２１２同士がスイッチを介して電気的に接続する構成を有する。図３１（Ｂ）に、ｎ行（ｎは１以上ｐ以下の整数）ｍ列（ｍは１以上ｑ以下の整数）に配置された画素２２１１が有する副画素２２１２と、該画素２２１１に隣接するｎ＋１行ｍ列に配置された画素２２１１が有する副画素２２１２の接続例を示す。図３１（Ｂ）において、ｎ行ｍ列に配置された副画素２２１２Ｒと、ｎ＋１行ｍ列に配置された副画素２２１２Ｒがスイッチ２２０１を介して接続されている。また、ｎ行ｍ列に配置された副画素２２１２Ｇと、ｎ＋１行ｍ列に配置された副画素２２１２Ｇがスイッチ２２０２を介して接続されている。また、ｎ行ｍ列に配置された副画素２２１２Ｂと、ｎ＋１行ｍ列に配置された副画素２２１２Ｂがスイッチ２２０３を介して接続されている。
　なお、副画素２２１２に用いるカラーフィルタは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）に限定されず、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンタ（Ｍ）の光を透過するカラーフィルタを用いてもよい。１つの画素２２１１に３種類の異なる波長域の光を検出する副画素２２１２を設けることで、フルカラー画像を取得することができる。
　または、それぞれ赤（Ｒ）、緑（Ｇ）および青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２２１２に加えて、黄（Ｙ）の光を透過するカラーフィルタが設けられた副画素２２１２を有する画素２２１１を用いてもよい。または、それぞれシアン（Ｃ）、黄（Ｙ）およびマゼンタ（Ｍ）の光を透過するカラーフィルタが設けられた副画素２２１２に加えて、青（Ｂ）の光を透過するカラーフィルタが設けられた副画素２２１２を有する画素２２１１を用いてもよい。１つの画素２２１１に４種類の異なる波長域の光を検出する副画素２２１２を設けることで、取得した画像の色の再現性をさらに高めることができる。
　また、例えば、図３１（Ａ）において、赤の波長域の光を検出する副画素２２１２、緑の波長域の光を検出する副画素２２１２、および青の波長域の光を検出する副画素２２１２の画素数比（または受光面積比）は、１：１：１でなくても構わない。例えば、画素数比（受光面積比）を赤：緑：青＝１：２：１とするＢａｙｅｒ配列としてもよい。または、画素数比（受光面積比）を赤：緑：青＝１：６：１としてもよい。
　なお、画素２２１１に設ける副画素２２１２は１つでもよいが、２つ以上が好ましい。例えば、同じ波長域の光を検出する副画素２２１２を２つ以上設けることで、冗長性を高め、撮像装置２２００の信頼性を高めることができる。
　また、可視光を吸収または反射して、赤外光を透過するＩＲ（ＩＲ：Ｉｎｆｒａｒｅｄ）フィルタを用いることで、赤外光を検出する撮像装置２２００を実現することができる。
　また、ＮＤ（ＮＤ：Ｎｅｕｔｒａｌ　Ｄｅｎｓｉｔｙ）フィルタ（減光フィルタ）を用いることで、光電変換素子（受光素子）に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるＮＤフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
　また、前述したフィルタ以外に、画素２２１１にレンズを設けてもよい。ここで、図３２の断面図を用いて、画素２２１１、フィルタ２２５４、レンズ２２５５の配置例を説明する。レンズ２２５５を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図３２（Ａ）に示すように、画素２２１１に形成したレンズ２２５５、フィルタ２２５４（フィルタ２２５４Ｒ、フィルタ２２５４Ｇおよびフィルタ２２５４Ｂ）、および画素回路２２３０等を通して光２２５６を光電変換素子２２２０に入射させる構造とすることができる。
　ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光２２５６の一部が配線２２５７の一部によって遮光されてしまうことがある。したがって、図３２（Ｂ）に示すように光電変換素子２２２０側にレンズ２２５５およびフィルタ２２５４を配置して、光電変換素子２２２０が光２２５６を効率良く受光させる構造が好ましい。光電変換素子２２２０側から光２２５６を光電変換素子２２２０に入射させることで、検出感度の高い撮像装置２２００を提供することができる。
　図３２に示す光電変換素子２２２０として、ｐｎ型接合またはｐｉｎ型の接合が形成された光電変換素子を用いてもよい。
　また、光電変換素子２２２０を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
　例えば、光電変換素子２２２０にセレンを用いると、可視光や、紫外光、赤外光に加えて、Ｘ線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子２２２０を実現できる。
　ここで、撮像装置２２００が有する１つの画素２２１１は、図３１に示す副画素２２１２に加えて、第１のフィルタを有する副画素２２１２を有してもｆよい。
　以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。各トランジスタは上記実施の形態に示すものと同様のトランジスタを用いることができる。
　図３３は、撮像装置を構成する素子の断面図である。図３３に示す撮像装置は、シリコン基板２３００に設けられたシリコンを用いたトランジスタ２３５１、トランジスタ２３５１上に積層して配置された酸化物半導体を用いたトランジスタ２３５２およびトランジスタ２３５３、ならびにシリコン基板２３００に設けられたフォトダイオード２３６０を含む。各トランジスタおよびフォトダイオード２３６０は、種々のプラグ２３７０および配線２３７１と電気的な接続を有する。また、フォトダイオード２３６０のアノード２３６１は、低抵抗領域２３６３を介してプラグ２３７０と電気的に接続を有する。
　また撮像装置は、シリコン基板２３００に設けられたトランジスタ２３５１およびフォトダイオード２３６０を有する層２３１０と、層２３１０と接して設けられ、配線２３７１を有する層２３２０と、層２３２０と接して設けられ、トランジスタ２３５２およびトランジスタ２３５３を有する層２３３０と、層２３３０と接して設けられ、配線２３７２および配線２３７３を有する層２３４０を備えている。
　なお図３３の断面図の一例では、シリコン基板２３００において、トランジスタ２３５１が形成された面とは逆側の面にフォトタイオード２３６０の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード２３６０の受光面をトランジスタ２３５１が形成された面と同じとすることもできる。
　なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層２３１０を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層２３１０を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
　なお、シリコン基板２３００は、ＳＯＩ基板であってもよい。また、シリコン基板２３００に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
　ここで、トランジスタ２３５１およびフォトダイオード２３６０を有する層２３１０と、トランジスタ２３５２およびトランジスタ２３５３を有する層２３３０と、の間には絶縁体２３８０が設けられる。ただし、絶縁体２３８０の位置は限定されない。また、絶縁体２３８０の下に絶縁体２３７９が設けられ、絶縁体２３８０の上に絶縁体２３８１が設けられる。
　絶縁体２３７９乃および縁縁体２３８０に設けられた開口に、導電体２３９０ａ乃至導電体２３９０ｅが設けられている。導電体２３９０ａ、導電体２３９０ｂおよび導電体２３９０ｅは、プラグおよび配線として機能する。また、導電体２３９０ｃは、トランジスタ２３５３のバックゲートとして機能する。また、導電体２３９０ｄは、トランジスタ２３５２のバックゲートとして機能する。
　トランジスタ２３５１のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ２３５１の信頼性を向上させる効果がある。一方、トランジスタ２３５２およびトランジスタ２３５３などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ２３５２およびトランジスタ２３５３などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体２３８０を設けることが好ましい。絶縁体２３８０より下層に水素を閉じ込めることで、トランジスタ２３５１の信頼性が向上させることができる。さらに、絶縁体２３８０より下層から、絶縁体２３８０より上層に水素が拡散することを抑制できるため、トランジスタ２３５２およびトランジスタ２３５３などの信頼性を向上させることができる。さらに、導電体２３９０ａ、導電体２３９０ｂおよび導電体２３９０ｅが形成されることにより、絶縁体２３８０に形成されているビアホールを通じて上層に水素が拡散することも抑制できるため、トランジスタ２３５２およびトランジスタ２３５３などの信頼性を向上させることができる。
　また、図３３の断面図において、層２３１０に設けるフォトダイオード２３６０と、層２３３０に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
　また、撮像装置の一部または全部を湾曲させてもよい。撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
　図３０乃至図３３に示した構成は、表示装置に限らず任意の半導体装置に適用することができる。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
（実施の形態３）
　本実施の形態においては、本発明の一態様の半導体装置を含む半導体ウエハ、チップおよび当該チップを適用した電子部品および、本発明の一態様に係るトランジスタなどを利用した電子機器について図面を用いて説明する。
＜半導体ウエハ、チップ＞
　図３４（Ａ）は、ダイシング処理が行なわれる前の基板１７１１の上面図を示している。基板１７１１としては、例えば、半導体基板（半導体ウエハともいう。）を用いることができる。基板１７１１上には、複数の回路領域１７１２が設けられている。回路領域１７１２には、本発明の一態様に係る半導体装置や、ＣＰＵ、ＲＦタグ、またはイメージセンサなどを設けることができる。
　複数の回路領域１７１２は、それぞれが分離領域１７１３に囲まれている。分離領域１７１３と重なる位置に分離線（ダイシングラインともいう。）１７１４が設定される。分離線１７１４に沿って基板１７１１を切断することで、回路領域１７１２を含むチップ１７１５を基板１７１１から切り出すことができる。図３４（Ｂ）にチップ１７１５の拡大図を示す。
　また、分離領域１７１３に導電層や半導体層を設けてもよい。分離領域１７１３に導電層や半導体層を設けることで、ダイシング工程時に生じうるＥＳＤを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行われる。分離領域１７１３に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
　分離領域１７１３に設ける半導体層としては、バンドギャップが２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．７ｅＶ以上３．５ｅＶ以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ＥＳＤによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
＜電子部品＞
　チップ１７１５を電子部品に適用する例について、図３５を用いて説明する。なお、電子部品は、半導体パッケージ、またはＩＣ用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
　電子部品は、組み立て工程（後工程）において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
　図３５（Ａ）に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳ１７２１）。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
　次に、素子基板を複数のチップ（チップ１７１５）に分離する「ダイシング工程」を行う（ステップＳ１７２２）。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳ１７２３）。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
　次いで、リードフレームのリードとチップ上の電極とを、金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳ１７２４）。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
　ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程（モールド工程）」が施される（ステップＳ１７２５）。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化（信頼性の低下）を低減することができる。
　次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳ１７２６）。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう（ステップＳ１７２７）。
　次いで、パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳ１７２８）。そして外観形状の良否や動作不良の有無などを調べる「検査工程」（ステップＳ１７２９）を経て、電子部品が完成する。
　また、完成した電子部品の斜視模式図を図３５（Ｂ）に示す。図３５（Ｂ）では、電子部品の一例として、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）の斜視模式図を示している。図３５（Ｂ）に示す電子部品１７５０は、リード１７５５および半導体装置１７５３を示している。半導体装置１７５３としては、上記実施の形態に示した半導体装置などを用いることができる。
　図３５（Ｂ）に示す電子部品１７５０は、例えばプリント基板１７５２に実装される。このような電子部品１７５０が複数組み合わされて、それぞれがプリント基板１７５２上で電気的に接続されることで電子部品が実装された基板（実装基板１７５４）が完成する。完成した実装基板１７５４は、電子機器などに用いられる。
＜電子機器＞
　本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ　Ｖｅｒｓａｔｉｌｅ　Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図３６に示す。
　図３６（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図３６（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
　図３６（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
　図３６（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。
　図３６（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。
　図３６（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。
　図３６（Ｆ）は乗用車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。
　本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
　本実施例では、図５に示す構成のトランジスタ１０について、計算により電気特性を評価した結果について説明する。なお、本実施例のすべての結果において、ドレイン電圧は１．０Ｖ、第２のゲート電極としての機能を有する導電体２０に印加する電位は０．０Ｖとした。活性層となる酸化物１３ｂは、真性半導体のＩｎ−Ｇａ−Ｚｎ−Ｏを仮定し、バンドギャップ３．１５ｅＶ、電子親和力４．４ｅＶとした。ソース電極またはドレイン電極となる導電体１４ａおよび導電体１４ｂの仕事関数は、４．９ｅＶとした。ゲート電極となる導電体１６および導電体２０の仕事関数は、４．６ｅＶとした。
　図３７は、チャネル長Ｌ＝３０ｎｍのトランジスタ１０において、スリミング幅が０ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍの各場合における相互コンダクタンスｇｍとチャネル幅の関係である。
　本実施例においてスリミング幅とは、スリミングを行った酸化物１３ａおよび酸化物１３ｂの、チャネル幅方向の長さをいう。つまり、スリミング幅とは、ソース領域の酸化物１３のチャネル幅方向の長さあるいはドレイン領域の酸化物１３のチャネル幅方向の長さと、チャネル幅との差をいう。なお、図５（Ｂ）に示すように、Ｙ１側と、Ｙ２側の両方から酸化物１３ａおよび酸化物１３ｂがスリミングされているが、スリミング幅とはＹ１側からスリミングされた酸化物１３ａおよび酸化物１３ｂの幅と、Ｙ２側からスリミングされた酸化物１３ａおよび酸化物１３ｂの幅の合計を示す。
　また、本実施例においてチャネル幅とは、スリミング後の酸化物１３とゲート電極とが重なる領域の、チャネル幅方向の長さをいう。つまり、例えばチャネル幅３０ｎｍかつスリミング幅１０ｎｍである場合、チャネル幅４０ｎｍの状態から１０ｎｍのスリミングを行い、チャネル幅を３０ｎｍとしたことを意味する。
　図３７に示すように、スリミングを行わなかった場合（スリミング幅０ｎｍ）は、計算誤差もあるものの、チャネル幅の減少に伴い相互コンダクタンスの低下が計算上でみられる。一方、スリミングを行った場合はチャネル幅が減少しても相互コンダクタンスが低下しない傾向にある。つまり、スリミングを行わない場合はチャネル幅の減少に伴いオン電流が低下する傾向がある一方で、スリミングを行う場合はチャネル幅が減少してもオン電流が低下しないことが確認された。
　図３８は、チャネル長Ｌ＝３０ｎｍのトランジスタ１０において、スリミング幅が０ｎｍ、１０ｎｍ、２０ｎｍ、３０ｎｍ、４０ｎｍ、５０ｎｍ、６０ｎｍ、７０ｎｍ、８０ｎｍ、９０ｎｍ、１００ｎｍの各場合におけるサブスレッショルドスイング値（Ｓ値）とチャネル幅の関係である。図３８に示すように、スリミングの有無およびスリミング幅によらず、チャネル幅の減少によりＳ値が改善した。つまり、スリミングを行った場合は、ソース幅またはドレイン幅が同一のトランジスタを比較すると、Ｓ値が改善することが確認された。
　図３９は、チャネル長Ｌ＝３０ｎｍのトランジスタ１０において、チャネル幅Ｗ＝４０ｎｍかつスリミング幅０ｎｍ、チャネル幅Ｗ＝３０ｎｍかつスリミング幅１０ｎｍ、チャネル幅Ｗ＝１０ｎｍかつスリミング幅３０ｎｍの各場合におけるトランジスタ１０のドレイン電流—ゲート電圧特性（ＩＤ−ＶＧ特性）である。図３９に示すように、スリミングによりチャネル幅が小さくなってもオン電流が低下せず、さらにＳ値が改善したことが確認された。
　図３７乃至図３９から、スリミングによりチャネル幅を小さくすることにより、スリミングを行わずにチャネル幅を小さくした場合に発生するオン電流の低下を防ぎつつ、Ｓ値を改善することができることが確認された。
１０　　トランジスタ
１１　　絶縁体
１２　　絶縁体
１２ａ　　絶縁体
１２ｂ　　絶縁体
１２ｃ　　絶縁体
１３　　酸化物
１３ａ　　酸化物
１３ｂ　　酸化物
１３ｃ　　酸化物
１４ａ　　導電体
１４ｂ　　導電体
１５　　絶縁体
１６　　導電体
１７　　絶縁体
１９　　酸化物
２０　　導電体
２３　　酸化物
２４　　導電体
１００　　容量素子
１０２　　絶縁体
１１２　　導電体
１１４　　絶縁体
１１６　　導電体
１２０　　絶縁体
１２２　　絶縁体
１２４　　導電体
１２６　　導電体
１２８　　導電体
２１２　　絶縁体
２１４　　絶縁体
２１６　　絶縁体
２１８　　導電体
２４４　　導電体
２８２　　絶縁体
２８４　　絶縁体
３００　　トランジスタ
３０１　　基板
３０２　　半導体領域
３０４　　絶縁体
３０６　　導電体
３０８ａ　　低抵抗領域
３０８ｂ　　低抵抗領域
３２０　　絶縁体
３２２　　絶縁体
３２４　　絶縁体
３２６　　絶縁体
３２８　　導電体
３３０　　導電体
３５０　　絶縁体
３５２　　絶縁体
３５４　　絶縁体
３５６　　導電体
３５８　　導電体
４００　　半導体装置
４０１　　ＣＰＵコア
４０２　　パワーコントローラ
４０３　　パワースイッチ
４０４　　キャッシュ
４０５　　バスインターフェース
４０６　　デバッグインターフェース
４０７　　制御装置
４０８　　ＰＣ
４０９　　パイプラインレジスタ
４１０　　パイプラインレジスタ
４１１　　ＡＬＵ
４１２　　レジスタファイル
４２１　　パワーマネージメントユニット
４２２　　周辺回路
４２３　　データバス
５００　　半導体装置
５０１　　記憶回路
５０２　　記憶回路
５０３　　記憶回路
５０４　　回路
５０９　　トランジスタ
５１０　　トランジスタ
５１２　　トランジスタ
５１３　　トランジスタ
５１５　　トランジスタ
５１７　　トランジスタ
５１８　　トランジスタ
５１９　　容量素子
５２０　　容量素子
５４０　　配線
５４１　　配線
５４２　　配線
５４３　　配線
５４４　　配線
７００　　基板
７０１　　絶縁体
７０２　　絶縁体
７０３　　酸化物
７０３ａ　　酸化物
７０３ｂ　　酸化物
７０３ｃ　　酸化物
７０４　　導電体
７０５　　導電体
７０５ａ　　領域
７０６　　絶縁体
７０７ａ　　導電体
７０７ｂ　　導電体
７０８　　絶縁体
７１０　　絶縁体
７１４ａ　　導電体
７１４ｂ　　絶縁体
７１４ｃ　　導電体
７１６　　絶縁体
７１９　　発光素子
７２０　　絶縁体
７２１　　絶縁体
７３１　　端子
７３２　　ＦＰＣ
７３３　　配線
７３４　　シール材
７３５　　駆動回路
７３６　　駆動回路
７３７　　画素
７４１　　トランジスタ
７４２　　容量素子
７４３　　スイッチ素子
７４４　　信号線
７５０　　基板
７５１　　トランジスタ
７５２　　容量素子
７５３　　液晶素子
７５４　　走査線
７５５　　信号線
７８１　　導電体
７８２　　発光層
７８３　　導電体
７８４　　隔壁
７９１　　導電体
７９２　　絶縁体
７９３　　液晶層
７９４　　絶縁体
７９５　　スペーサ
７９６　　導電体
７９７　　基板
９０１　　筐体
９０２　　筐体
９０３　　表示部
９０４　　表示部
９０５　　マイクロフォン
９０６　　スピーカー
９０７　　操作キー
９０８　　スタイラス
９１１　　筐体
９１２　　筐体
９１３　　表示部
９１４　　表示部
９１５　　接続部
９１６　　操作キー
９２１　　筐体
９２２　　表示部
９２３　　キーボード
９２４　　ポインティングデバイス
９３１　　筐体
９３２　　冷蔵室用扉
９３３　　冷凍室用扉
９４１　　筐体
９４２　　筐体
９４３　　表示部
９４４　　操作キー
９４５　　レンズ
９４６　　接続部
９５１　　車体
９５２　　車輪
９５３　　ダッシュボード
９５４　　ライト
１７１１　　基板
１７１２　　回路領域
１７１３　　分離領域
１７１４　　分離線
１７１５　　チップ
１７５０　　電子部品
１７５２　　プリント基板
１７５３　　半導体装置
１７５４　　実装基板
１７５５　　リード
２２００　　撮像装置
２２０１　　スイッチ
２２０２　　スイッチ
２２０３　　スイッチ
２２１０　　画素部
２２１１　　画素
２２１２　　副画素
２２１２Ｂ　　副画素
２２１２Ｇ　　副画素
２２１２Ｒ　　副画素
２２２０　　光電変換素子
２２３０　　画素回路
２２３１　　配線
２２４７　　配線
２２４８　　配線
２２４９　　配線
２２５０　　配線
２２５３　　配線
２２５４　　フィルタ
２２５４Ｂ　　フィルタ
２２５４Ｇ　　フィルタ
２２５４Ｒ　　フィルタ
２２５５　　レンズ
２２５６　　光
２２５７　　配線
２２６０　　周辺回路
２２７０　　周辺回路
２２８０　　周辺回路
２２９０　　周辺回路
２２９１　　光源
２３００　　シリコン基板
２３１０　　層
２３２０　　層
２３３０　　層
２３４０　　層
２３５１　　トランジスタ
２３５２　　トランジスタ
２３５３　　トランジスタ
２３６０　　フォトダイオード
２３６１　　アノード
２３６３　　低抵抗領域
２３７０　　プラグ
２３７１　　配線
２３７２　　配線
２３７３　　配線
２３７９　　絶縁体
２３８０　　絶縁体
２３８１　　絶縁体
２３９０ａ　　導電体
２３９０ｂ　　導電体
２３９０ｃ　　導電体
２３９０ｄ　　導電体
２３９０ｅ　　導電体
３００１　　配線
３００２　　配線
３００３　　配線
３００４　　配線
３００５　　配線

Claims (7)

  1. 　酸化物と、
    　前記酸化物上の第１の絶縁体と、
    　前記酸化物上の第１の導電体と
    　前記酸化物上の第２の導電体と、
    　前記第１の絶縁体上の第３の導電体と、を有し、
    　前記第３の導電体の側面は前記第１の絶縁体と接し、
    　前記酸化物は、前記第１の導電体と重なる領域を有するソース領域と、前記第２の導電体と重なる領域を有するドレイン領域と、前記第３の導電体と重なる領域を有するチャネル領域と、を有し、
    　前記チャネル領域における前記酸化物のチャネル幅方向の長さは、前記ソース領域および前記ドレイン領域における前記酸化物のチャネル幅方向の長さよりも小さいことを特徴とするトランジスタ。
  2. 　請求項１において、
    　前記チャネル領域における前記酸化物のチャネル幅方向の長さは、
    　前記ソース領域における前記酸化物のチャネル幅方向の長さおよび、前記ドレイン領域における前記酸化物のチャネル幅方向の長さより１０ｎｍ以上１００ｎｍ以下小さいことを特徴とするトランジスタ。
  3. 　請求項１において、
    　前記酸化物は、
    　Ｉｎと、Ｍ（ＭはＡｌ、Ｇａ、Ｙ、またはＳｎ）と、Ｚｎと、を有することを特徴とするトランジスタ。
  4. 　酸化物を形成し、
    　前記酸化物の上面を覆うように導電体を形成し、
    　前記酸化物の側面と、前記導電体の上面および側面と、を覆うように絶縁体を形成し、
    　前記絶縁体の一部をエッチングすることにより開口部を設け、前記導電体の上面の一部と、前記導電体の側面の一部と、前記酸化物の側面の一部と、を露出させ、
    　露出させた前記酸化物の側面をエッチングすることによりスリミングを行うことを特徴とするトランジスタの作製方法。
  5. 　請求項４において、
    　露出させた前記酸化物の側面はウェットエッチングによりエッチングすることを特徴とするトランジスタの作製方法。
  6. 　請求項１乃至３のいずれか一に記載の前記トランジスタを複数個有し、ダイシング用の領域を有する半導体ウエハ。
  7. 　請求項１乃至３のいずれか一項に記載の前記トランジスタを有する半導体装置と、表示部と、を有する電子機器。
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