JPWO2017144994A1 - トランジスタおよびその作製方法、半導体ウエハならびに電子機器 - Google Patents

トランジスタおよびその作製方法、半導体ウエハならびに電子機器 Download PDF

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Abstract

オン電流が大きくオフ電流が小さいトランジスタを提供する。酸化物半導体と、酸化物半導体上の第1の絶縁体と、酸化物半導体上の第1の導電体と、酸化物半導体上の第2の導電体と、第1の絶縁体上の第3の導電体と、を有し、第3の導電体の側面は第1の絶縁体と接し、酸化物半導体は、第1の導電体と重なる領域を有するソース領域と、第2の導電体と重なる領域を有するドレイン領域と、第3の導電体と重なる領域を有するチャネル領域と、を有し、チャネル領域における酸化物半導体のチャネル幅方向の長さは、ソース領域およびドレイン領域における酸化物半導体のチャネル幅方向の長さよりも小さいトランジスタを提供する。

Description

本発明の一態様は、トランジスタに関する。または、本発明の一態様は、物、方法、または、製造方法に関する。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マター)に関する。本発明の一態様は、半導体装置、発光装置、表示装置、電子機器、照明装置、およびそれらの作製方法に関する。例えば、LSIや、CPUや、電源回路に搭載されるパワーデバイスや、メモリ、サイリスタ、コンバータ、イメージセンサなどを含む半導体集積回路を部品として搭載した電子機器に関する。
なお、本発明の一態様は、上記の技術分野に限定されない。
なお、本明細書中において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。電気光学装置、半導体回路および電子機器は半導体装置を有する場合がある。
近年、半導体装置の開発が進められ、LSIやCPUやメモリが主に用いられている。CPUは、半導体ウエハから切り離された半導体集積回路(少なくともトランジスタおよびメモリ)を有し、接続端子である電極が形成された半導体素子の集合体である。
LSIやCPUやメモリなどの半導体回路(ICチップ)は、回路基板、例えばプリント配線板に実装され、様々な電子機器の部品の一つとして用いられる。
また、絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路(IC)や画像表示装置(単に表示装置とも表記する)のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜としてシリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
また、酸化物半導体を用いたトランジスタは、非導通状態において極めてオフ電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのオフ電流が小さいという特性を応用した低消費電力のCPUなどが開示されている(特許文献1参照。)。
特開2012−257187号公報
酸化物半導体を用いたトランジスタは、微細化によりチャネル幅が小さくなると、サブスレッショルドスイング値(S値)が小さくなる。一方、ソース領域とその近傍およびドレイン領域とその近傍の酸化物半導体と、ソース電極およびドレイン電極との接触面積が低下する。また、チャネル領域近傍の酸化物半導体と、ソース電極およびドレイン電極との接触辺幅が低下する。以上により、単位チャネル幅あたりのオン電流が小さくなるという課題がある。
本発明の一態様は、オン電流の大きいトランジスタを提供することを課題の一とする。または、本発明の一態様は、オフ電流の小さいトランジスタを提供することを課題の一とする。または、本発明の一態様は、寄生容量の小さいトランジスタを提供することを課題の一とする。または、本発明の一態様は、微細化したトランジスタを提供することを課題の一とする。または、本発明の一態様は、周波数特性が高いトランジスタを提供することを課題の一とする。
または、本発明の一態様は、オン電流の大きいトランジスタを有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、オフ電流の小さいトランジスタを有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、寄生容量の小さいトランジスタを有する半導体装置を提供することを課題の一とする。または、本発明の一態様は、高速な動作が可能な半導体装置を提供することを課題の一とする。または、本発明の一態様は、信頼性の高い半導体装置を提供することを課題の一とする。または、本発明の一態様は、小型の半導体装置を提供することを課題の一とする。または、本発明の一態様は、消費電力が小さい半導体装置を提供することを課題の一とする。
または、本発明の一態様は、マスク数を削減した半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、工程数を削減した半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、歩留まりを向上させた半導体装置の作製方法を提供することを課題の一とする。または、本発明の一態様は、生産性を向上させた半導体装置の作製方法を提供することを課題の一とする。
または、本発明の一態様は、新規なトランジスタを提供することを課題の一とする。または、本発明の一態様は、新規なトランジスタの作製方法を提供することを課題の一とする。または、本発明の一態様は、新規なトランジスタを有する半導体装置、半導体ウエハおよび電子機器を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、酸化物半導体と、酸化物半導体上の第1の絶縁体と、酸化物半導体上の第1の導電体と、酸化物半導体上の第2の導電体と、第1の絶縁体上の第3の導電体と、を有し、第3の導電体の側面は第1の絶縁体と接し、酸化物半導体は、第1の導電体と重なる領域を有するソース領域と、第2の導電体と重なる領域を有するドレイン領域と、第3の導電体と重なる領域を有するチャネル領域と、を有し、チャネル領域における酸化物半導体のチャネル幅方向の長さは、ソース領域およびドレイン領域における酸化物半導体のチャネル幅方向の長さよりも小さいトランジスタである。
また、上記態様において、チャネル領域における酸化物半導体のチャネル幅方向の長さは、ソース領域における酸化物半導体のチャネル幅方向の長さおよび、ドレイン領域における酸化物半導体のチャネル幅方向の長さより10nm以上100nm以下小さくてもよい。
また、上記態様において、酸化物半導体は、Inと、M(MはAl、Ga、Y、またはSn)と、Znと、を有してもよい。
また、本発明の一態様は、酸化物半導体を形成し、酸化物半導体の上面を覆うように導電体を形成し、酸化物半導体の側面と、導電体の上面および側面と、を覆うように絶縁体を形成し、絶縁体の一部をエッチングすることにより開口部を設け、導電体の上面の一部と、導電体の側面の一部と、酸化物半導体の側面の一部と、を露出させ、露出させた酸化物半導体の側面をエッチングすることによりスリミングを行うトランジスタの作製方法である。
また、上記態様において、露出させた酸化物半導体の側面はウェットエッチングによりエッチングしてもよい。
また、本発明の一態様のトランジスタを複数個有し、ダイシング用の領域を有する半導体ウエハも本発明の一態様である。
また、本発明の一態様のトランジスタを有する半導体装置と、表示部と、を有する電子機器も本発明の一態様である。
本発明の一態様により、オン電流の大きいトランジスタを提供することができる。または、本発明の一態様により、オフ電流の小さいトランジスタを提供することができる。または、本発明の一態様により、寄生容量の小さいトランジスタを提供することができる。または、本発明の一態様により、微細化したトランジスタを提供することができる。または、本発明の一態様により、周波数特性が高いトランジスタを提供することができる。
または、本発明の一態様により、オン電流の大きいトランジスタを有する半導体装置を提供することができる。または、本発明の一態様により、オフ電流の小さいトランジスタを有する半導体装置を提供することができる。または、本発明の一態様により、寄生容量の小さいトランジスタを有する半導体装置を提供することができる。または、本発明の一態様により、高速な動作が可能な半導体装置を提供することができる。または、本発明の一態様により、信頼性の高い半導体装置を提供することができる。または、本発明の一態様により、小型の半導体装置を提供することができる。または、本発明の一態様により、消費電力が小さい半導体装置を提供することができる。
または、本発明の一態様により、マスク数を削減した半導体装置の作製方法を提供することができる。または、本発明の一態様により、工程数を削減した半導体装置の作製方法を提供することができる。または、本発明の一態様により、歩留まりを向上させた半導体装置の作製方法を提供することができる。または、本発明の一態様により、生産性を向上させた半導体装置の作製方法を提供することができる。
または、本発明の一態様により、新規なトランジスタを提供することができる。または、本発明の一態様により、新規なトランジスタの作製方法を提供することができる。または、本発明の一態様により、新規なトランジスタを有する半導体装置、半導体ウエハおよび電子機器を提供することができる。
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。
トランジスタを説明する立体図、上面図および断面図。 トランジスタを説明する立体図、上面図および断面図。 トランジスタを説明する立体図、上面図および断面図。 トランジスタを説明する立体図、上面図および断面図。 トランジスタを説明する立体図、上面図および断面図。 トランジスタを説明する立体図、上面図および断面図。 本発明に係る酸化物半導体の原子数比の範囲を説明する図。 InMZnOの結晶を説明する図。 酸化物半導体の積層構造におけるバンド図。 CAAC−OSおよび単結晶酸化物のXRDによる構造解析を説明する図、ならびにCAAC−OSの制限視野電子回折パターンを示す図。 CAAC−OSの断面TEM像、ならびに平面TEM像およびその画像解析像。 nc−OSの電子回折パターンを示す図、およびnc−OSの断面TEM像。 a−like OSの断面TEM像。 In−Ga−Zn酸化物の電子照射による結晶部の変化を示す図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 トランジスタの作製方法を説明する立体図、上面図および断面図。 半導体装置を説明する回路図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体装置を説明するブロック図。 半導体装置を説明する回路図。 半導体装置を説明する回路図、上面図および断面図。 半導体装置を説明する回路図および断面図。 半導体装置を説明する上面図。 半導体装置を説明するブロック図。 半導体装置を説明する断面図。 半導体装置を説明する断面図。 半導体ウエハの上面図および断面図。 電子部品の作製工程例を説明するフローチャートおよび斜視模式図。 電子機器を説明する斜視図。 トランジスタの相互コンダクタンスとチャネル幅の関係。 トランジスタのS値とチャネル幅の関係。 トランジスタのID−VG特性。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
また、図面において、大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状または値などに限定されない。また、図面において、同一部分または同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
また、本明細書などにおいて、第1、第2等として付される序数詞は便宜上用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第1の」を「第2の」または「第3の」などと適宜置き換えて説明することができる。また、本明細書等に記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。
また、本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
また、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。トランジスタなどの半導体素子をはじめ、半導体回路、演算装置、記憶装置は、半導体装置の一態様である。撮像装置、表示装置、液晶表示装置、発光装置、電気光学装置、発電装置(薄膜太陽電池、有機薄膜太陽電池等を含む)、および電子機器は、半導体装置を有する場合がある。
また、本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領域またはドレイン電極)とソース(ソース端子、ソース領域またはソース電極)の間にチャネル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができるものである。なお、本明細書等において、チャネル領域とは、電流が主として流れる領域をいう。
また、ソースやドレインの機能は、異なる極性のトランジスタを採用する場合や、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。
なお、本明細書等において、酸化窒化シリコン膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、好ましくは酸素が55原子%以上65原子%以下、窒素が1原子%以上20原子%以下、シリコンが25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の濃度範囲で含まれるものをいう。また、窒化酸化シリコン膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、好ましくは窒素が55原子%以上65原子%以下、酸素が1原子%以上20原子%以下、シリコンが25原子%以上35原子%以下、水素が0.1原子%以上10原子%以下の濃度範囲で含まれるものをいう。
また、本明細書等において、「膜」という用語と、「層」という用語とは、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。
(実施の形態1)
本実施の形態では、本発明の一態様のトランジスタの構成例について図面を用いて説明する。
本発明の一態様は、トランジスタおよびその作製方法に関する。チャネル形成領域の酸化物半導体をチャネル幅方向にスリミングしてチャネル幅を小さくすることにより、ゲート電界が酸化物半導体にかかりやすくなり、S値を小さくすることができる。一方、スリミングを行っても、ソース電極と酸化物半導体との接触面積、およびドレイン電極と酸化物半導体との接触面積は低下しない。以上により、S値を小さくしつつ、オン電流の低下を抑制することができる。
<トランジスタ>
図1(A)は本発明の一態様のトランジスタであるトランジスタ10の立体図である。図1(B)はトランジスタ10の上面図である。図1(C)は図1(B)に示す一点鎖線X1−X2に対応する断面図である。図1(D)は図1(B)に示す一点鎖線Y1−Y2に対応する断面図である。なお、図1(A)では図1(B)に示す一点鎖線A1−A2よりY2側の構成要素は省略している。
なお、一点鎖線X1−X2をチャネル長方向と呼ぶ場合がある。また、一点鎖線Y1−Y2をチャネル幅方向と呼ぶ場合がある。
本明細書において、「チャネル長」とは、例えば、トランジスタの上面図において、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極の下部とが重なる領域、またはチャネルが形成される領域における、ソース(ソース領域またはソース電極)とドレイン(ドレイン領域またはドレイン電極)との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
ここで、ソース領域とは、例えば、ソース電極の下部と、半導体とが重なる領域をいう。また、ドレイン電極とは、例えば、ドレイン電極の下部と、半導体とが重なる領域をいう。
また、本明細書において、「チャネル幅」とは、例えば、半導体(またはトランジスタがオン状態のときに半導体の中で電流の流れる部分)とゲート電極とが重なる領域の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。
トランジスタ10は、絶縁体11と、絶縁体12と、酸化物13と、導電体14aと、導電体14bと、絶縁体15と、導電体16と、絶縁体17と、を有する。なお、絶縁体11の下部および、絶縁体11と絶縁体12との間には、配線、トランジスタ、容量素子などを設けることができる。また、絶縁体11は半導体基板およびSOI(Silicon On Insulator)基板などの基板とすることができる。また、絶縁体11を設けない構成とすることができる。
図の明瞭化のため、図1(A)は絶縁体17を省略している。また、図1(A)ではY2方向の、酸化物13と重ならない領域の絶縁体15および導電体16にはハッチングを付していない。
絶縁体12は絶縁体11の上に設けられ、酸化物13は絶縁体12の上に設けられ、導電体14aは酸化物13の上に設けられ、導電体14bは酸化物13の上に設けられ、絶縁体15は絶縁体12および酸化物13の上に設けられ、導電体16は絶縁体15の上に設けられ、絶縁体17は絶縁体12、導電体14aおよび導電体14bの上に設けられている。
絶縁体12は、下地絶縁膜および層間絶縁膜としての機能を有する。導電体14aは、ソース電極またはドレイン電極の一方としての機能を有する。導電体14bは、ソース電極またはドレイン電極の他方としての機能を有する。絶縁体15は、ゲート絶縁膜としての機能を有する。導電体16は、ゲート電極としての機能を有する。絶縁体17は、保護絶縁膜および層間絶縁膜としての機能を有する。
酸化物13は酸化物半導体で構成された活性層である。つまり、酸化物13は導電体16と重なる領域にチャネル領域を有する。また、酸化物13は導電体14aと重なる領域にソース領域またはドレイン領域の一方を有し、導電体14bと重なる領域にソース領域またはドレイン領域の他方を有する。
トランジスタ10は、酸化物13のチャネル領域を導電体16の電界によって電気的に取り囲む構造である。該構成をsurrounded−channel(s−channel)構造と呼ぶ。トランジスタ10はs−channel構造を有するため、絶縁体15を介して、導電体16と重なる領域の酸化物13の上面全体および側面全体にチャネルが形成される場合がある。以上により、トランジスタ10のソース−ドレイン間に大電流を流すことができ、オン電流を大きくすることができる。
本明細書において、特に断りがない場合、オン電流とは、トランジスタがオン状態にあるときのドレイン電流をいう。オン状態とは、特に断りがない場合、nチャネル型トランジスタでは、ゲートとソースの間の電圧(VG)がしきい値電圧(Vth)以上の状態、pチャネル型トランジスタでは、VGがVth以下の状態をいう。例えば、nチャネル型のトランジスタのオン電流とは、VGがVth以上のときのドレイン電流を言う場合がある。また、トランジスタのオン電流は、ドレインとソースの間の電圧(VD)に依存する場合がある。
本明細書において、特に断りがない場合、オフ電流とは、トランジスタがオフ状態にあるときのドレイン電流をいう。オフ状態とは、特に断りがない場合、nチャネル型トランジスタでは、VGがVthよりも低い状態、pチャネル型トランジスタでは、VGがVthよりも高い状態をいう。例えば、nチャネル型のトランジスタのオフ電流とは、VGがVthよりも低いときのドレイン電流を言う場合がある。
また、トランジスタ10は図1(A)、(B)に示すように、チャネル幅(チャネル領域における酸化物13のチャネル幅方向の長さ)が、ソース領域の酸化物13のチャネル幅方向の長さおよびドレイン領域の酸化物13のチャネル幅方向の長さより小さい。つまり、チャネル領域の酸化物13は、チャネル幅方向にスリミングされている。該構成とすることにより、トランジスタ10のチャネル幅を小さくすることができる。これにより、s−channel構造によるゲート電界がより酸化物13にかかりやすくなり、S値を小さくすることができる。
なお、図1(B)に示すように、酸化物13は、Y1側とY2側の両方からスリミングされている。
また、スリミングによりチャネル幅を小さくした場合、スリミング前と比べてソース領域およびドレイン領域の酸化物13と、導電体14aおよび導電体14bと、の接触面積が低下しない。また、チャネル領域近傍の酸化物13と、導電体14aおよび導電体14bと、の接触辺幅が低下しない。以上により、ソース領域およびドレイン領域の酸化物13と、導電体14aおよび導電体14bと、の接触面積の低下、および、チャネル領域近傍の酸化物13と、導電体14aおよび導電体14bと、の接触辺幅の低下に起因したトランジスタ10のオン電流の低下を抑制することができる。
なお、チャネル幅は、ソース領域の酸化物13のチャネル幅方向の長さおよびドレイン領域の酸化物13のチャネル幅方向の長さより、例えば10nm以上100nm以下だけ小さいことが好ましく、例えば10nm以上30nm以下だけ小さいことがより好ましい。
また、トランジスタ10は、絶縁体17に形成された酸化物13に達する開口部に絶縁体15および導電体16が形成されており、導電体16は導電体14aおよび導電体14bとほとんど重ならない構成である。このため、導電体16の寄生容量を小さくすることができ、トランジスタ10の周波数特性を高めることができる。つまり、高速な動作が可能である半導体装置を提供することができる。また、詳細は後述するが、ソース電極と、ドレイン電極と、ゲート電極と、を一枚のマスクで作製することができる。したがって、マスクおよび工程数を削減することができ、歩留まりおよび生産性を向上させることができる。
なお、絶縁体15は、導電体16の下面および側面と接している。
トランジスタ10は、図2に示す構成としてもよい。図2に示す構成のトランジスタ10は、酸化物13が酸化物13a、酸化物13bおよび酸化物13cの3層構造である点が図1に示す構成のトランジスタ10と異なる。
図の明瞭化のため、図2(A)は絶縁体17を省略している。また、図2(A)ではY2方向の、酸化物13bと重ならない領域の酸化物13c、絶縁体15および導電体16にはハッチングを付していない。
図2に示す構成のトランジスタ10をオンした場合、主として酸化物13bにチャネルが形成される。このため、酸化物13bは酸化物半導体で構成された活性層ということができる。一方、酸化物13aおよび酸化物13cは、酸化物13bとの界面近傍(混合領域となっている場合もある)はチャネルが形成される場合があるが、その他の領域は酸化物13bよりバンドギャップの広い半導体または絶縁体として機能する場合がある。
酸化物13aは絶縁体12の上に設けられ、酸化物13bは酸化物13aの上に設けられ、酸化物13cは絶縁体12および酸化物13bの上に設けられ、導電体14aは酸化物13bの上に設けられ、導電体14bは酸化物13bの上に設けられ、絶縁体15は酸化物13cの上に設けられ、導電体16は絶縁体15の上に設けられている。該構成とすることにより、詳細は後述するが、例えばトランジスタ10のオン電流を大きくすることができる。また、トランジスタ10の信頼性を高めることができる。
トランジスタ10は、図3に示す構成としてもよい。図の明瞭化のため、図3(A)は絶縁体17を省略している。また、図3(A)ではY2方向の、酸化物13と重ならない領域の絶縁体15および導電体16にはハッチングを付していない。
図3に示す構成のトランジスタ10は、酸化物19を有する点が図1に示す構成のトランジスタ10と異なる。酸化物19は、絶縁体12、酸化物13、導電体14aおよび導電体14bの上に設けられている。また、絶縁体17は酸化物19の上に設けられている。絶縁体17および酸化物19には酸化物13に達する開口部が設けられており、該開口部に絶縁体15および導電体16が設けられている。
つまり、酸化物13、導電体14aおよび導電体14bは、酸化物19を介して絶縁体17と接している。
酸化物19の導電性は十分低くして、絶縁体としての機能を有することが好ましい。したがって、酸化物19として、例えば図2に示す酸化物13aおよび酸化物13cと同様の材料を用いることが好ましい。
トランジスタ10を図3に示す構成として不純物拡散を防止する材料を酸化物19に用いることにより、絶縁体17から、水素、水およびハロゲンなどの不純物が酸化物13へ拡散することを抑制することができる。これにより、詳細は後述するがトランジスタ10の信頼性を高めることができる。
トランジスタ10は、図4に示す構成としてもよい。図4に示す構成のトランジスタ10は、導電体20を有する点が図1に示す構成のトランジスタ10と異なる。
図の明瞭化のため、図4(A)は絶縁体17を省略している。また、図4(A)ではY2方向の、酸化物13と重ならない領域の絶縁体15および導電体16にはハッチングを付していない。
導電体20は絶縁体11の上に設けられ、絶縁体12は絶縁体11および導電体20の上に設けられている。導電体16は第1のゲート電極としての機能を有し、導電体20は第2のゲート電極としての機能を有する。
チャネル領域を第1のゲート電極と、第2のゲート電極との2つのゲート電極で挟む構成とすることにより、トランジスタ10のしきい値電圧の制御を行うことができる。例えば、スタンバイ状態のゲート電位が、オフ電流が低下するゲート電位となるようにしきい値電圧の制御を行うことによって、トランジスタ10のオフ電流を小さくすることができる。
トランジスタ10は、図5に示す構成としてもよい。なお、図の明瞭化のため、図5(A)は絶縁体17を省略している。また、図5(A)ではY2方向の、酸化物13bと重ならない領域の酸化物13c、絶縁体15および導電体16にはハッチングを付していない。
図5に示すトランジスタ10は、図2に示すトランジスタ10の構成と、図4に示すトランジスタ10の構成とを組み合わせた構成である。つまり、図5に示す構成のトランジスタ10は、酸化物13が酸化物13a、酸化物13bおよび酸化物13cの3層構造であり、かつチャネル領域が導電体16および導電体20により挟まれた構成である。該構成とすることにより、例えばオン電流を大きくしつつオフ電流を小さくすることができる。また、例えばトランジスタの信頼性を高めることができる。
トランジスタ10は、図6に示す構成としてもよい。なお、図の明瞭化のため、図6(A)は絶縁体17を省略している。また、図6(A)ではY2方向の、酸化物13と重ならない領域の絶縁体15および導電体16にはハッチングを付していない。
図6に示す構成のトランジスタ10は、導電体14aおよび導電体14bが酸化物13の側面を覆っている点が図1に示す構成のトランジスタ10と異なる。当該構成とすることにより、トランジスタ10のオン電流を大きくすることができる。
図1乃至図6に示す構成は、それぞれ適宜組み合わせて実施することができる。
次に、図1乃至図6に示す構成のトランジスタ10の構成要素について説明する。
<絶縁体>
絶縁体12および絶縁体17は、酸素を含む絶縁体であることが好ましい。特に、絶縁体12および絶縁体17として、化学量論的組成を満たす酸素よりも多くの酸素(以下、過剰酸素ともいう)を含む絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物13に接して設けることにより、該過剰酸素が熱処理などにより拡散して酸化物13に供給され、酸化物13中の酸素欠損を補填することができる。酸化物に酸素欠損があると、詳細は後述するが、該酸素欠損に水素などの不純物が入ることでドナー準位を生成し、キャリアである電子を生成することがある。これにより、ノーマリーオン特性となる場合がある。したがって、酸化物中の酸素欠損を補填してドナー準位が生成されることを抑制することによりトランジスタ10をノーマリーオフ特性とすることができる。
過剰酸素を含む絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、TDS分析にて、酸素原子に換算しての酸素の脱離量が1.0×1014cm−2以上、好ましくは3.0×1015cm−2以上である酸化物膜である。なお、上記TDS分析時における膜の表面温度としては100℃以上700℃以下、または100℃以上500℃以下の範囲が好ましい。
このような材料として、例えば酸化シリコンまたは酸化窒化シリコンを含む材料が挙げられる。または、金属酸化物を用いることもできる。なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体15は、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)または(Ba,Sr)TiO(BST)などを含む絶縁体を単層または積層で用いることができる。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
また、絶縁体15として、絶縁体12および絶縁体17と同様に、過剰酸素を含む酸化物絶縁体を用いることが好ましい。このような過剰酸素を含む絶縁体を酸化物13に接して設けることにより、酸化物13中の酸素欠損を低減することができる。
また、絶縁体15は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの、酸素や水素に対してバリア性のある絶縁膜を用いることができる。このような材料を用いて形成した場合、酸化物13からの酸素の放出や、外部からの水素等の不純物の混入を防ぐ層として機能する。
また、絶縁体15は、例えば過剰酸素を含む絶縁膜と、酸素や水素に対してバリア性のある絶縁膜と、を積層した構成とすることができる。例えば過剰酸素を含む絶縁膜を酸化物13に接して設け、さらにバリア性のある膜で包み込むことで、酸化物を化学量論比組成とほぼ一致するような状態、または化学量論的組成より酸素が多い過飽和の状態とすることができる。また、酸化物13への水素等の不純物の侵入を防ぐことができる。
<導電体>
導電体14aおよび導電体14bは、例えばアルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いることができる。また、例えば上述した金属の窒化物を用いることができる。例えば、窒化タンタルなどを用いることができる。また、図では単層構造を示したが、2層構造または3層以上の積層構造としてもよい。
例えば、導電体14aおよび導電体14bを、チタン膜およびアルミニウム膜の積層構造としてもよい。また、タングステン膜上にアルミニウム膜を積層する2層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する2層構造、チタン膜上に銅膜を積層する2層構造、タングステン膜上に銅膜を積層する2層構造としてもよい。
また、チタン膜または窒化チタン膜と、そのチタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する3層構造、モリブデン膜または窒化モリブデン膜と、そのモリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する3層構造などがある。なお、酸化インジウム、酸化錫または酸化亜鉛を含む透明導電材料を用いてもよい。
また、導電体16は、例えばアルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金などを用いて形成することができる。また、例えば上述した金属の窒化物を用いることができる。また、マンガン、ジルコニウムのいずれか一または複数から選択された金属を用いてもよい。また、リンなどの不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイドなどのシリサイドを用いてもよい。また、図では単層構造を示したが、2層構造または3層以上の積層構造としてもよい。
例えば、アルミニウム上にチタン膜を積層する2層構造とするとよい。また、窒化チタン膜上にチタン膜を積層する2層構造、窒化チタン膜上にタングステン膜を積層する2層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する2層構造としてもよい。
また、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する3層構造などがある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくは窒化膜を用いてもよい。
また、導電体16に、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化シリコンを添加したインジウム錫酸化物などの透光性を有する導電性材料を適用することもできる。また、上記透光性を有する導電性材料と、上記金属の積層構造とすることもできる。
図4に示す導電体20は、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、または上述した元素を成分とする金属窒化物膜(窒化チタン膜、窒化モリブデン膜、窒化タングステン膜)などである。または、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
また、図では単層構造を示したが、2層構造または3層以上の積層構造としてもよい。
例えば、水素に対するバリア性を有する窒化タンタル膜上に、導電性が高いタングステン膜を積層構造とする2層構造とすることができる。
<酸化物半導体>
酸化物半導体は、少なくともインジウムまたは亜鉛を含むことが好ましい。特にインジウムおよび亜鉛を含むことが好ましい。また、それらに加えて、アルミニウム、ガリウム、イットリウムまたはスズなどが含まれていることが好ましい。また、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
ここで、酸化物半導体が、インジウム、元素M及び亜鉛を有する場合を考える。なお、元素Mは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Mに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、マグネシウムなどがある。ただし、元素Mとして、前述の元素を複数組み合わせても構わない場合がある。
まず、図7(A)、図7(B)、および図7(C)を用いて、本発明に係る酸化物半導体が有するインジウム、元素M及び亜鉛の原子数比の好ましい範囲について説明する。なお、図7には、酸素の原子数比については記載しない。また、酸化物半導体が有するインジウム、元素M、及び亜鉛の原子数比のそれぞれの項を[In]、[M]、および[Zn]とする。
図7(A)、図7(B)、および図7(C)において、破線は、[In]:[M]:[Zn]=(1+α):(1−α):1の原子数比(−1≦α≦1)となるライン、[In]:[M]:[Zn]=(1+α):(1−α):2の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):3の原子数比となるライン、[In]:[M]:[Zn]=(1+α):(1−α):4の原子数比となるライン、および[In]:[M]:[Zn]=(1+α):(1−α):5の原子数比となるラインを表す。
また、一点鎖線は、[In]:[M]:[Zn]=1:1:βの原子数比(β≧0)となるライン、[In]:[M]:[Zn]=1:2:βの原子数比となるライン、[In]:[M]:[Zn]=1:3:βの原子数比となるライン、[In]:[M]:[Zn]=1:4:βの原子数比となるライン、[In]:[M]:[Zn]=2:1:βの原子数比となるライン、及び[In]:[M]:[Zn]=5:1:βの原子数比となるラインを表す。
また、二点鎖線は、[In]:[M]:[Zn]=(1+γ):2:(1−γ)の原子数比(−1≦γ≦1)となるラインを表す。また、図7に示す、[In]:[M]:[Zn]=0:2:1の原子数比またはその近傍値の酸化物半導体は、スピネル型の結晶構造をとりやすい。
図7(A)および図7(B)では、本発明の一態様の酸化物半導体が有する、インジウム、元素M、及び亜鉛の原子数比の好ましい範囲の一例について示している。
一例として、図8に、[In]:[M]:[Zn]=1:1:1である、InMZnOの結晶構造を示す。また、図8は、b軸に平行な方向から観察した場合のInMZnOの結晶構造である。なお、図8に示すM、Zn、酸素を有する層(以下、(M,Zn)層)における金属元素は、元素Mまたは亜鉛を表している。この場合、元素Mと亜鉛の割合が等しいものとする。元素Mと亜鉛とは、置換が可能であり、配列は不規則である。
InMZnOは、層状の結晶構造(層状構造ともいう)をとり、図8に示すように、インジウム、および酸素を有する層(以下、In層)が1に対し、元素M、亜鉛、および酸素を有する(M,Zn)層が2となる。
また、インジウムと元素Mは、互いに置換可能である。そのため、(M,Zn)層の元素Mがインジウムと置換し、(In,M,Zn)層と表すこともできる。その場合、In層が1に対し、(In,M,Zn)層が2である層状構造をとる。
[In]:[M]:[Zn]=1:1:2となる原子数比の酸化物半導体は、In層が1に対し、(M,Zn)層が3である層状構造をとる。つまり、[In]および[M]に対し[Zn]が大きくなると、酸化物半導体が結晶化した場合、In層に対する(M,Zn)層の割合が増加する。
ただし、酸化物半導体中において、In層が1に対し、(M,Zn)層が非整数である場合、In層が1に対し、(M,Zn)層が整数である層状構造を複数種有する場合がある。例えば、[In]:[M]:[Zn]=1:1:1.5である場合、In層が1に対し、(M,Zn)層が2である層状構造と、(M,Zn)層が3である層状構造とが混在する層状構造となる場合がある。
例えば、酸化物半導体をスパッタリング装置にて成膜する場合、ターゲットの原子数比からずれた原子数比の膜が形成される。特に、成膜時の基板温度によっては、ターゲットの[Zn]よりも、膜の[Zn]が小さくなる場合がある。
また、酸化物半導体中に複数の相が共存する場合がある(二相共存、三相共存など)。例えば、[In]:[M]:[Zn]=0:2:1の原子数比の近傍値である原子数比では、スピネル型の結晶構造と層状の結晶構造との二相が共存しやすい。また、[In]:[M]:[Zn]=1:0:0を示す原子数比の近傍値である原子数比では、ビックスバイト型の結晶構造と層状の結晶構造との二相が共存しやすい。酸化物半導体中に複数の相が共存する場合、異なる結晶構造の間において、粒界(グレインバウンダリーともいう)が形成される場合がある。
また、インジウムの含有率を高くすることで、酸化物半導体のキャリア移動度(電子移動度)を高くすることができる。これは、インジウム、元素M及び亜鉛を有する酸化物半導体では、主として重金属のs軌道がキャリア伝導に寄与しており、インジウムの含有率を高くすることにより、s軌道が重なる領域がより大きくなるため、インジウムの含有率が高い酸化物半導体はインジウムの含有率が低い酸化物半導体と比較してキャリア移動度が高くなるためである。
一方、酸化物半導体中のインジウムおよび亜鉛の含有率が低くなると、キャリア移動度が低くなる。従って、[In]:[M]:[Zn]=0:1:0を示す原子数比、およびその近傍値である原子数比(例えば図7(C)に示す領域C)では、絶縁性が高くなる。
従って、本発明の一態様の酸化物半導体は、キャリア移動度が高く、かつ、粒界が少ない層状構造となりやすい、図7(A)の領域Aで示される原子数比を有することが好ましい。
また、図7(B)に示す領域Bは、[In]:[M]:[Zn]=4:2:3から4.1、およびその近傍値を示している。近傍値には、例えば、原子数比が[In]:[M]:[Zn]=5:3:4が含まれる。領域Bで示される原子数比を有する酸化物半導体は、特に、結晶性が高く、キャリア移動度も高い優れた酸化物半導体である。
なお、酸化物半導体が、層状構造を形成する条件は、原子数比によって一義的に定まらない。原子数比により、層状構造を形成するための難易の差はある。一方、同じ原子数比であっても、形成条件により、層状構造になる場合も層状構造にならない場合もある。従って、図示する領域は、酸化物半導体が層状構造を有する原子数比を示す領域であり、領域A乃至領域Cの境界は厳密ではない。
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
なお、上記酸化物半導体をトランジスタに用いることで、粒界におけるキャリア散乱等を減少させることができるため、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。例えば、酸化物半導体は、キャリア密度が8×1011/cm未満、好ましくは1×1011/cm未満、さらに好ましくは1×1010/cm未満であり、1×10−9/cm以上とすればよい。
なお、高純度真性または実質的に高純度真性である酸化物半導体は、キャリア発生源が少ないため、キャリア密度を低くすることができる。また、高純度真性または実質的に高純度真性である酸化物半導体は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第14族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度(二次イオン質量分析法(SIMS:Secondary Ion Mass Spectrometry)により得られる濃度)を、2×1018atoms/cm以下、好ましくは2×1017atoms/cm以下とする。
また、酸化物半導体にアルカリ金属またはアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属またはアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を低減することが好ましい。具体的には、SIMSにより得られる酸化物半導体中のアルカリ金属またはアルカリ土類金属の濃度を、1×1018atoms/cm以下、好ましくは2×1016atoms/cm以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、n型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、SIMSにおいて、5×1019atoms/cm未満、好ましくは5×1018atoms/cm以下、より好ましくは1×1018atoms/cm以下、さらに好ましくは5×1017atoms/cm以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、SIMSにより得られる水素濃度を、1×1020atoms/cm未満、好ましくは1×1019atoms/cm未満、より好ましくは5×1018atoms/cm未満、さらに好ましくは1×1018atoms/cm未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
続いて、該酸化物半導体を2層構造、または3層構造とした場合について述べる。酸化物半導体S1、酸化物半導体S2、および酸化物半導体S3の積層構造、および積層構造に接する絶縁体のバンド図と、酸化物半導体S2および酸化物半導体S3の積層構造、および積層構造に接する絶縁体のバンド図と、について、図9を用いて説明する。
図9(A)は、絶縁体11、酸化物半導体S1、酸化物半導体S2、酸化物半導体S3、及び絶縁体12を有する積層構造の膜厚方向のバンド図の一例である。また、図9(B)は、絶縁体11、酸化物半導体S2、酸化物半導体S3、及び絶縁体12を有する積層構造の膜厚方向のバンド図の一例である。なお、バンド図は、理解を容易にするため絶縁体11、酸化物半導体S1、酸化物半導体S2、酸化物半導体S3、及び絶縁体12の伝導帯下端のエネルギー準位(Ec)を示す。
酸化物半導体S1、酸化物半導体S3は、酸化物半導体S2よりも伝導帯下端のエネルギー準位が真空準位に近く、代表的には、酸化物半導体S2の伝導帯下端のエネルギー準位と、酸化物半導体S1、酸化物半導体S3の伝導帯下端のエネルギー準位との差が、0.15eV以上、または0.5eV以上、かつ2eV以下、または1eV以下であることが好ましい。すなわち、酸化物半導体S1、酸化物半導体S3の電子親和力よりも、酸化物半導体S2の電子親和力が大きく、酸化物半導体S1、酸化物半導体S3の電子親和力と、酸化物半導体S2の電子親和力との差は、0.15eV以上、または0.5eV以上、かつ2eV以下、または1eV以下であることが好ましい。
図9(A)、および図9(B)に示すように、酸化物半導体S1、酸化物半導体S2、酸化物半導体S3において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、連続的に変化または連続接合するともいうことができる。このようなバンド図を有するためには、酸化物半導体S1と酸化物半導体S2との界面、または酸化物半導体S2と酸化物半導体S3との界面において形成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物半導体S1と酸化物半導体S2、酸化物半導体S2と酸化物半導体S3が、酸素以外に共通の元素を有する(主成分とする)ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物半導体S2がIn−Ga−Zn酸化物半導体の場合、酸化物半導体S1、酸化物半導体S3として、In−Ga−Zn酸化物半導体、Ga−Zn酸化物半導体、酸化ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物半導体S2となる。酸化物半導体S1と酸化物半導体S2との界面、および酸化物半導体S2と酸化物半導体S3との界面における欠陥準位密度を低くすることができるため、界面散乱によるキャリア伝導への影響が小さく、高いオン電流が得られる。
トラップ準位に電子が捕獲されることで、捕獲された電子は固定電荷のように振る舞うため、トランジスタのしきい値電圧はプラス方向にシフトしてしまう。酸化物半導体S1、酸化物半導体S3を設けることにより、トラップ準位を酸化物半導体S2より遠ざけることができる。当該構成とすることで、トランジスタのしきい値電圧がプラス方向にシフトすることを防止することができる。
酸化物半導体S1、酸化物半導体S3は、酸化物半導体S2と比較して、導電率が十分に低い材料を用いる。このとき、酸化物半導体S2、酸化物半導体S2と酸化物半導体S1との界面、および酸化物半導体S2と酸化物半導体S3との界面が、主にチャネル領域として機能する。例えば、酸化物半導体S1、酸化物半導体S3には、図7(C)において、絶縁性が高くなる領域Cで示す原子数比の酸化物半導体を用いればよい。なお、図7(C)に示す領域Cは、[In]:[M]:[Zn]=0:1:0、またはその近傍値である原子数比を示している。
特に、酸化物半導体S2に領域Aで示される原子数比の酸化物半導体を用いる場合、酸化物半導体S1および酸化物半導体S3には、[M]/[In]が1以上、好ましくは2以上である酸化物半導体を用いることが好ましい。また、酸化物半導体S3として、十分に高い絶縁性を得ることができる[M]/([Zn]+[In])が1以上である酸化物半導体を用いることが好適である。
次に、酸化物半導体の構造について説明する。
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置されている状態をいう。したがって、−5°以上5°以下の場合も含まれる。また、「略平行」とは、二つの直線が−30°以上30°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が80°以上100°以下の角度で配置されている状態をいう。したがって、85°以上95°以下の場合も含まれる。また、「略垂直」とは、二つの直線が60°以上120°以下の角度で配置されている状態をいう。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。
<酸化物半導体の構造>
以下では、酸化物半導体の構造について説明する。
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、CAAC−OS(c−axis−aligned crystalline oxide semiconductor)、多結晶酸化物半導体、nc−OS(nanocrystalline oxide semiconductor)、擬似非晶質酸化物半導体(a−like OS:amorphous−like oxide semiconductor)および非晶質酸化物半導体などがある。
また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体と、に分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、CAAC−OS、多結晶酸化物半導体およびnc−OSなどがある。
非晶質構造は、一般に、等方的であって不均質構造を持たない、準安定状態で原子の配置が固定化していない、結合角度が柔軟である、短距離秩序は有するが長距離秩序を有さない、などといわれている。
即ち、安定な酸化物半導体を完全な非晶質(completely amorphous)酸化物半導体とは呼べない。また、等方的でない(例えば、微小な領域において周期構造を有する)酸化物半導体を、完全な非晶質酸化物半導体とは呼べない。一方、a−like OSは、等方的でないが、鬆(ボイドともいう。)を有する不安定な構造である。不安定であるという点では、a−like OSは、物性的に非晶質酸化物半導体に近い。
<CAAC−OS>
まずは、CAAC−OSについて説明する。
CAAC−OSは、c軸配向した複数の結晶部(ペレットともいう。)を有する酸化物半導体の一種である。
CAAC−OSをX線回折(XRD:X−Ray Diffraction)によって解析した場合について説明する。例えば、空間群R−3mに分類されるInGaZnOの結晶を有するCAAC−OSに対し、out−of−plane法による構造解析を行うと、図10(A)に示すように回折角(2θ)が31°近傍にピークが現れる。このピークは、InGaZnOの結晶の(009)面に帰属されることから、CAAC−OSでは、結晶がc軸配向性を有し、c軸がCAAC−OSの膜を形成する面(被形成面ともいう。)、または上面に略垂直な方向を向いていることが確認できる。なお、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れる場合がある。2θが36°近傍のピークは、空間群Fd−3mに分類される結晶構造に起因する。そのため、CAAC−OSは、該ピークを示さないことが好ましい。
一方、CAAC−OSに対し、被形成面に平行な方向からX線を入射させるin−plane法による構造解析を行うと、2θが56°近傍にピークが現れる。このピークは、InGaZnOの結晶の(110)面に帰属される。そして、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)として試料を回転させながら分析(φスキャン)を行っても、図10(B)に示すように明瞭なピークは現れない。一方、単結晶InGaZnOに対し、2θを56°近傍に固定してφスキャンした場合、図10(C)に示すように(110)面と等価な結晶面に帰属されるピークが6本観察される。したがって、XRDを用いた構造解析から、CAAC−OSは、a軸およびb軸の配向が不規則であることが確認できる。
次に、電子回折によって解析したCAAC−OSについて説明する。例えば、InGaZnOの結晶を有するCAAC−OSに対し、CAAC−OSの被形成面に平行にプローブ径が300nmの電子線を入射させると、図10(D)に示すような回折パターン(制限視野電子回折パターンともいう。)が現れる場合がある。この回折パターンには、InGaZnOの結晶の(009)面に起因するスポットが含まれる。したがって、電子回折によっても、CAAC−OSに含まれるペレットがc軸配向性を有し、c軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が300nmの電子線を入射させたときの回折パターンを図10(E)に示す。図10(E)より、リング状の回折パターンが確認される。したがって、プローブ径が300nmの電子線を用いた電子回折によっても、CAAC−OSに含まれるペレットのa軸およびb軸は配向性を有さないことがわかる。なお、図10(E)における第1リングは、InGaZnOの結晶の(010)面および(100)面などに起因すると考えられる。また、図10(E)における第2リングは(110)面などに起因すると考えられる。
また、透過型電子顕微鏡(TEM:Transmission Electron Microscope)によって、CAAC−OSの明視野像と回折パターンとの複合解析像(高分解能TEM像ともいう。)を観察すると、複数のペレットを確認することができる。一方、高分解能TEM像であってもペレット同士の境界、即ち結晶粒界(グレインバウンダリーともいう。)を明確に確認することができない場合がある。そのため、CAAC−OSは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
図11(A)に、試料面と略平行な方向から観察したCAAC−OSの断面の高分解能TEM像を示す。高分解能TEM像の観察には、球面収差補正(Spherical Aberration Corrector)機能を用いた。球面収差補正機能を用いた高分解能TEM像を、特にCs補正高分解能TEM像と呼ぶ。Cs補正高分解能TEM像は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡JEM−ARM200Fなどによって観察することができる。
図11(A)より、金属原子が層状に配列している領域であるペレットを確認することができる。ペレット一つの大きさは1nm以上のものや、3nm以上のものがあることがわかる。したがって、ペレットを、ナノ結晶(nc:nanocrystal)と呼ぶこともできる。また、CAAC−OSを、CANC(C−Axis Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。ペレットは、CAAC−OSの被形成面または上面の凹凸を反映しており、CAAC−OSの被形成面または上面と平行となる。
また、図11(B)および図11(C)に、試料面と略垂直な方向から観察したCAAC−OSの平面のCs補正高分解能TEM像を示す。図11(D)および図11(E)は、それぞれ図11(B)および図11(C)を画像処理した像である。以下では、画像処理の方法について説明する。まず、図11(B)を高速フーリエ変換(FFT:Fast Fourier Transform)処理することでFFT像を取得する。次に、取得したFFT像において原点を基準に、2.8nm−1から5.0nm−1の間の範囲を残すマスク処理する。次に、マスク処理したFFT像を、逆高速フーリエ変換(IFFT:Inverse Fast Fourier Transform)処理することで画像処理した像を取得する。こうして取得した像をFFTフィルタリング像と呼ぶ。FFTフィルタリング像は、Cs補正高分解能TEM像から周期成分を抜き出した像であり、格子配列を示している。
図11(D)では、格子配列の乱れた箇所を破線で示している。破線で囲まれた領域が、一つのペレットである。そして、破線で示した箇所がペレットとペレットとの連結部である。破線は、六角形状であるため、ペレットが六角形状であることがわかる。なお、ペレットの形状は、正六角形状とは限らず、非正六角形状である場合が多い。
図11(E)では、格子配列の揃った領域と、別の格子配列の揃った領域と、の間を点線で示している。点線近傍においても、明確な結晶粒界を確認することはできない。点線近傍の格子点を中心に周囲の格子点を繋ぐと、歪んだ六角形や、五角形または/および七角形などが形成できる。即ち、格子配列を歪ませることによって結晶粒界の形成を抑制していることがわかる。これは、CAAC−OSが、a−b面方向において原子配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
以上に示すように、CAAC−OSは、c軸配向性を有し、かつa−b面方向において複数のペレット(ナノ結晶)が連結し、歪みを有した結晶構造となっている。よって、CAAC−OSを、CAA crystal(c−axis−aligned a−b−plane−anchored crystal)を有する酸化物半導体と称することもできる。
CAAC−OSは結晶性の高い酸化物半導体である。酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、CAAC−OSは不純物や欠陥(酸素欠損など)の少ない酸化物半導体ともいえる。
なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径(または分子半径)が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。
<nc−OS>
次に、nc−OSについて説明する。
nc−OSをXRDによって解析した場合について説明する。例えば、nc−OSに対し、out−of−plane法による構造解析を行うと、配向性を示すピークが現れない。即ち、nc−OSの結晶は配向性を有さない。
また、例えば、InGaZnOの結晶を有するnc−OSを薄片化し、厚さが34nmの領域に対し、被形成面に平行にプローブ径が50nmの電子線を入射させると、図12(A)に示すようなリング状の回折パターン(ナノビーム電子回折パターン)が観測される。また、同じ試料にプローブ径が1nmの電子線を入射させたときの回折パターン(ナノビーム電子回折パターン)を図12(B)に示す。図12(B)より、リング状の領域内に複数のスポットが観測される。したがって、nc−OSは、プローブ径が50nmの電子線を入射させることでは秩序性が確認されないが、プローブ径が1nmの電子線を入射させることでは秩序性が確認される。
また、厚さが10nm未満の領域に対し、プローブ径が1nmの電子線を入射させると、図12(C)に示すように、スポットが略正六角状に配置された電子回折パターンを観測される場合がある。したがって、厚さが10nm未満の範囲において、nc−OSが秩序性の高い領域、即ち結晶を有することがわかる。なお、結晶が様々な方向を向いているため、規則的な電子回折パターンが観測されない領域もある。
図12(D)に、被形成面と略平行な方向から観察したnc−OSの断面のCs補正高分解能TEM像を示す。nc−OSは、高分解能TEM像において、補助線で示す箇所などのように結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。nc−OSに含まれる結晶部は、1nm以上10nm以下の大きさであり、特に1nm以上3nm以下の大きさであることが多い。なお、結晶部の大きさが10nmより大きく100nm以下である酸化物半導体を微結晶酸化物半導体(micro crystalline oxide semiconductor)と呼ぶことがある。nc−OSは、例えば、高分解能TEM像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、CAAC−OSにおけるペレットと起源を同じくする可能性がある。そのため、以下ではnc−OSの結晶部をペレットと呼ぶ場合がある。
このように、nc−OSは、微小な領域(例えば、1nm以上10nm以下の領域、特に1nm以上3nm以下の領域)において原子配列に周期性を有する。また、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、nc−OSは、分析方法によっては、a−like OSや非晶質酸化物半導体と区別が付かない場合がある。
なお、ペレット(ナノ結晶)間で結晶方位が規則性を有さないことから、nc−OSを、RANC(Random Aligned nanocrystals)を有する酸化物半導体、またはNANC(Non−Aligned nanocrystals)を有する酸化物半導体と呼ぶこともできる。
nc−OSは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、nc−OSは、a−like OSや非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、nc−OSは、異なるペレット間で結晶方位に規則性が見られない。そのため、nc−OSは、CAAC−OSと比べて欠陥準位密度が高くなる。
<a−like OS>
a−like OSは、nc−OSと非晶質酸化物半導体との間の構造を有する酸化物半導体である。
図13に、a−like OSの高分解能断面TEM像を示す。ここで、図13(A)は電子照射開始時におけるa−like OSの高分解能断面TEM像である。図13(B)は4.3×10/nmの電子(e)照射後におけるa−like OSの高分解能断面TEM像である。図13(A)および図13(B)より、a−like OSは電子照射開始時から、縦方向に延伸する縞状の明領域が観察されることがわかる。また、明領域は、電子照射後に形状が変化することがわかる。なお、明領域は、鬆または低密度領域と推測される。
鬆を有するため、a−like OSは、不安定な構造である。以下では、a−like OSが、CAAC−OSおよびnc−OSと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。
試料として、a−like OS、nc−OSおよびCAAC−OSを準備する。いずれの試料もIn−Ga−Zn酸化物である。
まず、各試料の高分解能断面TEM像を取得する。高分解能断面TEM像により、各試料は、いずれも結晶部を有する。
なお、InGaZnOの結晶の単位格子は、In−O層を3層有し、またGa−Zn−O層を6層有する、計9層がc軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、(009)面の格子面間隔(d値ともいう。)と同程度であり、結晶構造解析からその値は0.29nmと求められている。したがって、以下では、格子縞の間隔が0.28nm以上0.30nm以下である箇所を、InGaZnOの結晶部と見なした。なお、格子縞は、InGaZnOの結晶のa−b面に対応する。
図14は、各試料の結晶部(22箇所から30箇所)の平均の大きさを調査した例である。なお、上述した格子縞の長さを結晶部の大きさとしている。図14より、a−like OSは、TEM像の取得などに係る電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。図14より、TEMによる観察初期においては1.2nm程度の大きさだった結晶部(初期核ともいう。)が、電子(e)の累積照射量が4.2×10/nmにおいては1.9nm程度の大きさまで成長していることがわかる。一方、nc−OSおよびCAAC−OSは、電子照射開始時から電子の累積照射量が4.2×10/nmまでの範囲で、結晶部の大きさに変化が見られないことがわかる。図14より、電子の累積照射量によらず、nc−OSおよびCAAC−OSの結晶部の大きさは、それぞれ1.3nm程度および1.8nm程度であることがわかる。なお、電子線照射およびTEMの観察は、日立透過電子顕微鏡H−9000NARを用いた。電子線照射条件は、加速電圧を300kV、電流密度を6.7×10/(nm・s)、照射領域の直径を230nmとした。
このように、a−like OSは、電子照射によって結晶部の成長が見られる場合がある。一方、nc−OSおよびCAAC−OSは、電子照射による結晶部の成長がほとんど見られない。即ち、a−like OSは、nc−OSおよびCAAC−OSと比べて、不安定な構造であることがわかる。
また、鬆を有するため、a−like OSは、nc−OSおよびCAAC−OSと比べて密度の低い構造である。具体的には、a−like OSの密度は、同じ組成の単結晶の密度の78.6%以上92.3%未満である。また、nc−OSの密度およびCAAC−OSの密度は、同じ組成の単結晶の密度の92.3%以上100%未満である。単結晶の密度の78%未満である酸化物半導体は、成膜すること自体が困難である。
例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、菱面体晶構造を有する単結晶InGaZnOの密度は6.357g/cmである。よって、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、a−like OSの密度は5.0g/cm以上5.9g/cm未満である。また、例えば、In:Ga:Zn=1:1:1[原子数比]を満たす酸化物半導体において、nc−OSの密度およびCAAC−OSの密度は5.9g/cm以上6.3g/cm未満である。
なお、同じ組成の単結晶が存在しない場合、任意の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。
以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、a−like OS、nc−OS、CAAC−OSのうち、二種以上を有する積層膜であってもよい。
<酸化物半導体のキャリア密度>
次に、酸化物半導体のキャリア密度について、以下に説明を行う。
酸化物半導体のキャリア密度に影響を与える因子としては、酸化物半導体中の酸素欠損(Vo)、または酸化物半導体中の不純物などが挙げられる。
酸化物半導体中の酸素欠損が多くなると、該酸素欠損に水素が結合(この状態をVoHともいう)した際に、欠陥準位密度が高くなる。または、酸化物半導体中の不純物が多くなると、該不純物に起因し欠陥準位密度が高くなる。したがって、酸化物半導体中の欠陥準位密度を制御することで、酸化物半導体のキャリア密度を制御することができる。
ここで、酸化物半導体をチャネル領域に用いるトランジスタを考える。
トランジスタのしきい値電圧のマイナスシフトの抑制、またはトランジスタのオフ電流の低減を目的とする場合においては、酸化物半導体のキャリア密度を低くする方が好ましい。酸化物半導体のキャリア密度を低くする場合においては、酸化物半導体中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性と言う。高純度真性の酸化物半導体のキャリア密度としては、8×1015cm−3未満、好ましくは1×1011cm−3未満、さらに好ましくは1×1010cm−3未満であり、1×10−9cm−3以上とすればよい。
一方で、トランジスタのオン電流の向上、またはトランジスタの電界効果移動度の向上を目的とする場合においては、酸化物半導体のキャリア密度を高くする方が好ましい。酸化物半導体のキャリア密度を高くする場合においては、酸化物半導体の不純物濃度をわずかに高める、または酸化物半導体の欠陥準位密度をわずかに高めればよい。あるいは、酸化物半導体のバンドギャップをより小さくするとよい。例えば、トランジスタのId−Vg特性のオン/オフ比が取れる範囲において、不純物濃度がわずかに高い、または欠陥準位密度がわずかに高い酸化物半導体は、実質的に真性とみなせる。また、電子親和力が大きく、それにともなってバンドギャップが小さくなり、その結果、熱励起された電子(キャリア)の密度が増加した酸化物半導体は、実質的に真性とみなせる。なお、より電子親和力が大きな酸化物半導体を用いた場合には、トランジスタのしきい値電圧がより低くなる。
上述のキャリア密度が高められた酸化物半導体は、わずかにn型化している。したがって、キャリア密度が高められた酸化物半導体を、「Slightly−n」と呼称してもよい。
実質的に真性の酸化物半導体のキャリア密度は、1×10cm−3以上1×1018cm−3未満が好ましく、1×10cm−3以上1×1017cm−3以下がより好ましく、1×10cm−3以上5×1016cm−3以下がさらに好ましく、1×1010cm−3以上1×1016cm−3以下がさらに好ましく、1×1011cm−3以上1×1015cm−3以下がさらに好ましい。
<トランジスタの作製方法>
図1に示す構成のトランジスタ10の作製方法の一例について、立体図、上面図、チャネル長方向の断面図およびチャネル幅方向の断面図を用いて説明する。
まず、絶縁体11を成膜し、絶縁体11上に絶縁体12を成膜する。
絶縁体11および絶縁体12は、例えばスパッタリング法、CVD(Chemical Vapor Deposition)法、MBE(Molecular Beam Epitaxy)法、ALD(Atomic Layer Deposition)法またはPLD(Pulsed Laser Deposition)法などを用いて成膜することができる。なお、CVD法には、熱CVD法、MOCVD(Metal Organic CVD)法、PECVD(Plasma Enhanced CVD)法などを含む。特に、絶縁体11および絶縁体12をCVD法、好ましくはPECVD法によって成膜すると、被覆性を向上させることができるため好ましい。また、プラズマによるダメージを減らすには、熱CVD法、MOCVD法あるいはALD法が好ましい。
絶縁体11および絶縁体12としては、例えば、水素に対するバリア性を有する膜の一例として、ALD法で形成した酸化アルミニウムを用いることができる。ALD法を用いて形成することで、緻密な、クラックやピンホールなどの欠陥が低減された、または均一な厚さを備える絶縁体を形成することができる。
次に、絶縁体12上に酸化物23を形成する。なお、酸化物23は後の工程で加工されて酸化物13となる。
酸化物23は、例えばスパッタリング法、CVD法、MBE法、ALD法またはPLD法などを用いて成膜することができる。
酸化物23としてIn−Mn−Zn酸化物をスパッタリング法により成膜する場合、使用するスパッタリングターゲットの金属元素の原子数は、In:M:Zn=1:1:0.5、In:M:Zn=1:1:1、In:M:Zn=1:1:1.2、In:M:Zn=2:1:1.5、In:M:Zn=2:1:2.3、In:M:Zn=2:1:3、In:M:Zn=3:1:2、In:M:Zn=4:2:4.1、In:M:Zn=4:2:3、In:M:Zn=5:1:7などとすることが好ましい。
酸化物23を成膜後、加熱処理を行うことが好ましい。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下の温度で、不活性ガス雰囲気、酸化性ガスを10ppm以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上含む雰囲気で行ってもよい。なお、加熱処理は、酸化物23を成膜した直後に行ってもよいし、酸化物23を加工して酸化物13を形成した後に行ってもよい。加熱処理により、絶縁体12から酸化物23または酸化物13に酸素が供給され、酸化物中の酸素欠損を低減することができる。
次に、酸化物23上に導電体24を成膜する(図15)。なお、導電体24は後の工程で加工されて導電体14aおよび導電体14bとなる。なお、図15中、(A)が立体図、(B)が上面図、(C)が(B)に示す一点鎖線X1−X2に対応する断面図、(D)が(B)に示す一点鎖線Y1−Y2に対応する断面図である。なお、図15(A)では図15(B)に示す一点鎖線A1−A2よりY2側の構成要素は省略している。
導電体24は、例えばスパッタリング法、CVD法、MBE法、ALD法またはPLD法などを用いて成膜することができる。
次に、導電体24上にレジストを塗布し、リソグラフィおよびエッチングにより導電体24をアイランド状に加工する。続いて、加工後の導電体24をハードマスクとして酸化物23を加工し、アイランド状の酸化物13を形成する(図16)。その後、レジストを除去する。なお、図16中、(A)が立体図、(B)が上面図、(C)が(B)に示す一点鎖線X1−X2に対応する断面図、(D)が(B)に示す一点鎖線Y1−Y2に対応する断面図である。なお、図16(A)では図16(B)に示す一点鎖線A1−A2よりY2側の構成要素は省略している。
レジストをマスクとして酸化物23をエッチングする場合、レジストが横方向にエッチングされる場合がある。これにより、酸化物23の微細な加工が困難となる場合がある。一方、導電体24は、横方向へのエッチングがレジストと比べて発生しにくいため、酸化物23の微細な加工を行うことができる。以上により、トランジスタ10を微細化することができ、また例えば小型の半導体装置を提供することができる。
次に、絶縁体12上および導電体24上に絶縁体17を成膜する(図17)。絶縁体17は、例えばスパッタリング法、CVD法、MBE法、ALD法またはPLD法などを用いて成膜することができる。なお、絶縁体17を成膜後、CMP(Chemical Mechanical Polishing)法により平坦化してもよい。なお、酸化物13の側面および導電体24の側面は絶縁体17に覆われる。なお、図17中、(A)が立体図、(B)が上面図、(C)が(B)に示す一点鎖線X1−X2に対応する断面図、(D)が(B)に示す一点鎖線Y1−Y2に対応する断面図である。なお、図17(A)では図17(B)に示す一点鎖線A1−A2よりY2側の構成要素は省略している。
次に、絶縁体17上にレジストを塗布し、リソグラフィおよびエッチングにより導電体24に達する開口部を形成する。これにより、チャネル領域となる部分の酸化物13の側面が露出する(図18)。なお、図18中、(A)が立体図、(B)が上面図、(C)が(B)に示す一点鎖線X1−X2に対応する断面図、(D)が(B)に示す一点鎖線Y1−Y2に対応する断面図である。なお、図18(A)では図18(B)に示す一点鎖線A1−A2よりY2側の構成要素は省略している。
次に、露出した酸化物13の側面をエッチングすることにより、チャネル幅方向に酸化物13のスリミングを行う(図19)。これによりチャネル幅が、ソース領域の酸化物13のチャネル幅方向の長さおよびドレイン領域の酸化物13のチャネル幅方向の長さより小さくなる。なお、図19中、(A)が立体図、(B)が上面図、(C)が(B)に示す一点鎖線X1−X2に対応する断面図、(D)が(B)に示す一点鎖線Y1−Y2に対応する断面図である。なお、図19(A)では図19(B)に示す一点鎖線A1−A2よりY2側の構成要素は省略している。
酸化物13のスリミングは、例えばウェットエッチングにより行うことができる。エッチング液として、酸化物13のみエッチング可能な溶液を用いる。例えば、リン酸、酢酸および硝酸の混合液を用いることができる。このような溶液をエッチング液として用いることにより、酸化物13で露出している部分はチャネル領域となる部分の側面のみであるので、チャネル幅方向への酸化物13のスリミングができる。
なお、酸化物13のスリミングを行う方法は、ウェットエッチングでなくてもよい。例えば、ドライエッチングによって行うこともできる。この場合、等方性エッチングによりスリミングを行うことが好ましい。また、酸化物13と、導電体24などとの選択性が高い方法でスリミングを行うことが好ましい。
次に、開口部と重なる領域の導電体24をエッチングなどの方法により除去する(図20)。これにより、導電体14aおよび導電体14bが形成される。なお、図20中、(A)が立体図、(B)が上面図、(C)が(B)に示す一点鎖線X1−X2に対応する断面図、(D)が(B)に示す一点鎖線Y1−Y2に対応する断面図である。なお、図20(A)では図20(B)に示す一点鎖線A1−A2よりY2側の構成要素は省略している。
次に、開口部を埋めるように絶縁体15を成膜する。絶縁体15は、例えばスパッタリング法、CVD法、MBE法、ALD法またはPLD法などを用いて成膜することができる。
次に、絶縁体15上に導電体16を成膜する。導電体16として、例えばCVD法やALD法により成膜した窒化チタンと、スパッタリング法やCVD法により成膜したタングステンを積層して用いることができる。また、ALD法により成膜した窒化タンタルと、スパッタリング法により成膜した窒化タンタルを積層して用いることができる。なお、導電体16は、塩素を含まないガスを用いて成膜することが好ましい。
なお、導電体16をスパッタリング法により成膜してもよい。例えば、導電体16として、スパッタリング法により成膜した窒化チタンと、スパッタリング法により成膜した導電率が大きいタングステンを積層して用いることができる。該導電体をスパッタリング法によって成膜する場合、絶縁体15にダメージが入る場合がある。よって、絶縁体15上に、絶縁体15を保護する膜を設けることが好ましい。
絶縁体15はゲート絶縁膜として機能するため、該保護膜の存在によってトランジスタ10の電気特性が変化しないように、該保護膜の膜厚は小さいことが好ましい。具体的には、該保護膜の膜厚は、0.1nm以上5nm以下が好ましく、0.1nm以上1nm以下がより好ましい。
該保護膜としては、窒化シリコンを用いることが好ましい。PECVD法によって窒化シリコン膜を形成する場合、成膜レートを低くすることで、膜厚の小さい該保護膜を安定して形成することができる。例えば、成膜ガスとして0.5sccmのシラン、50sccmの窒素および10sccmのアンモニアを用い、成膜圧力を1Paとし、成膜電力を400Wとし、基板温度を300℃とした場合、約6nm/minの成膜レートで窒化シリコン膜を形成することができる。なお、窒化シリコンの成膜レートとしては、0.1nm/min以上2nm/min以下であることが好ましい。
次に、CMP(Chemical Mechanical Polishing)法などによりチャネル領域と重ならない部分の導電体16および絶縁体15を削り、絶縁体17の表面を露出させることが好ましい(図21)。しかしながら、CMP処理を行わなくてもよい。
なお、図21中、(A)が立体図、(B)が上面図、(C)が(B)に示す一点鎖線X1−X2に対応する断面図、(D)が(B)に示す一点鎖線Y1−Y2に対応する断面図である。図21(A)では図21(B)に示す一点鎖線A1−A2よりY2側の構成要素は省略している。また、図21(A)ではY2方向の、酸化物13と重ならない領域の絶縁体15および導電体16にはハッチングを付していない。
以上の工程により、図1に示す構成のトランジスタ10を作製することができる。なお、図1以外に示す構成のトランジスタ10の作製方法は、上記の作製方法を適宜参照することができる。
なお、以上の実施の形態において、本発明の一態様について述べた。ただし、本発明の一態様は、これらに限定されない。つまり、本実施の形態などでは、様々な発明の態様が記載されているため、本発明の一態様は、特定の態様に限定されない。例えば、本発明の一態様として、トランジスタのチャネル領域、ソース領域、ドレイン領域などが、酸化物半導体を有する場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル領域、または、トランジスタのソース領域、ドレイン領域などは、様々な半導体を有していてもよい。場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル領域、または、トランジスタのソース領域、ドレイン領域などは、例えば、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウム、または、有機半導体などの少なくとも一つを有していてもよい。または例えば、場合によっては、または、状況に応じて、本発明の一態様における様々なトランジスタ、トランジスタのチャネル形成領域、または、トランジスタのソース領域、ドレイン領域などは、酸化物半導体を有していなくてもよい。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態2)
本実施の形態では、本発明の一態様のトランジスタを有する半導体装置について図22乃至図33を用いて説明する。
<記憶装置>
図22(A)、(B)は、実施の形態1で示したトランジスタ10を記憶装置に適用した場合の、該記憶装置が有するメモリセルの回路図の一例である。図22(A)に示す構成のメモリセルは、トランジスタ10の他、トランジスタ300および容量素子100を有している。
図22(A)において、配線3001はトランジスタ300のソースまたはドレインの一方と電気的に接続され、配線3002はトランジスタ300のソースまたはドレインの他方と電気的に接続されている。また、配線3003はトランジスタ10のソースまたはドレインの一方と電気的に接続され、配線3004はトランジスタ10のゲートと電気的に接続されている。そして、トランジスタ300のゲート、およびトランジスタ10のソースまたはドレインの他方は、容量素子100の電極の一方と電気的に接続され、配線3005は容量素子100の電極の他方と電気的に接続されている。
実施の形態1で説明したように、トランジスタ10はオフ電流が小さいという特徴を有する。このため、図22(A)に示す構成のメモリセルは、トランジスタ300のゲートの電位が長時間保持可能という特性を有する。このような特性を有することで、以下に示す手順で情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第4の配線3004の電位を、トランジスタ10が導通状態となる電位にして、トランジスタ10を導通状態とする。これにより、第3の配線3003の電位が、トランジスタ300のゲート、および容量素子100の電極の一方と電気的に接続するノードFGに与えられる。すなわち、トランジスタ300のゲートには、所定の電荷が与えられる(書き込み)。ここでは、異なる二つの電位レベルを与える電荷(以下Lowレベル電荷、Highレベル電荷と呼ぶ。)のどちらかが与えられるものとする。その後、第4の配線3004の電位を、トランジスタ10が非導通状態となる電位にして、トランジスタ10を非導通状態とすることにより、ノードFGに電荷が保持される(保持)。トランジスタ10のオフ電流が小さい場合、ノードFGの電荷は長期間にわたって保持される。
次に情報の読み出しについて説明する。第1の配線3001に所定の電位(定電位)を与えた状態で、第5の配線3005に適切な電位(読み出し電位)を与えると、第2の配線3002は、ノードFGに保持された電荷量に応じた電位をとる。これは、トランジスタ300をnチャネル型とすると、トランジスタ300のゲートにHighレベル電荷が与えられている場合の見かけ上のしきい値電圧Vth_Hは、トランジスタ300のゲートにLowレベル電荷が与えられている場合の見かけ上のしきい値電圧Vth_Lより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ300を「導通状態」とするために必要な第5の配線3005の電位をいうものとする。したがって、第5の配線3005の電位をVth_HとVth_Lの間の電位Vとすることにより、ノードFGに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードFGにHighレベル電荷が与えられていた場合には、第5の配線3005の電位がV(>Vth_H)となれば、トランジスタ300は「導通状態」となる。一方、ノードFGにLowレベル電荷が与えられていた場合には、第5の配線3005の電位がV(<Vth_L)となっても、トランジスタ300は「非導通状態」のままである。このため、第2の配線3002の電位を判別することで、ノードFGに保持されている情報を読み出すことができる。
また、図22(A)に示すメモリセルをマトリクス状に配置することで、記憶装置(メモリセルアレイ)を構成することができる。
なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。例えば、情報を読み出さないメモリセルにおいては、ノードFGに与えられた電荷によらずトランジスタ300が「非導通状態」となるような電位、つまり、Vth_Hより低い電位を第5の配線3005に与えることで所望のメモリセルの情報を読み出せる構成とすればよい。または、情報を読み出さないメモリセルにおいては、ノードFGに与えられた電荷によらずトランジスタ300が「導通状態」となるような電位、つまり、Vth_Lより高い電位を第5の配線3005に与えることで所望のメモリセルの情報を読み出せる構成とすればよい。
図22(B)に示すメモリセルは、トランジスタ300を有さない点で図22(A)に示したメモリセルと異なる。この場合も図22(A)に示したメモリセルと同様の動作により情報の書き込みおよび保持動作が可能である。
図22(B)に示すメモリセルにおける、情報の読み出しについて説明する。トランジスタ10が導通状態になると、浮遊状態である第3の配線3003と容量素子100とが導通し、第3の配線3003と容量素子100の間で電荷が再分配される。その結果、第3の配線3003の電位が変化する。第3の配線3003の電位の変化量は、容量素子100の電極の一方の電位(または容量素子100に蓄積された電荷)によって、異なる値をとる。
例えば、容量素子100の電極の一方の電位をV、容量素子100の容量をC、第3の配線3003が有する容量成分をC、電荷が再分配される前の第3の配線3003の電位をVB0とすると、電荷が再分配された後の第3の配線3003の電位は、(C×VB0+CV)/(C+C)となる。したがって、メモリセルの状態として、容量素子100の電極の一方の電位がVとV(V>V)の2つの状態をとるとすると、電位Vを保持している場合の第3の配線3003の電位(=(C×VB0+CV)/(C+C))は、電位Vを保持している場合の第3の配線3003の電位(=(C×VB0+CV)/(C+C))よりも高くなることがわかる。
そして、第3の配線3003の電位を所定の電位と比較することで、情報を読み出すことができる。
図22(A)、(B)に示す構成のメモリセルは、書き込まれた情報を長時間保持することが可能であるため、リフレッシュ動作が不要であるか、またはリフレッシュ動作の頻度を極めて低くすることが可能である。このため、消費電力が小さい記憶装置を提供することができる。また、電力の供給がない場合(ただし、電位は固定されていることが好ましい)であっても、長期にわたって記憶内容を保持することが可能である。
また、本発明の一態様の記憶装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、絶縁体を介してフローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。すなわち、本発明の一態様の記憶装置は、従来の不揮発性メモリとは異なり書き換え可能回数に制限はなく、信頼性が飛躍的に向上した記憶装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。
図23は、図22(A)に示す回路図の構成要素を示した断面図である。トランジスタ10はトランジスタ300の上方に設けられ、容量素子100はトランジスタ300およびトランジスタ10の上方に設けられている。
トランジスタ300は、基板301上に設けられ、導電体306、絶縁体304、基板301の一部からなる半導体領域302、ソース領域またはドレイン領域の一方として機能する低抵抗領域308a、およびソース領域またはドレイン領域の他方として機能する低抵抗領域308bを有する。
トランジスタ300は、pチャネル型、あるいはnチャネル型のいずれでもよい。
半導体領域302のチャネルが形成される領域、その近傍の領域、ソース領域またはドレイン領域となる低抵抗領域308aおよび低抵抗領域308bなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。または、Ge(ゲルマニウム)、SiGe(シリコンゲルマニウム)、GaAs(ガリウムヒ素)、GaAlAs(ガリウムアルミニウムヒ素)などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。またはGaAsとGaAlAs等を用いることで、トランジスタ300をHEMT(High Electron Mobility Transistor)としてもよい。
低抵抗領域308a、および低抵抗領域308bは、半導体領域302に適用される半導体材料に加え、ヒ素、リンなどのn型の導電性を付与する元素、またはホウ素などのp型の導電性を付与する元素を含む。
ゲート電極として機能する導電体306は、ヒ素、リンなどのn型の導電性を付与する元素、もしくはホウ素などのp型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料により、仕事関数を定めることで、しきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
また、図23に示すトランジスタ300はプレーナ型であるが、この構成に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、図24に示すようにトランジスタ300の構成を、FIN型として設けてもよい。図24において、チャネルが形成される半導体領域302(基板301の一部)が凸形状を有する。また、半導体領域302の側面および上面を、絶縁体304を介して、導電体306が覆うように設けられている。なお、導電体306は仕事関数を調整する材料を用いてもよい。また、凸部の上部に接して、凸部を形成するためのマスクとして機能する絶縁体を有していてもよい。また、ここでは半導体基板の一部を加工して凸部を形成する場合を示したが、SOI基板を加工して凸形状を有する半導体膜を形成してもよい。
なお、図22(B)に示す回路構成とする場合、トランジスタ300を設けなくともよい。
トランジスタ300を覆って、絶縁体320、絶縁体322、絶縁体324、および絶縁体326が順に積層して設けられている。
絶縁体320、絶縁体322、絶縁体324、および絶縁体326として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
絶縁体322は、その下方に設けられるトランジスタ300などによって生じる段差を平坦化する平坦化膜として機能する。絶縁体322の上面は、平坦性を高めるために化学機械研磨(CMP:Chemical Mechanical Polishing)法等を用いた平坦化処理により平坦化されていてもよい。
絶縁体324には、例えば、基板301、またはトランジスタ300などから、トランジスタ10が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
例えば、水素に対するバリア性を有する膜の一例として、CVD法で形成した窒化シリコンを用いることができる。ここで、トランジスタ10などの酸化物半導体を有する半導体素子に水素が拡散することで、該半導体素子の特性が低下する場合がある。従って、トランジスタ10と、トランジスタ300との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜である。
水素の脱離量は、例えば、昇温脱離ガス分析法(TDS(Thermal Desorption Spectroscopy))などを用いて分析することができる。例えば、絶縁体324の水素の脱離量は、TDS分析において、50℃から500℃の範囲において、水素原子に換算した脱離量が、絶縁体324の面積当たりに換算して、10×1015atoms/cm以下、好ましくは5×1015atoms/cm以下であればよい。
なお、絶縁体326は、絶縁体324よりも誘電率が低いことが好ましい。例えば、絶縁体326の比誘電率は4未満が好ましく、3未満がより好ましい。また例えば、絶縁体324の比誘電率は、絶縁体326の比誘電率の0.7倍以下が好ましく、0.6倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
また、絶縁体320、絶縁体322、絶縁体324、および絶縁体326には容量素子100、またはトランジスタ10と電気的に接続する導電体328、導電体330等が埋め込まれている。なお、導電体328および導電体330はプラグ、または配線としての機能を有する。なお、詳細は後述するが、プラグまたは配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と電気的に接続するプラグとが一体となっていてもよい。すなわち、導電体の一部が配線として機能する場合、および導電体の一部がプラグとして機能する場合もある。
各プラグおよび配線(導電体328および導電体330など)の材料としては、金属材料、合金材料、金属窒化物材料、または金属酸化物材料などの導電性材料を、単層または積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。または、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
絶縁体326および導電体330上に、配線層を設けてもよい。例えば、図23において、絶縁体350、絶縁体352および絶縁体354が順に積層して設けられている。また、絶縁体350、絶縁体352および絶縁体354には、導電体356および導電体358が形成されている。導電体356および導電体358は、プラグまたは配線としての機能を有する。なお、導電体356および導電体358は、導電体328および導電体330と同様の材料を用いて設けることができる。
なお、絶縁体350は、例えば絶縁体324と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体356および導電体358は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体350が有する開口部に、水素に対するバリア性を有する導電体が形成されることが好ましい。該構成により、トランジスタ300とトランジスタ10とは、バリア層により分離することができ、トランジスタ300からトランジスタ10への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ300からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体350と接する構造であることが好ましい。
絶縁体354上には、絶縁体212および絶縁体214が順に積層して設けられている。絶縁体212および絶縁体214のいずれかまたは全部を、酸素や水素に対してバリア性のある物質を用いることが好ましい。
絶縁体212には、例えば基板301またはトランジスタ300を設ける領域などからトランジスタ10を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。従って、絶縁体324と同様の材料を用いることができる。
また、絶縁体214には、例えば酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ10への混入を防止することができる。また、実施の形態1で示した酸化物13からの酸素の放出を抑制することができる。そのため、トランジスタ10に対する保護膜として用いることに適している。
なお、絶縁体212を設けない構成としてもよい。
絶縁体214上には、絶縁体216を設ける。絶縁体216は、絶縁体320と同様の材料を用いることができる。例えば、絶縁体216として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体212、絶縁体214および絶縁体216には、導電体218や、トランジスタ10の第2のゲート電極としての機能を有する導電体20などが埋め込まれている。なお、導電体218は、容量素子100またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。導電体218は、導電体328および導電体330と同様の材料を用いて設けることができる。
特に、絶縁体212および絶縁体214と接する領域の導電体218は、酸素、水素、および水に対するバリア性を有する導電体であることが好ましい。該構成により、トランジスタ300とトランジスタ10とは、酸素、水素、および水に対するバリア性を有する層で分離することができ、トランジスタ300からトランジスタ10への水素の拡散を抑制することができる。
絶縁体216上には、実施の形態1で示した絶縁体12が設けられている。絶縁体12は、例えば絶縁体12a、絶縁体12b、絶縁体12cが順に積層した構成とすることができる。
絶縁体12aおよび絶縁体12cは、実施の形態1で説明した絶縁体12と同様の材料を用いることができる。絶縁体12bは、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛(PZT)、チタン酸ストロンチウム(SrTiO)または(Ba,Sr)TiO(BST)などの絶縁体を単層または積層で用いることが好ましい。またはこれらの絶縁体に例えば酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。またはこれらの絶縁体を窒化処理しても良い。上記の絶縁体に酸化シリコン、酸化窒化シリコンまたは窒化シリコンを積層して用いてもよい。
なお、絶縁体12bが、2層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
絶縁体12aおよび絶縁体12cの間に、high−k材料を含む絶縁体12bを有することで、特定の条件で絶縁体12bが電子を捕獲し、しきい値電圧を増大させることができる。つまり、絶縁体12bが負に帯電する場合がある。
例えば、絶縁体12aおよび絶縁体12cに酸化シリコンを用い、絶縁体12bに酸化ハフニウム、酸化アルミニウム、酸化タンタルのような電子捕獲準位の多い材料を用いた場合、半導体装置の使用温度、あるいは保管温度よりも高い温度(例えば、125℃以上450℃以下、代表的には150℃以上300℃以下)の下で、導電体20の電位をソース電極やドレイン電極の電位より高い状態を10ミリ秒以上、代表的には1分以上維持することで、酸化物13から導電体20に向かって電子が移動する。この時、移動する電子の一部が、絶縁体12bの電子捕獲準位に捕獲される。
絶縁体12bの電子捕獲準位に必要な量の電子を捕獲させたトランジスタは、しきい値電圧がプラス側にシフトする。該構成を有することで、トランジスタ10は、ゲート電位が0Vであっても非導通状態(オフ状態ともいう)であるノーマリーオフ型のトランジスタとなる。
なお、電子を捕獲する処理は、トランジスタの作製過程におこなえばよい。例えば、トランジスタのソース導電体あるいはドレイン導電体に接続する導電体の形成後、あるいは、前工程(ウェハー処理)の終了後、あるいは、ウェハーダイシング工程後、パッケージ後等、工場出荷前のいずれかの段階で行うとよい。いずれの場合にも、その後に125℃以上の温度に1時間以上さらされないことが好ましい。
なお、絶縁体12aと絶縁体12cとを酸化シリコン、絶縁体12bを酸化ハフニウムで構成する場合、絶縁体12aおよび絶縁体12cはCVD法またはALD法により形成し、絶縁体12bはスパッタリング法で形成してもよい。なお、絶縁体12bの形成に、スパッタリング法を用いることで、絶縁体12bが低温で結晶化しやすく、生じる固定電荷量が大きい場合がある。
また、絶縁体12a、絶縁体12b、絶縁体12cの膜厚を適宜調整することで、しきい値電圧を制御することができる。または、非導通時のリーク電流の小さいトランジスタを提供することができる。また、安定した電気特性を有するトランジスタを提供することができる。または、オン電流の大きいトランジスタを提供することができる。または、サブスレッショルドスイング値の小さいトランジスタを提供することができる。または、信頼性の高いトランジスタを提供することができる。
また、絶縁体12bには、酸素や水素に対してバリア性のある物質を用いることが好ましい。このような材料を用いて形成した場合、酸化物13からの酸素の放出や、外部からの水素等の不純物の混入を防ぐことができる。
絶縁体12c上には、絶縁体17が設けられている。実施の形態1で説明したように、絶縁体17は過剰酸素を含むことが好ましい。また、絶縁体17は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
絶縁体17上には、絶縁体282が設けられている。例えばスパッタリング法などにより、絶縁体282を酸素ガス雰囲気下で成膜することで、絶縁体282を成膜しながら絶縁体17に酸素を導入することができる。つまり、絶縁体17に過剰酸素を含ませることができる。
絶縁体282の成膜後、絶縁体282を介して絶縁体17に酸素を導入することにより、絶縁体17に過剰酸素を含ませる。絶縁体17への酸素の導入方法として、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。酸素導入処理を絶縁体282を介して行うことで、絶縁体17をダメージなどから保護した状態で酸素を導入することができる。
また、酸素導入処理として、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよく、例えば、二酸化炭素と水素とアルゴンの混合ガスを用いることができる。
続いて、加熱処理を行う。加熱処理は、250℃以上650℃以下、好ましくは300℃以上500℃以下、さらに好ましくは350℃以上400℃以下の温度で、不活性ガス雰囲気、酸化性ガスを10ppm以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを10ppm以上含む雰囲気で行ってもよい。加熱処理は、ランプ加熱によるRTA装置を用いることもできる。
絶縁体17に導入された過剰酸素は、加熱処理により絶縁体17中を拡散する。ここで、絶縁体17は、酸素に対するバリア性を有する絶縁体282および絶縁体212により包まれている。したがって、絶縁体17に導入された過剰酸素の外部への放出が抑制され、効率的に過剰酸素が酸化物13へ供給される。
また、加熱処理により絶縁体17の水素が移動し、絶縁体282に取り込まれる。絶縁体282に取り込まれた水素は、絶縁体282中の酸素と反応することで、水が生成する場合がある。生成された水は、絶縁体282上から放出される。したがって、絶縁体17の不純物としての水素および水を低減することができる。なお、絶縁体282に酸化アルミニウムを用いている場合、絶縁体282が触媒として機能していると考えられる。
酸化物13へ供給された酸素は、酸化物13中の酸素欠損を補填する。したがって、酸化物13を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ10の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
また、酸素導入処理と加熱処理は、過剰酸素が酸化物13へ十分に供給され、また酸素導入処理によるダメージで絶縁体282の酸素バリア性が破壊されない程度に、複数回繰り返してもよい。
絶縁体282上には、絶縁体284および絶縁体102が順に積層して設けられている。また、絶縁体12a、絶縁体12b、絶縁体12c、絶縁体17、絶縁体282、絶縁体284および絶縁体102には、導電体244などが埋め込まれている。なお、導電体244は、容量素子100、トランジスタ10またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。導電体244は、導電体328、および導電体330と同様の材料を用いて設けることができる。
絶縁体282および絶縁体284としては、酸素や水素に対してバリア性のある物質を用いることが好ましい。従って、絶縁体282には、絶縁体214と同様の材料を用いることができる。また、絶縁体284には、絶縁体212と同様の材料を用いることができる。
例えば、絶縁体282および絶縁体284には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、およびトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中および作製後において、水素、水分などの不純物のトランジスタ10への混入を防止することができる。また、酸化物13からの酸素の放出を抑制することができる。そのため、トランジスタ10に対する保護膜として用いることに適している。
また、絶縁体102には、絶縁体326と同様に誘電率が低い材料を用いることが好ましい。例えば、絶縁体102の比誘電率は4未満が好ましく、3未満がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
したがって、トランジスタ10を、絶縁体212および絶縁体214の積層構造と、絶縁体282、絶縁体284および絶縁体102の積層構造により挟む構成とすることができる。また、絶縁体212、絶縁体214、絶縁体282、および絶縁体284は、酸素、水素および水などの不純物の拡散を抑制するバリア性を有する。これにより、トランジスタ10から放出された酸素が、容量素子100が形成されている層またはトランジスタ300が形成されている層へ拡散することを抑制することができる。または、絶縁体282よりも上方の層および絶縁体214よりも下方の層から、水素および水などの不純物が、トランジスタ10へ拡散することを抑制することができる。
つまり、過剰酸素を含む絶縁体17から酸素を、効率的に酸化物13に供給でき、酸素欠損を低減することができる。また、酸化物13に、不純物により酸素欠損が形成されることを防止することができる。よって、酸化物13を、欠陥準位密度が低い、安定な特性を有する酸化物半導体とすることができる。つまり、トランジスタ10の電気特性の変動を抑制すると共に、信頼性を向上させることができる。
絶縁体284の上方には、容量素子100および導電体124が設けられている。容量素子100は絶縁体102上に設けられ、導電体112、絶縁体114および導電体116を有する。なお、導電体124は、容量素子100、トランジスタ10またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。
導電体112は、金属材料、合金材料または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるCu(銅)やAl(アルミニウム)等を用いればよい。
なお、導電体124は、容量素子の電極として機能する導電体112と同様の材料を用いて設けることができる。
導電体124および導電体112上に、絶縁体114を設ける。絶縁体114には例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウム、酸化ハフニウム、酸化窒化ハフニウム、窒化酸化ハフニウム、窒化ハフニウムなどを用いればよく、積層または単層で設ける。
例えば、絶縁体114を積層構造とする場合、酸化アルミニウムなどの高誘電率(high−k)材料と、酸化窒化シリコンなどの絶縁耐力が大きい材料を用いて、積層構造を設けることが好ましい。当該構成により、容量素子100は、高誘電率(high−k)の絶縁体を有することで、十分な容量を確保でき、絶縁耐力が大きい絶縁体を有することで、絶縁耐力が向上し、容量素子100の静電破壊を抑制することができる。図25に、絶縁体114が3層の積層である例を示す。絶縁体114の構成は、例えば下から酸化シリコン膜、酸化アルミニウム膜、酸化シリコン膜とすればよい。
導電体112上に、絶縁体114を介して、導電体116を設ける。なお、導電体116は、金属材料、合金材料、または金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるCu(銅)やAl(アルミニウム)等を用いればよい。
例えば、図23に示すように、絶縁体114を、導電体112の上面および側面を覆うように設ける。さらに、導電体116を、絶縁体114を介して、導電体112の上面および側面を覆うように設ける。該構成とすることで、導電体116は導電体112の側面と、絶縁体114を介して対向する。つまり、導電体112の側面も容量として機能させることができるため、容量素子の投影面積当たりの容量を増加させることができる。従って、半導体装置の小面積化、高集積化、微細化が可能となる。
導電体116および絶縁体114上には、絶縁体120が設けられている。また、絶縁体120および絶縁体114には導電体126が埋め込まれている。また、絶縁体120上には導電体128が設けられ、導電体128上に、導電体128の一部が露出するように絶縁体122が設けられている。なお、導電体126および導電体128は、トランジスタ10またはトランジスタ300と電気的に接続するプラグ、または配線としての機能を有する。導電体126は、導電体328、および導電体330と同様の材料を用いて設けることができる。
絶縁体120および絶縁体122は、絶縁体320と同様の材料を用いて設けることができる。また、容量素子100を覆う絶縁体120は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。また、絶縁体122は半導体装置の表面を保護する保護膜として機能してもよい。
図22乃至図25に示した構成は、記憶装置に限らず任意の半導体装置に適用することができる。
<CPU>
図26に示す半導体装置400は、CPUコア401、パワーマネージメントユニット421および周辺回路422を有する。パワーマネージメントユニット421は、パワーコントローラ402、およびパワースイッチ403を有する。周辺回路422は、キャッシュメモリを有するキャッシュ404、バスインターフェース(BUS I/F)405、およびデバッグインターフェース(Debug I/F)406を有する。CPUコア401は、データバス423、制御装置407、PC(プログラムカウンタ)408、パイプラインレジスタ409、パイプラインレジスタ410、ALU(Arithmetic logic unit)411、およびレジスタファイル412を有する。CPUコア401と、キャッシュ404等の周辺回路422とのデータのやり取りは、データバス423を介して行われる。
本発明の一態様は、パワーコントローラ402、制御装置407をはじめ、多くの論理回路に適用することができる。特に、スタンダードセルを用いて構成することができる全ての論理回路に適用することができる。その結果、小型の半導体装置400を提供できる。また、消費電力を低減することが可能な半導体装置400を提供できる。また、動作速度を向上することが可能な半導体装置400を提供できる。また、電源電圧の変動を低減することが可能な半導体装置400を提供できる。
例えばpチャネル型の、チャネル領域にシリコンを含むトランジスタ(以下、Siトランジスタともいう)と、先の実施の形態に記載の酸化物半導体(好ましくはIn、Ga、およびZnを含む酸化物)をチャネル領域に含むトランジスタとを有するセルを半導体装置400に適用することで、小型の半導体装置400を提供できる。また、消費電力を低減することが可能な半導体装置400を提供できる。また、動作速度を向上することが可能な半導体装置400を提供できる。特に、Siトランジスタはpチャネル型のみとすることで、製造コストを低く抑えることができる。
制御装置407は、PC408、パイプラインレジスタ409、パイプラインレジスタ410、ALU411、レジスタファイル412、キャッシュ404、バスインターフェース405、デバッグインターフェース406およびパワーコントローラ402の動作を統括的に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコードし、実行する機能を有する。
ALU411は、四則演算、論理演算などの各種演算処理を行う機能を有する。
キャッシュ404は、使用頻度の高いデータを一時的に記憶しておく機能を有する。PC408は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。なお、図26では図示していないが、キャッシュ404には、キャッシュメモリの動作を制御するキャッシュコントローラが設けられている。
パイプラインレジスタ409は、命令データを一時的に記憶する機能を有するレジスタである。
レジスタファイル412は、汎用レジスタを含む複数のレジスタを有しており、メインメモリから読み出されたデータ、またはALU411の演算処理の結果得られたデータなどを記憶することができる。
パイプラインレジスタ410は、ALU411の演算処理に利用するデータ、またはALU411の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレジスタである。
バスインターフェース405は、半導体装置400と、半導体装置400の外部にある各種装置との間におけるデータの経路としての機能を有する。デバッグインターフェース406は、デバッグの制御を行うための命令を半導体装置400に入力するための信号の経路としての機能を有する。
パワースイッチ403は、半導体装置400が有する、パワーコントローラ402以外の各種回路への、電源電圧の供給を制御する機能を有する。上記各種回路は、幾つかのパワードメインにそれぞれ属しており、同一のパワードメインに属する各種回路は、パワースイッチ403によって電源電圧の供給の有無が制御される。また、パワーコントローラ402はパワースイッチ403の動作を制御する機能を有する。
上記構成を有する半導体装置400は、パワーゲーティングを行うことが可能である。パワーゲーティングの動作の流れについて、一例を挙げて説明する。
まず、CPUコア401が、電源電圧の供給を停止するタイミングを、パワーコントローラ402のレジスタに設定する。次いで、CPUコア401からパワーコントローラ402へ、パワーゲーティングを開始する旨の命令を送る。次いで、半導体装置400内に含まれる各種レジスタとキャッシュ404が、データの退避を開始する。次いで、半導体装置400が有するパワーコントローラ402以外の各種回路への電源電圧の供給が、パワースイッチ403により停止される。次いで、割込み信号がパワーコントローラ402に入力されることで、半導体装置400が有する各種回路への電源電圧の供給が開始される。なお、パワーコントローラ402にカウンタを設けておき、電源電圧の供給が開始されるタイミングを、割込み信号の入力によらずに、該カウンタを用いて決めるようにしてもよい。次いで、各種レジスタとキャッシュ404が、データの復帰を開始する。次いで、制御装置407における命令の実行が再開される。
このようなパワーゲーティングは、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において行うことができる。また、短い時間でも電源の供給を停止することができる。このため、空間的に、あるいは時間的に細かい粒度で消費電力の削減を行うことができる。
パワーゲーティングを行う場合、CPUコア401や周辺回路422が保持する情報を短期間に退避できることが好ましい。そうすることで、短期間に電源のオンオフが可能となり、省電力の効果が大きくなる。
CPUコア401や周辺回路422が保持する情報を短期間に退避するためには、フリップフロップ回路がその回路内でデータ退避できることが好ましい(バックアップ可能なフリップフロップ回路と呼ぶ)。また、SRAMセルがセル内でデータ退避できることが好ましい(バックアップ可能なSRAMセルと呼ぶ)。バックアップ可能なフリップフロップ回路やSRAMセルは、酸化物半導体(好ましくはIn、Ga、およびZnを含む酸化物)をチャネル形成領域に含むトランジスタを有することが好ましい。その結果、トランジスタが低いオフ電流を有することで、バックアップ可能なフリップフロップ回路やSRAMセルは長期間電源供給なしに情報を保持することができる。また、トランジスタが高速なスイッチング速度を有することで、バックアップ可能なフリップフロップ回路やSRAMセルは短期間のデータ退避および復帰が可能となる場合がある。
バックアップ可能なフリップフロップ回路の例について、図27を用いて説明する。
図27に示す半導体装置500は、バックアップ可能なフリップフロップ回路の一例である。半導体装置500は、第1の記憶回路501と、第2の記憶回路502と、第3の記憶回路503と、読み出し回路504と、を有する。半導体装置500には、電位V1と電位V2の電位差が、電源電圧として供給される。電位V1と電位V2は一方がハイレベルであり、他方がローレベルである。以下、電位V1がローレベル、電位V2がハイレベルの場合を例に挙げて、半導体装置500の構成例について説明するものとする。
第1の記憶回路501は、半導体装置500に電源電圧が供給されている期間において、データを含む信号Dが入力されると、当該データを保持する機能を有する。そして、半導体装置500に電源電圧が供給されている期間において、第1の記憶回路501からは、保持されているデータを含む信号Qが出力される。一方、第1の記憶回路501は、半導体装置500に電源電圧が供給されていない期間においては、データを保持することができない。すなわち、第1の記憶回路501は、揮発性の記憶回路と呼ぶことができる。
第2の記憶回路502は、第1の記憶回路501に保持されているデータを読み込んで記憶する(あるいは退避する)機能を有する。第3の記憶回路503は、第2の記憶回路502に保持されているデータを読み込記憶する(あるいは退避する)機能を有する。読み出し回路504は、第2の記憶回路502または第3の記憶回路503に保持されたデータを読み出して第1の記憶回路501に記憶する(あるいは復帰する)機能を有する。
特に、第3の記憶回路503は、半導体装置500に電源電圧が供給されてない期間においても、第2の記憶回路502に保持されているデータを読み込記憶する(あるいは退避する)機能を有する。
図27に示すように、第2の記憶回路502はトランジスタ512と容量素子519とを有する。第3の記憶回路503はトランジスタ513と、トランジスタ515と、容量素子520とを有する。読み出し回路504はトランジスタ510と、トランジスタ518と、トランジスタ509と、トランジスタ517と、を有する。
トランジスタ512は、第1の記憶回路501に保持されているデータに応じた電荷を、容量素子519に充放電する機能を有する。トランジスタ512は、第1の記憶回路501に保持されているデータに応じた電荷を容量素子519に対して高速に充放電できることが望ましい。具体的には、トランジスタ512が、結晶性を有するシリコン(好ましくは多結晶シリコン、更に好ましくは単結晶シリコン)をチャネル形成領域に含むことが望ましい。
トランジスタ513は、容量素子519に保持されている電荷に従って導通状態または非導通状態が選択される。トランジスタ515は、トランジスタ513が導通状態であるときに、配線544の電位に応じた電荷を容量素子520に充放電する機能を有する。トランジスタ515は、オフ電流が著しく小さいことが望ましい。具体的には、トランジスタ515が、酸化物半導体(好ましくはIn、Ga、およびZnを含む酸化物)をチャネル形成領域に含むことが望ましい。
各素子の接続関係を具体的に説明すると、トランジスタ512のソースおよびドレインの一方は、第1の記憶回路501に接続されている。トランジスタ512のソースおよびドレインの他方は、容量素子519の一方の電極、トランジスタ513のゲートおよびトランジスタ518のゲートに接続されている。容量素子519の他方の電極は、配線542に接続されている。トランジスタ513のソースおよびドレインの一方は、配線544に接続されている。トランジスタ513のソースおよびドレインの他方は、トランジスタ515のソースおよびドレインの一方に接続されている。トランジスタ515のソースおよびドレインの他方は、容量素子520の一方の電極およびトランジスタ510のゲートに接続されている。容量素子520の他方の電極は、配線543に接続されている。トランジスタ510のソースおよびドレインの一方は、配線541に接続されている。トランジスタ510のソースおよびドレインの他方は、トランジスタ518のソースおよびドレインの一方に接続されている。トランジスタ518のソースおよびドレインの他方は、トランジスタ509のソースおよびドレインの一方に接続されている。トランジスタ509のソースおよびドレインの他方は、トランジスタ517のソースおよびドレインの一方、および第1の記憶回路501に接続されている。トランジスタ517のソースおよびドレインの他方は、配線540に接続されている。また、図27においては、トランジスタ509のゲートは、トランジスタ517のゲートと接続されているが、トランジスタ509のゲートは、必ずしもトランジスタ517のゲートと接続されていなくてもよい。
トランジスタ515として、先の実施の形態で例示したトランジスタを適用することができる。トランジスタ515のオフ電流が小さいために、半導体装置500は、長期間電源供給なしに情報を保持することができる。トランジスタ515のスイッチング特性が良好であるために、半導体装置500は、高速のバックアップとリカバリを行うことができる。
図26および図27に示した構成は、記憶装置に限らず任意の半導体装置に適用することができる。
<表示装置>
表示装置に用いられる表示素子としては液晶素子(液晶表示素子ともいう)、発光素子(発光表示素子ともいう)などを用いることができる。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には無機EL(Electroluminescence)、有機ELなどを含む。以下では、表示装置の一例としてEL素子を用いた表示装置(EL表示装置)および液晶素子を用いた表示装置(液晶表示装置)について説明する。
なお、以下に示す表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むICなどを実装した状態にあるモジュールとを含む。
また、以下に示す表示装置は画像表示デバイス、または光源(照明装置含む)を指す。また、コネクター、例えばFPC、TCPが取り付けられたモジュール、TCPの先にプリント配線板を有するモジュールまたは表示素子にCOG方式によりIC(集積回路)が直接実装されたモジュールも全て表示装置に含むものとする。
図28は、本発明の一態様に係るEL表示装置の一例である。図28(A)に、EL表示装置の画素の回路図を示す。図28(B)は、EL表示装置全体を示す上面図である。また、図28(C)は、図28(B)の一点鎖線M−Nの一部に対応するM−N断面である。
図28(A)は、EL表示装置に用いられる画素の回路図の一例である。
なお、本明細書等においては、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有するすべての端子について、その接続先を特定しなくても、当業者であれば、発明の一態様を構成することは可能な場合がある。つまり、接続先を特定しなくても、発明の一態様が明確であるといえる。そして、接続先が特定された内容が、本明細書等に記載されている場合、接続先を特定しない発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。特に、端子の接続先として複数の箇所が想定される場合には、その端子の接続先を特定の箇所に限定する必要はない。したがって、能動素子(トランジスタ、ダイオードなど)、受動素子(容量素子、抵抗素子など)などが有する一部の端子についてのみ、その接続先を特定することによって、発明の一態様を構成することが可能な場合がある。
なお、本明細書等においては、ある回路について、少なくとも接続先を特定すれば、当業者であれば、発明を特定することが可能な場合がある。または、ある回路について、少なくとも機能を特定すれば、当業者であれば、発明を特定することが可能な場合がある。つまり、機能を特定すれば、発明の一態様が明確であるといえる。そして、機能が特定された発明の一態様が、本明細書等に記載されていると判断することが可能な場合がある。したがって、ある回路について、機能を特定しなくても、接続先を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。または、ある回路について、接続先を特定しなくても、機能を特定すれば、発明の一態様として開示されているものであり、発明の一態様を構成することが可能である。
図28(A)に示すEL表示装置は、スイッチ素子743と、トランジスタ741と、容量素子742と、発光素子719と、を有する。
なお、図28(A)などは、回路構成の一例であるため、さらに、トランジスタを追加することが可能である。逆に、図28(A)の各ノードにおいて、トランジスタ、スイッチ、受動素子などを追加しないようにすることも可能である。
トランジスタ741のゲートはスイッチ素子743の一端および容量素子742の一方の電極と電気的に接続される。トランジスタ741のソースは容量素子742の他方の電極と電気的に接続され、発光素子719の一方の電極と電気的に接続される。トランジスタ741のソースは電源電位VDDが与えられる。スイッチ素子743の他端は信号線744と電気的に接続される。発光素子719の他方の電極は定電位が与えられる。なお、定電位は接地電位GNDまたはそれより小さい電位とする。
スイッチ素子743としては、トランジスタを用いると好ましい。トランジスタを用いることで、画素の面積を小さくでき、解像度の高いEL表示装置とすることができる。また、スイッチ素子743として、トランジスタ741と同一工程を経て作製されたトランジスタを用いると、EL表示装置の生産性を高めることができる。なお、トランジスタ741または/およびスイッチ素子743としては、例えば、上述したトランジスタを適用することができる。
図28(B)に示すように、EL表示装置は、基板700と、基板750と、シール材734と、駆動回路735と、駆動回路736と、画素737と、FPC732と、を有する。シール材734は、画素737、駆動回路735および駆動回路736を囲むように基板700と基板750との間に配置される。なお、駆動回路735または/および駆動回路736をシール材734の外側に配置しても構わない。
また、図28(C)に示すように、トランジスタ741として、基板700上の導電体705と、導電体705が埋め込まれた絶縁体701と、絶縁体701上の絶縁体702と、絶縁体702上の酸化物703aおよび酸化物703bと、酸化物703b上の導電体707aおよび導電体707bと、酸化物703b上の酸化物703cと、酸化物703c上の絶縁体706と、絶縁体706上の導電体704を有する構造を示す。トランジスタ741上には、過剰酸素を含む絶縁体710が設けられている。
トランジスタ741として、例えばトランジスタ10と同様の構成のトランジスタを用いることができる。なお、トランジスタ741の構成は一例であり、図28(C)に示す構造と異なる構成であっても構わない。
したがって、図28(C)に示すトランジスタ741において、導電体704および導電体705はゲート電極としての機能を有し、絶縁体702および絶縁体706はゲート絶縁体としての機能を有し、導電体707aはソース電極またはドレイン電極の一方としての機能を有し、導電体707bはソース電極またはドレイン電極の他方としての機能を有する。なお、酸化物703は、光が当たることで電気特性が変動する場合がある。したがって、導電体705および導電体704の少なくとも一方が遮光性を有すると好ましい。
なお、トランジスタ741は、バリア性を有する絶縁体710および絶縁体708の間に設けられている。
図28(C)には、容量素子742として、絶縁体710上の導電体714aと、導電体714a上の絶縁体714bと、絶縁体714b上の導電体714cと、を有する構造を示す。
容量素子742において、導電体714aは一方の電極として機能し、導電体714cは他方の電極として機能する。
容量素子742として、例えば容量素子100と同様の構成の容量素子を用いることができる。なお、容量素子742の構成は一例であり、図28(C)に示す構造と異なる構成であっても構わない。
図28(C)に示す容量素子742は、占有面積当たりの容量が大きい容量素子である。したがって、図28(C)は表示品位の高いEL表示装置である。
トランジスタ741および容量素子742上には、絶縁体720が配置される。ここで、絶縁体716および絶縁体720は、トランジスタ741のソースとして機能する領域705aに達する開口部を有してもよい。絶縁体720上には、導電体781が配置される。導電体781は、絶縁体720の開口部を介してトランジスタ741と電気的に接続している。
導電体781上には、導電体781に達する開口部を有する隔壁784が配置される。隔壁784上には、隔壁784の開口部で導電体781と接する発光層782が配置される。発光層782上には、導電体783が配置される。導電体781、発光層782および導電体783の重なる領域が、発光素子719となる。
ここまでは、EL表示装置の例について説明した。次に、液晶表示装置の例について説明する。
図29(A)は、液晶表示装置の画素の構成例を示す回路図である。図29に示す画素は、トランジスタ751と、容量素子752と、一対の電極間に液晶の充填された素子(液晶素子)753とを有する。
トランジスタ751では、ソース、ドレインの一方が信号線755に電気的に接続され、ゲートが走査線754に電気的に接続されている。
容量素子752では、一方の電極がトランジスタ751のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。
液晶素子753では、一方の電極がトランジスタ751のソース、ドレインの他方に電気的に接続され、他方の電極が共通電位を供給する配線に電気的に接続されている。なお、上述した容量素子752の他方の電極が電気的に接続する配線に与えられる共通電位と、液晶素子753の他方の電極に与えられる共通電位とが異なる電位であってもよい。
なお、液晶表示装置も、上面図はEL表示装置と同様として説明する。図28(B)の一点鎖線M−Nに対応する液晶表示装置の断面図を図29(B)に示す。図29(B)において、FPC732は、端子731を介して配線733と接続される。なお、配線733は、トランジスタ751を構成する導電体または酸化物のいずれかと同種の導電体または酸化物を用いてもよい。
トランジスタ751は、トランジスタ741についての記載を参照する。また、容量素子752は、容量素子742についての記載を参照する。なお、図29(B)には、図28(C)の容量素子742に対応した容量素子752の構造を示したが、これに限定されない。
なお、トランジスタ751の酸化物に酸化物半導体を用いた場合、極めてオフ電流の小さいトランジスタとすることができる。したがって、容量素子752に保持された電荷がリークしにくく、長期間に渡って液晶素子753に印加される電圧を維持することができる。そのため、動きの少ない動画や静止画の表示の際に、トランジスタ751をオフ状態とすることで、トランジスタ751の動作のための電力が不要となり、消費電力の小さい液晶表示装置とすることができる。また、容量素子752の占有面積を小さくできるため、開口率の高い液晶表示装置、または高精細化した液晶表示装置を提供することができる。
トランジスタ751および容量素子752上には、絶縁体721が配置される。ここで、絶縁体721は、トランジスタ751に達する開口部を有する。絶縁体721上には、導電体791が配置される。導電体791は、絶縁体721の開口部を介してトランジスタ751と電気的に接続する。
導電体791上には、配向膜として機能する絶縁体792が配置される。絶縁体792上には、液晶層793が配置される。液晶層793上には、配向膜として機能する絶縁体794が配置される。絶縁体794上には、スペーサ795が配置される。スペーサ795および絶縁体794上には、導電体796が配置される。導電体796上には、基板797が配置される。
なお、液晶の駆動方式としては、TN(Twisted Nematic)モード、STN(Super Twisted Nematic)モード、IPS(In−Plane−Switching)モード、FFS(Fringe Field Switching)モード、MVA(Multi−domain Vertical Alignment)モード、PVA(Patterned Vertical Alignment)モード、ASV(Advanced Super View)モード、ASM(Axially Symmetric aligned Micro−cell)モード、OCB(Optically Compensated Birefringence)モード、ECB(Electrically Controlled Birefringence)モード、FLC(Ferroelectric Liquid Crystal)モード、AFLC(AntiFerroelectric Liquid Crystal)モード、PDLC(Polymer Dispersed Liquid Crystal)モード、ゲストホストモード、ブルー相(Blue Phase)モードなどを用いることができる。ただし、これに限定されず、駆動方法として様々なものを用いることができる。
上述した構造を有することで、占有面積の小さい容量素子を有する表示装置を提供することができる、または、表示品位の高い表示装置を提供することができる。または、高精細の表示装置を提供することができる。
例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子、および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子または発光装置は、例えば、白色、赤色、緑色または青色などの発光ダイオード(LED:Light Emitting Diode)、トランジスタ(電流に応じて発光するトランジスタ)、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプレイパネル(PDP)、MEMS(マイクロ・エレクトロ・メカニカル・システム)を用いた表示素子、デジタルマイクロミラーデバイス(DMD)、DMS(デジタル・マイクロ・シャッター)、IMOD(インターフェロメトリック・モジュレーション)素子、シャッター方式のMEMS表示素子、光干渉方式のMEMS表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。
EL素子を用いた表示装置の一例としては、ELディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ(FED)またはSED方式平面型ディスプレイ(SED:Surface−conduction Electron−emitter Display)などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)などがある。電子インクまたは電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部または全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、SRAMなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。
なお、LEDを用いる場合、LEDの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するn型GaN半導体などを容易に成膜することができる。さらに、その上に、結晶を有するp型GaN半導体などを設けて、LEDを構成することができる。なお、グラフェンやグラファイトと、結晶を有するn型GaN半導体との間に、AlN層を設けてもよい。なお、LEDが有するGaN半導体は、MOCVDで成膜してもよい。ただし、グラフェンを設けることにより、LEDが有するGaN半導体は、スパッタリング法で成膜することも可能である。
なお、図28(C)および図29(B)に示した層間絶縁膜などの構成は、図25乃至図27に示した層間絶縁膜などの構成を適宜参照することができる。
図28および図29に示した構成は、表示装置に限らず任意の半導体装置に適用することができる。
<撮像装置>
図30(A)は、本発明の一態様に係る撮像装置2200の例を示す平面図である。撮像装置2200は、画素部2210と、画素部2210を駆動するための周辺回路2260と、周辺回路2270、周辺回路2280と、周辺回路2290と、を有する。画素部2210は、p行q列(pおよびqは2以上の整数)のマトリクス状に配置された複数の画素2211を有する。周辺回路2260、周辺回路2270、周辺回路2280および周辺回路2290は、それぞれ複数の画素2211に接続し、複数の画素2211を駆動するための信号を供給する機能を有する。なお、本明細書等において、周辺回路2260、周辺回路2270、周辺回路2280および周辺回路2290などの全てを指して「周辺回路」または「駆動回路」と呼ぶ場合がある。例えば、周辺回路2260は周辺回路の一部といえる。
また、撮像装置2200は、光源2291を有することが好ましい。光源2291は、検出光P1を放射することができる。
また、周辺回路は、少なくとも、論理回路、スイッチ、バッファ、増幅回路、または変換回路の1つを有する。また、周辺回路は、画素部2210を形成する基板上に形成してもよい。また、周辺回路の一部または全部にICチップ等の半導体装置を用いてもよい。なお、周辺回路は、周辺回路2260、周辺回路2270、周辺回路2280および周辺回路2290のいずれか一以上を省略してもよい。
また、図30(B)に示すように、撮像装置2200が有する画素部2210において、画素2211を傾けて配置してもよい。画素2211を傾けて配置することにより、行方向および列方向の画素間隔(ピッチ)を短くすることができる。これにより、撮像装置2200における撮像の品質をより高めることができる。
撮像装置2200が有する1つの画素2211を複数の副画素2212で構成し、それぞれの副画素2212に特定の波長域の光を透過するフィルタ(カラーフィルタ)を組み合わせることで、カラー画像表示を実現するための情報を取得することができる。
図31(A)は、カラー画像を取得するための画素2211の一例を示す平面図である。図31(A)に示す画素2211は、赤(R)の波長域の光を透過するカラーフィルタが設けられた副画素2212(以下、「副画素2212R」ともいう)、緑(G)の波長域の光を透過するカラーフィルタが設けられた副画素2212(以下、「副画素2212G」ともいう)および青(B)の波長域の光を透過するカラーフィルタが設けられた副画素2212(以下、「副画素2212B」ともいう)を有する。副画素2212は、フォトセンサとして機能させることができる。
副画素2212(副画素2212R、副画素2212G、および副画素2212B)は、配線2231、配線2247、配線2248、配線2249、配線2250と電気的に接続される。また、副画素2212R、副画素2212G、および副画素2212Bは、それぞれが独立した配線2253に接続している。また、本明細書等において、例えばn行目の画素2211に接続された配線2248および配線2249を、それぞれ配線2248[n]および配線2249[n]と記載する。また、例えばm列目の画素2211に接続された配線2253を、配線2253[m]と記載する。なお、図31(A)において、m列目の画素2211が有する副画素2212Rに接続する配線2253を配線2253[m]R、副画素2212Gに接続する配線2253を配線2253[m]G、および副画素2212Bに接続する配線2253を配線2253[m]Bと記載している。副画素2212は、上記配線を介して周辺回路と電気的に接続される。
また、撮像装置2200は、隣接する画素2211の、同じ波長域の光を透過するカラーフィルタが設けられた副画素2212同士がスイッチを介して電気的に接続する構成を有する。図31(B)に、n行(nは1以上p以下の整数)m列(mは1以上q以下の整数)に配置された画素2211が有する副画素2212と、該画素2211に隣接するn+1行m列に配置された画素2211が有する副画素2212の接続例を示す。図31(B)において、n行m列に配置された副画素2212Rと、n+1行m列に配置された副画素2212Rがスイッチ2201を介して接続されている。また、n行m列に配置された副画素2212Gと、n+1行m列に配置された副画素2212Gがスイッチ2202を介して接続されている。また、n行m列に配置された副画素2212Bと、n+1行m列に配置された副画素2212Bがスイッチ2203を介して接続されている。
なお、副画素2212に用いるカラーフィルタは、赤(R)、緑(G)、青(B)に限定されず、それぞれシアン(C)、黄(Y)およびマゼンタ(M)の光を透過するカラーフィルタを用いてもよい。1つの画素2211に3種類の異なる波長域の光を検出する副画素2212を設けることで、フルカラー画像を取得することができる。
または、それぞれ赤(R)、緑(G)および青(B)の光を透過するカラーフィルタが設けられた副画素2212に加えて、黄(Y)の光を透過するカラーフィルタが設けられた副画素2212を有する画素2211を用いてもよい。または、それぞれシアン(C)、黄(Y)およびマゼンタ(M)の光を透過するカラーフィルタが設けられた副画素2212に加えて、青(B)の光を透過するカラーフィルタが設けられた副画素2212を有する画素2211を用いてもよい。1つの画素2211に4種類の異なる波長域の光を検出する副画素2212を設けることで、取得した画像の色の再現性をさらに高めることができる。
また、例えば、図31(A)において、赤の波長域の光を検出する副画素2212、緑の波長域の光を検出する副画素2212、および青の波長域の光を検出する副画素2212の画素数比(または受光面積比)は、1:1:1でなくても構わない。例えば、画素数比(受光面積比)を赤:緑:青=1:2:1とするBayer配列としてもよい。または、画素数比(受光面積比)を赤:緑:青=1:6:1としてもよい。
なお、画素2211に設ける副画素2212は1つでもよいが、2つ以上が好ましい。例えば、同じ波長域の光を検出する副画素2212を2つ以上設けることで、冗長性を高め、撮像装置2200の信頼性を高めることができる。
また、可視光を吸収または反射して、赤外光を透過するIR(IR:Infrared)フィルタを用いることで、赤外光を検出する撮像装置2200を実現することができる。
また、ND(ND:Neutral Density)フィルタ(減光フィルタ)を用いることで、光電変換素子(受光素子)に大光量光が入射した時に生じる出力飽和することを防ぐことができる。減光量の異なるNDフィルタを組み合わせて用いることで、撮像装置のダイナミックレンジを大きくすることができる。
また、前述したフィルタ以外に、画素2211にレンズを設けてもよい。ここで、図32の断面図を用いて、画素2211、フィルタ2254、レンズ2255の配置例を説明する。レンズ2255を設けることで、光電変換素子が入射光を効率よく受光することができる。具体的には、図32(A)に示すように、画素2211に形成したレンズ2255、フィルタ2254(フィルタ2254R、フィルタ2254Gおよびフィルタ2254B)、および画素回路2230等を通して光2256を光電変換素子2220に入射させる構造とすることができる。
ただし、一点鎖線で囲んだ領域に示すように、矢印で示す光2256の一部が配線2257の一部によって遮光されてしまうことがある。したがって、図32(B)に示すように光電変換素子2220側にレンズ2255およびフィルタ2254を配置して、光電変換素子2220が光2256を効率良く受光させる構造が好ましい。光電変換素子2220側から光2256を光電変換素子2220に入射させることで、検出感度の高い撮像装置2200を提供することができる。
図32に示す光電変換素子2220として、pn型接合またはpin型の接合が形成された光電変換素子を用いてもよい。
また、光電変換素子2220を、放射線を吸収して電荷を発生させる機能を有する物質を用いて形成してもよい。放射線を吸収して電荷を発生させる機能を有する物質としては、セレン、ヨウ化鉛、ヨウ化水銀、ヒ化ガリウム、テルル化カドミウム、カドミウム亜鉛合金等がある。
例えば、光電変換素子2220にセレンを用いると、可視光や、紫外光、赤外光に加えて、X線や、ガンマ線といった幅広い波長域にわたって光吸収係数を有する光電変換素子2220を実現できる。
ここで、撮像装置2200が有する1つの画素2211は、図31に示す副画素2212に加えて、第1のフィルタを有する副画素2212を有してもfよい。
以下では、シリコンを用いたトランジスタと、酸化物半導体を用いたトランジスタと、を用いて画素を構成する一例について説明する。各トランジスタは上記実施の形態に示すものと同様のトランジスタを用いることができる。
図33は、撮像装置を構成する素子の断面図である。図33に示す撮像装置は、シリコン基板2300に設けられたシリコンを用いたトランジスタ2351、トランジスタ2351上に積層して配置された酸化物半導体を用いたトランジスタ2352およびトランジスタ2353、ならびにシリコン基板2300に設けられたフォトダイオード2360を含む。各トランジスタおよびフォトダイオード2360は、種々のプラグ2370および配線2371と電気的な接続を有する。また、フォトダイオード2360のアノード2361は、低抵抗領域2363を介してプラグ2370と電気的に接続を有する。
また撮像装置は、シリコン基板2300に設けられたトランジスタ2351およびフォトダイオード2360を有する層2310と、層2310と接して設けられ、配線2371を有する層2320と、層2320と接して設けられ、トランジスタ2352およびトランジスタ2353を有する層2330と、層2330と接して設けられ、配線2372および配線2373を有する層2340を備えている。
なお図33の断面図の一例では、シリコン基板2300において、トランジスタ2351が形成された面とは逆側の面にフォトダイオード2360の受光面を有する構成とする。該構成とすることで、各種トランジスタや配線などの影響を受けずに光路を確保することができる。そのため、高開口率の画素を形成することができる。なお、フォトダイオード2360の受光面をトランジスタ2351が形成された面と同じとすることもできる。
なお、酸化物半導体を用いたトランジスタのみを用いて画素を構成する場合には、層2310を、酸化物半導体を用いたトランジスタを有する層とすればよい。または層2310を省略し、酸化物半導体を用いたトランジスタのみで画素を構成してもよい。
なお、シリコン基板2300は、SOI基板であってもよい。また、シリコン基板2300に替えて、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ヒ化ガリウム、ヒ化アルミニウムガリウム、リン化インジウム、窒化ガリウムまたは有機半導体を有する基板を用いることもできる。
ここで、トランジスタ2351およびフォトダイオード2360を有する層2310と、トランジスタ2352およびトランジスタ2353を有する層2330と、の間には絶縁体2380が設けられる。ただし、絶縁体2380の位置は限定されない。また、絶縁体2380の下に絶縁体2379が設けられ、絶縁体2380の上に絶縁体2381が設けられる。
絶縁体2379乃および縁縁体2380に設けられた開口に、導電体2390a乃至導電体2390eが設けられている。導電体2390a、導電体2390bおよび導電体2390eは、プラグおよび配線として機能する。また、導電体2390cは、トランジスタ2353のバックゲートとして機能する。また、導電体2390dは、トランジスタ2352のバックゲートとして機能する。
トランジスタ2351のチャネル形成領域近傍に設けられる絶縁体中の水素はシリコンのダングリングボンドを終端し、トランジスタ2351の信頼性を向上させる効果がある。一方、トランジスタ2352およびトランジスタ2353などの近傍に設けられる絶縁体中の水素は、酸化物半導体中にキャリアを生成する要因の一つとなる。そのため、トランジスタ2352およびトランジスタ2353などの信頼性を低下させる要因となる場合がある。したがって、シリコン系半導体を用いたトランジスタの上層に酸化物半導体を用いたトランジスタを積層して設ける場合、これらの間に水素をブロックする機能を有する絶縁体2380を設けることが好ましい。絶縁体2380より下層に水素を閉じ込めることで、トランジスタ2351の信頼性が向上させることができる。さらに、絶縁体2380より下層から、絶縁体2380より上層に水素が拡散することを抑制できるため、トランジスタ2352およびトランジスタ2353などの信頼性を向上させることができる。さらに、導電体2390a、導電体2390bおよび導電体2390eが形成されることにより、絶縁体2380に形成されているビアホールを通じて上層に水素が拡散することも抑制できるため、トランジスタ2352およびトランジスタ2353などの信頼性を向上させることができる。
また、図33の断面図において、層2310に設けるフォトダイオード2360と、層2330に設けるトランジスタとを重なるように形成することができる。そうすると、画素の集積度を高めることができる。すなわち、撮像装置の解像度を高めることができる。
また、撮像装置の一部または全部を湾曲させてもよい。撮像装置を湾曲させることで、像面湾曲や非点収差を低減することができる。よって、撮像装置と組み合わせて用いるレンズなどの光学設計を容易とすることができる。例えば、収差補正のためのレンズ枚数を低減できるため、撮像装置を用いた電子機器などの小型化や軽量化を実現することができる。また、撮像された画像の品質を向上させる事ができる。
図30乃至図33に示した構成は、表示装置に限らず任意の半導体装置に適用することができる。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
(実施の形態3)
本実施の形態においては、本発明の一態様の半導体装置を含む半導体ウエハ、チップおよび当該チップを適用した電子部品および、本発明の一態様に係るトランジスタなどを利用した電子機器について図面を用いて説明する。
<半導体ウエハ、チップ>
図34(A)は、ダイシング処理が行なわれる前の基板1711の上面図を示している。基板1711としては、例えば、半導体基板(半導体ウエハともいう。)を用いることができる。基板1711上には、複数の回路領域1712が設けられている。回路領域1712には、本発明の一態様に係る半導体装置や、CPU、RFタグ、またはイメージセンサなどを設けることができる。
複数の回路領域1712は、それぞれが分離領域1713に囲まれている。分離領域1713と重なる位置に分離線(ダイシングラインともいう。)1714が設定される。分離線1714に沿って基板1711を切断することで、回路領域1712を含むチップ1715を基板1711から切り出すことができる。図34(B)にチップ1715の拡大図を示す。
また、分離領域1713に導電層や半導体層を設けてもよい。分離領域1713に導電層や半導体層を設けることで、ダイシング工程時に生じうるESDを緩和し、ダイシング工程の歩留まり低下を防ぐことができる。また、一般にダイシング工程は、基板の冷却、削りくずの除去、帯電防止などを目的として、炭酸ガスなどを溶解させて比抵抗を下げた純水を切削部に流しながら行われる。分離領域1713に導電層や半導体層を設けることで、当該純水の使用量を削減することができる。よって、半導体装置の生産コストを低減することができる。また、半導体装置の生産性を高めることができる。
分離領域1713に設ける半導体層としては、バンドギャップが2.5eV以上4.2eV以下、好ましくは2.7eV以上3.5eV以下の材料を用いることが好ましい。このような材料を用いると、蓄積された電荷をゆっくりと放電することができるため、ESDによる電荷の急激な移動が抑えられ、静電破壊を生じにくくすることができる。
<電子部品>
チップ1715を電子部品に適用する例について、図35を用いて説明する。なお、電子部品は、半導体パッケージ、またはIC用パッケージともいう。電子部品は、端子取り出し方向や、端子の形状に応じて、複数の規格や名称が存在する。
電子部品は、組み立て工程(後工程)において、上記実施の形態に示した半導体装置と該半導体装置以外の部品が組み合わされて完成する。
図35(A)に示すフローチャートを用いて、後工程について説明する。前工程において上記実施の形態に示した半導体装置を有する素子基板が完成した後、該素子基板の裏面(半導体装置などが形成されていない面)を研削する「裏面研削工程」を行なう(ステップS1721)。研削により素子基板を薄くすることで、素子基板の反りなどを低減し、電子部品の小型化を図ることができる。
次に、素子基板を複数のチップ(チップ1715)に分離する「ダイシング工程」を行う(ステップS1722)。そして、分離したチップを個々ピックアップしてリードフレーム上に接合する「ダイボンディング工程」を行う(ステップS1723)。ダイボンディング工程におけるチップとリードフレームとの接合は、樹脂による接合や、テープによる接合など、適宜製品に応じて適した方法を選択する。なお、リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを、金属の細線(ワイヤー)で電気的に接続する「ワイヤーボンディング工程」を行う(ステップS1724)。金属の細線には、銀線や金線を用いることができる。また、ワイヤーボンディングは、ボールボンディングや、ウェッジボンディングを用いることができる。
ワイヤーボンディングされたチップは、エポキシ樹脂などで封止される「封止工程(モールド工程)」が施される(ステップS1725)。封止工程を行うことで電子部品の内部が樹脂で充填され、チップに内蔵される回路部やチップとリードを接続するワイヤーを機械的な外力から保護することができ、また水分や埃による特性の劣化(信頼性の低下)を低減することができる。
次いで、リードフレームのリードをめっき処理する「リードめっき工程」を行なう(ステップS1726)。めっき処理によりリードの錆を防止し、後にプリント基板に実装する際のはんだ付けをより確実に行うことができる。次いで、リードを切断および成形加工する「成形工程」を行なう(ステップS1727)。
次いで、パッケージの表面に印字処理(マーキング)を施す「マーキング工程」を行なう(ステップS1728)。そして外観形状の良否や動作不良の有無などを調べる「検査工程」(ステップS1729)を経て、電子部品が完成する。
また、完成した電子部品の斜視模式図を図35(B)に示す。図35(B)では、電子部品の一例として、QFP(Quad Flat Package)の斜視模式図を示している。図35(B)に示す電子部品1750は、リード1755および半導体装置1753を示している。半導体装置1753としては、上記実施の形態に示した半導体装置などを用いることができる。
図35(B)に示す電子部品1750は、例えばプリント基板1752に実装される。このような電子部品1750が複数組み合わされて、それぞれがプリント基板1752上で電気的に接続されることで電子部品が実装された基板(実装基板1754)が完成する。完成した実装基板1754は、電子機器などに用いられる。
<電子機器>
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置(代表的にはDVD:Digital Versatile Disc等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイヤー等)、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図36に示す。
図36(A)は携帯型ゲーム機であり、筐体901、筐体902、表示部903、表示部904、マイクロフォン905、スピーカー906、操作キー907、スタイラス908等を有する。なお、図36(A)に示した携帯型ゲーム機は、2つの表示部903と表示部904とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。
図36(B)は携帯データ端末であり、第1筐体911、第2筐体912、第1表示部913、第2表示部914、接続部915、操作キー916等を有する。第1表示部913は第1筐体911に設けられており、第2表示部914は第2筐体912に設けられている。そして、第1筐体911と第2筐体912とは、接続部915により接続されており、第1筐体911と第2筐体912の間の角度は、接続部915により変更が可能である。第1表示部913における映像を、接続部915における第1筐体911と第2筐体912との間の角度にしたがって、切り替える構成としてもよい。また、第1表示部913および第2表示部914の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。
図36(C)はノート型パーソナルコンピュータであり、筐体921、表示部922、キーボード923、ポインティングデバイス924等を有する。
図36(D)は電気冷凍冷蔵庫であり、筐体931、冷蔵室用扉932、冷凍室用扉933等を有する。
図36(E)はビデオカメラであり、第1筐体941、第2筐体942、表示部943、操作キー944、レンズ945、接続部946等を有する。操作キー944およびレンズ945は第1筐体941に設けられており、表示部943は第2筐体942に設けられている。そして、第1筐体941と第2筐体942とは、接続部946により接続されており、第1筐体941と第2筐体942の間の角度は、接続部946により変更が可能である。表示部943における映像を、接続部946における第1筐体941と第2筐体942との間の角度にしたがって切り替える構成としてもよい。
図36(F)は乗用車であり、車体951、車輪952、ダッシュボード953、ライト954等を有する。
本実施の形態は、少なくともその一部を本明細書中に記載する他の実施の形態と適宜組み合わせて実施することができる。
本実施例では、図5に示す構成のトランジスタ10について、計算により電気特性を評価した結果について説明する。なお、本実施例のすべての結果において、ドレイン電圧は1.0V、第2のゲート電極としての機能を有する導電体20に印加する電位は0.0Vとした。活性層となる酸化物13bは、真性半導体のIn−Ga−Zn−Oを仮定し、バンドギャップ3.15eV、電子親和力4.4eVとした。ソース電極またはドレイン電極となる導電体14aおよび導電体14bの仕事関数は、4.9eVとした。ゲート電極となる導電体16および導電体20の仕事関数は、4.6eVとした。
図37は、チャネル長L=30nmのトランジスタ10において、スリミング幅が0nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nmの各場合における相互コンダクタンスgmとチャネル幅の関係である。
本実施例においてスリミング幅とは、スリミングを行った酸化物13aおよび酸化物13bの、チャネル幅方向の長さをいう。つまり、スリミング幅とは、ソース領域の酸化物13のチャネル幅方向の長さあるいはドレイン領域の酸化物13のチャネル幅方向の長さと、チャネル幅との差をいう。なお、図5(B)に示すように、Y1側と、Y2側の両方から酸化物13aおよび酸化物13bがスリミングされているが、スリミング幅とはY1側からスリミングされた酸化物13aおよび酸化物13bの幅と、Y2側からスリミングされた酸化物13aおよび酸化物13bの幅の合計を示す。
また、本実施例においてチャネル幅とは、スリミング後の酸化物13とゲート電極とが重なる領域の、チャネル幅方向の長さをいう。つまり、例えばチャネル幅30nmかつスリミング幅10nmである場合、チャネル幅40nmの状態から10nmのスリミングを行い、チャネル幅を30nmとしたことを意味する。
図37に示すように、スリミングを行わなかった場合(スリミング幅0nm)は、計算誤差もあるものの、チャネル幅の減少に伴い相互コンダクタンスの低下が計算上でみられる。一方、スリミングを行った場合はチャネル幅が減少しても相互コンダクタンスが低下しない傾向にある。つまり、スリミングを行わない場合はチャネル幅の減少に伴いオン電流が低下する傾向がある一方で、スリミングを行う場合はチャネル幅が減少してもオン電流が低下しないことが確認された。
図38は、チャネル長L=30nmのトランジスタ10において、スリミング幅が0nm、10nm、20nm、30nm、40nm、50nm、60nm、70nm、80nm、90nm、100nmの各場合におけるサブスレッショルドスイング値(S値)とチャネル幅の関係である。図38に示すように、スリミングの有無およびスリミング幅によらず、チャネル幅の減少によりS値が改善した。つまり、スリミングを行った場合は、ソース幅またはドレイン幅が同一のトランジスタを比較すると、S値が改善することが確認された。
図39は、チャネル長L=30nmのトランジスタ10において、チャネル幅W=40nmかつスリミング幅0nm、チャネル幅W=30nmかつスリミング幅10nm、チャネル幅W=10nmかつスリミング幅30nmの各場合におけるトランジスタ10のドレイン電流―ゲート電圧特性(ID−VG特性)である。図39に示すように、スリミングによりチャネル幅が小さくなってもオン電流が低下せず、さらにS値が改善したことが確認された。
図37乃至図39から、スリミングによりチャネル幅を小さくすることにより、スリミングを行わずにチャネル幅を小さくした場合に発生するオン電流の低下を防ぎつつ、S値を改善することができることが確認された。
10 トランジスタ
11 絶縁体
12 絶縁体
12a 絶縁体
12b 絶縁体
12c 絶縁体
13 酸化物
13a 酸化物
13b 酸化物
13c 酸化物
14a 導電体
14b 導電体
15 絶縁体
16 導電体
17 絶縁体
19 酸化物
20 導電体
23 酸化物
24 導電体
100 容量素子
102 絶縁体
112 導電体
114 絶縁体
116 導電体
120 絶縁体
122 絶縁体
124 導電体
126 導電体
128 導電体
212 絶縁体
214 絶縁体
216 絶縁体
218 導電体
244 導電体
282 絶縁体
284 絶縁体
300 トランジスタ
301 基板
302 半導体領域
304 絶縁体
306 導電体
308a 低抵抗領域
308b 低抵抗領域
320 絶縁体
322 絶縁体
324 絶縁体
326 絶縁体
328 導電体
330 導電体
350 絶縁体
352 絶縁体
354 絶縁体
356 導電体
358 導電体
400 半導体装置
401 CPUコア
402 パワーコントローラ
403 パワースイッチ
404 キャッシュ
405 バスインターフェース
406 デバッグインターフェース
407 制御装置
408 PC
409 パイプラインレジスタ
410 パイプラインレジスタ
411 ALU
412 レジスタファイル
421 パワーマネージメントユニット
422 周辺回路
423 データバス
500 半導体装置
501 記憶回路
502 記憶回路
503 記憶回路
504 回路
509 トランジスタ
510 トランジスタ
512 トランジスタ
513 トランジスタ
515 トランジスタ
517 トランジスタ
518 トランジスタ
519 容量素子
520 容量素子
540 配線
541 配線
542 配線
543 配線
544 配線
700 基板
701 絶縁体
702 絶縁体
703 酸化物
703a 酸化物
703b 酸化物
703c 酸化物
704 導電体
705 導電体
705a 領域
706 絶縁体
707a 導電体
707b 導電体
708 絶縁体
710 絶縁体
714a 導電体
714b 絶縁体
714c 導電体
716 絶縁体
719 発光素子
720 絶縁体
721 絶縁体
731 端子
732 FPC
733 配線
734 シール材
735 駆動回路
736 駆動回路
737 画素
741 トランジスタ
742 容量素子
743 スイッチ素子
744 信号線
750 基板
751 トランジスタ
752 容量素子
753 液晶素子
754 走査線
755 信号線
781 導電体
782 発光層
783 導電体
784 隔壁
791 導電体
792 絶縁体
793 液晶層
794 絶縁体
795 スペーサ
796 導電体
797 基板
901 筐体
902 筐体
903 表示部
904 表示部
905 マイクロフォン
906 スピーカー
907 操作キー
908 スタイラス
911 筐体
912 筐体
913 表示部
914 表示部
915 接続部
916 操作キー
921 筐体
922 表示部
923 キーボード
924 ポインティングデバイス
931 筐体
932 冷蔵室用扉
933 冷凍室用扉
941 筐体
942 筐体
943 表示部
944 操作キー
945 レンズ
946 接続部
951 車体
952 車輪
953 ダッシュボード
954 ライト
1711 基板
1712 回路領域
1713 分離領域
1714 分離線
1715 チップ
1750 電子部品
1752 プリント基板
1753 半導体装置
1754 実装基板
1755 リード
2200 撮像装置
2201 スイッチ
2202 スイッチ
2203 スイッチ
2210 画素部
2211 画素
2212 副画素
2212B 副画素
2212G 副画素
2212R 副画素
2220 光電変換素子
2230 画素回路
2231 配線
2247 配線
2248 配線
2249 配線
2250 配線
2253 配線
2254 フィルタ
2254B フィルタ
2254G フィルタ
2254R フィルタ
2255 レンズ
2256 光
2257 配線
2260 周辺回路
2270 周辺回路
2280 周辺回路
2290 周辺回路
2291 光源
2300 シリコン基板
2310 層
2320 層
2330 層
2340 層
2351 トランジスタ
2352 トランジスタ
2353 トランジスタ
2360 フォトダイオード
2361 アノード
2363 低抵抗領域
2370 プラグ
2371 配線
2372 配線
2373 配線
2379 絶縁体
2380 絶縁体
2381 絶縁体
2390a 導電体
2390b 導電体
2390c 導電体
2390d 導電体
2390e 導電体
3001 配線
3002 配線
3003 配線
3004 配線
3005 配線

Claims (7)

  1. 酸化物と、
    前記酸化物上の第1の絶縁体と、
    前記酸化物上の第1の導電体と
    前記酸化物上の第2の導電体と、
    前記第1の絶縁体上の第3の導電体と、を有し、
    前記第3の導電体の側面は前記第1の絶縁体と接し、
    前記酸化物は、前記第1の導電体と重なる領域を有するソース領域と、前記第2の導電体と重なる領域を有するドレイン領域と、前記第3の導電体と重なる領域を有するチャネル領域と、を有し、
    前記チャネル領域における前記酸化物のチャネル幅方向の長さは、前記ソース領域および前記ドレイン領域における前記酸化物のチャネル幅方向の長さよりも小さいことを特徴とするトランジスタ。
  2. 請求項1において、
    前記チャネル領域における前記酸化物のチャネル幅方向の長さは、
    前記ソース領域における前記酸化物のチャネル幅方向の長さおよび、前記ドレイン領域における前記酸化物のチャネル幅方向の長さより10nm以上100nm以下小さいことを特徴とするトランジスタ。
  3. 請求項1において、
    前記酸化物は、
    Inと、M(MはAl、Ga、Y、またはSn)と、Znと、を有することを特徴とするトランジスタ。
  4. 酸化物を形成し、
    前記酸化物の上面を覆うように導電体を形成し、
    前記酸化物の側面と、前記導電体の上面および側面と、を覆うように絶縁体を形成し、
    前記絶縁体の一部をエッチングすることにより開口部を設け、前記導電体の上面の一部と、前記導電体の側面の一部と、前記酸化物の側面の一部と、を露出させ、
    露出させた前記酸化物の側面をエッチングすることによりスリミングを行うことを特徴とするトランジスタの作製方法。
  5. 請求項4において、
    露出させた前記酸化物の側面はウェットエッチングによりエッチングすることを特徴とするトランジスタの作製方法。
  6. 請求項1乃至3のいずれか一に記載の前記トランジスタを複数個有し、ダイシング用の領域を有する半導体ウエハ。
  7. 請求項1乃至3のいずれか一項に記載の前記トランジスタを有する半導体装置と、表示部と、を有する電子機器。
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