JP6391307B2 - 半導体装置、および半導体装置の作製方法 - Google Patents

半導体装置、および半導体装置の作製方法 Download PDF

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Description

本発明は、半導体装置とその作製方法に関する。
なお、本明細書等において、半導体装置とは、半導体特性を利用することで機能しうる装置全般を指し、トランジスタ、半導体回路、演算装置、記憶装置、撮像装置、電気光学装置、発電装置（薄膜太陽電池、有機薄膜太陽電池等を含む）、および電子機器は半導体装置の一態様である。
絶縁表面を有する基板上に形成された半導体薄膜を用いてトランジスタを構成する技術が注目されている。該トランジスタは集積回路（ＩＣ）や画像表示装置（単に表示装置とも表記する）のような電子デバイスに広く応用されている。トランジスタに適用可能な半導体薄膜として、シリコン系半導体材料が広く知られているが、その他の材料として酸化物半導体が注目されている。
例えば、酸化物半導体として、酸化亜鉛、またはＩｎ−Ｇａ−Ｚｎ系酸化物半導体を用いてトランジスタを作製する技術が開示されている（特許文献１および特許文献２参照）。
また、近年では電子機器の高性能化、小型化、または軽量化に伴い、微細化されたトランジスタなどの半導体素子を高密度に集積した集積回路の要求が高まっている。
特開２００７−１２３８６１号公報 特開２００７−９６０５５号公報
本発明の一態様は、酸化物半導体を用いた半導体装置に良好な電気特性を付与することを課題の一とする。
または、本発明の一態様は、酸化物半導体を用いた半導体装置の電気特性の変動を抑制し、信頼性の高い半導体装置を提供することを課題の一とする。
または、本発明の一態様は、微細化に適した半導体装置を提供することを課題の一とする。
なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。
本発明の一態様は、絶縁表面上に、酸化物半導体層を形成する工程と、酸化物半導体層上に、ソース電極およびドレイン電極を形成する工程と、酸化物半導体層、ソース電極、およびドレイン電極上に、絶縁膜および導電膜をこの順番で成膜する工程と、導電膜および絶縁膜の一部をエッチングしてゲート電極およびゲート絶縁層を形成し、且つ、ソース電極およびドレイン電極の上部の一部をエッチングしてソース電極およびドレイン電極の構成元素を含む第１の被覆層をゲート絶縁層の側面に接して形成する工程と、第１の被覆層を酸化させて、第２の被覆層を形成する工程と、第２の被覆層上に、酸化物を含む保護絶縁層を成膜する工程と、を有する、半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に、酸化物半導体層を形成する工程と、酸化物半導体層上に、ソース電極およびドレイン電極を形成する工程と、酸化物半導体層、ソース電極、およびドレイン電極上に、絶縁膜および導電膜をこの順番で成膜する工程と、導電膜および絶縁膜の一部をエッチングしてゲート電極およびゲート絶縁層を形成し、且つ、ソース電極およびドレイン電極の上部の一部をエッチングしてソース電極およびドレイン電極の構成元素を含む第１の被覆層をゲート絶縁層の側面に接して形成する工程と、第１の被覆層上に酸素を含む雰囲気下で酸化物を含む保護絶縁層を成膜すると共に、第１の被覆層を酸化させて、第２の被覆層を形成する工程と、を有する、半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に、第１の酸化物層、および酸化物半導体層をこの順番で積層して形成する工程と、酸化物半導体層上に、ソース電極およびドレイン電極を形成する工程と、酸化物半導体層、ソース電極、およびドレイン電極上に、酸化物膜、絶縁膜、および導電膜をこの順番で成膜する工程と、導電膜、絶縁膜、および酸化物膜の一部をエッチングしてゲート電極、ゲート絶縁層、および第２の酸化物層を形成し、且つ、ソース電極およびドレイン電極の上部の一部をエッチングしてソース電極およびドレイン電極の構成元素を含む第１の被覆層をゲート絶縁層の側面および第２の酸化物層の側面に接して形成する工程と、第１の被覆層を酸化させて、第２の被覆層を形成する工程と、第２の被覆層上に、酸化物を含む保護絶縁層を成膜する工程と、を有する、半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に、第１の酸化物層、および酸化物半導体層をこの順番で積層して形成する工程と、酸化物半導体層上に、ソース電極およびドレイン電極を形成する工程と、酸化物半導体層、ソース電極、およびドレイン電極上に、酸化物膜、絶縁膜、および導電膜をこの順番で成膜する工程と、導電膜、絶縁膜、および酸化物膜の一部をエッチングしてゲート電極、ゲート絶縁層、および第２の酸化物層を形成し、且つ、ソース電極およびドレイン電極の上部の一部をエッチングしてソース電極およびドレイン電極の構成元素を含む第１の被覆層をゲート絶縁層の側面および第２の酸化物層の側面に接して形成する工程と、第１の被覆層上に酸素を含む雰囲気下で酸化物を含む保護絶縁層を成膜すると共に、第１の被覆層を酸化させて、第２の被覆層を形成する工程と、を有する、半導体装置の作製方法である。
また、本発明の他の一態様は、絶縁表面上に酸化物半導体層と、酸化物半導体層上に、ソース電極およびドレイン電極と、酸化物半導体層上に、ゲート絶縁層と、ゲート絶縁層上に、ゲート電極と、ゲート絶縁層の側面に接し、ソース電極およびドレイン電極の構成元素を含む酸化物を含む被覆層と、被覆層を覆い、酸化物を含む保護絶縁層と、を有する半導体装置であって、ゲート電極とゲート絶縁層とは、上面形状が概略一致することを特徴とするものである。
また、本発明の他の一態様は、絶縁表面上に第１の酸化物層と、第１の酸化物層上に酸化物半導体層と、酸化物半導体層上に第２の酸化物層と、第２の酸化物層上に、ソース電極およびドレイン電極と、第２の酸化物層上に、ゲート絶縁層と、ゲート絶縁層上に、ゲート電極と、ゲート絶縁層の側面に接し、ソース電極およびドレイン電極の構成元素を含む酸化物を含む被覆層と、被覆層を覆い、酸化物を含む保護絶縁層と、を有する半導体装置であって、ゲート電極とゲート絶縁層とは、上面形状が概略一致することを特徴とするものである。
また、本発明の他の一態様は、絶縁表面上に第１の酸化物層と、第１の酸化物層上に酸化物半導体層と、酸化物半導体層上に、ソース電極およびドレイン電極と、酸化物半導体層上に、第２の酸化物層と、第２の酸化物層上に、ゲート絶縁層と、ゲート絶縁層上に、ゲート電極と、ゲート絶縁層の側面、および第２の酸化物層の側面に接し、ソース電極およびドレイン電極の構成元素を含む酸化物を含む被覆層と、被覆層を覆い、酸化物を含む保護絶縁層と、を有する半導体装置であって、ゲート電極、ゲート絶縁層及び第２の酸化物層は、上面形状が概略一致することを特徴とするものである。
また、上記半導体装置において、保護絶縁層は、酸化アルミニウムを含んでいることが好ましい。
また、上記半導体装置において、上記構成元素は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンであることが好ましい。
なお、本明細書等において「上面形状が概略一致」とは、積層した層と層との間で少なくとも輪郭の一部が重なることをいう。例えば、上層と下層とが、同一のマスクパターン、または一部が同一のマスクパターンにより加工された場合を含む。ただし、厳密には輪郭が重なり合わず、上層が下層の内側に位置することや、上層が下層の外側に位置することもあり、この場合も「上面形状が概略一致」という。
本発明によれば、電気特性の良好な半導体装置を提供できる。または、電気特性の変動が抑制され、信頼性の高い半導体装置を提供できる。または、微細化に適した半導体装置を提供できる。
実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の作成方法例を説明する図。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の構成例。 実施の形態に係る、半導体装置の回路図。 実施の形態に係る、半導体装置のブロック図。 実施の形態に係る、記憶装置を説明する回路図。 実施の形態に係る、電子機器。 実施例に係る、断面観察像およびＥＤＸ分析結果。 実施例に係る、断面観察像。 実施例に係る、Ｖｇ−Ｉｄ特性。 実施例に係る、Ｖｇ−Ｉｄ特性。
実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、以下に説明する発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。また、同様の機能を指す場合には、ハッチパターンを同じくし、特に符号を付さない場合がある。
なお、本明細書で説明する各図において、各構成の大きさ、層の厚さ、または領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。
なお、本明細書等における「第１」、「第２」等の序数詞は、構成要素の混同を避けるために付すものであり、数的に限定するものではない。
トランジスタは半導体素子の一種であり、電流や電圧の増幅や、導通または非導通を制御するスイッチング動作などを実現することができる。本明細書におけるトランジスタは、ＩＧＦＥＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）や薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）を含む。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置の例として、トランジスタの構成例と、その作製方法例について、図面を参照して説明する。
半導体装置の作製工程において、２以上の膜を同一のエッチングマスクを用いて加工する場合がある。例えば、絶縁膜上に導電膜を有する積層膜を形成し、それぞれを連続してエッチングする場合がある。
ここで、当該積層膜の下層に導電材料を含む層（導電層ともよぶ）を有する場合、エッチングにより導電層の導電材料が加工後の絶縁膜の側面に付着することにより、積層膜の上部の導電膜と、積層膜の下層とが、当該付着物を介して電気的にショートしてしまう恐れがある。したがってこのことを防止するため、エッチングを行った後に酸などのエッチング液を用いて、当該付着物を除去する必要がある。
しかしながら、付着物を除去するためのエッチング液により絶縁膜や導電膜がエッチングされてしまう場合がある。例えば絶縁膜がエッチングされると、絶縁膜の端部が上部の導電膜よりも内側に位置してしまう、いわゆるアンダーカットが生じ、積層膜の上層にさらに薄膜を成膜する際に、当該薄膜の被覆性が損なわれる恐れがある。また、導電膜がエッチングされると、当該導電膜を加工して得られる電極や配線の厚さや幅が変化してしまう。その結果、当該電極や配線を備える半導体装置の電気特性の設計値からのずれが生じ、電気特性のばらつきの原因となってしまう。特に、微細な半導体装置の場合、導電膜は微細に加工される必要があるため、当該導電膜は極めて薄い場合が多く、このようなばらつきが顕著となる。
そこで本発明の一態様の半導体装置の作製方法では、エッチング後の絶縁膜の側面に付着した導電性の付着物を除去するのではなく、当該付着物を酸化させることにより、上述したような問題を解決することができる。
当該付着物の酸化は、例えば熱酸化処理、酸素プラズマ処理、またはオゾン水等の酸化力の強い溶液での処理等により行うことができる。
また、付着物が付着している状態で、酸素を含む雰囲気下で酸化物を含む薄膜を成膜し、成膜と並行して付着物の酸化処理を行うことが好ましい。
より具体的には、例えば以下のような方法を用いて半導体装置を作製することができる。まず、本発明の一態様の半導体装置の作製方法により作製可能なトランジスタの構成例を説明する。
［構成例］
図１（Ａ）に、本構成例で示すトランジスタ１００の上面概略図を示す。また、図１（Ｂ）、（Ｃ）はそれぞれ、図１（Ａ）中の切断線Ａ−Ｂ、Ｃ−Ｄにおける断面概略図を示す。なお、図１（Ａ）では明瞭化のため一部の構成要素を明示していない。
トランジスタ１００は、基板１０１上に設けられ、島状の半導体層１０２と、半導体層１０２上に一対の電極１０３と、半導体層１０２と重なるゲート電極１０５と、半導体層１０２とゲート電極１０５の間にゲート絶縁層１０４と、を有する。
ゲート電極１０５とゲート絶縁層１０４とは上面形状が概略一致するように設けられている。また、ゲート電極１０５の一部、およびゲート絶縁層１０４の側面を覆う、被覆層１１０が設けられている。被覆層１１０は、少なくとも一対の電極１０３と重なる領域において、ゲート絶縁層１０４の側面を覆うように設けられている。
また、基板１０１の上面を覆って絶縁層１０６が設けられている。絶縁層１０６は、半導体層１０２の下面に接して設けられている。
また、トランジスタ１００を覆って絶縁層１０７が設けられている。具体的には、ゲート絶縁層１０４、一対の電極１０３、ゲート電極１０５、被覆層１１０上に絶縁層１０７が設けられている。
半導体層１０２は、酸化物半導体を含むことが好ましい。また半導体層１０２は、少なくともインジウム（Ｉｎ）もしくは亜鉛（Ｚｎ）を含むことが好ましい。より好ましくはＩｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｓｎ、Ｌａ、ＣｅまたはＨｆ等の金属）で表記される酸化物を含む。
一対の電極１０３のうち、一方がトランジスタ１００のソース電極として、他方がドレイン電極として機能する。
一対の電極１０３としては、例えばアルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの導電性材料を含むことが好ましい。または、上記導電性材料の窒化物を含んでいてもよい。なお、トランジスタ１００の作製工程における温度の上限を高めることができるなどの理由から、融点の比較的高いＷやＴｉを用いることが好ましい。
被覆層１１０は、一対の電極１０３の構成元素を含む酸化物を含む。例えば、上述の導電性材料の酸化物を含んで構成される。
そのほか、被覆層１１０は、ゲート電極１０５及びゲート絶縁層１０４をエッチングにより加工する際に用いるレジストマスクを構成する元素（例えば炭素）や、エッチングに用いるガス（例えばフッ素、塩素、もしくはアルゴンなどの希ガス）を含んでいてもよい。
図１（Ｂ）に示すように、被覆層１１０は、ゲート絶縁層１０４の側面を被覆するように設けられ、一対の電極１０３の一部とゲート電極１０５の一部に接して設けられることが好ましい。したがって、被覆層１１０が絶縁性を有する、またはトランジスタ１００の動作に悪影響を及ぼさない程度に高抵抗であることが好ましい。
絶縁層１０７は、水素や水に対してバリア性を有する材料を含むことが好ましい。また、絶縁層１０７は、半導体層１０２中の酸素が外部に放出されることを抑制するために、酸素を透過しにくい材料を含むことが好ましい。
また、後述するように被覆層１１０を酸化させる工程と絶縁層１０７の成膜工程とを兼ねる場合には、絶縁層１０７として酸化物を含む材料を用いることが好ましい。
絶縁層１０７に用いることのできる材料としては、窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム等の絶縁材料を用いることができる。特に、酸化アルミニウムまたは酸化窒化アルミニウムは、水素や酸素に対して高いバリア性を有する酸化物であるため、好ましい。
なお、半導体層１０２を挟んでゲート電極１０５と対向する第２のゲート電極を、半導体層１０２よりも基板１０１側に設けてもよい。例えば、基板１０１と絶縁層１０６との間に第２のゲート電極を設ける場合には、絶縁層１０６が第２のゲート絶縁層として機能する。第２のゲート電極を設ける場合、第２のゲート電極を形成した後に厚く絶縁膜を成膜し、第２のゲート電極の上面が露出するように平坦化処理を行うことが好ましい。
２つのゲート電極を有する構成とすることによりトランジスタ１００のしきい値電圧を制御することができる。また、２つのゲート電極に同電位を与えることによりトランジスタ１００のオン電流を増大させることができる。
［各構成要素について］
以下では、トランジスタ１００の各構成要素について説明する。
〔半導体層〕
トランジスタのチャネルが形成される半導体層に適用可能な半導体として、例えばシリコンやゲルマニウムなどの半導体材料、化合物半導体材料、有機半導体材料、または酸化物半導体材料を用いてもよい。
また、トランジスタに用いる半導体の結晶性についても特に限定されず、非晶質半導体、結晶性を有する半導体（微結晶半導体、多結晶半導体、単結晶半導体、または一部に結晶領域を有する半導体）のいずれを用いてもよい。結晶性を有する半導体を用いると、トランジスタ特性の劣化が抑制されるため好ましい。
例えば上記半導体としてシリコンを用いる場合、アモルファスシリコン、微結晶シリコン、多結晶シリコン、または単結晶シリコンなどを用いることができる。
特に、半導体層１０２に含まれる半導体として、酸化物半導体を用いることが好ましい。シリコンよりもバンドギャップが広く、且つキャリア密度の小さい酸化物半導体を用いると、トランジスタのオフ状態における電流を低減できるため好ましい。以下では、半導体層１０２として酸化物半導体を用いる場合について説明する。
特に、半導体層１０２として、複数の結晶部を有し、当該結晶部はｃ軸が半導体層１０２の被形成面（絶縁層１０６の上面）、または半導体層１０２の上面に対し垂直に配向し、且つ隣接する結晶部間には粒界を有さない層を用いることが好ましい。
半導体層１０２としてこのような材料を用いることで、電気特性の変動が抑制され、信頼性の高いトランジスタ１００を実現できる。
なお、半導体層１０２に適用可能な酸化物半導体の好ましい形態とその形成方法については、後の実施の形態で詳細に説明する。
また、以下では特に、酸化物半導体を含む半導体層のことを酸化物半導体層ともよぶこともある。
〔基板〕
基板１０１の材質などに大きな制限はないが、少なくとも工程中の熱処理に耐えうる程度の耐熱性を有する材料を用いる。例えば、ガラス基板、セラミック基板、石英基板、サファイヤ基板、イットリア安定化ジルコニア（ＹＳＺ）基板などを、基板１０１として用いてもよい。また、シリコンや炭化シリコンなどの単結晶半導体基板または多結晶半導体基板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することもできる。
また、各種半導体基板やＳＯＩ基板上に半導体素子が設けられたものを、基板１０１として用いてもよい。その場合、基板１０１上に層間絶縁層を介してトランジスタ１００を形成する。このとき、当該層間絶縁層に埋め込まれた接続電極により、トランジスタ１００のゲート電極１０５、一対の電極１０３の少なくとも一つが、上記半導体素子と電気的に接続する構成とすればよい。半導体素子上に層間絶縁層を介してトランジスタ１００を設けることにより、トランジスタ１００を付加することによる面積の増大を抑制することができる。
〔ゲート電極〕
ゲート電極１０５は、アルミニウム、クロム、銅、タンタル、チタン、モリブデン、タングステンから選ばれた金属、または上述した金属を成分とする合金か、上述した金属を組み合わせた合金等を用いて形成することができる。また、上記金属としてマンガンまたはジルコニウムを用いてもよい。また、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイドを用いてもよい。また、ゲート電極１０５は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、窒化チタン膜上にチタン膜を積層する二層構造、窒化チタン膜上にタングステン膜を積層する二層構造、窒化タンタル膜または窒化タングステン膜上にタングステン膜を積層する二層構造、チタン膜と、そのチタン膜上にアルミニウム膜を積層し、さらにその上にチタン膜を形成する三層構造等がある。また、アルミニウムに、チタン、タンタル、タングステン、モリブデン、クロム、ネオジム、スカンジウムから選ばれた一または複数の金属を組み合わせた合金膜、もしくはこれらの窒化膜を用いてもよい。
〔ゲート絶縁層〕
ゲート絶縁層１０４は、例えば酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化ガリウムまたはＧａ−Ｚｎ系金属酸化物、窒化シリコンなどを用いればよく、積層または単層で設ける。
また、ゲート絶縁層１０４として、ハフニウムシリケート（ＨｆＳｉＯｘ）、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙＮｚ）、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙＮｚ）、酸化ハフニウム、酸化イットリウムなどのｈｉｇｈ−ｋ材料を用いることでトランジスタのゲートリークを低減できる。
〔一対の電極〕
一対の電極１０３は、上述した材料の単体金属、またはこれを主成分とする合金を単層構造または積層構造として用いることができる。または、上述した金属や合金の窒化物を用いてもよい。
例えば、シリコンを含むアルミニウム膜の単層構造、アルミニウム膜上にチタン膜を積層する二層構造、タングステン膜上にチタン膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜または窒化チタン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にチタン膜または窒化チタン膜を形成する三層構造、モリブデン膜または窒化モリブデン膜上に重ねてアルミニウム膜または銅膜を積層し、さらにその上にモリブデン膜または窒化モリブデン膜を形成する三層構造等がある。
〔絶縁層〕
絶縁層１０６は、基板１０１に含有される不純物が拡散することを防ぐバリア層として機能する。
また、絶縁層１０６は、化学量論的組成を満たす酸素よりも多くの酸素を含む酸化物絶縁膜であることが好ましい。このような酸化物絶縁膜は、加熱により一部の酸素が脱離する。例えば、表面温度が１００℃以上７００℃以下、好ましくは１００℃以上５００℃以下の加熱処理で行われる昇温脱離ガス分光法（ＴＤＳ：Ｔｈｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物絶縁膜を用いることが好ましい。
例えば、絶縁層１０６としては、酸化シリコン、酸化窒化シリコン等を用いることができる。
このような絶縁層１０６を半導体層１０２に接して設けることにより、作製工程に係る熱によって絶縁層１０６から脱離した酸素が半導体層１０２に供給され、半導体層１０２中の酸素欠損を補填する。したがって、電気特性の変動が抑制され、信頼性の高いトランジスタ１００を実現できる。
なお、絶縁層１０７を２層以上の多層構造とし、半導体層１０２側に絶縁層１０６と同様の酸化物を含む絶縁膜を設け、その上層に酸素や水素に対しバリア性を有する絶縁膜を設ける構成としてもよい。このような構成とすることにより、絶縁層１０７からも半導体層１０２に酸素を供給することができる。
以上がトランジスタ１００の構成例についての説明である。
［作製方法例］
以下では、図１で例示したトランジスタ１００の作製方法の一例について、図面を参照して説明する。図２は、以下で例示する作製方法での各工程における断面概略図である。
〔絶縁層の形成〕
まず、基板１０１上に絶縁層１０６を形成する。
絶縁層１０６は、スパッタリング法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、蒸着法等で形成する。
絶縁層１０６に酸素を過剰に含有させるためには、例えば、酸素雰囲気下にて絶縁層１０６の成膜を行えばよい。または、成膜後の絶縁層１０６に酸素を導入して酸素を過剰に含有させてもよく、双方の手段を組み合わせてもよい。
例えば、成膜後の絶縁層１０６に酸素（少なくとも酸素ラジカル、酸素原子、酸素イオンのいずれかを含む）を導入して酸素を過剰に含有する領域を形成する。酸素の導入方法としては、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、プラズマ処理などを用いることができる。
酸素導入処理には、酸素を含むガスを用いることができる。酸素を含むガスとしては、酸素、一酸化二窒素、二酸化窒素、二酸化炭素、一酸化炭素などを用いることができる。また、酸素導入処理において、酸素を含むガスに希ガスを含ませてもよい。
〔半導体層の形成〕
続いて、絶縁層１０６上に半導体膜を成膜する。その後フォトリソグラフィ法等を用いて半導体膜上にレジストマスクを形成し、半導体膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、島状の半導体層１０２を形成することができる（図２（Ａ））。
半導体膜の成膜は、スパッタリング法、ＣＶＤ法、ＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ）法、ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法、またはＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法等を用いることができる。または、ゾルゲル法やスプレー法、ミスト法など、液状の材料を用いた薄膜形成技術を用いることもできる。半導体膜の成膜は、スパッタリング法を用いることが好ましい。スパッタリング法としては、ＲＦスパッタリング法、ＤＣスパッタリング法、ＡＣスパッタリング法等を用いることができる。特に、成膜時に発生するゴミを低減でき、且つ膜厚分布も均一とすることから、ＤＣスパッタリング法を用いることが好ましい。
半導体膜の成膜後、加熱処理を行ってもよい。加熱処理は、２５０℃以上６５０℃以下、好ましくは３００℃以上５００℃以下の温度で、不活性ガス雰囲気、酸化性ガスを１０ｐｐｍ以上含む雰囲気、または減圧状態で行えばよい。また、加熱処理の雰囲気は、不活性ガス雰囲気で加熱処理した後に、脱離した酸素を補うために酸化性ガスを１０ｐｐｍ以上含む雰囲気で行ってもよい。加熱処理により、絶縁層１０６から半導体膜（または半導体層１０２）に酸素が供給され、半導体層１０２に含まれる酸化物半導体中の酸素欠損を低減できる。なお、加熱処理は、半導体膜を成膜した直後に行ってもよいし、半導体膜を加工して島状の半導体層１０２を形成した後に行ってもよい。
レジストマスクの形成に用いる光は、例えばｉ線（波長３６５ｎｍ）、ｇ線（波長４３６ｎｍ）、ｈ線（波長４０５ｎｍ）、またはこれらを混合させた光を用いることができる。そのほか、紫外線やＫｒＦレーザ光、またはＡｒＦレーザ光等を用いることもできる。また、液浸露光技術により露光を行ってもよい。また、露光に用いる光として、極端紫外光（ＥＵＶ：Ｅｘｔｒｅｍｅ Ｕｌｔｒａ−ｖｉｏｌｅｔ）やＸ線を用いてもよい。また、露光に用いる光に換えて、電子ビームを用いることもできる。極端紫外光、Ｘ線または電子ビームを用いると、極めて微細な加工が可能となるため好ましい。なお、電子ビームなどのビームを走査することにより露光を行う場合には、フォトマスクは不要である。
また、レジストマスクとなるレジスト膜を形成する前に、被加工膜（ここでは半導体膜）とレジスト膜との密着性を改善する機能を有する有機樹脂膜を形成してもよい。また当該有機樹脂膜は、例えばスピンコート法などにより、その下層の段差を被覆するように形成することができ、当該有機樹脂膜の上層に設けられるレジストマスクの厚さのばらつきを低減できる。また特に微細な加工を行う場合には、当該有機樹脂膜として、露光に用いる光に対する反射防止膜として機能する材料を用いることが好ましい。このような機能を有する有機樹脂膜としては、例えばＢＡＲＣ（Ｂｏｔｔｏｍ Ａｎｔｉ−Ｒｅｆｌｅｃｔｉｏｎ Ｃｏａｔｉｎｇ）膜などがある。当該有機樹脂膜は、レジストマスクの除去と同時に除去するか、レジストマスクを除去した後に除去すればよい。
〔一対の電極の形成〕
続いて、絶縁層１０６、半導体層１０２上に、導電膜を成膜する。その後フォトリソグラフィ法等を用いて導電膜上にレジストマスクを形成し、導電膜の不要な部分をエッチングにより除去する。その後レジストマスクを除去することにより、一対の電極１０３を形成することができる（図２（Ｂ））。
導電膜は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。
ここで図２（Ｂ）に示すように、導電膜のエッチングの際に半導体層１０２の上部の一部がエッチングされ、一対の電極１０３と重ならない部分が薄膜化することがある。したがって、半導体層１０２となる半導体膜の厚さを、エッチングされる深さを考慮して予め厚く形成しておくことが好ましい。
〔ゲート絶縁層、ゲート電極の形成〕
続いて、半導体層１０２、一対の電極１０３、絶縁層１０６上に絶縁膜１１４を成膜する。さらに、絶縁膜１１４上に導電膜１１５を成膜する（図２（Ｃ））。
絶縁膜１１４は、後にゲート絶縁層１０４となる絶縁膜である。絶縁膜１１４は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、当該絶縁膜をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を向上させることができるため好ましい。
導電膜１１５は、後にゲート電極１０５となる導電膜である。導電膜１１５は、例えばスパッタリング法、蒸着法、ＣＶＤ法などにより成膜することができる。
続いて、フォトリソグラフィ法等を用いて導電膜１１５上にレジストマスクを形成する。その後、導電膜１１５と絶縁膜１１４の不要な部分を順にエッチングにより除去する。その後レジストマスクを除去することにより、ゲート電極１０５およびゲート絶縁層１０４を形成することができる。ここで、エッチングはドライエッチングを用いることが好ましい。
なお、導電膜１１５をエッチングしてゲート電極１０５を形成した後にレジストマスクを除去し、ゲート電極１０５をハードマスクとして用いてゲート絶縁層１０４のエッチングを行ってもよい。
ドライエッチングにより絶縁膜１１４をエッチングしてゲート絶縁層１０４に加工する際、露出した一対の電極１０３の反応生成物が、ゲート絶縁層１０４の側面およびゲート電極１０５の側面および上面に再付着し、被覆層１２０（第１の被覆層ともいう）が形成される（図２（Ｄ））。
被覆層１２０は、一対の電極１０３の反応生成物を含むため、一対の電極１０３の構成元素を含む。そのほか、ゲート絶縁層１０４の構成元素（例えばシリコン）や、レジストマスク、ドライエッチングに用いるガスなどの構成元素（例えば炭素、フッ素、塩素など）を含んでいてもよい。
ここで、図中には、被覆層１２０の被形成面に対する垂直方向の厚さが均一になるように明示しているが、被覆層１２０の厚さは、一対の電極１０３に近いほど厚く、遠いほど薄くなる場合がある。また、ゲート電極１０５の大きさによっては、ゲート電極の上面に被覆層１２０が形成されない場合もある。なお、この時点では被覆層１２０は導電性を有している場合がある。
〔被覆層の酸化処理〕
続いて、被覆層１２０を酸化させることにより、一対の電極１０３の構成元素を含む酸化物を含む被覆層１１０を形成する。
酸化処理としては、熱酸化処理、酸素プラズマ処理、オゾン水等の酸化力の強い溶液を用いた処理などが挙げられる。
このように被覆層１２０を酸化させることにより、被覆層１１０を絶縁化、または極めて高抵抗化させることができる。したがって、一対の電極１０３とゲート電極１０５との電気的なショートを抑制することができる。
また形成された被覆層１１０は、少なくとも一対の電極１０３上において、ゲート絶縁層１０４の側面、およびゲート電極１０５の側面の一部を被覆する。したがってゲート電極１０５およびゲート絶縁層１０４の端部の段差が緩和され、この後に形成される絶縁層１０７の被覆性を向上させることができる。したがって、当該段差部において絶縁層１０７の段切れや、低密度な領域（鬆ともいう）が生じ、絶縁層１０７のバリア性が損なわれてしまうことを抑制できる。
ここで例えば、被覆層１２０をエッチング液により除去すると、ゲート絶縁層１０４の側面までもエッチングされ、その端部がゲート電極１０５よりも内側に位置してしまう、いわゆるアンダーカットが生じる。そのため、後に形成される絶縁層１０７の被覆性が低下し、絶縁層１０７の段切れや鬆の発生といった不具合が生じてしまう。
しかしながら本作製方法例によれば、被覆層１２０の酸化処理を行い、絶縁化または高抵抗化された被覆層１１０を形成することで、被覆層１２０が導電性を有していたとしてもこれを除去することなく、ゲート電極１０５と一対の電極１０３との電気的なショートを防ぐことができる。
〔絶縁層の形成〕
続いて、一対の電極１０３、ゲート電極１０５、ゲート絶縁層１０４、被覆層１１０上に絶縁層１０７を形成する（図２（Ｅ））。
絶縁層１０７は、スパッタリング法、ＣＶＤ法、ＭＢＥ法、ＡＬＤ法またはＰＬＤ法などを用いて形成することができる。特に、絶縁層１０７をＣＶＤ法、好ましくはプラズマＣＶＤ法によって成膜すると、被覆性を良好なものとすることができるため好ましい。
以上の工程により、トランジスタ１００を作製することができる。
〔加熱処理〕
絶縁層１０７の形成後、加熱処理を行ってもよい。加熱処理により、絶縁層１０６や絶縁層１０７から半導体層１０２に対して酸素を供給し、半導体層１０２中の酸素欠損を低減することができる。またこのとき、絶縁層１０７により絶縁層１０６や半導体層１０２からの酸素の外部への放出が抑制される。したがって半導体層１０２中の酸素欠損の形成が抑制されると共に、絶縁層１０６から放出され、半導体層１０２に供給しうる酸素の量を増大させることができ、半導体層１０２中の酸素欠損を効果的に低減することができる。
以上がトランジスタ１００の作製工程例についての説明である。
［変形例］
上記作製方法例において、被覆層１２０の酸化処理と、絶縁層１０７の形成工程を兼ねることにより、工程を簡略化することができるため好ましい。
絶縁層１０７の成膜方法として、酸素を含む雰囲気下におけるスパッタリング法を用いることにより、被覆層１２０を酸化させつつ、絶縁層１０７を堆積させることができる。
例えば、絶縁層１０７の成膜に用いるスパッタリングターゲットとして、金属酸化物ターゲットを用い、成膜ガスとして酸素ガスを含むガスを用いることが好ましい。スパッタリングターゲットとして金属酸化物ターゲットを用いることにより、金属ターゲットを用いた反応性スパッタリング法と比較し、成膜ガスに含まれる酸素のうち、被覆層１２０と反応しうる酸素の量を増やすことができる。
絶縁層１０７の成膜における成膜ガスとして、希ガス（例えばアルゴン）と酸素を含むガスを用いる。ここで、例えば成膜ガス全体に対する酸素の流量比を２０％以上、好ましくは３０％以上、より好ましくは５０％以上とする。酸素の流量比が大きいほど、より効率的に被覆層１２０を酸化させることができる。
このように、酸化された被覆層１１０の形成と、絶縁層１０７の形成を同一の工程で並行して行うことにより、工程を増やすことなく信頼性の高いトランジスタ１００を形成することができる。
以上が本変形例についての説明である。
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせて実施することができる。
（実施の形態２）
本実施の形態では、上記で例示したトランジスタとは構成の一部が異なるトランジスタの構成例と、その作製方法例について説明する。なお、上記と重複する部分については説明を省略し、相違点についてのみ詳細に説明する。また、位置や形状が異なる構成要素であっても、その機能が同一である場合には、同一の符号を付し、説明を省略する場合がある。
本発明の一態様の半導体装置は、酸化物半導体層と、該酸化物半導体層と重なる絶縁層との間に、酸化物半導体層を構成する金属元素のうち、少なくとも一の金属元素を構成元素として含む酸化物層を有することが好ましい。これにより、酸化物半導体層と、該酸化物半導体層と重なる絶縁層との界面にトラップ準位が形成されることを抑制することができる。
すなわち、本発明の一態様は、酸化物半導体層の少なくともチャネル形成領域における上面および底面が、酸化物半導体層の界面準位形成防止のためのバリア膜として機能する酸化物層に接する構成とすることが好ましい。このような構成とすることにより、酸化物半導体層中および界面においてキャリアの生成要因となる酸素欠損の生成および不純物の混入を抑制することが可能となるため、酸化物半導体層を高純度真性化することができる。高純度真性化とは、酸化物半導体層を真性または実質的に真性にすることをいう。よって、当該酸化物半導体層を含むトランジスタの電気特性の変動を抑制し、信頼性の高い半導体装置を提供することが可能となる。
なお、本明細書等において実質的に真性という場合、酸化物半導体層のキャリア密度は、１×１０１７／ｃｍ３未満、１×１０１５／ｃｍ３未満、または１×１０１３／ｃｍ３未満である。酸化物半導体層を高純度真性化することで、トランジスタに安定した電気特性を付与することができる。
より具体的には、例えば以下の構成とすることができる。
［構成例１］
図３（Ａ）、（Ｂ）に、以下で例示するトランジスタ１５０の断面概略図を示す。なお、上面概略図については図１（Ａ）を援用できる。図３に示すトランジスタ１５０は、主に第１の酸化物層１５１および第２の酸化物層１５２を有している点で、実施の形態１で例示したトランジスタ１００と相違している。
第１の酸化物層１５１は、絶縁層１０６と半導体層１０２の間に設けられている。
第２の酸化物層１５２は、半導体層１０２とゲート絶縁層１０４との間に設けられている。より具体的には、第２の酸化物層１５２は、その上面が一対の電極１０３の下面、及びゲート絶縁層１０４の下面に接して設けられている。
第１の酸化物層１５１および第２の酸化物層１５２は、それぞれ半導体層１０２と同一の金属元素を一種以上含む酸化物を含む。
なお、半導体層１０２と第１の酸化物層１５１の境界、または半導体層１０２と第２の酸化物層１５２の境界は不明瞭である場合がある。
例えば、第１の酸化物層１５１および第２の酸化物層１５２は、Ｉｎ若しくはＧａを含み、代表的には、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｚｎ系酸化物、Ｉｎ−Ｍ−Ｚｎ系酸化物（ＭはＡｌ、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、ＮｄまたはＨｆ）であり、且つ半導体層１０２よりも伝導帯の下端のエネルギーが真空準位に近い材料を用いる。代表的には、第１の酸化物層１５１または第２の酸化物層１５２の伝導帯の下端のエネルギーと、半導体層１０２の伝導帯の下端のエネルギーとの差が、０．０５ｅＶ以上、０．０７ｅＶ以上、０．１ｅＶ以上、または０．１５ｅＶ以上、且つ２ｅＶ以下、１ｅＶ以下、０．５ｅＶ以下、または０．４ｅＶ以下とすることが好ましい。
半導体層１０２を挟むように設けられる第１の酸化物層１５１および第２の酸化物層１５２に、半導体層１０２に比べてスタビライザとして機能するＧａの含有量の多い酸化物を用いることにより、半導体層１０２からの酸素の放出を抑制することができる。
半導体層１０２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：１：１または３：１：２の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１５１または第２の酸化物層１５２として、例えばＩｎ：Ｇａ：Ｚｎ＝１：３：２、１：３：４、１：３：６、１：６：４、１：６：８、１：６：１０、または１：９：６などの原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物を用いることができる。なお、半導体層１０２、第１の酸化物層１５１および第２の酸化物層１５２の原子数比はそれぞれ、誤差として上記の原子数比のプラスマイナス２０％の変動を含む。また、第１の酸化物層１５１と第２の酸化物層１５２は、組成の同じ材料を用いてもよいし、異なる組成の材料を用いてもよい。
また、半導体層１０２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、半導体層１０２となる半導体膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ１：ｙ１：ｚ１としたときに、ｘ１／ｙ１の値が１／３以上６以下、好ましくは１以上６以下であり、ｚ１／ｙ１が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ１／ｙ１を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：１：１、３：１：２などがある。
また、第１の酸化物層１５１、第２の酸化物層１５２としてＩｎ−Ｍ−Ｚｎ系酸化物を用いた場合、第１の酸化物層１５１、第２の酸化物層１５２となる酸化物膜を成膜するために用いるターゲットは、該ターゲットが含有する金属元素の原子数比をＩｎ：Ｍ：Ｚｎ＝ｘ２：ｙ２：ｚ２としたときに、ｘ２／ｙ２＜ｘ１／ｙ１であり、ｚ２／ｙ２の値が１／３以上６以下、好ましくは１以上６以下の原子数比の酸化物を用いることが好ましい。なお、ｚ２／ｙ２を６以下とすることで、後述するＣＡＡＣ−ＯＳ膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、Ｉｎ：Ｍ：Ｚｎ＝１：３：４、１：３：６、１：３：８などがある。
また、第１の酸化物層１５１および第２の酸化物層１５２に、半導体層１０２に比べて伝導帯の下端のエネルギーが真空準位に近い材料を用いることにより、半導体層１０２に主としてチャネルが形成され、半導体層１０２が主な電流経路となる。このように、チャネルが形成される半導体層１０２を、同じ金属元素を含む第１の酸化物層１５１および第２の酸化物層１５２で挟持することにより、これらの界面準位の生成が抑制され、トランジスタの電気特性における信頼性が向上する。
なお、これに限られず、必要とするトランジスタの半導体特性及び電気特性（電界効果移動度、しきい値電圧等）に応じて適切な組成のものを用いればよい。また、必要とするトランジスタの半導体特性を得るために、半導体層１０２、第１の酸化物層１５１、第２の酸化物層１５２のキャリア密度や不純物濃度、欠陥密度、金属元素と酸素の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
ここで、半導体層１０２の厚さは、少なくとも第１の酸化物層１５１よりも厚く形成することが好ましい。半導体層１０２が厚いほど、トランジスタのオン電流を高めることができる。また、第１の酸化物層１５１は、半導体層１０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、半導体層１０２の厚さは、第１の酸化物層１５１の厚さに対して、１倍よりも大きく、好ましくは２倍以上、より好ましくは４倍以上、より好ましくは６倍以上とすればよい。なお、トランジスタのオン電流を高める必要のない場合にはその限りではなく、第１の酸化物層１５１の厚さを半導体層１０２の厚さ以上としてもよい。
また、第２の酸化物層１５２も第１の酸化物層１５１と同様に、半導体層１０２の界面準位の生成を抑制する効果が失われない程度の厚さであればよい。例えば、第１の酸化物層１５１と同等またはそれ以下の厚さとすればよい。第２の酸化物層１５２が厚いと、ゲート電極１０５による電界が半導体層１０２に届きにくくなる恐れがあるため、第２の酸化物層１５２は薄く形成することが好ましい。例えば、半導体層１０２の厚さよりも薄くすればよい。なおこれに限られず、第１の酸化物層１５２の厚さはゲート絶縁層１０４の耐圧を考慮して、トランジスタ１５０を駆動させる電圧に応じて適宜設定すればよい。
ここで、例えば半導体層１０２が、構成元素の異なる絶縁層（例えば酸化シリコン膜を含む絶縁層など）と接する場合、これらの界面に界面準位が形成され、該界面準位はチャネルを形成することがある。このような場合、しきい値電圧の異なる第２のトランジスタが出現し、トランジスタの見かけ上のしきい値電圧が変動することがある。しかしながら、トランジスタ１５０においては、半導体層１０２を構成する金属元素を一種以上含んで第１の酸化物層１５１を有しているため、第１の酸化物層１５１と半導体層１０２との界面に界面準位を形成しにくくなる。よって第１の酸化物層１５１を設けることにより、トランジスタのしきい値電圧などの電気特性のばらつきや変動を低減することができる。
また、ゲート絶縁層１０４と半導体層１０２との界面にチャネルが形成される場合、該界面で界面散乱が起こり、トランジスタの電界効果移動度が低下する。しかしながら、トランジスタ１５０においては、半導体層１０２を構成する金属元素を一種以上含んで第２の酸化物層１５２を有しているため、半導体層１０２と第２の酸化物層１５２との界面ではキャリアの散乱が起こりにくく、トランジスタの電界効果移動度を高くすることができる。
［作製方法例１］
トランジスタ１５０は、実施の形態１で例示したトランジスタ１００の作製方法例やその変形例の一部を異ならせることにより作製できる。
具体的には、半導体層１０２の形成工程に係る酸化物半導体膜の成膜工程に換えて、第１の酸化物層１５１となる第１の酸化物膜、酸化物半導体膜、及び第２の酸化物層１５２となる第２の酸化物膜を順に成膜する。その後、第１の酸化物膜、酸化物半導体膜、及び第２の酸化物膜を島状に加工することにより、第１の酸化物層１５１、半導体層１０２、及び第２の酸化物層１５２を形成することができる。
第１の酸化物膜、及び第２の酸化物膜は、上記半導体膜の成膜方法と同様の方法を用いて成膜することができる。
特に、第１の酸化物膜、半導体膜、及び第２の酸化物膜の成膜は、大気に暴露することなく連続して行うことが好ましい。これらを連続して成膜することにより、これらの界面欠陥の生成を抑制することができる。
以降の工程については、上記作製方法例を援用できる。このような方法により、図３に示すトランジスタ１５０を作製することができる。
以上が構成例１についての説明である。
［構成例２］
図４（Ａ）、（Ｂ）に、以下で例示するトランジスタ１６０の断面概略図を示す。なお、上面概略図については、図１（Ａ）を援用できる。図４に示すトランジスタ１６０は、主に第２の酸化物層１５２の形状が異なる点で、上記トランジスタ１５０と相違している。
トランジスタ１６０において、第２の酸化物層１５２は、その下面が一対の電極１０３のそれぞれの上面に接して設けられている。さらに、一対の電極１０３が設けられていない領域において、半導体層１０２の上面及び側面に接して設けられている。
図４に示す構成では、第２の酸化物層１５２およびゲート絶縁層１０４の上面形状が、ゲート電極１０５の上面形状と概略一致するように、同一のフォトマスクを用いて加工されている。
また、被覆層１１０は、ゲート絶縁層１０４だけでなく、第２の酸化物層１５２の端部にも接して設けられている。ここで、トランジスタ１６０のような構成では、上記トランジスタ１００やトランジスタ１５０に比べて第２の酸化物層１５２の厚さの分、一対の電極１０３とゲート電極１０５のそれぞれの上面の高低差が大きいため、ゲート電極１０５の端部における段差が、その上層に設けられる層（例えば絶縁層１０７）の被覆性が悪くなる恐れがある。しかしながら、被覆層１１０が第２の酸化物層１５２、ゲート絶縁層１０４、及びゲート電極１０５の側面を覆って設けられることにより、当該段差の影響が緩和され、その上層に設けられる層の被覆性を向上させることができる。特に、被覆層１１０は、一対の電極１０３に近いほど、基板１０１の被形成面と水平な方向の厚さが厚くなるように設けられると、より絶縁層１０７の被覆性を向上させることができる。
また、被覆層１１０は絶縁化または十分に高抵抗化されているため、被覆層１１０を介してゲート電極１０５と第２の酸化物層１５２とが電気的にショートしてしまうことがなく、良好なトランジスタ特性を得ることができる。
また、図４（Ｂ）に示すように、トランジスタ１６０のチャネル形成領域は、半導体層１０２の上面だけでなく、側面も第２の酸化物層１５２と接して設けられている。すなわち、半導体層１０２のチャネル形成領域が第１の酸化物層１５１と第２の酸化物層１５２とで囲われた構成となっている。さらに、ゲート電極１０５は半導体層１０２の上面だけでなく側面も覆うように設けられている。
このように、ゲート電極１０５が半導体層１０２の上面だけでなく側面も覆うため、半導体層１０２の側面側からもゲート電極１０５から電界を掛けることができる。また、半導体層１０２の側面に接して設けられる第２の酸化物層１５２により、半導体層１０２の側面においても界面準位の形成を抑制することができる。その結果、半導体層１０２の側面近傍に形成されるチャネルを積極的に用いることができると共に、トランジスタの電気特性の変動を抑制することができる。その結果、高いオン電流と高い信頼性を兼ね備えたトランジスタを実現できる。
［作製方法例２］
トランジスタ１６０は、実施の形態１で例示したトランジスタ１００の作製方法例や変形例、または上記作製方法例１の一部を異ならせることにより作製できる。
具体的には、半導体層１０２の形成工程に係る酸化物半導体膜の成膜工程に換えて、第１の酸化物膜、及び酸化物半導体膜を順に成膜する。その後第１の酸化物膜及び酸化物半導体膜を島状に加工することにより、第１の酸化物層１５１、半導体層１０２を形成する。その後、上記と同様の方法により、一対の電極１０３を形成する。
また、ゲート絶縁層１０４およびゲート電極１０５の形成工程において、絶縁膜１１４の成膜より前に第２の酸化物膜を成膜する。その後、導電膜１１５、絶縁膜１１４および第２の酸化物膜を同一のフォトマスクを用いて加工することにより、ゲート電極１０５、ゲート絶縁層１０４および第２の酸化物層１５２と、これらの少なくとも側面を被覆する被覆層１２０を形成する。
以降の工程については、上記各作製方法を援用できる。このような方法により、図４に示すトランジスタ１６０を作製することができる。
以上が構成例２についての説明である。
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせて実施することができる。
（実施の形態３）
本実施の形態では、本発明の一態様の半導体装置の半導体層に好適に用いることのできる酸化物半導体について説明する。
酸化物半導体は、エネルギーギャップが３．０ｅＶ以上と大きく、酸化物半導体を適切な条件で加工し、そのキャリア密度を十分に低減して得られた酸化物半導体膜が適用されたトランジスタにおいては、オフ状態でのソースとドレイン間のリーク電流（オフ電流）を、従来のシリコンを用いたトランジスタと比較して極めて低いものとすることができる。
酸化物半導体膜をトランジスタに適用する場合、酸化物半導体膜の膜厚は２ｎｍ以上４０ｎｍ以下とすることが好ましい。
適用可能な酸化物半導体としては、少なくともインジウム（Ｉｎ）あるいは亜鉛（Ｚｎ）を含むことが好ましい。特にＩｎとＺｎを含むことが好ましい。また、該酸化物半導体を用いたトランジスタの電気特性のばらつきを減らすためのスタビライザとして、それらに加えてガリウム（Ｇａ）、スズ（Ｓｎ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、スカンジウム（Ｓｃ）、イットリウム（Ｙ）、ランタノイド（例えば、セリウム（Ｃｅ）、ネオジム（Ｎｄ）、ガドリニウム（Ｇｄ））から選ばれた一種、または複数種が含まれていることが好ましい。
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化物、Ｓｎ−Ｚｎ系酸化物、Ａｌ−Ｚｎ系酸化物、Ｚｎ−Ｍｇ系酸化物、Ｓｎ−Ｍｇ系酸化物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯとも表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｚｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｉ−Ｚｎ系酸化物、Ｉｎ−Ｓｃ−Ｚｎ系酸化物、Ｉｎ−Ｙ−Ｚｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系酸化物を用いることができる。
ここで、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分として有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧａとＺｎ以外の金属元素が入っていてもよい。
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた一の金属元素または複数の金属元素、若しくは上記のスタビライザとしての元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２、Ｉｎ：Ｇａ：Ｚｎ＝１：３：４、Ｉｎ：Ｇａ：Ｚｎ＝１：３：６、Ｉｎ：Ｇａ：Ｚｎ＝３：１：２あるいはＩｎ：Ｇａ：Ｚｎ＝２：１：３の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いるとよい。
酸化物半導体膜に水素が多量に含まれると、酸化物半導体と結合することによって、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トランジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜の形成後において、脱水化処理（脱水素化処理）を行い酸化物半導体膜から、水素、又は水分を除去して不純物が極力含まれないように高純度化することが好ましい。
なお、酸化物半導体膜への脱水化処理（脱水素化処理）によって、酸化物半導体膜から酸素も同時に減少してしまうことがある。よって、酸化物半導体膜への脱水化処理（脱水素化処理）によって増加した酸素欠損を補填するため酸素を酸化物半導体に加える処理を行うことが好ましい。本明細書等において、酸化物半導体膜に酸素を供給する場合を、加酸素化処理と記す場合がある、または酸化物半導体膜に含まれる酸素を化学量論的組成よりも多くする場合を過酸素化処理と記す場合がある。
このように、酸化物半導体膜は、脱水化処理（脱水素化処理）により、水素または水分が除去され、加酸素化処理により酸素欠損を補填することによって、ｉ型（真性）化またはｉ型に限りなく近く実質的にｉ型（真性）である酸化物半導体膜とすることができる。なお、実質的に真性とは、酸化物半導体膜中にドナーに由来するキャリアが極めて少なく（ゼロに近く）、キャリア密度が１×１０１７／ｃｍ３以下、１×１０１６／ｃｍ３以下、１×１０１５／ｃｍ３以下、１×１０１４／ｃｍ３以下、１×１０１３／ｃｍ３以下であることをいう。
またこのように、ｉ型又は実質的にｉ型である酸化物半導体膜を備えるトランジスタは、極めて優れたオフ電流特性を実現できる。例えば、酸化物半導体膜を用いたトランジスタがオフ状態のときのドレイン電流を、室温（２５℃程度）にて１×１０−１８Ａ以下、好ましくは１×１０−２１Ａ以下、さらに好ましくは１×１０−２４Ａ以下、または８５℃にて１×１０−１５Ａ以下、好ましくは１×１０−１８Ａ以下、さらに好ましくは１×１０−２１Ａ以下とすることができる。なお、トランジスタがオフ状態とは、ｎチャネル型のトランジスタの場合、ゲート電圧がしきい値電圧よりも十分小さい状態をいう。具体的には、ゲート電圧がしきい値電圧よりも１Ｖ以上、２Ｖ以上または３Ｖ以上小さければ、トランジスタはオフ状態となる。
以下では、酸化物半導体膜の構造について説明する。
なお本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。従って、−５°以上５°以下の場合も含まれる。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。従って、８５°以上９５°以下の場合も含まれる。
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶として表す。
酸化物半導体膜は、非単結晶酸化物半導体膜と単結晶酸化物半導体膜とに大別される。非単結晶酸化物半導体膜とは、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜、多結晶酸化物半導体膜、微結晶酸化物半導体膜、非晶質酸化物半導体膜などをいう。
まずは、ＣＡＡＣ−ＯＳ膜について説明する。
ＣＡＡＣ−ＯＳ膜は、ｃ軸配向した複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさである。従って、ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、一辺が１０ｎｍ未満、５ｎｍ未満または３ｎｍ未満の立方体内に収まる大きさの場合も含まれる。ただし、ＣＡＡＣ−ＯＳ膜に含まれる複数の結晶部が連結することで、一つの大きな結晶領域を形成する場合がある。例えば、平面の高分解能ＴＥＭ像において、２５００ｎｍ２以上、５μｍ２以上または１０００μｍ２以上となる結晶領域が観察される場合がある。
透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によってＣＡＡＣ−ＯＳ膜の明視野像および回折パターンの複合解析像（高分解能ＴＥＭ像ともいう。）を観察することで複数の結晶部を確認することができる。一方、高分解能ＴＥＭ像によっても明確な結晶部同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を確認することができない。そのため、ＣＡＡＣ−ＯＳ膜は、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。
試料面と概略平行な方向から、ＣＡＡＣ−ＯＳ膜の断面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子の各層は、ＣＡＡＣ−ＯＳ膜の膜を形成する面（被形成面ともいう。）または上面の凹凸を反映した形状であり、ＣＡＡＣ−ＯＳ膜の被形成面または上面と平行に配列する。
一方、試料面と概略垂直な方向から、ＣＡＡＣ−ＯＳ膜の平面の高分解能ＴＥＭ像を観察すると、結晶部において、金属原子が三角形状または六角形状に配列していることを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られない。
断面の高分解能ＴＥＭ像および平面の高分解能ＴＥＭ像より、ＣＡＡＣ−ＯＳ膜の結晶部は配向性を有していることがわかる。
ＣＡＡＣ−ＯＳ膜に対し、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）装置を用いて構造解析を行うと、例えばＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳ膜の結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に概略垂直な方向を向いていることが確認できる。
一方、ＣＡＡＣ−ＯＳ膜に対し、ｃ軸に概略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による解析では、２θが５６°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ４の結晶の（１１０）面に帰属される。ＩｎＧａＺｎＯ４の単結晶酸化物半導体膜であれば、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行うと、（１１０）面と等価な結晶面に帰属されるピークが６本観察される。これに対し、ＣＡＡＣ−ＯＳ膜の場合は、２θを５６°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
以上のことから、ＣＡＡＣ−ＯＳ膜では、異なる結晶部間ではａ軸およびｂ軸の配向は不規則であるが、ｃ軸配向性を有し、かつｃ軸が被形成面または上面の法線ベクトルに平行な方向を向いていることがわかる。従って、前述の断面の高分解能ＴＥＭ観察で確認された層状に配列した金属原子の各層は、結晶のａｂ面に平行な面である。
なお、結晶部は、ＣＡＡＣ−ＯＳ膜を成膜した際、または加熱処理などの結晶化処理を行った際に形成される。上述したように、結晶のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルに平行な方向に配向する。従って、例えば、ＣＡＡＣ−ＯＳ膜の形状をエッチングなどによって変化させた場合、結晶のｃ軸がＣＡＡＣ−ＯＳ膜の被形成面または上面の法線ベクトルと平行にならないこともある。
また、ＣＡＡＣ−ＯＳ膜中において、ｃ軸配向した結晶部の分布が均一でなくてもよい。例えば、ＣＡＡＣ−ＯＳ膜の結晶部が、ＣＡＡＣ−ＯＳ膜の上面近傍からの結晶成長によって形成される場合、上面近傍の領域は、被形成面近傍の領域よりもｃ軸配向した結晶部の割合が高くなることがある。また、不純物の添加されたＣＡＡＣ−ＯＳ膜は、不純物が添加された領域が変質し、部分的にｃ軸配向した結晶部の割合の異なる領域が形成されることもある。
なお、ＩｎＧａＺｎＯ４の結晶を有するＣＡＡＣ−ＯＳ膜のｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ膜中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。ＣＡＡＣ−ＯＳ膜は、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さないことが好ましい。
ＣＡＡＣ−ＯＳ膜は、不純物濃度の低い酸化物半導体膜である。不純物は、水素、炭素、シリコン、遷移金属元素などの酸化物半導体膜の主成分以外の元素である。特に、シリコンなどの、酸化物半導体膜を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体膜から酸素を奪うことで酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体膜内部に含まれると、酸化物半導体膜の原子配列を乱し、結晶性を低下させる要因となる。なお、酸化物半導体膜に含まれる不純物は、キャリアトラップやキャリア発生源となる場合がある。
また、ＣＡＡＣ−ＯＳ膜は、欠陥準位密度の低い酸化物半導体膜である。例えば、酸化物半導体膜中の酸素欠損は、キャリアトラップとなることや、水素を捕獲することによってキャリア発生源となることがある。
不純物濃度が低く、欠陥準位密度が低い（酸素欠損の少ない）ことを、高純度真性または実質的に高純度真性と呼ぶ。高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリア発生源が少ないため、キャリア密度を低くすることができる。従って、当該酸化物半導体膜を用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性である酸化物半導体膜は、キャリアトラップが少ない。そのため、当該酸化物半導体膜を用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。なお、酸化物半導体膜のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体膜を用いたトランジスタは、電気特性が不安定となる場合がある。
また、ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。
次に、微結晶酸化物半導体膜について説明する。
微結晶酸化物半導体膜は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体膜に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）を有する酸化物半導体膜を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜と呼ぶ。また、ｎｃ−ＯＳ膜は、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。
ｎｃ−ＯＳ膜は、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。従って、ｎｃ−ＯＳ膜は、分析方法によっては、非晶質酸化物半導体膜と区別が付かない場合がある。例えば、ｎｃ−ＯＳ膜に対し、結晶部よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳ膜に対し、結晶部よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳ膜に対し、結晶部の大きさと近いか結晶部より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。また、ｎｃ−ＯＳ膜に対しナノビーム電子回折を行うと、リング状の領域内に複数のスポットが観測される場合がある。
ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも規則性の高い酸化物半導体膜である。そのため、ｎｃ−ＯＳ膜は、非晶質酸化物半導体膜よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳ膜は、異なる結晶部間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳ膜は、ＣＡＡＣ−ＯＳ膜と比べて欠陥準位密度が高くなる。
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、ＣＡＡＣ−ＯＳ膜のうち、二種以上を有する積層膜であってもよい。
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせて実施することができる。
（実施の形態４）
本実施の形態では、本発明の一態様である酸化物半導体を備えるトランジスタを使用し、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を、図面を用いて説明する。
図５に半導体装置の回路図を示す。
図５に示す半導体装置は、第１の半導体材料を用いたトランジスタ３２００と第２の半導体材料を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、先の実施の形態で説明したトランジスタを用いることができる。
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、またはガリウムヒ素等など）とし、第２の半導体材料を先の実施の形態で説明した酸化物半導体とすることができる。酸化物半導体以外の材料として単結晶シリコンなどを用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジスタは、オフ電流が低い。
トランジスタ３３００は、酸化物半導体を有する半導体層にチャネルが形成されるトランジスタである。トランジスタ３３００は、オフ電流が小さいため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能となるため、消費電力を十分に低減することができる。
図５において、第１の配線３００１はトランジスタ３２００のソース電極と電気的に接続され、第２の配線３００２はトランジスタ３２００のドレイン電極と電気的に接続されている。また、第３の配線３００３はトランジスタ３３００のソース電極またはドレイン電極の一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲート電極と電気的に接続されている。そして、トランジスタ３２００のゲート電極、およびトランジスタ３３００のソース電極またはドレイン電極の他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。
図５に示す半導体装置では、トランジスタ３２００のゲート電極の電位が保持可能という特徴を活かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００がオン状態となる電位にして、トランジスタ３３００をオン状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート電極、および容量素子３４００に与えられる。すなわち、トランジスタ３２００のゲート電極には、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００がオフ状態となる電位にして、トランジスタ３３００をオフ状態とすることにより、トランジスタ３２００のゲート電極に与えられた電荷が保持される（保持）。
トランジスタ３３００のオフ電流は極めて小さいため、トランジスタ３２００のゲート電極の電荷は長時間にわたって保持される。
次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、トランジスタ３２００のゲート電極に保持された電荷量に応じて、第２の配線３００２は異なる電位をとる。一般に、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲート電極にＨｉｇｈレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｈは、トランジスタ３２００のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値Ｖｔｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ３２００を「オン状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トランジスタ３２００のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＞Ｖｔｈ＿Ｈ）となれば、トランジスタ３２００は「オン状態」となる。Ｌｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ３２００は「オフ状態」のままである。このため、第２の配線３００２の電位を判別することで、保持されている情報を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み出せることが必要になる。このように情報を読み出さない場合には、トランジスタ３２００がｎチャネル型であるとすると、ゲート電極の状態にかかわらずトランジスタ３２００が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈより小さい電位を第５の配線３００５に与えればよい。または、トランジスタ３２００がｐチャネル型であれば、ゲート電極の状態にかかわらずトランジスタ３２００が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電位を第５の配線３００５に与えればよい。
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持することが可能である。
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、ゲート絶縁層の劣化といった問題が生じない。すなわち、開示する発明に係る半導体装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き込みが行われるため、高速な動作も容易に実現しうる。
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせて実施することができる。
（実施の形態５）
本実施の形態では、先の実施の形態で説明したトランジスタ、または先の実施の形態で説明した記憶装置を含むＣＰＵについて説明する。
図６は、上記実施の形態で説明したトランジスタを少なくとも一部に用いたＣＰＵの一例の構成を示すブロック図である。
図６に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８（Ｂｕｓ Ｉ／Ｆ）、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９（ＲＯＭ Ｉ／Ｆ）を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図６に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図６に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。
バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。
ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。
また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。
図６に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、先の実施の形態に示したトランジスタを用いることができる。
図６に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。すなわち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。
図７は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子７００は、電源遮断で記憶データが揮発する回路７０１と、電源遮断で記憶データが揮発しない回路７０２と、スイッチ７０３と、スイッチ７０４と、論理素子７０６と、容量素子７０７と、選択機能を有する回路７２０と、を有する。回路７０２は、容量素子７０８と、トランジスタ７０９と、トランジスタ７１０と、を有する。なお、記憶素子７００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。
ここで、回路７０２には、先の実施の形態で説明した記憶装置を用いることができる。記憶素子７００への電源電圧の供給が停止した際、回路７０２のトランジスタ７０９のゲートには接地電位（０Ｖ）、またはトランジスタ７０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ７０９のゲートが抵抗等の負荷を介して接地される構成とする。
スイッチ７０３は、一導電型（例えば、ｎチャネル型）のトランジスタ７１３を用いて構成され、スイッチ７０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ７１４を用いて構成した例を示す。ここで、スイッチ７０３の第１の端子はトランジスタ７１３のソースとドレインの一方に対応し、スイッチ７０３の第２の端子はトランジスタ７１３のソースとドレインの他方に対応し、スイッチ７０３はトランジスタ７１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１３のオン状態またはオフ状態）が選択される。スイッチ７０４の第１の端子はトランジスタ７１４のソースとドレインの一方に対応し、スイッチ７０４の第２の端子はトランジスタ７１４のソースとドレインの他方に対応し、スイッチ７０４はトランジスタ７１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ７１４のオン状態またはオフ状態）が選択される。
トランジスタ７０９のソースとドレインの一方は、容量素子７０８の一対の電極のうちの一方、およびトランジスタ７１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ７１０のソースとドレインの一方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ７０３の第１の端子（トランジスタ７１３のソースとドレインの一方）と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）はスイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と電気的に接続される。スイッチ７０４の第２の端子（トランジスタ７１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）と、スイッチ７０４の第１の端子（トランジスタ７１４のソースとドレインの一方）と、論理素子７０６の入力端子と、容量素子７０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子７０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０７の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子７０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子７０８の一対の電極のうちの他方は、低電位電源を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。
なお、容量素子７０７および容量素子７０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。
トランジスタ７０９の第１ゲート（第１のゲート電極）には、制御信号ＷＥが入力される。スイッチ７０３およびスイッチ７０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。
トランジスタ７０９のソースとドレインの他方には、回路７０１に保持されたデータに対応する信号が入力される。図７では、回路７０１から出力された信号が、トランジスタ７０９のソースとドレインの他方に入力される例を示した。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６によってその論理値が反転された反転信号となり、回路７２０を介して回路７０１に入力される。
なお、図７では、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号は、論理素子７０６および回路７２０を介して回路７０１に入力する例を示したがこれに限定されない。スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路７０１に入力されてもよい。例えば、回路７０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ７０３の第２の端子（トランジスタ７１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。
図７におけるトランジスタ７０９は、上記実施の形態で説明したトランジスタを用いることができる。また、第２ゲート（第２のゲート電極）を有する構成とすることが好ましい。第１ゲートには制御信号ＷＥを入力し、第２ゲートには制御信号ＷＥ２を入力することができる。制御信号ＷＥ２は、一定の電位の信号とすればよい。当該一定の電位には、例えば、接地電位ＧＮＤやトランジスタ７０９のソース電位よりも小さい電位などが選ばれる。制御信号ＷＥ２は、トランジスタ７０９のしきい値電圧を制御するための電位信号であり、トランジスタ７０９のＩｃｕｔ（トランジスタのゲート電圧が０Ｖ時の電流）をより低減することができる。なお、トランジスタ７０９としては、第２ゲートを有さないトランジスタを用いることもできる。
また、図７において、記憶素子７００に用いられるトランジスタのうち、トランジスタ７０９以外のトランジスタは、酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン層またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子７００に用いられるトランジスタ全てを、チャネルが酸化物半導体層で形成されるトランジスタとすることもできる。または、記憶素子７００は、トランジスタ７０９以外にも、チャネルが酸化物半導体層で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体なる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。
図７における回路７０１には、例えばフリップフロップ回路を用いることができる。また、論理素子７０６としては、例えばインバータやクロックドインバータ等を用いることができる。
本発明の一態様における半導体装置では、記憶素子７００に電源電圧が供給されない間は、回路７０１に記憶されていたデータを、回路７０２に設けられた容量素子７０８によって保持することができる。
また、酸化物半導体層にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体層にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ７０９として用いることによって、記憶素子７００に電源電圧が供給されない間も容量素子７０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子７００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。
また、スイッチ７０３およびスイッチ７０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路７０１が元のデータを保持しなおすまでの時間を短くすることができる。
また、回路７０２において、容量素子７０８によって保持された信号はトランジスタ７１０のゲートに入力される。そのため、記憶素子７００への電源電圧の供給が再開された後、容量素子７０８によって保持された信号を、トランジスタ７１０の状態（オン状態、またはオフ状態）に変換して、回路７０２から読み出すことができる。それ故、容量素子７０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。
このような記憶素子７００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。
本実施の形態では、記憶素子７００をＣＰＵに用いる例として説明したが、記憶素子７００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせて実施することができる。
（実施の形態６）
本実施の形態では、上記実施の形態で説明したトランジスタ、記憶装置、またはＣＰＵ等（ＤＳＰ、カスタムＬＳＩ、ＰＬＤ、ＲＦ−ＩＤを含む）などの半導体装置を用いることのできる電子機器の例について説明する。
上記実施の形態で例示したトランジスタ、記憶装置、またはＣＰＵ等は、さまざまな電子機器（遊技機も含む）に適用することができる。電子機器としては、テレビ、モニタ等の表示装置、照明装置、パーソナルコンピュータ、ワードプロセッサ、画像再生装置、ポータブルオーディオプレーヤ、ラジオ、テープレコーダ、ステレオ、電話、コードレス電話、携帯電話、自動車電話、トランシーバ、無線機、ゲーム機、電卓、携帯情報端末、電子手帳、電子書籍、電子翻訳機、音声入力機器、ビデオカメラ、デジタルスチルカメラ、電気シェーバ、ＩＣチップ、電子レンジ等の高周波加熱装置、電気炊飯器、電気洗濯機、電気掃除機、エアコンディショナーなどの空調設備、食器洗い機、食器乾燥機、衣類乾燥機、布団乾燥機、電気冷蔵庫、電気冷凍庫、電気冷凍冷蔵庫、ＤＮＡ保存用冷凍庫、放射線測定器、透析装置、Ｘ線診断装置等の医療機器、などが挙げられる。また、煙感知器、熱感知器、ガス警報装置、防犯警報装置などの警報装置も挙げられる。さらに、誘導灯、信号機、ベルトコンベア、エレベータ、エスカレータ、産業用ロボット、電力貯蔵システム等の産業機器も挙げられる。また、燃料を用いたエンジンや、非水系二次電池からの電力を用いて電動機により推進する移動体なども、電子機器の範疇に含まれるものとする。上記移動体として、例えば、電気自動車（ＥＶ）、内燃機関と電動機を併せ持ったハイブリッド車（ＨＥＶ）、プラグインハイブリッド車（ＰＨＥＶ）、これらのタイヤ車輪を無限軌道に変えた装軌車両、電動アシスト自転車を含む原動機付自転車、自動二輪車、電動車椅子、ゴルフ用カート、小型または大型船舶、潜水艦、ヘリコプター、航空機、ロケット、人工衛星、宇宙探査機や惑星探査機、宇宙船が挙げられる。これらの電子機器の一部の具体例を図８に示す。
図８（Ａ）に示すテレビジョン装置８０００は、筐体８００１に表示部８００２が組み込まれており、表示部８００２により映像を表示し、スピーカ部８００３から音声を出力することが可能である。先の実施の形態で例示したトランジスタを筐体８００１に組み込まれた表示部８００２を動作するための駆動回路または画素に用いることが可能である。
表示部８００２は、液晶表示装置、有機ＥＬ素子などの発光素子を各画素に備えた発光装置、電気泳動表示装置、ＤＭＤ（Ｄｉｇｉｔａｌ Ｍｉｃｒｏｍｉｒｒｏｒ Ｄｅｖｉｃｅ）、ＰＤＰ（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）等の半導体表示装置を用いることができる。
テレビジョン装置８０００は、受信機やモデムなどを備えていてもよい。テレビジョン装置８０００は、受信機により一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線又は無線による通信ネットワークに接続することにより、一方向（送信者から受信者）又は双方向（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
また、テレビジョン装置８０００は、情報通信を行うためのＣＰＵ８００４や、メモリを備えていてもよい。ＣＰＵ８００４やメモリに、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを用いることによって省電力化を図ることができる。
図８（Ａ）に示す警報装置８１００は、住宅用火災警報器であり、煙または熱の検出部８１０２と、マイクロコンピュータ８１０１を有している。マイクロコンピュータ８１０１は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵを含む電気機器の一例である。
また、図８（Ａ）に示す室内機８２００および室外機８２０４を有するエアコンディショナーは、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電気機器の一例である。具体的に、室内機８２００は、筐体８２０１、送風口８２０２、ＣＰＵ８２０３等を有する。図８（Ａ）においては、ＣＰＵ８２０３が、室内機８２００に設けられている場合を例示しているが、ＣＰＵ８２０３は室外機８２０４に設けられていてもよい。または、室内機８２００と室外機８２０４の両方に、ＣＰＵ８２０３が設けられていてもよい。先の実施の形態に示したトランジスタをエアコンディショナーのＣＰＵに用いることによって省電力化を図ることができる。
また、図８（Ａ）に示す電気冷凍冷蔵庫８３００は、先の実施の形態に示したトランジスタ、記憶装置、またはＣＰＵ等を含む電気機器の一例である。具体的に、電気冷凍冷蔵庫８３００は、筐体８３０１、冷蔵室用扉８３０２、冷凍室用扉８３０３、ＣＰＵ８３０４等を有する。図８（Ａ）では、ＣＰＵ８３０４が、筐体８３０１の内部に設けられている。先の実施の形態に示したトランジスタを電気冷凍冷蔵庫８３００のＣＰＵ８３０４に用いることによって省電力化が図れる。
図８（Ｂ）、（Ｃ）には、電気機器の一例である電気自動車の例を示す。電気自動車９７００には、二次電池９７０１が搭載されている。二次電池９７０１の電力は、回路９７０２により出力が調整されて、駆動装置９７０３に供給される。回路９７０２は、図示しないＲＯＭ、ＲＡＭ、ＣＰＵ等を有する処理装置９７０４によって制御される。先の実施の形態に示したトランジスタを電気自動車９７００のＣＰＵに用いることによって省電力化が図れる。
駆動装置９７０３は、直流電動機もしくは交流電動機単体、または電動機と内燃機関と、を組み合わせて構成される。処理装置９７０４は、電気自動車９７００の運転者の操作情報（加速、減速、停止など）や走行時の情報（上り坂や下り坂等の情報、駆動輪にかかる負荷情報など）の入力情報に基づき、回路９７０２に制御信号を出力する。回路９７０２は、処理装置９７０４の制御信号により、二次電池９７０１から供給される電気エネルギーを調整して駆動装置９７０３の出力を制御する。交流電動機を搭載している場合は、図示していないが、直流を交流に変換するインバータも内蔵される。
本実施の形態は、本明細書中に記載する他の実施の形態または実施例と適宜組み合わせて実施することができる。
本実施例ではトランジスタを作製し、その断面観察、及び電気特性の測定を行った。
［トランジスタの作製］
トランジスタを作製した試料として、試料１乃至試料３の３種類作製した。以下では特に言及する場合を除いては、これら３種類の試料において同様の工程を経るものとして説明を行う。
基板として、シリコンウェハを用いた。まず、基板に対して熱酸化を行い、基板表面上に熱酸化膜を形成した。続いて、熱酸化膜上に厚さ約３００ｎｍの酸窒化シリコン膜をプラズマＣＶＤ法により形成した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法を用いて表面を平坦化した。
続いて、酸化物半導体膜（ＯＳ１）と、これとは組成の異なる酸化物半導体膜（ＯＳ２）をスパッタリング法により順に成膜した。続いて、厚さ約５ｎｍのタングステン膜をスパッタリング法により成膜した。その後タングステン膜上に厚さ約２０ｎｍの非感光性の有機樹脂膜と、厚さ約１００ｎｍのネガ型のレジスト膜を形成し、レジスト膜に対して電子ビームを走査して露光し、現像処理を行うことでレジスト膜のパターンを形成した。続いてレジスト膜をマスクとして有機樹脂膜とタングステン膜をエッチングし、レジスト膜を除去した。続いてタングステン膜をマスクとして酸化物半導体膜（ＯＳ１及びＯＳ２）をエッチングした。その後、タングステン膜を除去することにより、島状の第１の酸化物層及び半導体層を得た。
ここで、試料１及び試料２では、酸化物半導体膜（ＯＳ１）の厚さを２０ｎｍ、酸化物半導体膜（ＯＳ２）の厚さを１５ｎｍとした。また、試料３では、酸化物半導体膜（ＯＳ１）の厚さを１０ｎｍ、酸化物半導体膜（ＯＳ２）の厚さを４０ｎｍとした。
続いて、厚さ約１０ｎｍのタングステン膜をスパッタリング法により成膜し、その上方に厚さ約２０ｎｍの非感光性の有機樹脂膜を形成した。その後上記と同様の方法により、当該タングステン膜上にレジスト膜のパターンを形成した。続いて、レジスト膜をマスクとしてタングステン膜と有機樹脂膜をエッチングし、島状の半導体層上の一対の電極を得た。
続いて、厚さ約５ｎｍの酸化物半導体膜（ＯＳ３）をスパッタリング法により成膜した。その後、厚さ約１０ｎｍの酸窒化シリコン膜をプラズマＣＶＤ法により成膜した。続いて、厚さ約１０ｎｍの窒化チタン膜と、厚さ約１０ｎｍのタングステン膜をスパッタリング法により連続して成膜した。続いて、上記と同様の方法により、当該タングステン膜上にレジスト膜のパターンを形成した。
続いて、レジスト膜をマスクとして、タングステン膜と窒化チタン膜をドライエッチング法によりエッチングした。エッチングはまず初めに、エッチングガスとしてＣｌ２（流量４５ｓｃｃｍ）とＣＦ４（流量５５ｓｃｃｍ）とＯ２（流量５５ｓｃｃｍ）の混合ガスを用い、ＩＣＰ電力３０００Ｗ、バイアス電力１１０Ｗ、圧力０．６７Ｐａ、基板温度４０℃の条件で約５秒間行った。続いて、エッチングガスとしてＣｌ２（流量５０ｓｃｃｍ）とＢＣｌ３（流量１５０ｓｃｃｍ）の混合ガスを用い、ＩＣＰ電力１０００Ｗ、バイアス電力５０Ｗ、圧力０．６７Ｐａ、基板温度４０℃の条件で約１２秒間行った。
続いて、酸窒化シリコン膜のエッチングを行った。エッチングはエッチングガスとしてＣＨＦ３（流量５６ｓｃｃｍ）とＨｅ（流量１４４ｓｃｃｍ）の混合ガスを用い、ＩＣＰ電力２５Ｗ、バイアス電力４２５Ｗ、圧力７．５Ｐａの条件で約１６秒間行った。
続いて、酸化物半導体膜（ＯＳ３）のエッチングを行った。エッチングはエッチングガスとしてＣＨ４（流量１６ｓｃｃｍ）とＡｒ（流量３２ｓｃｃｍ）の混合ガスを用い、ＩＣＰ電力６００Ｗ、バイアス電力１００Ｗ、圧力１．０Ｐａ、基板温度７０℃の条件で約２２秒間行った。
その後、酸素雰囲気中におけるプラズマ処理（アッシングともいう）により、レジスト膜を除去した。この段階で、ゲート電極、ゲート絶縁層、及び第２の酸化物層を得た。
試料３については、この段階で工程を終了し断面観察を行った。取得した断面観察像については、後に説明する。
続いて、試料２のみ、フッ化水素酸を用いて被覆層のエッチングを行った。エッチングは、基板を回転させながら希釈したフッ化水素酸を吐出することにより行った。フッ化水素酸としては、０．５ｗ％のフッ化水素酸と水とを１：１００の割合で混合したものを用いた。
続いて、絶縁層として、厚さ約２０ｎｍ酸化アルミニウム膜と、厚さ約１５０ｎｍの酸窒化シリコン膜を成膜した。
酸化アルミニウム膜はスパッタリング法により成膜した。成膜は酸化アルミニウムをスパッタリングターゲットに用い、成膜ガスとしてＡｒとＯ２（共に流量２５ｓｃｃｍ）の混合ガスを用い、基板とスパッタリングターゲットとの距離を６０ｍｍとし、圧力０．４Ｐａ、ＲＦ電力２５００Ｗの条件で行った。
また、酸窒化シリコン膜は、プラズマＣＶＤ法により成膜した。
以上の工程により、試料１および試料２を作製した。試料２は、被覆層をフッ化水素酸でエッチングする工程を経ている点で、試料１の作製工程と相違している。
［断面観察］
作製した試料について、走査透過電子顕微鏡（ＳＴＥＭ：Ｓｃａｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による断面観察を行った。
まず、試料３について、トランジスタのチャネル長方向の断面観察像を図９（Ａ）に示す。図９（Ａ）は、位相コントラスト像（透過電子（ＴＥ：Ｔｒａｎｓｍｉｔｔｅｄ Ｅｌｅｃｔｒｏｎ）像ともいう。）である。
図９（Ａ）に示す断面観察像より、ゲート電極、ゲート絶縁層、及び第２の酸化物層の側面がほぼ一致するように加工されており、これらの側面、及びゲート電極の上面を覆うように、被覆層（第１の被覆層）が形成されていることが確認できた。
ここで、図９（Ａ）中の破線で囲った２点（ポイント１、ポイント２）について、エネルギー分散型Ｘ線分光法（ＥＤＸ：Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｓｃｏｐｙ）を用いた元素分析を行った結果を、それぞれ図９（Ｂ）、（Ｃ）に示す。ここで、ポイント１はゲート絶縁層である酸窒化シリコン膜の内部の領域、ポイント２は当該ゲート絶縁層の側面とこれに接する被覆層を含む領域に相当する。
図９（Ｂ）より、ゲート絶縁層の内部（ポイント１）では、主にシリコン、酸素などが検出されている。一方、ゲート絶縁層の側面近傍（ポイント２）では、上記のほかにタングステンや炭素が多く検出されている。タングステンはソース電極及びドレイン電極を構成する金属元素である。また炭素はレジスト材料に含まれる元素である。したがってゲート絶縁層の側面に接する被覆層は、第２の酸化物層を形成するためのエッチングの際に、レジストの一部や、ソース電極及びドレイン電極の上部の一部がエッチングされ、これらの反応生成物としてゲート絶縁層の側面に付着したものであることがわかる。
図１０（Ａ）、（Ｂ）にそれぞれ試料１、試料２における断面観察像を示す。図１０（Ａ）、（Ｂ）はそれぞれ位相コントラスト像である。
図１０（Ａ）に示す断面観察像より、試料１では一対の電極上のゲート電極、ゲート絶縁層、及び第２の酸化物層の端部の段差部において、絶縁層の第１層である酸化アルミニウム膜に低密度な領域や段切れは見られず、確実に当該段差を被覆していることが確認できる。
ここで、試料３の断面観察像（図９（Ａ））では被覆層（第１の被覆層）は明瞭に確認できていたが、試料１の断面観察像（図１０（Ａ））では被覆層（第２の被覆層）が酸化アルミニウム膜等と同程度にまで明るさ（コントラスト）が変化していることがわかる。ここで、位相コントラスト像は試料を透過した電子を結像して得られる像であるため、膜による電子の吸収が小さいほど明るく視認される。例えば膜に原子数の小さい元素を構成元素として多く含む場合や、膜の密度の低い場合には明るく視認される。このことから、酸化アルミニウム膜の成膜時などに被覆層が酸化されることにより、その密度が低下したことが確認できる。
また、図１０（Ｂ）に示す断面観察像より、試料２では少なくとも第２の酸化物層の端部がゲート電極の端部よりも内側に位置していることがわかる。さらに、一対の電極上のゲート電極、ゲート絶縁層、及び第２の酸化物層の端部の段差部において、絶縁層の第１層である酸化アルミニウム膜に低密度な領域（鬆ともいう）が形成されていることが確認できる。また、第２の酸化物層の端部と酸化アルミニウム膜との間に空洞が形成されていることも確認できる。これは、被覆層をエッチングにより除去する工程で少なくとも第２の酸化物層の端部がエッチングにより後退してアンダーカットが形成され、その上層に設けられる絶縁層の被覆性が低下したことが原因であると推察される。このように、保護膜として機能する絶縁層に低密度な領域が形成されていると、水や水素などの不純物に対するバリア性が低下し、信頼性が損なわれてしまう危険性がある。
［電気特性の測定］
続いて、作製した試料１及び試料２のトランジスタについて、電気特性を測定した。ここでは、ソース−ドレイン間の電位差（以下、ドレイン電圧Ｖｄともいう）を０．１Ｖまたは１．０Ｖとし、ソース−ゲート間の電位差（以下、ゲート電圧Ｖｇともいう）を−３．０Ｖから３．０Ｖまで変化させたときのソース−ドレイン間に流れる電流（以下、ドレイン電流Ｉｄともいう）の変化特性、すなわちＶｇ−Ｉｄ特性を測定した。
ここでは一例として、Ｌ／Ｗ＝１００ｎｍ／１０００ｎｍのトランジスタをそれぞれ９個、Ｌ／Ｗ＝５０ｎｍ／１００ｎｍのトランジスタをそれぞれ２５個用いて測定を行った結果について示す。ここでＬはチャネル長、Ｗはチャネル幅をそれぞれ意味する。
図１１（Ａ）、（Ｂ）にそれぞれ試料１、試料２におけるＬ／Ｗ＝１００ｎｍ／１０００ｎｍのトランジスタのＶｇ−Ｉｄ特性を示す。また、図１２（Ａ）、（Ｂ）にそれぞれ、試料１、試料２におけるＬ／Ｗ＝５０ｎｍ／１００ｎｍのトランジスタのＶｇ−Ｉｄ特性を示す。
図１１（Ａ）、（Ｂ）より、試料１と試料２とで、初期特性として同等の電気特性が得られていることがわかる。また、図１２（Ａ）、（Ｂ）より、チャネル長Ｌ及びチャネル幅Ｗが極めて小さいトランジスタであっても、試料１と試料２とで、初期特性として同等の電気特性が得られていることがわかる。このことから、試料１では、被覆層を介してゲート電極とソース電極及びドレイン電極とが電気的にショートしてしまうことなく、これらが確実に絶縁されていることが確認できた。
以上の断面観察像、及び電気特性の測定結果から、本発明の一態様の半導体装置の作製方法を用いて作製したトランジスタは、トランジスタを覆う絶縁層の被覆性が向上し、信頼性の高いトランジスタであることが確認できた。また、極めて微細に作製されたトランジスタであっても、良好な電気特性を付与できることが確認できた。
１００ トランジスタ
１０１ 基板
１０２ 半導体層
１０３ 電極
１０４ ゲート絶縁層
１０５ ゲート電極
１０６ 絶縁層
１０７ 絶縁層
１１０ 被覆層
１１４ 絶縁膜
１１５ 導電膜
１２０ 被覆層
１５０ トランジスタ
１５１ 酸化物層
１５２ 酸化物層
１６０ トランジスタ
７００ 記憶素子
７０１ 回路
７０２ 回路
７０３ スイッチ
７０４ スイッチ
７０６ 論理素子
７０７ 容量素子
７０８ 容量素子
７０９ トランジスタ
７１０ トランジスタ
７１３ トランジスタ
７１４ トランジスタ
７２０ 回路
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
８０００ テレビジョン装置
８００１ 筐体
８００２ 表示部
８００３ スピーカ部
８００４ ＣＰＵ
８１００ 警報装置
８１０１ マイクロコンピュータ
８１０２ 検出部
８２００ 室内機
８２０１ 筐体
８２０２ 送風口
８２０３ ＣＰＵ
８２０４ 室外機
８３００ 電気冷凍冷蔵庫
８３０１ 筐体
８３０２ 冷蔵室用扉
８３０３ 冷凍室用扉
８３０４ ＣＰＵ
９７００ 電気自動車
９７０１ 二次電池
９７０２ 回路
９７０３ 駆動装置
９７０４ 処理装置

Claims (9)

  1. 絶縁表面上に、酸化物半導体層を形成する工程と、
    前記酸化物半導体層上に、ソース電極およびドレイン電極を形成する工程と、
    前記酸化物半導体層、前記ソース電極、および前記ドレイン電極上に、絶縁膜および導電膜をこの順番で成膜する工程と、
    前記導電膜および前記絶縁膜の一部をエッチングしてゲート電極およびゲート絶縁層を形成し、且つ、前記ソース電極および前記ドレイン電極の上部の一部をエッチングして前記ソース電極および前記ドレイン電極の構成元素を含む第１の被覆層を前記ゲート絶縁層の側面に接して形成する工程と、
    前記第１の被覆層を酸化させて、第２の被覆層を形成する工程と、
    前記第２の被覆層上に、酸化物を含む保護絶縁層を成膜する工程と、を有することを特徴とする半導体装置の作製方法。
  2. 絶縁表面上に、酸化物半導体層を形成する工程と、
    前記酸化物半導体層上に、ソース電極およびドレイン電極を形成する工程と、
    前記酸化物半導体層、前記ソース電極、および前記ドレイン電極上に、絶縁膜および導電膜をこの順番で成膜する工程と、
    前記導電膜および前記絶縁膜の一部をエッチングしてゲート電極およびゲート絶縁層を形成し、且つ、前記ソース電極および前記ドレイン電極の上部の一部をエッチングして前記ソース電極および前記ドレイン電極の構成元素を含む第１の被覆層を前記ゲート絶縁層の側面に接して形成する工程と、
    前記第１の被覆層上に酸素を含む雰囲気下で酸化物を含む保護絶縁層を成膜すると共に、前記第１の被覆層を酸化させて、第２の被覆層を形成する工程と、を有することを特徴とする半導体装置の作製方法。
  3. 絶縁表面上に、第１の酸化物層、および酸化物半導体層をこの順番で積層して形成する工程と、
    前記酸化物半導体層上に、ソース電極およびドレイン電極を形成する工程と、
    前記酸化物半導体層、前記ソース電極、および前記ドレイン電極上に、酸化物膜、絶縁膜、および導電膜をこの順番で成膜する工程と、
    前記導電膜、前記絶縁膜、および前記酸化物膜の一部をエッチングしてゲート電極、ゲート絶縁層、および第２の酸化物層を形成し、且つ、前記ソース電極および前記ドレイン電極の上部の一部をエッチングして前記ソース電極および前記ドレイン電極の構成元素を含む第１の被覆層を前記ゲート絶縁層の側面および前記第２の酸化物層の側面に接して形成する工程と、
    前記第１の被覆層を酸化させて、第２の被覆層を形成する工程と、
    前記第２の被覆層上に、酸化物を含む保護絶縁層を成膜する工程と、を有することを特徴とする半導体装置の作製方法。
  4. 絶縁表面上に、第１の酸化物層、および酸化物半導体層をこの順番で積層して形成する工程と、
    前記酸化物半導体層上に、ソース電極およびドレイン電極を形成する工程と、
    前記酸化物半導体層、前記ソース電極、および前記ドレイン電極上に、酸化物膜、絶縁膜、および導電膜をこの順番で成膜する工程と、
    前記導電膜、前記絶縁膜、および前記酸化物膜の一部をエッチングしてゲート電極、ゲート絶縁層、および第２の酸化物層を形成し、且つ、前記ソース電極および前記ドレイン電極の上部の一部をエッチングして前記ソース電極および前記ドレイン電極の構成元素を含む第１の被覆層を前記ゲート絶縁層の側面および前記第２の酸化物層の側面に接して形成する工程と、
    前記第１の被覆層上に酸素を含む雰囲気下で酸化物を含む保護絶縁層を成膜すると共に、前記第１の被覆層を酸化させて、第２の被覆層を形成する工程と、を有することを特徴とする半導体装置の作製方法。
  5. 絶縁表面上に酸化物半導体層と、
    前記酸化物半導体層上に、ソース電極およびドレイン電極と、
    前記酸化物半導体層上、前記ソース電極上、および前記ドレイン電極上に位置し、前記ソース電極と接する領域および前記ドレイン電極と接する領域を有するゲート絶縁層と、
    前記ゲート絶縁層上に、ゲート電極と、
    前記ゲート絶縁層の側面に接し、前記ソース電極および前記ドレイン電極の構成元素を含む酸化物を含む被覆層と、
    前記被覆層を覆い、酸化物を含む保護絶縁層と、を有し、
    前記ゲート電極と前記ゲート絶縁層とは、上面形状が概略一致することを特徴とする半導体装置。
  6. 絶縁表面上に第１の酸化物層と、
    前記第１の酸化物層上に酸化物半導体層と、
    前記酸化物半導体層上に第２の酸化物層と、
    前記第２の酸化物層上に、ソース電極およびドレイン電極と、
    前記第２の酸化物層上、前記ソース電極上、および前記ドレイン電極上に位置し、前記ソース電極と接する領域および前記ドレイン電極と接する領域を有するゲート絶縁層と、
    前記ゲート絶縁層上に、ゲート電極と、
    前記ゲート絶縁層の側面に接し、前記ソース電極および前記ドレイン電極の構成元素を含む酸化物を含む被覆層と、
    前記被覆層を覆い、酸化物を含む保護絶縁層と、を有し、
    前記ゲート電極と前記ゲート絶縁層とは、上面形状が概略一致することを特徴とする半導体装置。
  7. 絶縁表面上に第１の酸化物層と、
    前記第１の酸化物層上に酸化物半導体層と、
    前記酸化物半導体層上に、ソース電極およびドレイン電極と、
    酸化物半導体層上、前記ソース電極上、および前記ドレイン電極上に位置し、前記ソース電極と接する領域および前記ドレイン電極と接する領域を有する第２の酸化物層と、
    前記第２の酸化物層上に、ゲート絶縁層と、
    前記ゲート絶縁層上に、ゲート電極と、
    前記ゲート絶縁層の側面、および前記第２の酸化物層の側面に接し、前記ソース電極および前記ドレイン電極の構成元素を含む酸化物を含む被覆層と、
    前記被覆層を覆い、酸化物を含む保護絶縁層と、を有し、
    前記ゲート電極、前記ゲート絶縁層及び前記第２の酸化物層は、上面形状が概略一致することを特徴とする半導体装置。
  8. 請求項５乃至請求項７のいずれか一項において、
    前記保護絶縁層は、酸化アルミニウムを含むことを特徴とする半導体装置。
  9. 請求項５乃至請求項８のいずれか一項において、
    前記構成元素は、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンであることを特徴とする半導体装置。
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