KR102549926B1 - 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기 - Google Patents

반도체 장치, 반도체 장치의 제작 방법, 및 전자기기 Download PDF

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카츠아키 토치바야시
카즈야 하나오카
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    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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    • H01L2924/13069—Thin film transistor [TFT]

Abstract

본 발명은, 신뢰성이 높은 반도체 장치를 제공한다.
제1 절연층과, 제1 절연층 위의 제1 산화물 절연층과, 제1 산화물 절연층 위의 산화물 반도체층과, 산화물 반도체층 위의 소스 전극층, 및 드레인 전극층과, 산화물 반도체층, 소스 전극층, 및 드레인 전극층 위의 제2 산화물 절연층과, 제2 산화물 절연층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층과, 제1 절연층, 소스 전극층, 드레인 전극층, 제2 산화물 절연층, 게이트 절연층 및 게이트 전극층 위의 제2 절연층과, 제1 절연층, 소스 전극층, 드레인 전극층, 및 제2 절연층 위의 제3 절연층을 갖고, 제2 절연층은 게이트 절연층의 상면 또는 측면과 접촉하는 영역을 갖는 구성으로 한다.

Description

반도체 장치, 반도체 장치의 제작 방법, 및 전자기기{SEMICONDUCTOR DEVICE, METHOD FOR MANUFACTURING THE SAME, AND ELECTRONIC DEVICE}
본 발명은, 물건, 방법, 또는, 제조 방법에 관한 것이다. 또한, 본 발명은 공정(process), 기계(machine), 제품(manufacture), 또는 조성물(composition of matter)에 관한 것이다. 특히, 본 발명은 예를 들어, 반도체 장치, 표시 장치, 발광 장치, 축전 장치, 촬상 장치, 이들의 구동 방법, 또는 이들의 제조 방법에 관한 것이다. 특히, 본 발명의 일 형태는, 반도체 장치 또는 그 제작 방법에 관한 것이다.
또한, 본 명세서 등에 있어서 반도체 장치란, 반도체 특성을 이용함으로써 기능할 수 있는 장치 전반을 가리킨다. 트랜지스터, 반도체 회로는 반도체 장치의 일 형태이다. 또한, 기억 장치, 표시 장치, 전자기기는 반도체 장치를 갖는 경우가 있다.
절연 표면을 갖는 기판 위에 형성된 반도체막을 이용하여 트랜지스터를 구성하는 기술이 주목받고 있다. 상기 트랜지스터는 집적회로(IC)나 화상 표시 장치(표시 장치)와 같은 전자 디바이스에 널리 응용되고 있다. 트랜지스터에 적용할 수 있는 반도체 박막으로서 실리콘계 반도체 재료가 널리 알려져 있지만, 그 외의 재료로서 산화물 반도체가 주목받고 있다.
예를 들어, 트랜지스터의 활성층으로서 인듐(In), 갈륨(Ga), 및 아연(Zn)을 포함하는 비정질 산화물 반도체를 이용한 트랜지스터가 특허문헌 1에 개시되어 있다.
일본국 특개 2006-165528호 공보
반도체 장치를 안정적으로 동작시킴에 있어, 트랜지스터 동작의 신뢰성은 매우 중요한 요소이다.
트랜지스터의 신뢰성을 향상시키기 위해, 반도체 및 그 근방에 존재하는 불순물이나, 계면 준위는 트랜지스터의 신뢰성을 악화시키는 요인이며, 이것들을 제거, 저감하는 것이 바람직하다.
한편, 트랜지스터의 제작 공정(특히 성막, 가공 등)은 미세화가 진행될 때마다 더욱 어려워진다. 각 공정에 의해 생기는 트랜지스터의 형상 편차가 트랜지스터의 제반 특성, 그리고 트랜지스터의 신뢰성에 큰 영향을 주게 될 우려가 있다.
또한, 트랜지스터 제조 공정에 기인한 반도체 근방의 막의 손상은 신뢰성을 저하시키는 요인이 된다.
따라서, 본 발명의 일 형태는, 트랜지스터의 신뢰성을 향상시키는 것을 목적의 하나로 한다. 또는, 전기 특성이 양호한 트랜지스터를 제공하는 것을 목적의 하나로 한다. 또는, 트랜지스터의 제작 공정에 기인한 특성의 편차를 저감하는 것을 목적의 하나로 한다. 또는, 산소 결손이 적은 산화물 반도체를 갖는 트랜지스터를 제공하는 것을 목적의 하나로 한다. 또는, 산화물 반도체 근방의 계면 준위 밀도를 저감할 수 있는 구성의 트랜지스터를 제공하는 것을 목적의 하나로 한다. 또는, 저소비 전력의 반도체 장치를 제공하는 것을 목적의 하나로 한다. 또는, 신규 반도체 장치 등을 제공하는 것을 목적의 하나로 한다. 또는, 상기 반도체 장치의 제작 방법을 제공하는 것을 목적의 하나로 한다.
또한, 상술한 과제는 다른 과제의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는, 이들 과제를 모두 해결할 필요는 없는 것으로 한다. 또한, 이들 이외의 과제는 명세서, 도면, 청구항 등의 기재로부터, 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 과제를 추출하는 것이 가능하다.
(1)
본 발명의 일 형태는, 제1 절연층과, 제1 절연층 위의 제1 산화물 절연층과, 제1 산화물 절연층 위의 산화물 반도체층과, 산화물 반도체층 위의 소스 전극층 및 드레인 전극층과, 산화물 반도체층, 소스 전극층, 및 드레인 전극층 위의 제2 산화물 절연층과, 제2 산화물 절연층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층과, 제1 절연층, 소스 전극층, 드레인 전극층, 제2 산화물 절연층, 게이트 절연층, 및 게이트 전극층 위의 제2 절연층과, 제1 절연층, 소스 전극층, 드레인 전극층, 및 제2 절연층 위의 제3 절연층을 갖고, 제2 절연층은 게이트 절연층의 상면 또는 측면과 접촉하는 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
(2)
본 발명의 다른 일 형태는, 제1 절연층과, 제1 절연층 위의 제1 산화물 절연층과, 제1 산화물 절연층 위의 산화물 반도체층과, 산화물 반도체층 위의 소스 전극층 및 드레인 전극층과, 산화물 반도체층, 소스 전극층, 및 드레인 전극층 위의 제2 산화물 절연층과, 제2 산화물 절연층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층과, 제1 절연층, 소스 전극층, 드레인 전극층, 제2 산화물 절연층, 게이트 절연층, 및 게이트 전극층 위의 제2 절연층과, 제1 절연층, 소스 전극층, 드레인 전극층, 및 제2 절연층 위의 제3 절연층을 갖고, 제2 절연층은 게이트 절연층의 상면 또는 측면과 접촉하는 영역을 갖고, 상면 방향에서 봤을 때의 게이트 절연층의 단부는 게이트 전극층의 단부로부터 50 nm 이상 10μm 이하 이간된 것을 특징으로 하는 반도체 장치이다.
(3)
본 발명의 다른 일 형태는, 제1 절연층과, 제1 절연층 위의 제1 산화물 절연층과, 제1 산화물 절연층 위의 산화물 반도체층과, 산화물 반도체층 위의 제2 산화물 절연층과, 제2 산화물 절연층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층과, 산화물 반도체층 및 게이트 전극층 위의 제2 절연층을 갖고, 산화물 반도체층은 제1 영역 내지 제3 영역을 갖고, 제1 영역은 게이트 전극층과 중첩되는 영역을 갖고, 제1 영역은 제2 영역과 제3 영역 사이의 영역이며, 제2 영역 및 제3 영역은 제1 영역에 비해 저항이 낮고, 제2 절연층은 게이트 절연층의 상면 또는 측면과 접촉하는 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
(4)
본 발명의 다른 일 형태는, 제1 산화물 절연층과, 제1 산화물 절연층 위의 산화물 반도체층과, 산화물 반도체층 위의 소스 전극층 및 드레인 전극층과, 산화물 반도체층 위의 제2 산화물 절연층과, 소스 전극층 및 드레인 전극층 위의 제1 절연층과, 제2 산화물 절연층 위의 게이트 절연층과, 게이트 절연층 위의 게이트 전극층과, 제1 절연층, 제2 산화물 절연층, 게이트 절연층, 및 게이트 전극층 위의 제2 절연층을 갖고, 제1 절연층은 산화물 반도체층에 달하는 홈부를 갖고, 제2 산화물 절연층, 게이트 절연층, 게이트 전극층은 홈부의 측면 및 저면을 따라 배치되고, 제2 산화물 절연층은 제1 절연층의 측면과 접촉하는 영역을 갖고, 제2 절연층은 게이트 절연층의 상면 또는 측면과 접촉하는 영역을 갖는 것을 특징으로 하는 반도체 장치이다.
(5)
본 발명의 다른 일 형태는, (1) 내지 (4) 중 어느 하나에 있어서, 제2 절연층은 알루미늄, 하프늄, 실리콘 중 어느 하나를 포함하는 것을 특징으로 하는 반도체 장치이다.
(6)
본 발명의 다른 일 형태는, (1) 내지 (5) 중 어느 하나에 있어서, 제2 절연층은 두께가 3 nm 이상 30 nm 이하인 것을 특징으로 하는 반도체 장치이다.
(7)
본 발명의 다른 일 형태는, 제1 절연층을 형성하고, 제1 절연층 위에 제1 산화물 절연층, 산화물 반도체층, 및 제1 도전층을 섬 형상으로 형성하고, 제1 마스크를 이용하여 제1 도전층의 일부를 제1 에칭함으로써, 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하고, 제1 절연층, 산화물 반도체층, 소스 전극층, 드레인 전극층 위에 제2 산화물 절연막을 형성하고, 제2 산화물 절연막 위에 제1 절연막을 형성하고, 제1 절연막 위에 제2 도전막을 형성하고, 제2 마스크를 이용하여 제2 도전막 및 제1 절연막의 일부를 제2 에칭함으로써 게이트 전극층 및 게이트 절연층을 형성하고, 제2 에칭에 의해 게이트 절연층은 상면 또는 측면의 일부를 노출시켜, 제1 절연층, 소스 전극층, 드레인 전극층, 및 게이트 전극층 위에 제2 절연막을 형성하고, 제3 마스크를 이용하여 제2 절연막, 제2 산화물 절연막의 일부를 제3 에칭함으로써, 제2 절연층 및 제2 산화물 절연층을 형성하는 반도체 장치의 제작 방법으로서, 제2 절연막은 게이트 절연층의 상면 또는 측면과 접촉하는 영역을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
(8)
본 발명의 다른 일 형태는, (7)에 있어서, 제1 절연층, 소스 전극층, 드레인 전극층, 제2 절연층 위에 제3 절연막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
(9)
본 발명의 다른 일 형태는, (7) 또는 (8)에 있어서, 제2 절연막을 열 CVD법에 의해 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
(10)
본 발명의 다른 일 형태는, (7) 내지 (9) 중 어느 하나에 있어서, 제2 절연막을 ALD법에 의해 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
(11)
본 발명의 다른 일 형태는, (7) 내지 (10) 중 어느 하나에 있어서, 제2 절연막으로서 알루미늄, 하프늄, 실리콘 중 어느 하나를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
(12)
본 발명의 다른 일 형태는, (7) 내지 (11) 중 어느 하나에 있어서, 제2 절연막의 두께가 3 nm 이상 30 nm 이하인 것을 특징으로 하는 반도체 장치의 제조 방법이다.
(13)
본 발명의 다른 일 형태는, (8) 내지 (12) 중 어느 하나에 있어서, 산소를 포함하는 가스를 이용하여 스퍼터링법에 의해 제3 절연막을 성막하는 것을 특징으로 하는 반도체 장치의 제조 방법이다.
(14)
본 발명의 다른 일 형태는, (1) 내지 (6) 중 어느 하나에 기재된 반도체 장치와 하우징과 스피커를 갖는 것을 특징으로 하는 전자기기이다.
본 발명의 일 형태를 이용함으로써, 트랜지스터의 신뢰성을 향상시킬 수 있다. 또한, 전기 특성이 양호한 트랜지스터를 제공할 수 있다. 또한, 트랜지스터의 제작 공정에 기인한 특성의 편차를 저감할 수 있다. 또한, 산소 결손이 적은 산화물 반도체를 갖는 트랜지스터를 제공할 수 있다. 또한, 산화물 반도체 근방의 계면 준위 밀도를 저감할 수 있는 구성의 트랜지스터를 제공할 수 있다. 또한, 저소비 전력의 반도체 장치를 제공할 수 있다. 또한, 신규 반도체 장치 등을 제공할 수 있다. 또한, 상기 반도체 장치의 제작 방법을 제공할 수 있다.
또한, 상술한 효과는 다른 효과의 존재를 방해하는 것은 아니다. 또한, 본 발명의 일 형태는 반드시 이들 효과 전부를 가질 필요는 없다. 또한, 이들 이외의 효과는 명세서, 도면, 청구항 등의 기재로부터 저절로 명확해지는 것이며, 명세서, 도면, 청구항 등의 기재로부터 이들 이외의 효과를 도출하는 것이 가능하다.
도 1은 트랜지스터를 설명하는 상면도 및 단면도.
도 2는 트랜지스터의 단면도, 및 밴드도를 설명하는 모식도.
도 3은 ALD 성막 원리를 나타내는 도면.
도 4는 ALD 장치 개요도.
도 5는 트랜지스터의 제작 방법을 설명하는 상면도 및 단면도.
도 6은 트랜지스터의 제작 방법을 설명하는 상면도 및 단면도.
도 7은 트랜지스터의 제작 방법을 설명하는 상면도 및 단면도.
도 8은 트랜지스터의 제작 방법을 설명하는 상면도 및 단면도.
도 9는 트랜지스터의 제작 방법을 설명하는 상면도 및 단면도.
도 10은 트랜지스터의 제작 방법을 설명하는 상면도 및 단면도.
도 11은 트랜지스터를 설명하는 상면도 및 단면도.
도 12는 트랜지스터를 설명하는 상면도 및 단면도.
도 13은 트랜지스터를 설명하는 상면도 및 단면도.
도 14는 트랜지스터를 설명하는 상면도 및 단면도.
도 15는 트랜지스터를 설명하는 상면도 및 단면도.
도 16은 트랜지스터를 설명하는 상면도 및 단면도.
도 17은 트랜지스터를 설명하는 상면도 및 단면도.
도 18은 트랜지스터를 설명하는 상면도 및 단면도.
도 19는 트랜지스터를 설명하는 상면도 및 단면도.
도 20은 트랜지스터를 설명하는 상면도 및 단면도.
도 21은 트랜지스터를 설명하는 상면도 및 단면도.
도 22는 트랜지스터를 설명하는 상면도 및 단면도.
도 23은 CAAC-OS 및 단결정 산화물 반도체의 XRD에 의한 구조 해석을 설명하는 도면, 및 CAAC-OS의 제한 시야 전자 회절 패턴을 나타내는 도면.
도 24는 CAAC-OS의 단면 TEM상, 및 평면 TEM상 및 그 화상 해석상.
도 25는 nc-OS의 전자 회절 패턴을 나타내는 도면, 및 nc-OS의 단면 TEM상.
도 26은 a-like OS의 단면 TEM상.
도 27은 In-Ga-Zn 산화물의 전자 조사에 의한 결정부의 변화를 나타내는 도면.
도 28은 반도체 장치의 단면도 및 회로도.
도 29는 반도체 장치의 단면도 및 회로도.
도 30은 촬상 장치를 나타내는 평면도.
도 31은 촬상 장치의 화소를 나타내는 평면도.
도 32는 촬상 장치를 나타내는 단면도.
도 33은 촬상 장치를 나타내는 단면도.
도 34는 RF 태그의 구성예를 설명하는 도면.
도 35는 CPU의 구성예를 설명하는 도면.
도 36은 기억 소자의 회로도.
도 37은 표시 장치의 구성예를 설명하는 도면 및 화소의 회로도.
도 38은 액정 표시 장치의 상면도 및 단면도.
도 39는 표시 장치의 상면도 및 단면도.
도 40은 표시 모듈을 설명하는 도면.
도 41은 리드 프레임형의 인터포저를 이용한 패키지의 단면 구조를 나타내는 사시도 및 모듈의 구성.
도 42는 전자기기를 설명하는 도면.
도 43은 전자기기를 설명하는 도면.
도 44는 전자기기를 설명하는 도면.
도 45는 전자기기를 설명하는 도면.
도 46은 트랜지스터의 단면 관찰 결과.
도 47은 트랜지스터의 Id-Vg 특성.
실시형태에 대하여, 도면을 이용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명에 한정되는 것은 아니고, 본 발명의 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 동일한 기능을 갖는 부분에는 동일한 부호를 다른 도면 간에 공통으로 이용하고, 그 반복 설명은 생략하는 경우가 있다. 또한, 도면을 구성하는 같은 요소에 대한 해칭을, 다른 도면 간에 적절히 생략 또는 변경하는 경우도 있다.
예를 들어, 본 명세서 등에 있어서, "X와 Y가 접속된다"고 명시적으로 기재된 경우는 X와 Y가 전기적으로 접속되는 경우, X와 Y가 기능적으로 접속되는 경우, 및 X와 Y가 직접 접속되는 경우가 본 명세서 등에 개시되어 있는 것으로 한다. 따라서, 소정의 접속 관계, 예를 들어, 도면 또는 문장에 나타난 접속 관계로 한정되지 않고, 도면 또는 문장에 나타난 접속 관계 이외의 것도 도면 또는 문장에 기재되어 있는 것으로 한다.
여기서, X, Y는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)인 것으로 한다.
X와 Y가 직접적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 접속되지 않은 경우이며, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)를 통하지 않고 X와 Y가 접속되는 경우이다.
X와 Y가 전기적으로 접속되는 경우의 일례로서는, X와 Y의 전기적인 접속을 가능하게 하는 소자(예를 들어, 스위치, 트랜지스터, 용량 소자, 인덕터, 저항 소자, 다이오드, 표시 소자, 발광 소자, 부하 등)가 X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한, 스위치는 온 오프가 제어되는 기능을 갖는다. 즉, 스위치는 도통 상태(온 상태), 또는 비도통 상태(오프 상태)가 되어, 전류를 흘릴지 흘리지 않을지를 제어하는 기능을 갖는다. 또는, 스위치는 전류를 흘리는 경로를 선택하여 전환 기능을 갖는다. 또한, X와 Y가 전기적으로 접속되는 경우는 X와 Y가 직접적으로 접속되는 경우를 포함하는 것으로 한다.
X와 Y가 기능적으로 접속되는 경우의 일례로서는, X와 Y의 기능적인 접속을 가능하게 하는 회로(예를 들어, 논리 회로(인버터, NAND 회로, NOR 회로 등), 신호 전환 회로(DA 전환 회로, AD 전환 회로, 감마 보정 회로 등), 전위 레벨 전환 회로(전원 회로(승압 회로, 강압 회로 등), 신호의 전위 레벨을 바꾸는 레벨 시프터 회로 등), 전압원, 전류원, 전환 회로, 증폭 회로(신호 진폭 또는 전류량 등을 크게 할 수 있는 회로, 연산 증폭기, 차동 증폭 회로, 소스 폴로워 회로, 버퍼 회로 등), 신호 생성 회로, 기억 회로, 제어 회로 등)가 X와 Y 사이에 하나 이상 접속되는 것이 가능하다. 또한, 일례로서 X와 Y 사이에 다른 회로를 끼우고 있어도 X로부터 출력된 신호가 Y에 전달되는 경우는 X와 Y는 기능적으로 접속되는 것으로 한다. 또한, X와 Y가 기능적으로 접속되는 경우는 X와 Y가 직접적으로 접속되는 경우와 X와 Y가 전기적으로 접속되는 경우를 포함하는 것으로 한다.
또한, "X와 Y가 전기적으로 접속된다"고 명시적으로 기재되어 있는 경우는 X와 Y가 전기적으로 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우고 접속되는 경우), X와 Y가 기능적으로 접속되는 경우(즉, X와 Y 사이에 다른 회로를 사이에 두고 기능적으로 접속되는 경우), 및 X와 Y가 직접 접속되는 경우(즉, X와 Y 사이에 다른 소자 또는 다른 회로를 끼우지 않고 접속되는 경우)가 본 명세서 등에 개시되어 있는 것으로 한다. 즉, "전기적으로 접속된다"고 명시적으로 기재되어 있는 경우는 단순히 "접속된다"라고만 명시적으로 기재되어 있는 경우와 같은 내용이 본 명세서 등에 개시되어 있는 것으로 한다.
또한, 예를 들어, 트랜지스터의 소스(또는 제1 단자 등)가 Z1을 통하여(또는 통하지 않고), X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)이 Z2를 통하여(또는 통하지 않고) Y와 전기적으로 접속되는 경우나, 트랜지스터의 소스(또는 제1 단자 등)가 Z1의 일부와 직접적으로 접속되고, Z1의 다른 일부가 X와 직접적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)이 Z2의 일부와 직접적으로 접속되고, Z2의 다른 일부가 Y와 직접적으로 접속되는 경우에는 아래와 같이 표현할 수 있다.
예를 들어, "X, Y, 트랜지스터의 소스(또는 제1 단자 등), 및 트랜지스터의 드레인(또는 제2 단자 등)은 서로 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y의 순서로 전기적으로 접속된다."고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제1 단자 등)는 X와 전기적으로 접속되고, 트랜지스터의 드레인(또는 제2 단자 등)은 Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y는 이 순서로 전기적으로 접속된다"고 표현할 수 있다. 또는, "X는 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)을 통하여, Y와 전기적으로 접속되고, X, 트랜지스터의 소스(또는 제1 단자 등), 트랜지스터의 드레인(또는 제2 단자 등), Y는 이 접속 순차로 제공된다"고 표현할 수 있다. 이러한 예와 같은 표현 방법을 이용하여, 회로 구성에서의 접속 순서를 규정함으로써, 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또는, 다른 표현 방법으로서, 예를 들어, "트랜지스터의 소스(또는 제1 단자 등)는 적어도 제1 접속 경로를 통하여 X와 전기적으로 접속되고, 상기 제1 접속 경로는 제2 접속 경로를 갖지 않고, 상기 제2 접속 경로는 트랜지스터를 통한, 트랜지스터의 소스(또는 제1 단자 등)와 트랜지스터의 드레인(또는 제2 단자 등) 사이의 경로이며, 상기 제1 접속 경로는 Z1을 통한 경로이며, 트랜지스터의 드레인(또는 제2 단자 등)은 적어도 제3 접속 경로를 통하여 Y와 전기적으로 접속되고, 상기 제3 접속 경로는 상기 제2 접속 경로를 갖지 않고, 상기 제3 접속 경로는 Z2를 통한 경로이다."라고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제1 단자 등)는 적어도 제1 접속 경로에 의해 Z1을 통하여 X와 전기적으로 접속되고, 상기 제1 접속 경로는 제2 접속 경로를 갖지 않고, 상기 제2 접속 경로는 트랜지스터를 통한 접속 경로를 갖고, 트랜지스터의 드레인(또는 제2 단자 등)은 적어도 제3 접속 경로에 의해 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제3 접속 경로는 상기 제2 접속 경로를 갖지 않는다."고 표현할 수 있다. 또는, "트랜지스터의 소스(또는 제1 단자 등)는 적어도 제1 전기적 경로에 의해 Z1을 통하여 X와 전기적으로 접속되고, 상기 제1 전기적 경로는 제2 전기적 경로를 갖지 않고, 상기 제2 전기적 경로는 트랜지스터의 소스(또는 제1 단자 등)로부터 트랜지스터의 드레인(또는 제2 단자 등)에의 전기적 경로이며, 트랜지스터의 드레인(또는 제2 단자 등)은 적어도 제3 전기적 경로에 의해 Z2를 통하여 Y와 전기적으로 접속되고, 상기 제3 전기적 경로는 제4 전기적 경로를 갖지 않고, 상기 제4 전기적 경로는 트랜지스터의 드레인(또는 제2 단자 등)으로부터 트랜지스터의 소스(또는 제1 단자 등)에의 전기적 경로이다."라고 표현할 수 있다. 이러한 예와 같은 표현 방법을 이용하여, 회로 구성에서의 접속 경로를 규정함으로써, 트랜지스터의 소스(또는 제1 단자 등)와 드레인(또는 제2 단자 등)을 구별하여 기술적 범위를 결정할 수 있다.
또한, 이러한 표현 방법은 일례이며, 상기 표현 방법으로 한정되지 않는다. 여기서, X, Y, Z1, Z2는 대상물(예를 들어, 장치, 소자, 회로, 배선, 전극, 단자, 도전막, 층 등)이라고 한다.
또한, 회로도상으로는 독립적인 구성 요소들이 전기적으로 접속하도록 도시하는 경우에도, 하나의 구성 요소가 복수의 구성 요소의 기능을 겸하는 경우도 있다. 예를 들어, 배선의 일부가 전극으로서도 기능하는 경우는 하나의 도전막이 배선의 기능, 및 전극의 기능의 양쪽의 구성 요소의 기능을 겸한다. 따라서, 본 명세서에서의 "전기적 접속"이란, 이처럼 하나의 도전막이 복수의 구성 요소의 기능을 겸하는 경우도 그 범주에 포함한다.
＜도면을 설명하는 기재에 관한 부기＞
본 명세서에 있어서, "위에", "아래에" 등의 배치를 나타내는 어구는 구성들 간의 위치 관계를, 도면을 참조하여 설명하기 위해 편의상 이용하였다. 또한, 구성들 간의 위치 관계는 각 구성을 묘사하는 방향에 따라 적절히 변화된다. 따라서, 명세서에 설명한 어구로 한정되지 않고, 상황에 따라 적절히 바꾸어 말할 수 있다.
또한, "위"나 "아래"라는 용어는 구성 요소의 위치 관계가 바로 위쪽 또는 바로 아래를 의미하고, 직접 접촉하는 것을 한정하는 것은 아니다. 예를 들어, "절연층(A) 위의 전극(B)"이라는 표현의 경우, 절연층(A) 위에 전극(B)이 직접 접촉하여 형성되어 있을 필요는 없고, 절연층(A)과 전극(B) 사이에 다른 구성 요소를 포함하는 것을 제외하지 않는다.
본 명세서에서, "평행"이란, 2개의 직선이 -10° 이상 10° 이하의 각도로 배치되어 있는 상태를 말한다. 따라서, -5° 이상 5° 이하의 경우도 포함된다. 또한, "대략 평행"이란, 2개의 직선이 -30°이상 30°이하의 각도로 배치되어 있는 상태를 말한다. 또한, "수직"이란, 2개의 직선이 80°이상 100°이하의 각도로 배치되어 있는 상태를 말한다. 따라서, 85°이상 95°이하의 경우도 포함된다. 또한, "대략 수직"이란, 2개의 직선이 60°이상 120°이하의 각도로 배치되어 있는 상태를 말한다.
또한, 본 명세서에서 결정이 삼방정 또는 능면체정인 경우, 육방정계로서 나타낸다.
또한, 도면에서, 크기, 층의 두께, 또는 영역은 설명의 편의상 임의의 크기로 나타낸 것이다. 따라서, 반드시 그 스케일로 한정되지 않는다. 또한, 도면은 명확성을 기하기 위해 모식적으로 나타낸 것이고, 도면에 나타내는 형상, 또는 값 등으로 한정되지 않는다.
또한, 도면에서 상면도(평면도, 레이아웃도라고도 함)나 사시도 등에 있어서, 도면의 명확성을 기하기 위해 일부 구성 요소의 기재를 생략하는 경우가 있다.
또한, "동일"이란, 동일한 면적을 가져도 좋고, 동일한 형상을 가져도 좋다. 또한, 제조 공정의 관계상, 완전히 동일한 형상이 아닌 것도 상정되므로, 대략 동일해도 동일하다고 바꾸어 말할 수 있다.
＜바꾸어 말할 수 있는 기재에 관한 부기＞
본 명세서 등에 있어서, 트랜지스터의 접속 관계를 설명할 때, 소스와 드레인 중 한쪽을 "소스 또는 드레인 중 한쪽"(또는 제1 전극, 또는 제1 단자)이라고 표기하고, 소스와 드레인 중 다른 한쪽을 "소스 또는 드레인 중 다른 한쪽"(또는 제2 전극, 또는 제2 단자)이라고 표기하였다. 이것은 트랜지스터의 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문이다. 또한, 트랜지스터의 소스와 드레인의 호칭에 대해서는 소스(드레인) 단자나, 소스(드레인) 전극 등 상황에 따라 적절히 바꾸어 말할 수 있다.
또한, 본 명세서 등에 있어서 "전극"이나 "배선"이라는 용어는 이러한 구성 요소를 기능적으로 한정하는 것은 아니다. 예를 들어, "전극"은 "배선"의 일부로서 이용되는 경우가 있고, 그 반대도 또한 마찬가지이다. 또한, "전극"이나 "배선"이라는 용어는 복수의 "전극"이나 "배선"이 일체로 형성되어 있는 경우 등도 포함한다.
또한, 본 명세서 등에 있어서, 트랜지스터란, 게이트와 드레인과 소스를 포함하는 적어도 3개의 단자를 갖는 소자이다. 그리고, 드레인(드레인 단자, 드레인 영역, 또는 드레인 전극)과 소스(소스 단자, 소스 영역, 또는 소스 전극) 사이에 채널 영역을 갖고, 드레인과 채널 영역과 소스를 통하여 전류를 흘릴 수 있는 것이다.
여기서, 소스와 드레인은 트랜지스터의 구조 또는 동작 조건 등에 따라 바뀌기 때문에, 어느 것이 소스 또는 드레인인지를 한정하는 것이 어렵다. 따라서, 소스로서 기능하는 부분, 및 드레인으로서 기능하는 부분을 소스 또는 드레인이라고 부르지 않고, 소스와 드레인 중 한쪽을 제1 전극이라고 표기하고, 소스와 드레인 중 다른 한쪽을 제2 전극이라고 표기하는 경우가 있다.
또한, 본 명세서에서 이용하는 "제1", " 제2", " 제3"과 같은 서수사는 구성 요소의 혼동을 피하기 위해 붙인 것으로, 수적으로 한정하는 것이 아님을 부기한다.
또한, 본 명세서 등에서는 표시 패널의 기판에, 예를 들어, FPC(Flexible Printed Circuits) 혹은 TCP(Tape Carrier Package) 등이 부착된 것, 또는 기판에 COG(Chip On Glass) 방식에 의해 IC(집적회로)가 직접 실장된 것을 표시 장치라고 부르는 경우가 있다.
또한, "막"이라는 말과 "층"이라는 말은, 경우에 따라 또는 상황에 따라, 서로 바꾸는 것이 가능하다. 예를 들어, "도전층"이라는 용어를 "도전막"이라는 용어로 변경하는 것이 가능한 경우가 있다. 또는, 예를 들어, "절연막"이라는 용어를 "절연층"이라는 용어로 변경하는 것이 가능한 경우가 있다.
＜어구의 정의에 관한 부기＞
이하에서는 본 명세서 등에서의 어구의 정의에 대하여 설명한다.
본 명세서에서, "단부"란, 제공된 각 층의 단(端)의 영역을 말한다. 예를 들어, 상면에서 본 경우에는 선으로 표기하는 경우가 있다. 또한, 단면 방향에서 본 경우에는 상면, 측면, 단차를 갖는 측면 등으로 나타내는 경우가 있다.
본 명세서에서, "트렌치" 또는 "홈"이라는 용어를 이용한 경우, 가는 띠 형상의 오목부를 말한다.
＜접속＞
본 명세서에서, "A와 B가 접속된다"란, A와 B가 직접 접속되는 것 이외에도, 전기적으로 접속되는 것을 포함하는 것으로 한다. 여기서, A와 B가 전기적으로 접속된다는 것은, A와 B 사이에 어떠한 전기적 작용을 갖는 대상물이 존재할 때, A와 B의 전기 신호의 수수(授受)를 가능하게 하는 것을 말한다.
또한, 어느 하나의 실시형태에서 설명하는 내용(일부 내용이어도 좋음)은 그 실시형태에서 설명하는 다른 내용(일부 내용이어도 좋음), 및/또는 하나 혹은 복수의 다른 실시형태에서 설명하는 내용(일부 내용이어도 좋음)에 대하여, 적용, 조합, 또는 치환할 수 있다.
또한, 실시형태에서 설명하는 내용이란, 각각의 실시형태에서 다양한 도면을 이용하여 설명하는 내용, 또는 명세서에 기재된 문장을 이용하여 설명하는 내용이다.
또한, 어느 하나의 실시형태에서 설명하는 도면(일부여도 좋음)은 그 도면의 다른 부분, 그 실시형태에서 설명하는 다른 도면(일부여도 좋음), 및/또는 하나 혹은 복수의 다른 실시형태에서 설명하는 도면(일부여도 좋음)에 대하여 조합함으로써 더 많은 도면을 구성할 수 있다.
(실시형태 1)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치, 및 그 제조 방법에 대하여 도면을 참조하여 설명한다.
도 1의 (A), 도 1의 (B), 도 1의 (C)는 본 발명의 일 형태의 트랜지스터(10)의 상면도 및 단면도이다. 도 1의 (A)는 상면도이며, 도 1의 (B)는 도 1의 (A)에 나타내는 일점 쇄선 A1-A2 간, 도 1의 (C)는 도 1의 (A)에 나타내는 A3-A4 간의 단면도이다. 또한, 도 1의 (A)에서는 도면의 명료화를 위해 일부 요소를 확대, 축소, 또는 생략하여 도시하였다. 또한, 일점 쇄선 A1-A2 방향을 채널 길이 방향, 일점 쇄선 A3-A4 방향을 채널 폭 방향이라고 칭하는 경우가 있다.
트랜지스터(10)는 기판(100), 절연층(110), 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 소스 전극층(130), 드레인 전극층(140), 게이트 절연층(150), 게이트 전극층(160), 절연층(170), 절연층(172), 절연층(180)을 포함한다.
절연층(110)은 기판(100) 위에 제공된다. 산화물 절연층(121)은 절연층(110) 위에 제공된다.
산화물 반도체층(122)은 산화물 절연층(121) 위에 제공된다.
소스 전극층(130) 및 드레인 전극층(140)은 산화물 반도체층(122) 위에 제공되어, 산화물 반도체층(122)과 전기적으로 접속한다.
산화물 절연층(123)은 절연층(110), 산화물 반도체층(122), 소스 전극층(130), 및 드레인 전극층(140) 위에 제공된다. 또한, 산화물 절연층(123)은 산화물 절연층(121), 산화물 반도체층(122), 소스 전극층(130), 및 드레인 전극층(140)의 측면과 접촉하는 영역을 포함한다.
게이트 절연층(150)은 산화물 절연층(123) 위에 제공된다.
게이트 전극층(160)은 게이트 절연층(150) 위에 제공된다.
절연층(172)은 절연층(110), 소스 전극층(130), 드레인 전극층(140), 산화물 절연층(123), 게이트 절연층(150), 게이트 전극층(160) 위에 제공된다. 또한, 절연층(172)은 게이트 절연층(150), 게이트 전극층(160)의 상면 또는 측면과 접촉하는 영역을 갖는다.
절연층(170)은 절연층(110), 절연층(172) 위에 제공된다.
절연층(180)은 절연층(170) 위에 제공된다.
절연층(172) 및 절연층(170)에 대하여, 이하에 상세하게 설명한다.
《절연층(172)》
절연층(172)에는 산소(O), 질소(N), 불소(F), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 갈륨(Ga), 게르마늄(Ge), 이트륨(Y), 지르코늄(Zr), 란타넘(La), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 타이타늄(Ti) 등을 가질 수 있다. 예를 들어, 산화 알루미늄(AlOx), 산화 마그네슘(MgOx), 산화 실리콘(SiOx), 산화 질화 실리콘(SiOxNy), 질화 산화 실리콘(SiNxOy), 질화 실리콘(SiNx), 산화 갈륨(GaOx), 산화 게르마늄(GeOx), 산화 이트륨(YOx), 산화 지르코늄(ZrOx), 산화 란타넘(LaOx), 산화 네오디뮴(NdOx), 산화 하프늄(HfOx), 및 산화 탄탈럼(TaOx)을 일종 이상 포함하는 절연막을 이용할 수 있다. 또한, 절연층(172)은 상기 재료의 적층이어도 좋다.
절연층(172)에는 산화 알루미늄막을 포함하는 것이 바람직하다. 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽 모두에 대하여 막을 투과시키지 않는 차단 효과를 가질 수 있다. 따라서, 산화 알루미늄막은 트랜지스터의 제작 공정 중 및 제작 후에, 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)으로의 혼입 방지, 주성분 재료인 산소의 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)으로부터의 방출 방지, 절연층(110)으로부터의 산소의 방출 방지의 효과를 갖는 보호막으로서 이용하기에 적합하다.
또한, 절연층(172)은 보호막으로서의 기능을 갖는 것이 바람직하다. 절연층(172)을 형성함으로써, 게이트 절연층(150)에 대하여 플라즈마 손상(plasma damage)으로부터 보호할 수 있다. 이것에 의해, 채널 근방에 전자 트랩이 제공되는 것을 억제할 수 있다.
또한, 절연층(172)을 형성함에 있어서도 플라즈마 손상을 입을 우려가 있기 때문에, 유기 금속 기상 성장(MOCVD：Metal Organic Chemical Vapor Deposition)법, 원자층 퇴적(ALD：Atomic Layer Deposition)법으로 성막한 것을 이용하는 것이 바람직하다.
또한, 절연층(172)의 두께는 3 nm 이상 30 nm 이하, 바람직하게는 5 nm 이상 20 nm 이하인 것이 바람직하다.
《절연층(170)》
절연층(170)에는 산소(O), 질소(N), 불소(F), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 갈륨(Ga), 게르마늄(Ge), 이트륨(Y), 지르코늄(Zr), 란타넘(La), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 타이타늄(Ti) 등을 가질 수 있다. 예를 들어, 산화 알루미늄(AlOx), 산화 마그네슘(MgOx), 산화 실리콘(SiOx), 산화 질화 실리콘(SiOxNy), 질화 산화 실리콘(SiNxOy), 질화 실리콘(SiNx), 산화 갈륨(GaOx), 산화 게르마늄(GeOx), 산화 이트륨(YOx), 산화 지르코늄(ZrOx), 산화 란타넘(LaOx), 산화 네오디뮴(NdOx), 산화 하프늄(HfOx) 및 산화 탄탈럼(TaOx)을 일종 이상 포함하는 절연막을 이용할 수 있다. 또한, 절연층(170)은 상기 재료의 적층이어도 좋다.
절연층(170)에는 산화 알루미늄막을 포함하는 것이 바람직하다. 산화 알루미늄막은 수소, 수분 등의 불순물, 및 산소의 양쪽에 대하여 막을 투과시키지 않는 차단 효과를 가질 수 있다. 따라서, 산화 알루미늄막은 트랜지스터의 제작 공정 중 및 제작 후에, 트랜지스터의 전기 특성의 변동 요인이 되는 수소, 수분 등의 불순물의 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)에의 혼입 방지, 주성분 재료인 산소의 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)으로부터의 방출 방지, 절연층(110)으로부터의 산소의 방출 방지의 효과를 갖는 보호막으로서 이용하는 것에 적합하다.
또한, 절연층(170)은 산소 공급 능력을 갖는 막으로 하는 것이 바람직하다. 절연층(170)의 성막 시에, 다른 산화물층과의 계면에 혼합층이 형성되고, 상기 혼합층에 산소가 보충되고, 그 후의 가열 열처리에 의해, 산소가 산화물 반도체층 내로 확산되고, 산화물 반도체층 내의 산소 결손에 대하여 산소를 보충할 수 있어, 트랜지스터 특성(예를 들어, 문턱값, 신뢰성 등)을 향상시킬 수 있다.
또한, 절연층(170)의 아래쪽에 다른 절연층을 가져도 좋다. 예를 들어, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼을 일종 이상 포함하는 절연막을 이용할 수 있다. 절연층(170)은 화학량론 조성보다 많은 산소를 포함하는 것이 바람직하다. 절연층(170)으로부터 방출되는 산소는 절연층(110)을 경유하여 산화물(120)(산화물 절연층(121)과 산화물 반도체층(122)과 산화물 절연층(123)을 아울러 산화물(120)이라고 칭함)의 채널 형성 영역으로 확산시킬 수 있으므로, 채널 형성 영역에 형성된 산소 결손에 산소를 보충할 수 있다. 따라서, 안정된 트랜지스터의 전기 특성을 얻을 수 있다.
트랜지스터(10)는 절연층(172)에 의해 게이트 절연층(150)의 노출된 부분(측면 또는 상면 등)을 보호하고, 또한 절연층(170)에 의해 산화물 반도체층(122)에 대하여 산소를 첨가할 수 있다. 이 구조를 가짐으로써, 트랜지스터(10)는 제작 공정에서 생기는 플라즈마 손상 등의 손상을 저감할 수 있어, 전자 트랩을 저감시킬 수 있다. 또한, 트랜지스터(10)는 산화물 반도체층(122) 내의 산소 결손을 저감할 수 있다. 따라서, 본 발명을 이용함으로써, 트랜지스터에서 양호한 전기 특성을 얻을 수 있다. 또한, 본 발명을 이용함으로써, 트랜지스터의 신뢰성을 향상시킬 수 있다.
＜산화물 절연층＞
또한, 산화물 절연층(예를 들어, 산화물 절연층(121), 산화물 절연층(123))은 기본적으로 절연성을 갖고, 게이트 전계 또는 드레인 전계가 강해진 경우에 반도체와의 계면 근방에서 전류가 흐를 수 있는 산화물 절연층을 말한다.
또한, 상기에 설명한 구조는 산화물 반도체층(122)과 소스 전극층(130) 및 드레인 전극층(140)이 접촉하기 때문에, 트랜지스터(10)의 동작 시에 산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123) 내에 생기는 열에 대하여, 방열 효과가 높다는 특징을 갖는다.
트랜지스터(10)는 도 1의 (C)의 A3-A4 단면도에 나타낸 바와 같이, 채널 폭 방향에서 게이트 전극층(160)은 게이트 절연층(150)을 통하여 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)의 측면과 대향한다. 즉, 게이트 전극층(160)에 전압이 인가되면, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)은 채널 폭 방향에서 게이트 전극층(160)의 전계로 둘러싸인다. 게이트 전극층의 전계로 반도체층이 둘러싸이는 트랜지스터의 구조를 surrounded channel(s-channel) 구조라고 부른다.
여기서, 산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)을 아울러 산화물(120)이라고 한 경우, 트랜지스터(10)에서 온 상태에서는 산화물(120)의 전체(벌크)에 채널이 형성되기 때문에, 소스와 드레인 간을 흐르는 전류량이 증대된다.
＜채널 길이＞
또한, 트랜지스터에서의 채널 길이란, 예를 들어, 트랜지스터의 상면도에서, 반도체(또는, 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역, 또는 채널이 형성되는 영역에서의 소스(소스 영역 또는 소스 전극)와 드레인(드레인 영역 또는 드레인 전극) 사이의 거리를 말한다. 또한, 하나의 트랜지스터에서 채널 길이가 모든 영역에서 같은 값을 갖는다고 할 수는 없다. 즉, 하나의 트랜지스터의 채널 길이는 하나의 값으로 정해지지 않는 경우가 있다. 따라서, 본 명세서에서 채널 길이는 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
＜채널 폭＞
채널 폭이란, 예를 들어, 반도체(또는 트랜지스터가 온 상태일 때에 반도체 내에서 전류가 흐르는 부분)와 게이트 전극이 중첩되는 영역의 길이를 말한다. 또한, 하나의 트랜지스터에서 채널 폭이 모든 영역에서 같은 값을 갖는다고는 할 수 없다. 즉, 하나의 트랜지스터의 채널 폭은 하나의 값으로 정해지지 않는 경우가 있다. 따라서, 본 명세서에서 채널 폭은 채널이 형성되는 영역에서의 어느 하나의 값, 최대값, 최소값, 또는 평균값으로 한다.
또한, 트랜지스터의 구조에 따라서는 실제로 채널이 형성되는 영역에서의 채널 폭(이하, 실효적인 채널 폭이라고 부름)과, 트랜지스터의 상면도에서 도시하는 채널 폭(이하, 외견상의 채널 폭이라 부름)이 상이한 경우가 있다. 예를 들어, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭이 트랜지스터의 상면도에서 도시하는 외견상의 채널 폭보다 커져, 그 영향을 무시할 수 없는 경우가 있다. 예를 들어, 미세하고 입체적인 구조를 갖는 트랜지스터에서는 반도체의 측면에 형성되는 채널 영역의 비율이 커지는 경우가 있다. 그 경우는 상면도에서 도시하는 외견상의 채널 폭보다 실제로 채널이 형성되는 실효적인 채널 폭이 커진다.
그런데, 입체적인 구조를 갖는 트랜지스터에서는 실효적인 채널 폭을 실측하여 어림잡기가 어려운 경우가 있다. 예를 들어, 설계값으로부터 실효적인 채널 폭을 어림잡기 위해서는 반도체의 형상을 미리 알아야 할 필요가 있다. 따라서, 반도체의 형상을 정확히 확인할 수 없는 경우에는 실효적인 채널 폭을 정확히 측정하기 어렵다.
＜SCW＞
따라서, 본 명세서에서는 트랜지스터의 상면도에서, 반도체와 게이트 전극이 중첩되는 영역에서의 외견상의 채널 폭을 "Surrounded Channel Width(SCW)"라고 부르는 경우가 있다. 또한, 본 명세서에서는 단지 채널 폭이라고 기재한 경우에는 SCW 채널 폭 또는 외견상의 채널 폭을 가리키는 경우가 있다. 또는, 본 명세서에서는 단순히 채널 폭이라고 기재한 경우에는 실효적인 채널 폭을 가리키는 경우가 있다. 또한, 채널 길이, 채널 폭, 실효적인 채널 폭, 외견상의 채널 폭, SCW 채널 폭 등은 단면 TEM상 등을 취득하여, 그 화상을 해석하는 것 등에 의해, 값을 결정할 수 있다.
또한, 트랜지스터의 전계 효과 이동도나, 채널 폭 당의 전류값 등을 계산하여 구하는 경우, SCW 채널 폭을 이용하여 계산하는 경우가 있다. 그 경우에는 실효적인 채널 폭을 이용하여 계산하는 경우와는 다른 값을 갖는 경우가 있다.
＜미세화에서의 특성 향상＞
반도체 장치를 고집적화하려면 트랜지스터의 미세화가 필수이다. 한편, 트랜지스터의 미세화에 의해 트랜지스터의 전기 특성이 악화되는 것이 알려져 있고, 채널 폭이 축소되면 온 전류가 저하된다.
예를 들어, 도 1에 나타내는 본 발명의 일 형태의 트랜지스터에서는 상술한 바와 같이, 채널이 형성되는 산화물 반도체층(122)을 덮도록 산화물 절연층(123)이 형성되어 있고, 채널 형성 영역과 게이트 절연층이 접촉하지 않는 구성으로 되어 있다. 따라서, 채널 형성 영역과 게이트 절연층과의 계면에서 생기는 캐리어의 산란을 억제할 수 있어, 트랜지스터의 온 전류를 크게 할 수 있다.
또한, 본 발명의 일 형태의 트랜지스터에서는 채널이 되는 산화물 반도체층(122)의 채널 폭 방향을 전기적으로 둘러싸도록 게이트 전극층(160)이 형성되어 있기 때문에, 산화물 반도체층(122)에 대해서는 수직 방향으로부터의 게이트 전계에 더하여, 측면 방향으로부터의 게이트 전계가 인가된다. 즉, 산화물 반도체층(122) 전체에 게이트 전계가 인가되게 되어, 전류가 산화물 반도체층(122) 전체에 흐르게 되기 때문에, 온 전류를 더욱 높일 수 있다.
또한, 본 발명의 일 형태의 트랜지스터는 산화물 절연층(123)을 산화물 절연층(121), 산화물 반도체층(122) 위에 형성함으로써 계면 준위를 형성하기 어렵게 하는 효과나, 산화물 반도체층(122)을 중간에 위치하는 층으로 함으로써 상하로부터의 불순물 혼입의 영향을 배제할 수 있는 효과 등을 아울러 갖는다. 그러므로, 상술한 트랜지스터의 온 전류의 향상뿐만 아니라, 문턱 전압의 안정화나 S값(subthreshold value)의 감소를 얻을 수 있다. 따라서, Icut(게이트 전압(VG)이 0 V일 때의 전류)을 낮출 수 있어 소비 전력을 저감시킬 수 있다. 또한, 트랜지스터의 문턱 전압이 안정화되므로, 반도체 장치의 장기 신뢰성을 향상시킬 수 있다.
또는, 본 발명의 일 형태의 트랜지스터는 채널이 되는 산화물 반도체층(122)의 채널 폭 방향을 전기적으로 둘러싸도록 게이트 전극층(160)이 형성되어 있기 때문에, 산화물 반도체층(122)에 대해서는 상면 방향으로부터의 게이트 전계에 더하여, 측면 방향으로부터의 게이트 전계가 인가된다. 즉, 산화물 반도체층(122)의 전체에 게이트 전계가 인가되게 되어, 드레인 전계의 영향을 억제할 수 있고, 쇼트 채널 효과를 큰 폭으로 억제할 수 있다. 따라서, 미세화한 경우에도 양호한 특성을 얻을 수 있다.
또는, 본 발명의 일 형태의 트랜지스터는 채널이 되는 산화물 반도체층(122)에 와이드 밴드 갭의 재료를 가짐으로써, 소스-드레인 내압 특성이 높고, 또한 다양한 온도 환경에서 안정된 전기 특성을 가질 수 있다.
또한, 본 실시형태에서 채널 등에 산화물 반도체 등을 이용한 경우의 예를 나타냈지만, 본 발명의 실시형태의 일 형태는 이에 한정되지 않는다. 예를 들어, 채널이나 그 근방, 소스 영역, 드레인 영역 등을, 경우에 따라 또는 상황에 따라 실리콘(변형 실리콘(strained silicon)을 포함함), 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 갈륨 비소, 알루미늄 갈륨 비소, 인듐 인, 질화 갈륨, 유기 반도체 등을 갖는 재료를 이용하여 형성해도 좋다.
＜트랜지스터의 구성＞
이하에 본 실시형태의 트랜지스터의 기타 각 구성에 대하여 설명한다.
《기판(100)》
기판(100)에는 예를 들어, 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 이용할 수 있다. 또한, 실리콘이나 탄화 실리콘으로 이루어지는 단결정 반도체 기판, 다결정 반도체 기판, 실리콘 게르마늄으로 이루어지는 화합물 반도체 기판, SOI(Silicon On Insulator) 기판 등을 이용할 수도 있고, 이들 기판 위에 반도체 소자가 제공된 것을 이용해도 좋다. 기판(100)은 단순한 지지 재료에 한정하지 않고, 다른 트랜지스터 등의 디바이스가 형성된 기판이어도 좋다. 이 경우, 트랜지스터의 게이트 전극층(160), 소스 전극층(130), 및 드레인 전극층(140)의 하나는 상기의 다른 디바이스와 전기적으로 접속되어 있어도 좋다.
또한, 기판(100)으로서 가요성 기판을 이용해도 좋다. 또한, 가요성 기판 위에 트랜지스터를 제공하는 방법으로서는 비가요성의 기판 위에 트랜지스터를 제작한 후, 트랜지스터를 박리하여, 가요성 기판인 기판(100)에 전치하는 방법도 있다. 그 경우에는 비가요성 기판과 트랜지스터 사이에 박리층을 제공하면 좋다. 또한, 기판(100)으로서 섬유를 짜 넣은 시트, 필름, 또는 박 등을 이용해도 좋다. 또한, 기판(100)이 신축성을 가져도 좋다. 또한, 기판(100)은 굽힘이나 당김을 멈추었을 때, 원래의 형상으로 돌아오는 성질을 가져도 좋다. 또는, 원래의 형상으로 돌아오지 않는 성질을 가져도 좋다. 기판(100)의 두께는 예를 들어, 5μm 이상 700μm 이하, 바람직하게는 10μm 이상 500μm 이하, 더욱 바람직하게는 15μm 이상 300μm 이하로 한다. 기판(100)을 얇게 하면, 반도체 장치를 경량화할 수 있다. 또한, 기판(100)을 얇게 함으로써, 유리 등을 이용한 경우에도 신축성을 갖는 경우나, 굽힘이나 당김을 멈추었을 때, 원래의 형상으로 돌아오는 성질을 갖는 경우가 있다. 따라서, 낙하 등에 의해 기판(100) 위의 반도체 장치에 가해지는 충격 등을 완화할 수 있다. 즉, 내구성이 있는 반도체 장치를 제공할 수 있다.
가요성 기판인 기판(100)으로서는 예를 들어, 금속, 합금, 수지, 혹은 유리, 또는 그들의 섬유 등을 이용할 수 있다. 가요성 기판인 기판(100)은 선 팽창율이 낮을수록 환경에 의한 변형이 억제되어 바람직하다. 가요성 기판인 기판(100)으로서는, 예를 들어, 선 팽창율이 1×10-3/K 이하, 5×10-5/K 이하, 또는 1×10-5/K 이하의 재질을 이용하면 좋다. 수지로서는, 예를 들어, 폴리에스터, 폴리올레핀, 폴리아마이드(나일론, 아라미드 등), 폴리이미드, 폴리카보네이트, 아크릴, 폴리테트라플루오로에틸렌(PTFE) 등이 있다. 특히, 아라미드는 선 팽창율이 낮기 때문에, 가요성 기판인 기판(100)으로서 적합하다.
《절연층(110)》
절연층(110)은 기판(100)으로부터의 불순물의 확산을 방지하는 역할 외에 산화물(120)에 산소를 공급하는 역할을 담당할 수 있다. 따라서, 절연층(110)은 산소를 포함하는 절연막인 것이 바람직하고, 화학량론 조성보다 많은 산소를 포함하는 절연막인 것이 보다 바람직하다. 예를 들어, TDS법에서 산소 원자로 환산한 산소 방출량이 1.0×1019 atoms/cm3 이상인 막으로 한다. 또한, 상기 TDS 분석 시의 막의 표면 온도로서는, 100℃ 이상 700℃ 이하, 또는 100℃ 이상 500℃ 이하의 범위가 바람직하다. 또한, 위에서 설명한 바와 같이 기판(100)이 다른 디바이스가 형성된 기판인 경우, 절연층(110)은 층간 절연막으로서의 기능도 갖는다. 그 경우는 표면이 평탄하게 되도록 화학 기계 연마(CMP：Chemical Mechanical Polishing)법 등으로 평탄화 처리를 행하는 것이 바람직하다.
《산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)》
산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)은 In 혹은 Zn을 포함하는 산화물 반도체막이며, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-Mg 산화물, Zn-Mg 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)이 있다.
산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)으로서 이용할 수 있는 산화물은 적어도 인듐(In) 혹은 아연(Zn)을 포함하는 것이 바람직하다. 또는, In과 Zn의 쌍방을 포함하는 것이 바람직하다. 또한, 이 산화물을 이용한 트랜지스터의 전기 특성의 편차를 줄이기 위해, 그것들과 함께, 스태빌라이저(stabilizer)를 포함하는 것이 바람직하다.
스태빌라이저로서는, 갈륨(Ga), 주석(Sn), 하프늄(Hf), 알루미늄(Al), 또는 지르코늄(Zr) 등이 있다. 또한, 다른 스태빌라이저로서는, 란타노이드인 란타넘(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 등이 있다.
산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123) 내의 인듐이나 갈륨 등의 함유량은 비행 시간형 2차 이온 질량 분석법(TOF-SIMS)이나, X선 전자 분광법(XPS), ICP 질량 분석(ICP-MS)으로 비교할 수 있다.
또한, 산화물 반도체층(122)은 에너지 갭이 2 eV 이상, 바람직하게는 2.5 eV 이상, 보다 바람직하게는 3 eV 이상인 것이 바람직하다.
산화물 반도체층(122)의 두께는 3 nm 이상 200 nm 이하, 바람직하게는 3 nm 이상 100 nm 이하, 더욱 바람직하게는 3 nm 이상 50 nm 이하인 것이 바람직하다.
또한, 산화물 반도체층(122)의 두께는 적어도 산화물 절연층(121)과 비교하여, 얇게 형성해도 좋고, 같게 해도 좋고, 두껍게 형성해도 좋다. 예를 들어, 산화물 반도체층(122)을 두껍게 한 경우, 트랜지스터의 온 전류를 높일 수 있다. 또한, 산화물 절연층(121)은 산화물 반도체층(122)의 계면 준위의 생성을 억제하는 효과가 없어지지 않을 정도의 두께라면 좋다. 예를 들어, 산화물 반도체층(122)의 두께는 산화물 절연층(121)의 두께에 대하여, 1배보다 크거나, 또는 2배 이상, 또는 4배 이상, 또는 6배 이상으로 할 수 있다. 또한, 트랜지스터의 온 전류를 높일 필요가 없는 경우에는 산화물 절연층(121)의 두께를 산화물 반도체층(122)의 두께 이상으로 해도 좋다. 예를 들어, 절연층(110), 혹은 절연층(180)에 산소를 첨가한 경우, 가열 처리에 의해 산화물 반도체층(122)에 포함되는 산소 결손량을 저감할 수 있어, 반도체 장치의 전기 특성을 안정시킬 수 있다.
산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)의 각각의 조성이 다른 경우, 계면은 주사형 투과 전자 현미경 STEM(Scanning Transmission Electron Microscope)을 이용하여 관찰할 수 있는 경우가 있다.
또한, 산화물 반도체층(122)은 산화물 절연층(121), 산화물 절연층(123)보다 인듐의 함유량을 많이 하면 좋다. 산화물 반도체에서는 주로 중금속의 s 궤도가 캐리어 전도에 기여하여, In의 함유율을 많이 함으로써, 보다 많은 s 궤도가 중첩되기 때문에, In이 M보다 많은 조성이 되는 산화물은 In이 M과 동등하거나 또는 적은 조성이 되는 산화물과 비교하여 이동도가 높아진다. 그러므로, 산화물 반도체층(122)에 인듐의 함유량이 많은 산화물을 이용함으로써, 높은 전계 효과 이동도의 트랜지스터를 실현할 수 있다.
또한, 산화물 반도체층(122)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)인 경우, 스퍼터링법으로 산화물 반도체층(122)을 성막하기 위하여 이용하는 타겟에 있어서, 금속 원소의 원자수비를 In：M：Zn = x1：y1：z1로 하면, x1/(x1＋y1＋z1)은 1/3 이상으로 하는 것이 바람직하다. 산화물 반도체층(122)이 갖는 금속 원자수비도 같은 조성을 갖는다. 또한, x1/y1은 1/3 이상 6 이하, 더욱 바람직하게는 1 이상 6 이하이며, z1/y1은 1/3 이상 6 이하, 더욱 바람직하게는 1 이상 6 이하인 것이 좋다. 이것에 의해, 산화물 반도체층(122)으로서, CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor)막이 형성되기 쉬워진다. 타겟의 금속 원소의 원자수비의 대표예로서는, In：M：Zn = 1：1：1, In：M：Zn = 1：1：1.2, 2：1：1.5, 2：1：2.3, 2：1：3, 3：1：2, 4：2：3, 4：2：4.1 등이 있다.
산화물 절연층(121), 산화물 절연층(123)으로서, Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, Hf, 또는 Nd의 원자수비가 In의 원자수비보다 높으면, 이하의 효과를 갖는 경우가 있다. (1) 산화물 절연층(121), 산화물 절연층(123)의 에너지 갭을 크게 한다. (2) 산화물 절연층(121), 산화물 절연층(123)의 전자 친화력을 작게 한다. (3) 외부로부터의 불순물을 차폐한다. (4) 산화물 반도체층(122)과 비교하여 절연성이 높아진다. (5) Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, Hf, 또는 Nd는 산소와의 결합력이 강한 금속 원소이기 때문에, Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, Hf, 또는 Nd의 원자수비가 In의 원자수비보다 높으면, 산소 결손이 생기기 어려워진다.
또한, 산화물 절연층(121), 및 산화물 절연층(123)은 산화물 반도체층(122)을 구성하는 원소의 일종 이상으로 구성되는 산화물이다. 이 때문에, 산화물 반도체층(122)과 산화물 절연층(121), 및 산화물 절연층(123)과의 계면에서 계면 산란이 일어나기 어렵다. 따라서, 이 계면에서는 캐리어의 움직임이 저해되지 않기 때문에, 트랜지스터(10)의 전계 효과 이동도가 높아진다.
산화물 절연층(121), 산화물 절연층(123)은, 대표적으로는 In-Ga 산화물, In-Zn 산화물, In-Mg 산화물, Ga-Zn 산화물, Zn-Mg 산화물, In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)이며, 또한 산화물 반도체층(122)보다 전도대 하단의 에너지 준위가 진공 준위에 가깝고, 대표적으로는 산화물 절연층(121), 산화물 절연층(123)의 전도대 하단의 에너지 준위와 산화물 반도체층(122)의 전도대 하단의 에너지 준위와의 차이가 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.2 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하이다. 즉, 산화물 절연층(121), 산화물 절연층(123)의 전자 친화력과 산화물 반도체층(122)의 전자 친화력의 차이가 0.05 eV 이상, 0.07 eV 이상, 0.1 eV 이상, 또는 0.2 eV 이상, 또한 2 eV 이하, 1 eV 이하, 0.5 eV 이하, 또는 0.4 eV 이하이다. 또한, 전자 친화력은 진공 준위와 전도대 하단의 에너지 준위와의 차이를 나타낸다.
또한, 산화물 절연층(121), 산화물 절연층(123)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)인 경우, 산화물 반도체층(122)과 비교하여, 산화물 절연층(121), 산화물 절연층(123)에 포함되는 M(Al, Ti, Ga, Y, Zr, Sn, La, Ce, Mg, Hf, 또는 Nd)의 원자수비가 높고, 상술한 M으로 나타낸 원소는 인듐보다 산소와 강하게 결합하기 때문에, 산화물 절연층(121), 산화물 절연층(123)에 산소 결손이 생기는 것을 억제하는 기능을 갖는다. 즉, 산화물 절연층(121), 산화물 절연층(123)은 산화물 반도체층(122)보다 산소 결손이 생기기 어려운 산화물 반도체막이다.
또한, 산화물 절연층(121), 산화물 절연층(123)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)인 경우, 스퍼터링법으로 산화물 절연층(121), 산화물 절연층(123)을 성막하기 위해 이용하는 타겟에 있어서, 금속 원소의 원자수비를 In：M：Zn = x2：y2：z2로 하면, x2/y2＜x1/y1이며, z2/y2는 1/10 이상 6 이하, 더욱 바람직하게는 0.2 이상 3 이하인 것이 좋다. 산화물 절연층(121), 산화물 절연층(123)이 갖는 금속 원자수비도 같은 조성을 갖는다.
또한, 산화물 절연층(121), 산화물 절연층(123)은 산화물 반도체층(122)과 비교하여 절연성이 높기 때문에, 게이트 절연층과 같은 기능을 갖는다.
또한, 산화물 절연층(123)은 금속 산화물, 예를 들어 산화 알루미늄, 산화 갈륨, 산화 하프늄, 산화 실리콘, 산화 게르마늄, 또는 산화 지르코니아로 치환할 수도 있고, 산화물 절연층(123) 위에 상기 금속 산화물을 가질 수도 있다.
또한, 산화물 절연층(123)은 산화물 반도체층(122)의 계면 준위의 생성을 억제하는 효과가 없어지지 않을 정도의 두께라면 좋다. 예를 들어, 산화물 절연층(121)과 동등하거나 또는 그것 이하의 두께로 하면 좋다. 산화물 절연층(123)이 두꺼우면 게이트 전극층(160)에 의한 전계가 산화물 반도체층(122)에 도달하기 어려워질 우려가 있기 때문에, 산화물 절연층(123)은 얇게 형성하는 것이 바람직하다. 또한, 산화물 절연층(123)에 포함되는 산소가 소스 전극층(130), 드레인 전극층(140)으로 확산되어, 소스 전극층(130), 드레인 전극층(140)이 산화하는 것을 막기 위해, 산화물 절연층(123)의 막 두께는 얇은 것이 바람직하다. 예를 들어, 산화물 절연층(123)은 산화물 반도체층(122)의 두께보다 얇게 하면 좋다. 또한, 이것에 한정되지 않고, 산화물 절연층(123)의 두께는 게이트 절연층(150)의 내압을 고려하여, 트랜지스터를 구동시키는 전압에 따라 적절히 설정하면 좋다.
예를 들어, 산화물 절연층(123)의 두께는 1 nm 이상 20 nm 이하, 또는 3 nm 이상 10 nm 이하로 하는 것이 바람직하다.
또한, 산화물 절연층(121), 산화물 절연층(123)이 In-M-Zn 산화물(M은 Al, Ti, Ga, Y, Sn, Zr, La, Ce, Mg, Hf, 또는 Nd)인 경우, 스퍼터링법으로 산화물 절연층(121), 산화물 절연층(123)을 성막하기 위하여 이용하는 타겟에 있어서, 금속 원소의 원자수비를 In：M：Zn = x3：y3：z3로 하면, x3/y3＜x1/y1이며, z3/y3는 1/3 이상 6 이하, 더욱 바람직하게는 1 이상 6 이하인 것이 좋다. 또한, z2/y2를 1 이상 6 이하로 함으로써, 산화물 절연층(121), 산화물 절연층(123)으로서 CAAC-OS막이 형성되기 쉬워진다. 타겟의 금속 원소의 원자수비의 대표예로서는, In：M：Zn = 1：3：2, 1：3：4, 1：3：6, 1：3：8, 1：4：4, 1：4：5, 1：4：6, 1：4：7, 1：4：8, 1：5：5, 1：5：6, 1：5：7, 1：5：8, 1：6：8, 1：6：4, 1：9：6 등이 있다. 또한, 원자수비는 이것들에 한정되지 않고, 필요로 하는 반도체 특성에 따라 적절한 원자수비의 것을 이용하면 좋다.
또한, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)의 원자수비는 각각 오차로서 상기의 원자수비의 ±40%의 변동을 포함하는 경우가 있다.
예를 들어, 산화물 반도체층(122)이 되는 산화물 반도체막을 성막하는 경우, 스퍼터링법으로 성막하기 위하여 이용하는 타겟에 있어서, 금속 원소의 원자수비를 In：Ga：Zn = 1：1：1을 이용하여 성막하면, 산화물 반도체층(122)이 되는 산화물 반도체막의 금속 원소의 원자수비는 In：Ga：Zn = 1：1：0.6 정도가 되어, 아연의 원자수비가 동일하거나 혹은 저하되는 경우가 있다. 따라서, 원자수비를 기재한 경우에는 이 원자수비의 근방을 포함한다.
＜수소 농도＞
산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)에 포함되는 수소는 금속 원자와 결합하는 산소와 반응하여 물이 됨과 동시에, 산소가 탈리한 격자(또는 산소가 탈리한 부분)에 산소 결손을 형성한다. 상기 산소 결손에 수소가 들어감으로써, 캐리어인 전자가 생성되는 경우가 있다. 또한, 수소의 일부가 금속 원자와 결합하는 산소와 결합함으로써, 캐리어인 전자를 생성하는 경우가 있다. 따라서, 수소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리 온(normally on) 특성이 되기 쉽다.
따라서, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 및 각각의 계면에서 산소 결손과 함께 수소가 가능한 저감되어 있는 것이 바람직하다. 예를 들어, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 및 각각의 계면에서 2차 이온 질량 분석법(SIMS：Secondary Ion Mass Spectrometry)에 의해 얻어지는 수소 농도는 1×1016 atoms/cm3 이상 2×1020 atoms/cm3 이하, 바람직하게는 1×1016 atoms/cm3 이상 5×1019 atoms/cm3 이하, 보다 바람직하게는 1×1016 atoms/cm3 이상 1×1019 atoms/cm3 이하, 더욱 바람직하게는 1×1016 atoms/cm3 이상 5×1018 atoms/cm3 이하로 하는 것이 바람직하다. 이 결과, 트랜지스터(10)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프(normally-off) 특성이라고도 함)을 가질 수 있다.
＜탄소, 실리콘 농도＞
또한, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 및 각각의 계면에서 제14 족 원소의 하나인 실리콘이나 탄소가 포함되면, 산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)에 있어서 산소 결손이 증가되어 n형 영역이 형성되게 된다. 이 때문에, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 및 각각의 계면에서의 실리콘, 및 탄소 농도는 저감하는 것이 바람직하다. 예를 들어, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 및 각각의 계면에서 SIMS에 의해 얻어지는 실리콘이나 탄소의 농도는 1×1016 atoms/cm3 이상 1×1019 atoms/cm3 이하, 바람직하게는 1×1016 atoms/cm3 이상 5×1018 atoms/cm3 이하, 더욱 바람직하게는 1×1016 atoms/cm3 이상 2×1018 atoms/cm3 이하로 하는 것이 바람직하다. 이 결과, 트랜지스터(10)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)을 갖는다.
＜알칼리 금속 및 알칼리 토금속의 농도＞
또한, 알칼리 금속 및 알칼리 토금속은 산화물 반도체와 결합하면 캐리어를 생성하는 경우가 있어, 트랜지스터의 오프 전류가 증대되는 경우가 있다. 이 때문에, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 및 각각의 계면에서의 알칼리 금속 또는 알칼리 토금속의 농도를 저감하는 것이 바람직하다. 예를 들어, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 및 각각의 계면에서 2차 이온 질량 분석법에 의해 얻어지는 알칼리 금속 또는 알칼리 토금속의 농도를 1×1018 atoms/cm3 이하, 바람직하게는 2×1016 atoms/cm3 이하로 하는 것이 바람직하다. 이것에 의해, 트랜지스터(10)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)을 가질 수 있다.
＜질소 농도＞
또한, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 및 각각의 계면에 질소가 포함되어 있으면, 캐리어인 전자가 생겨 캐리어 밀도가 증가되어 n형 영역이 형성되게 된다. 이 결과, 질소가 포함되어 있는 산화물 반도체를 이용한 트랜지스터는 노멀리 온 특성이 되기 쉽다. 따라서, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 및 각각의 계면에서 질소는 가능한 한 저감되어 있는 것이 바람직하다. 예를 들어, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 및 각각의 계면에서 SIMS에 의해 얻어지는 질소 농도는 1×1015 atoms/cm3 이상 5×1019 atoms/cm3 이하, 바람직하게는 1×1015 atoms/cm3 이상 5×1018 atoms/cm3 이하, 보다 바람직하게는 1×1015 atoms/cm3 이상 1×1018 atoms/cm3 이하, 더욱 바람직하게는 1×1015 atoms/cm3 이상 5×1017 atoms/cm3 이하로 하는 것이 바람직하다. 이것에 의해, 트랜지스터(10)는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)을 가질 수 있다.
단, 산화물 반도체층(122) 내에 잉여의 아연을 갖는 경우에는 예외로 한다. 잉여의 아연은 산화물 반도체층(122) 내에 산소 결손을 형성할 우려가 있다. 그 때문에, 잉여 아연을 갖는 경우에는 산화물 반도체층(122) 내에 0.001 내지 3 atomic%의 질소를 가짐으로써, 잉여 아연에 기인한 산소 결손을 불활화할 수 있는 경우가 있다. 따라서, 상기 질소에 의해 트랜지스터의 특성 불균일이 해소되어 신뢰성을 향상시킬 수 있다.
＜캐리어 밀도＞
산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)의 불순물을 저감함으로써, 산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)의 캐리어 밀도를 저감할 수 있다. 이 때문에, 산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)은 캐리어 밀도가 1×1015 개/cm3 이하, 바람직하게는 1×1013 개/cm3 이하, 더욱 바람직하게는 8×1011 개/cm3 미만, 보다 바람직하게는 1×1011 개/cm3 미만, 가장 바람직하게는 1×1010 개/cm3 미만이며, 1×10-9 개/cm3 이상으로 한다.
산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)으로서 불순물 농도가 낮고, 결함 준위 밀도가 낮은 막을 이용함으로써, 더욱 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다. 여기에서는 불순물 농도가 낮고, 결함 준위 밀도가 낮은(산소 결손이 적음) 것을 고순도 진성 또는 실질적으로 고순도 진성이라고 부른다. 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체는 캐리어 발생원이 적기 때문에, 캐리어 밀도를 낮게 할 수 있는 경우가 있다.
여기서, 산화물 반도체층(122)을 이용한 트랜지스터는 축적형의 트랜지스터이다. 산화물 반도체층(122)의 캐리어 밀도가 낮은 경우, 트랜지스터는 문턱 전압이 플러스가 되는 전기 특성(노멀리 오프 특성이라고도 함)이 되기 쉽다. 또한, 고순도 진성, 또는 실질적으로 고순도 진성인 산화물 반도체막은 결함 준위 밀도가 낮기 때문에, 트랩 준위 밀도도 낮아지는 경우가 있다. 또한, 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체막을 이용한 트랜지스터는 오프 전류가 현저히 작고, 소스 전극과 드레인 전극 간의 전압(드레인 전압)이 1 V에서 10 V의 범위에서 오프 전류가 반도체 파라미터 분석기의 측정 한계 이하, 즉 1×10-13 A 이하라는 특성을 얻을 수 있다. 따라서, 상기 산화물 반도체막에 채널 영역이 형성되는 트랜지스터는 전기 특성의 변동이 작고, 신뢰성이 높은 트랜지스터가 되는 경우가 있다.
또한, 위에서 설명한 바와 같이 고순도화된 산화물 반도체막을 채널 형성 영역에 이용한 트랜지스터의 오프 전류는 매우 작다. 예를 들어, 소스와 드레인 사이의 전압을 0.1 V, 5 V, 또는 10 V 정도로 한 경우에, 트랜지스터의 채널 폭으로 규격화한 오프 전류를 수 yA/μm 내지 수 zA/μm까지 저감하는 것이 가능하게 된다.
산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)은 예를 들어 비단결정 구조로 해도 좋다. 비단결정 구조는 예를 들어, 후술하는 CAAC-OS, 다결정 구조, 미결정 구조, 또는, 비정질 구조를 포함한다. 비단결정 구조에서 비정질 구조는 결함 준위 밀도가 가장 높고, CAAC-OS는 결함 준위 밀도가 가장 낮다.
산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)은 예를 들어 미결정 구조여도 좋다. 미결정 구조의 산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)은 예를 들어, 1 nm 이상 10 nm 미만의 크기의 미결정을 막 중에 포함한다. 또는, 미결정 구조의 산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)은, 예를 들어, 비정질상으로 1 nm 이상 10 nm 미만의 결정부를 갖는 혼상 구조이다.
산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)은 예를 들어 비정질 구조여도 좋다. 비정질 구조의 산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)은, 예를 들어, 원자 배열이 무질서하고, 결정 성분을 갖지 않는다. 또는, 비정질 구조의 산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)은, 예를 들어, 완전한 비정질 구조이며 결정부를 갖지 않는다.
또한, 산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)이 CAAC-OS, 미결정 구조, 및 비정질 구조의 2 이상의 구조의 영역을 갖는 혼합막이어도 좋다. 혼합막으로서 예를 들어, 비정질 구조의 영역과, 미결정 구조의 영역과, CAAC-OS의 영역을 갖는 단층 구조가 있다. 또는, 혼합막으로서, 예를 들어, 비정질 구조의 영역과, 미결정 구조의 영역과, CAAC-OS의 영역과의 적층 구조가 있다.
또한, 산화물 절연층(121), 산화물 반도체층(122), 및 산화물 절연층(123)은, 예를 들어, 단결정 구조를 가져도 좋다.
산화물 반도체층(122)과 비교하여 산소 결손이 생기기 어려운 산화물 절연층을 산화물 반도체층(122)의 상하에 접촉하여 형성함으로써, 산화물 반도체층(122)에서의 산소 결손을 저감할 수 있다. 또한, 산화물 반도체층(122)은 산화물 반도체층(122)을 구성하는 금속 원소의 하나 이상을 갖는 산화물 절연층(121), 산화물 절연층(123)과 접촉하기 때문에, 산화물 절연층(121)과 산화물 반도체층(122)과의 계면, 산화물 반도체층(122)과 산화물 절연층(123)과의 계면에서의 계면 준위 밀도가 매우 낮다. 예를 들어, 산화물 절연층(121), 산화물 절연층(123), 게이트 절연층(150), 절연층(110), 절연층(180)에 산소를 첨가한 후, 가열 처리를 행함으로써 이 산소가 산화물 절연층(121) 및 산화물 절연층(123)을 경유하여 산화물 반도체층(122)으로 산소가 이동하지만, 이때, 계면 준위에서 산소가 포획되기 어렵고, 효율적으로 산화물 절연층(121) 또는 산화물 절연층(123)에 포함되는 산소를 산화물 반도체층(122)으로 이동시키는 것이 가능하다. 이 결과, 산화물 반도체층(122)에 포함되는 산소 결손을 저감하는 것이 가능하다. 또한, 산화물 절연층(121) 또는 산화물 절연층(123)에도 산소가 첨가되기 때문에, 산화물 절연층(121), 산화물 절연층(123)의 산소 결손을 저감하는 것이 가능하다. 즉, 적어도 산화물 반도체층(122)의 국재 준위 밀도를 저감할 수 있다.
또한, 산화물 반도체층(122)이 구성 원소가 다른 절연막(예를 들어, 산화 실리콘막을 포함하는 게이트 절연막)과 접촉하는 경우, 계면 준위가 형성되고, 이 계면 준위는 채널을 형성하기도 한다. 이러한 경우, 문턱 전압이 다른 제2 트랜지스터가 출현하여, 트랜지스터의 외견상의 문턱 전압이 변동하는 경우가 있다. 그러나, 산화물 반도체층(122)을 구성하는 금속 원소를 일종 이상 포함하는 산화물 절연층(121) 및 산화물 절연층(123)이 산화물 반도체층(122)과 접촉하기 때문에, 산화물 절연층(121)과 산화물 반도체층(122)과의 계면, 및 산화물 절연층(123)과 산화물 반도체층(122)과의 계면에 계면 준위를 형성하기 어려워진다.
또한, 산화물 절연층(121), 산화물 절연층(123)은 각각 절연층(110), 게이트 절연층(150)의 구성 원소가 산화물 반도체층(122)에 혼입하여, 불순물에 의한 준위가 형성되는 것을 억제하기 위한 배리어막으로서도 기능한다.
예를 들어, 절연층(110), 또는 게이트 절연층(150)으로서 실리콘을 포함하는 절연막을 이용하는 경우, 게이트 절연층(150) 내의 실리콘, 또는 절연층(110)과 게이트 절연층(150) 내에 혼입될 수 있는 탄소가 산화물 절연층(121) 또는 산화물 절연층(123) 내에 계면으로부터 수 nm 정도까지 혼입하는 경우가 있다. 실리콘, 탄소 등의 불순물이 산화물 반도체층(122) 내에 들어오면 불순물 준위를 형성하고, 불순물 준위가 도너가 되어 전자를 생성함으로써 n형화하기도 한다.
그러나, 산화물 절연층(121), 산화물 절연층(123)의 막 두께가 수 nm보다 두꺼우면, 혼입한 실리콘, 탄소 등의 불순물이 산화물 반도체층(122)까지 도달하지 않기 때문에, 불순물 준위의 영향은 저감된다.
따라서, 산화물 절연층(121), 산화물 절연층(123)을 형성함으로써, 트랜지스터의 문턱 전압 등의 전기 특성의 편차를 저감할 수 있다.
또한, 게이트 절연층(150)과 산화물 반도체층(122)이 접촉하여, 그 계면에 채널이 형성되는 경우, 이 계면에서 계면 산란이 일어나, 트랜지스터의 전계 효과 이동도가 낮아진다. 그러나, 산화물 반도체층(122)을 구성하는 금속 원소를 일종 이상 포함하는 산화물 절연층(121), 산화물 절연층(123)이 산화물 반도체층(122)에 접촉하여 제공되기 때문에, 산화물 반도체층(122)과 산화물 절연층(121), 산화물 반도체층(122)과 산화물 절연층(123)과의 계면에서는 캐리어의 산란이 일어나기 어렵고, 트랜지스터의 전계 효과 이동도를 높게 할 수 있다.
본 실시형태에서는 산화물 반도체층(122)의 산소 결손량, 또 산화물 반도체층(122)에 접촉하는 산화물 절연층(121), 산화물 절연층(123)의 산소 결손량을 저감하는 것이 가능하고, 산화물 반도체층(122)의 국재 준위 밀도를 저감할 수 있다. 이 결과, 본 실시형태에 나타내는 트랜지스터(10)는 문턱 전압의 변동이 적고, 신뢰성이 높은 특성을 가질 수 있다. 또한, 본 실시형태에 나타내는 트랜지스터(10)는 뛰어난 전기 특성을 갖는다.
또한, 트랜지스터의 게이트 절연층으로서는 실리콘을 포함하는 절연막이 많이 이용되기 때문에, 상기 이유에 의해 산화물 반도체의 채널이 되는 영역은 본 발명의 일 형태의 트랜지스터와 같이 게이트 절연층과 접촉하지 않는 구조가 바람직하다고 할 수 있다. 또한, 게이트 절연층과 산화물 반도체와의 계면에 채널이 형성되는 경우, 이 계면에서 캐리어의 산란이 일어나, 트랜지스터의 전계 효과 이동도가 낮아지는 경우가 있다. 이러한 관점에서도, 산화물 반도체의 채널이 되는 영역은 게이트 절연층으로부터 떨어뜨리는 것이 바람직하다고 할 수 있다.
따라서, 산화물(120)을 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)의 적층 구조로 함으로써, 산화물 반도체층(122)에 채널을 형성할 수 있어, 높은 전계 효과 이동도 및 안정된 전기 특성을 가진 트랜지스터를 형성할 수 있다.
또한, 산화물(120)은 반드시 3층으로 할 필요는 없고, 단층, 2층, 4층, 또는 5층 이상의 구성으로 해도 좋다. 단층으로 하는 경우, 본 실시형태에 나타내는 산화물 반도체층(122)에 상당하는 층을 이용하면 좋다.
＜밴드도＞
여기서, 밴드도에 대하여 설명한다. 밴드도는 이해를 돕기 위해, 도 2의 (A), 도 2의 (B)에 나타내는 바와 같이, 절연층(110), 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 및 게이트 절연층(150)의 전도대 하단의 에너지 준위(Ec)를 나타낸다.
도 2의 (B)에 나타낸 바와 같이, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)에서 전도대 하단의 에너지 준위가 연속적으로 변화한다. 이것은 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)을 구성하는 원소가 공통됨으로써, 산소가 서로 확산되기 쉽다는 점에서도 이해할 수 있다. 따라서, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)은 조성이 다른 막의 적층체이지만, 물성적으로 연속이라고 할 수도 있다.
주성분을 공통으로 하여 적층된 산화물 반도체막은 각 층을 단순히 적층하는 것이 아니라 연속 접합(여기에서는 특히 전도대 하단의 에너지 준위가 각 층의 사이에 연속적으로 변화하는 U자형의 우물(U Shape Well) 구조)이 형성되도록 제작한다. 즉, 각 층의 계면에 트랩 중심이나 재결합 중심과 같은 결함 준위를 형성하는 불순물이 존재하지 않도록 적층 구조를 형성한다. 만약, 적층된 다층막의 층간에 불순물이 혼재하고 있다면, 에너지 밴드의 연속성이 없어져 계면에서 캐리어가 트랩 혹은 재결합에 의해 소멸하게 된다.
또한, 도 2의 (B)에서는 산화물 절연층(121)과 산화물 절연층(123)의 Ec가 같은 경우에 대하여 도시하였지만, 각각이 상이해도 좋다.
도 2의 (B)로부터, 산화물 반도체층(122)이 웰(우물)이 되고, 트랜지스터(10)의 채널이 산화물 반도체층(122)에 형성되는 것을 알 수 있다. 또한, 산화물 반도체층(122)을 바닥으로 하여 전도대 하단의 에너지 준위가 연속적으로 변화하는 U자형의 우물 구조의 채널을 매립 채널(buried channel)이라고 할 수도 있다.
또한, 산화 실리콘막 등의 절연막과 산화물 반도체층(122)과의 계면 근방에는 불순물이나 결함에 기인한 트랩 준위가 형성될 수 있다. 따라서, 산화물 절연층(121), 산화물 절연층(123)의 존재로 인하여, 산화물 반도체층(122)과 상기 트랩 준위를 멀리할 수 있다. 단, 산화물 절연층(121), 또는 산화물 절연층(123)의 Ec와 산화물 반도체층(122)의 Ec의 에너지차가 작은 경우, 산화물 반도체층(122)의 전자가 이 에너지차를 넘어 트랩 준위에 달하는 경우가 있다. 마이너스의 전하가 되는 전자가 트랩 준위에 포획됨으로써, 절연막 계면에 마이너스의 고정 전하가 생겨 트랜지스터의 문턱 전압은 플러스 방향으로 시프트하게 된다. 또한, 트랜지스터의 장기 보존 시험에서 트랩이 고정화되지 않고, 특성의 변동을 일으킬 염려가 있다.
따라서, 트랜지스터의 문턱 전압의 변동을 저감하려면, 산화물 절연층(121), 및 산화물 절연층(123)의 Ec와 산화물 반도체층(122)과의 사이에 에너지차를 형성하는 것이 필요하다. 각각의 상기 에너지차는 0.1 eV 이상이 바람직하고, 0.2 eV 이상이 보다 바람직하다.
또한, 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123)에는 결정부가 포함되는 것이 바람직하다. 특히 c축으로 배향한 결정을 이용함으로써 트랜지스터에 안정된 전기 특성을 부여할 수 있다.
또한, 도 2의 (B)에 도시하는 밴드도에서 산화물 절연층(123)을 제공하지 않고, 산화물 반도체층(122)과 게이트 절연층(150) 사이에 In-Ga 산화물(예를 들어, 원자수비가 In：Ga = 7：93인 In-Ga 산화물)을 제공해도 좋고, 혹은 산화 갈륨 등을 제공해도 좋다. 또한, 산화물 절연층(123)을 제공한 상태로 산화물 절연층(123)과 게이트 절연층(150)의 사이에 In-Ga 산화물을 제공해도 좋고, 혹은 산화 갈륨 등을 제공해도 좋다.
산화물 반도체층(122)은 산화물 절연층(121) 및 산화물 절연층(123)보다 전자 친화력이 큰 산화물을 이용한다. 예를 들어, 산화물 반도체층(122)으로서 산화물 절연층(121) 및 산화물 절연층(123)보다 전자 친화력이 0.07 eV 이상 1.3 eV 이하, 바람직하게는 0.1 eV 이상 0.7 eV 이하, 더욱 바람직하게는 0.2 eV 이상 0.4 eV 이하 큰 산화물을 이용할 수 있다.
본 실시형태에 나타내는 트랜지스터는 산화물 반도체층(122)을 구성하는 금속 원소를 일종 이상 포함하는 산화물 절연층(121) 및 산화물 절연층(123)을 갖기 때문에, 산화물 절연층(121)과 산화물 반도체층(122)과의 계면, 및 산화물 절연층(123)과 산화물 반도체층(122)과의 계면에 계면 준위를 형성하기 어려워진다. 따라서, 산화물 절연층(121), 산화물 절연층(123)을 형성함으로써, 트랜지스터의 문턱 전압 등의 전기 특성의 편차나 변동을 저감할 수 있다.
《소스 전극층(130) 및 드레인 전극층(140)》
소스 전극층(130) 및 드레인 전극층(140)에는 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 금(Au), 알루미늄(Al), 망간(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr) 등의 재료로 이루어지는 단체(單體), 혹은 합금, 또는 이것들을 주성분으로 하는 산소, 질소, 불소, 실리콘 등의 화합물을 포함하는 도전층의 단층 또는 적층으로 하는 것이 바람직하다. 예를 들어, 적층하는 경우에 산화물 반도체층(122)과 접촉하는 아래쪽의 도전층은 산소와 결합하기 쉬운 재료를 갖고, 위쪽의 도전층에는 내산화성이 강한 재료를 가질 수 있다. 또한, 내열성과 도전성을 양립하는 텅스텐이나 몰리브덴 등의 고융점 재료를 이용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한, Cu-Mn 합금을 이용하면, 산소를 포함하는 절연체와의 계면에 산화 망간을 형성하고, 산화 망간이 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
또한, 산소와 결합하기 쉬운 도전 재료와 산화물 반도체층을 접촉시키면, 산화물 반도체층 내의 산소가, 산소와 결합하기 쉬운 도전 재료 측으로 확산하는 현상이 일어난다. 산화물 반도체층의 소스 전극층 또는 드레인 전극층과 접촉한 근방의 영역에 산소 결손이 발생하여, 막 중에 약간 포함되는 수소가 상기 산소 결손에 들어감으로써 상기 영역은 현저하게 n형화한다. 따라서, n형화한 상기 영역은 트랜지스터의 소스 또는 드레인으로서 작용시킬 수 있다.
예를 들어, 아래쪽의 도전층으로서 W를 이용하고, 위쪽의 도전층으로서 Pt를 이용한 적층 구조로 함으로써, 접촉한 산화물 반도체를 n형으로 하면서 도전층의 산화를 억제할 수 있다.
《게이트 절연층(150)》
게이트 절연층(150)에는 산소(O), 질소(N), 불소(F), 알루미늄(Al), 마그네슘(Mg), 실리콘(Si), 갈륨(Ga), 게르마늄(Ge), 이트륨(Y), 지르코늄(Zr), 란타넘(La), 네오디뮴(Nd), 하프늄(Hf), 탄탈럼(Ta), 타이타늄(Ti) 등을 가질 수 있다. 예를 들어, 산화 알루미늄(AlOx), 산화 마그네슘(MgOx), 산화 실리콘(SiOx), 산화 질화 실리콘(SiOxNy), 질화 산화 실리콘(SiNxOy), 질화 실리콘(SiNx), 산화 갈륨(GaOx), 산화 게르마늄(GeOx), 산화 이트륨(YOx), 산화 지르코늄(ZrOx), 산화 란타넘(LaOx), 산화 네오디뮴(NdOx), 산화 하프늄(HfOx), 및 산화 탄탈럼(TaOx)을 일종 이상 포함하는 절연막을 이용할 수 있다. 또한, 게이트 절연층(150)은 상기 재료의 적층이어도 좋다. 또한, 게이트 절연층(150)에 란타넘(La), 질소, 지르코늄(Zr) 등을 불순물로서 포함하고 있어도 좋다.
또한, 게이트 절연층(150)의 적층 구조의 일례에 대하여 설명한다. 게이트 절연층(150)은 예를 들어, 산소, 질소, 실리콘, 하프늄 등을 갖는다. 구체적으로는, 산화 하프늄, 및 산화 실리콘 또는 산화 질화 실리콘을 포함하면 바람직하다.
산화 하프늄은 산화 실리콘이나 산화 질화 실리콘과 비교하여 비유전률이 높다. 따라서, 산화 실리콘을 이용한 경우와 비교하여, 게이트 절연층(150)의 막 두께를 크게 할 수 있기 때문에, 터널 전류에 의한 누설 전류를 작게 할 수 있다. 즉, 오프 전류가 작은 트랜지스터를 실현할 수 있다. 또한, 결정 구조를 갖는 산화 하프늄은 비정질 구조를 갖는 산화 하프늄과 비교하여 높은 비유전률을 구비한다. 따라서, 오프 전류가 작은 트랜지스터로 하기 위해서는 결정 구조를 갖는 산화 하프늄을 이용하는 것이 바람직하다. 결정 구조의 예로서는 단사정계나 입방정계 등을 들 수 있다. 단, 본 발명의 일 형태는 이것들로 한정되지 않는다.
그런데, 결정 구조를 갖는 산화 하프늄의 피형성면은 결함에 기인한 계면 준위를 갖는 경우가 있다. 이 계면 준위는 트랩 센터로서 기능하는 경우가 있다. 그 때문에, 산화 하프늄이 트랜지스터의 채널 영역에 근접하여 배치될 때, 이 계면 준위에 의해 트랜지스터의 전기 특성이 열화하는 경우가 있다. 따라서, 이 계면 준위의 영향을 저감하기 위해, 트랜지스터의 채널 영역과 산화 하프늄과의 사이에 다른 막을 배치하여 서로 이간시키는 것이 바람직한 경우가 있다. 이 막은 완충 기능을 갖는다. 완충 기능을 갖는 막은 게이트 절연층(150)에 포함되는 막이어도 좋고, 산화물 반도체막에 포함되는 막이어도 좋다. 즉, 완충 기능을 갖는 막으로서는 산화 실리콘, 산화 질화 실리콘, 산화물 반도체 등을 이용할 수 있다. 또한, 완충 기능을 갖는 막에는, 예를 들어, 채널 영역이 되는 반도체보다 에너지 갭이 큰 반도체 또는 절연체를 이용한다. 또는, 완충 기능을 갖는 막에는 예를 들어, 채널 영역이 되는 반도체보다 전자 친화력이 작은 반도체 또는 절연체를 이용한다. 또는, 완충 기능을 갖는 막에는, 예를 들어, 채널 영역이 되는 반도체보다 이온화 에너지가 큰 반도체 또는 절연체를 이용한다.
한편, 상술한 결정 구조를 갖는 산화 하프늄의 피형성면에서의 계면 준위(트랩 센터)에 전하를 트랩시킴으로써, 트랜지스터의 문턱 전압을 제어할 수 있는 경우가 있다. 이 전하를 안정적으로 존재시키기 위해서는 예를 들어, 채널 영역과 산화 하프늄 사이에 산화 하프늄보다 에너지 갭이 큰 절연체를 배치하면 좋다. 또는, 산화 하프늄보다 전자 친화력이 작은 반도체 또는 절연체를 배치하면 좋다. 또는, 완충 기능을 갖는 막에는 산화 하프늄보다 이온화 에너지가 큰 반도체 또는 절연체를 배치하면 좋다. 이러한 절연체를 이용함으로써, 계면 준위에 트랩된 전하의 방출이 일어나기 어려워져, 장기간에 걸쳐 전하를 유지할 수 있다.
그러한 절연체로서 예를 들어, 산화 실리콘, 산화 질화 실리콘을 들 수 있다. 게이트 절연층(150) 내의 계면 준위에 전하를 포획시키기 위해서는 산화물 반도체막으로부터 게이트 전극층(160)을 향하여 전자를 이동시키면 좋다. 구체적인 예로서는, 높은 온도(예를 들어, 125℃ 이상 450℃ 이하, 대표적으로는 150℃ 이상 300℃ 이하) 하에서 게이트 전극층(160)의 전위를 소스 전극층(130)이나 드레인 전극층(140)의 전위보다 높은 상태에서 1초 이상, 대표적으로는 1분 이상 유지하면 좋다.
이와 같이 게이트 절연층(150) 등의 계면 준위에 원하는 양의 전자를 포획시킨 트랜지스터의 문턱 전압은 플러스 측으로 시프트한다. 게이트 전극층(160)의 전압이나, 전압을 인가하는 시간을 조정함으로써, 전자를 포획시키는 양(문턱 전압의 변동량)을 제어할 수 있다. 또한, 전하를 포획시킬 수 있으면, 게이트 절연층(150) 내가 아니어도 상관없다. 같은 구조를 갖는 적층막을 다른 절연층에 이용해도 상관없다.
《게이트 전극층(160)》
게이트 전극층(160)에는, 예를 들어, 알루미늄(Al), 타이타늄(Ti), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 구리(Cu), 이트륨(Y), 지르코늄(Zr), 몰리브덴(Mo), 루테늄(Ru), 은(Ag), 탄탈럼(Ta), 텅스텐(W), 실리콘(Si) 등의 재료를 이용할 수 있다. 또한, 상기 게이트 전극층(160)은 적층으로 할 수 있다. 예를 들어, 상기 재료를 단독으로, 또는 조합하여 이용해도 좋고, 상기 재료의 질화물 등, 질소를 포함한 재료를 조합하여 이용해도 좋다.
《절연층(180)》
절연층(180)에는 예를 들어, 산화 마그네슘(MgOx), 산화 실리콘(SiOx), 산화 질화 실리콘(SiOxNy), 질화 산화 실리콘(SiNxOy), 질화 실리콘(SiNx), 산화 갈륨(GaOx), 산화 게르마늄(GeOx), 산화 이트륨(YOx), 산화 지르코늄(ZrOx), 산화 란타넘(LaOx), 산화 네오디뮴(NdOx), 산화 하프늄(HfOx), 산화 탄탈럼(TaOx), 및 산화 알루미늄(AlOx)을 일종 이상 포함하는 절연막을 이용할 수 있다. 또한, 절연층(180)은 상기 재료의 적층이어도 좋다. 절연층(180)은 화학량론 조성보다 많은 산소를 갖는 것이 바람직하다. 절연층(180)으로부터 방출되는 산소는 게이트 절연층(150), 절연층(170), 절연층(172)을 경유하여 산화물(120)의 채널 형성 영역으로 확산시킬 수 있으므로, 채널 형성 영역에 형성된 산소 결손에 산소를 보충할 수 있다. 따라서, 안정된 트랜지스터의 전기 특성을 얻을 수 있다.
＜트랜지스터의 제조 방법＞
다음에, 본 실시형태의 반도체 장치의 제조 방법에 대하여 도 5 내지 도 10을 이용하여 설명한다. 또한, 상기 트랜지스터의 구성에서 설명한 부분과 중복하는 부분에 대해서는 생략한다. 또한, 도 5 내지 도 10에 나타내는 A1-A2 방향은 도 1의 (A), 도 1의 (B)에 나타내는 채널 길이 방향이라고 호칭하는 경우가 있다. 또한, 도 5 내지 도 10에 나타내는 A3-A4 방향은 도 1의 (A) 및 도 1의 (C)에 나타내는 채널 폭 방향이라고 호칭하는 경우가 있다.
본 실시형태에서 트랜지스터를 구성하는 각 층(절연층, 산화물 반도체층, 도전층 등)은 스퍼터링법, 화학 기상 퇴적(CVD)법, 진공 증착법, 펄스 레이저 퇴적(PLD)법을 이용하여 형성할 수 있다. 혹은, 도포법이나 인쇄법으로 형성할 수 있다. 성막 방법으로서는 스퍼터링법, 플라즈마 화학 기상 퇴적(PECVD)법이 대표적이지만, 열 CVD법이어도 좋다. 열 CVD법의 예로서, MOCVD(유기 금속 화학 퇴적)법이나 ALD(원자층 성막)법을 사용해도 좋다. 또한, 스퍼터링법으로는 LTS(long throw sputtering method) 방식과 콜리메이트 방식(collimated sputtering method)을 조합하여 이용함으로써, 매립성을 향상시킬 수 있다.
＜열 CVD법＞
열 CVD법은 플라즈마를 사용하지 않는 성막 방법이기 때문에, 플라즈마 손상에 의해 결함이 생성되는 일이 없다는 이점을 갖는다.
또한, 열 CVD법에서는 원료 가스와 산화제를 동시에 체임버 내로 보내어, 체임버 내를 대기압 또는 감압 하로 하고, 기판 근방 또는 기판 위에서 반응시켜 기판 위에 퇴적시킴으로써 성막을 행하여도 좋다.
또한, MOCVD법이나 ALD법 등의 열 CVD법은 지금까지 기재한 금속막, 반도체막, 무기 절연막 등 다양한 막을 형성할 수 있으며, 예를 들어, In-Ga-Zn-O막을 성막하는 경우에는 트라이메틸인듐, 트라이메틸갈륨, 및 다이메틸아연을 이용할 수 있다. 또한, 트라이메틸인듐의 화학식은 In(CH3)3이다. 또한, 트라이메틸갈륨의 화학식은 Ga(CH3)3이다. 또한, 다이메틸아연의 화학식은 Zn(CH3)2이다. 또한, 이러한 조합으로 한정되지 않고, 트라이메틸갈륨 대신에 트라이에틸갈륨(화학식 Ga(C2H5)3)을 이용할 수도 있고, 다이메틸아연 대신에 다이에틸아연(화학식 Zn(C2H5)2)을 이용할 수도 있다.
＜ALD법＞
종래의 CVD법을 이용한 성막 장치는 성막 시, 반응을 위한 원료 가스(프리커서)의 1종 또는 복수종이 체임버에 동시에 공급된다. ALD법을 이용한 성막 장치는 반응을 위한 프리커서가 순차로 체임버에 도입되어, 그 가스 도입의 순서를 반복함으로써 성막을 행한다. 예를 들어, 각각의 스위칭 밸브(고속 밸브라고도 칭함)를 전환하여 2 종류 이상의 프리커서를 순차로 체임버에 공급하고, 복수종의 프리커서가 섞이지 않도록 제1 프리커서를 도입한 후에 불활성 가스(아르곤, 혹은 질소 등) 등을 도입하여, 제2 프리커서를 도입한다. 또한, 불활성 가스를 도입하는 대신에 진공 배기에 의해 제1 프리커서를 배출한 후, 제2 프리커서를 도입할 수 있다.
도 3의 (A), (B), (C), (D)에 ALD법의 성막 과정을 나타낸다. 제1 프리커서(601)가 기판의 표면에 흡착하여(도 3의 (A) 참조), 제1 단일층이 성막된다(도 3의 (B) 참조). 이때, 프리커서 중에 함유하는 금속 원자 등이 기판 표면에 존재하는 수산기와 결합할 수 있다. 금속 원자에는 메틸기나 에틸기 등의 알킬기가 결합하여도 좋다. 제1 프리커서(601)를 배기한 후에 도입되는 제2 프리커서(602)와 반응하여(도 3의 (C) 참조), 제2 단일층이 제1 단일층 위에 적층되어 박막이 형성된다(도 3의 (D) 참조). 예를 들어, 제2 프리커서로서 산화제가 포함되어 있던 경우에는 제1 프리커서 중에 존재하는 금속 원자 또는 금속 원자와 결합한 알킬기와, 산화제와의 사이에 화학 반응이 일어나 산화막을 형성할 수 있다.
ALD법은 표면 화학 반응에 기초한 성막 방법이며, 프리커서가 피성막 표면에 흡착하여, 자기 정지 기구가 작용함으로써 한 층이 형성된다. 예를 들어, 트라이메틸알루미늄과 같은 프리커서와 상기 피성막 표면에 존재하는 수산기(OH기)가 반응한다. 이때, 열에 의한 표면 반응만이 일어나기 때문에, 프리커서가 상기 피성막 표면과 접촉하여, 열에너지를 통하여 상기 피성막 표면에 프리커서 중의 금속 원자 등이 흡착할 수 있다. 또한, 프리커서는 높은 증기압을 갖고, 성막 전의 단계에서는 열적 안정되어 자기 분해하지 않고, 기판에 화학 흡착이 빠르다는 등의 특징을 갖는다. 또한, 프리커서는 가스로서 도입되기 때문에, 교대로 도입되는 프리커서가 충분히 확산될 시간을 가질 수 있다면, 고 어스펙트비의 요철을 갖는 영역이어도 피복성 좋게 성막할 수 있다.
또한, ALD법에서는 가스 도입 순서를 제어하면서, 원하는 두께가 될 때까지 복수회 반복함으로써, 단차 피복성이 뛰어난 박막을 형성할 수 있다. 박막의 두께는 반복하는 횟수에 따라 조절할 수 있기 때문에, 정밀한 막 두께 조절이 가능하다. 또한, 배기 능력을 높임으로써 성막 속도를 높일 수 있어 막 중의 불순물 농도를 더욱 저감할 수 있다.
또한, ALD법에는 열을 이용한 ALD법(열 ALD법), 플라즈마를 이용한 ALD법(플라즈마 ALD법)이 있다. 열 ALD법에서는 열에너지를 이용하여 프리커서의 반응을 행하는 것이며, 플라즈마 ALD법은 프리커서의 반응을 라디칼 상태에서 행하는 것이다.
ALD법으로는 매우 얇은 막을 정밀도 좋게 성막할 수 있다. 요철을 갖는 면에 대해서도, 표면 피복율이 높고, 막 밀도가 높다.
＜플라즈마 ALD＞
또한, 플라즈마 ALD법에 의해 성막함으로써, 열을 이용한 ALD법(열 ALD법)에 비해 더욱 저온에서의 성막이 가능하게 된다. 플라즈마 ALD법은 예를 들어, 100℃ 이하에서도 성막 속도를 저하시키지 않고 성막할 수 있다. 또한, 플라즈마 ALD법에서는 N2를 플라즈마에 의해 라디칼화할 수 있기 때문에, 산화물뿐만 아니라 질화물을 성막할 수 있다.
또한, 플라즈마 ALD에서는 산화제의 산화력을 높일 수 있다. 이것에 의해 ALD로 막을 형성하는 경우에 막 중에 잔류하는 프리커서, 혹은 프리커서로부터 탈리한 유기 성분을 저감할 수 있고, 또한, 막 중의 탄소, 염소, 수소 등을 저감할 수 있어 불순물 농도가 낮은 막을 가질 수 있다.
또한, 플라즈마 ALD를 행하는 경우에는 라디칼종을 발생시킬 때, ICP(Inductively Coupled Plasma) 등과 같이 기판으로부터 떨어진 상태에서 플라즈마를 발생시킬 수도 있어, 기판 혹은 상기 보호막이 형성되는 막에 대한 플라즈마 손상을 억제할 수 있다.
상기에 설명한 바와 같이, 플라즈마 ALD법을 이용함으로써 다른 성막 방법에 비해 프로세스 온도를 낮출 수 있고, 또한 표면 피복율을 높일 수 있어, 상기 막을 성막할 수 있다. 이것에 의해, 외부로부터의 물, 수소의 침입을 억제할 수 있다. 따라서, 트랜지스터 특성의 신뢰성을 향상시킬 수 있다.
＜ALD 장치에 관한 설명＞
도 4의 (A)에 ALD법을 이용하는 성막 장치의 일례를 나타낸다. ALD법을 이용하는 성막 장치는 성막실(체임버(1701)), 원료 공급부(1711a) 및 원료 공급부(1711b), 유량 제어기인 고속 밸브(1712a) 및 고속 밸브(1712b), 원료 도입구(1713a) 및 원료 도입구(1713b), 원료 배출구(1714), 및 배기 장치(1715)를 포함한다. 체임버(1701) 내에 제공되는 원료 도입구(1713a, 1713b)는 공급관이나 밸브를 통하여 원료 공급부(1711a, 1711b)와 각각 접속되어 있고, 원료 배출구(1714)는 배출관이나 밸브나 압력 조정기를 통하여 배기 장치(1715)와 접속된다.
체임버 내부에는 히터를 구비한 기판 홀더(1716)가 있고, 그 기판 홀더 위에 피성막시키는 기판(1700)을 배치한다.
원료 공급부(1711a), 원료 공급부(1711b)에서는 기화기나 가열 수단 등에 의해 고체 원료나 액체 원료로 프리커서를 형성한다. 혹은 원료 공급부(1711a), 원료 공급부(1711b)는 기체의 프리커서를 공급하는 구성으로 해도 좋다.
또한, 원료 공급부(1711a), 원료 공급부(1711b)를 2개 제공하고 있는 예를 도시하였지만 특별히 한정되지 않고, 3개 이상 제공해도 좋다. 또한, 고속 밸브(1712a), 고속 밸브(1712b)는 시간으로 정밀하게 제어할 수 있어, 프리커서와 불활성 가스 중어느 한쪽을 공급하는 구성으로 되어 있다. 고속 밸브(1712a), 고속 밸브(1712b)는 프리커서의 유량 제어기이며, 불활성 가스의 유량 제어기라고도 할 수 있다.
도 4의 (A)에 나타내는 성막 장치에서는 기판(1700)을 기판 홀더(1716) 위로 반입하여, 체임버(1701)를 밀폐 상태로 한 후, 기판 홀더(1716)의 히터 가열에 의해 기판(1700)을 원하는 온도(예를 들어, 100℃ 이상 또는 150℃ 이상)로 하고, 프리커서의 공급, 배기 장치(1715)에 의한 배기, 불활성 가스의 공급, 배기 장치(1715)에 의한 배기를 반복함으로써 박막을 기판 표면에 형성한다.
도 4의 (A)에 나타내는 성막 장치에서는 원료 공급부(1711a), 원료 공급부(1711b)에 준비하는 원료(휘발성 유기 금속 화합물 등)를 적절히 선택하여, 하프늄, 알루미늄, 탄탈럼, 지르코늄 등으로부터 선택된 일종 이상의 원소를 포함하는 산화물(복합 산화물도 포함함)을 포함하여 구성되는 절연층을 성막할 수 있다. 구체적으로는, 산화 하프늄을 포함하여 구성되는 절연층, 산화 알루미늄을 포함하여 구성되는 절연층, 하프늄 실리케이트를 포함하여 구성되는 절연층, 또는 알루미늄 실리케이트를 포함하여 구성되는 절연층을 성막할 수 있다. 또한, 원료 공급부(1711a), 원료 공급부(1711b)에 준비하는 원료(휘발성 유기 금속 화합물 등)를 적절히 선택하여, 텅스텐층, 타이타늄층 등의 금속층이나, 질화 타이타늄층 등의 질화물층 등의 박막을 성막할 수도 있다.
예를 들어, ALD법을 이용하는 성막 장치에 의해 산화 하프늄층을 형성하는 경우에는, 용매와 하프늄 전구체 화합물을 포함하는 액체(하프늄 알콕사이드나, 테트라키스 다이메틸아마이드 하프늄(TDMAH) 등의 하프늄 아마이드)을 기화시킨 프리커서와, 산화제로서 오존(O3)의 2 종류의 가스를 이용한다. 이 경우, 원료 공급부(1711a)로부터 공급하는 제1 프리커서가 TDMAH이며, 원료 공급부(1711b)로부터 공급하는 제2 프리커서가 오존이 된다. 또한, 테트라키스 다이메틸아마이드 하프늄의 화학식은 Hf[N(CH3)2]4이다. 또한, 다른 재료로서는 테트라키스(에틸메틸아마이드)하프늄 등이 있다. 또한, 질소는 전하 포획 준위를 소실시키는 기능을 갖는다. 따라서, 프리커서가 질소를 포함하면, 전하 포획 준위 밀도가 낮은 산화 하프늄을 성막할 수 있다.
예를 들어, ALD법을 이용하는 성막 장치에 의해 산화 알루미늄층을 형성하는 경우에는 용매와 알루미늄 전구체 화합물을 포함하는 액체(TMA 등)를 기화시킨 프리커서와 산화제로서 H2O의 2 종류의 가스를 이용한다. 이 경우, 원료 공급부(1711a)로부터 공급하는 제1 프리커서가 TMA이며, 원료 공급부(1711b)로부터 공급하는 제2 프리커서가 H2O가 된다. 또한, 트라이메틸알루미늄의 화학식은 Al(CH3)3이다. 또한, 다른 재료액으로서는 트리스(다이메틸아마이드)알루미늄, 트라이이소부틸알루미늄, 알루미늄 트리스(2,2,6,6-테트라메틸-3,5-헵탄디오네이트) 등이 있다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화 실리콘막을 형성하는 경우에는 헥사클로로다이실란을 피성막면에 흡착시키고, 흡착물에 포함되는 염소를 제거하여, 산화성 가스(O2, 일산화 이질소)의 라디칼을 공급하여 흡착물과 반응시킨다.
예를 들어, ALD를 이용하는 성막 장치에 의해 텅스텐막을 성막하는 경우에는 WF6 가스와 B2H6 가스를 순차로 반복 도입하여 초기 텅스텐막을 형성하고, 그 후, WF6 가스와 H2 가스를 순차로 반복 도입하여 텅스텐막을 형성한다. 또한, B2H6 가스 대신에 SiH4 가스를 이용해도 좋다.
예를 들어, ALD를 이용하는 성막 장치에 의해 산화물 반도체막, 예를 들어 In-Ga-Zn-O막을 성막하는 경우에는 In(CH3)3 가스와 O3 가스를 순차로 반복 도입하여 In-O층을 형성하고, 그 후, Ga(CH3)3 가스와 O3 가스를 순차로 반복 도입하여 GaO층을 형성하고, 또한 그 후 Zn(CH3)2 가스와 O3 가스를 순차로 반복 도입하여 ZnO층을 형성한다. 또한, 이들 층의 순서는 이 예에 한정되지 않는다. 또한, 이들 가스를 혼합하여 In-Ga-O층이나 In-Zn-O층, Ga-Zn-O층 등의 혼합 화합물층을 형성해도 좋다. 또한, O3 가스 대신에 Ar 등의 불활성 가스로 순수(純水)를 버블링하여 얻어진 H2O 가스를 이용해도 좋지만, H를 포함하지 않는 O3 가스를 이용하는 것이 바람직하다. 또한, In(CH3)3 가스 대신에 In(C2H5)3 가스를 이용해도 좋다. 또한, Ga(CH3)3 가스 대신에 Ga(C2H5)3 가스를 이용해도 좋다. 또한, Zn(CH3)2 가스를 이용해도 좋다.
《멀티 체임버 제조 장치》
또한, 도 4의 (A)에 나타내는 성막 장치를 적어도 하나 포함하는 멀티 체임버의 제조 장치의 일례를 도 4의 (B)에 나타낸다.
도 4의 (B)에 나타내는 제조 장치는 적층막을 대기에 노출시키지 않고 연속 성막할 수 있어, 불순물의 혼입 방지나 스루풋(throughput) 향상을 도모할 수 있다.
도 4의 (B)에 나타내는 제조 장치는 적어도 로드실(1702), 반송실(1720), 전처리실(1703), 성막실인 체임버(1701), 언로드실(1706)을 포함한다. 또한, 제조 장치의 체임버(로드실, 처리실, 반송실, 성막실, 언로드실 등을 포함함)는 수분의 부착 등을 막기 위해, 노점이 관리된 불활성 가스(질소 가스 등)를 충전시켜 두는 것이 바람직하고, 바람직하게는 감압을 유지시킨다.
또한, 체임버(1704), 체임버(1705)는 체임버(1701)와 같은 ALD법을 이용하는 성막 장치로 해도 좋고, 플라즈마 CVD법을 이용하는 성막 장치로 해도 좋고, 스퍼터링법을 이용하는 성막 장치로 해도 좋고, 유기 금속 기상 성장법(MOCVD：Metal Organic Chemical Vapor Deposition)법을 이용하는 성막 장치로 해도 좋다.
예를 들어, 체임버(1704)로서 플라즈마 CVD법을 이용하는 성막 장치로 하고, 체임버(1705)로서 MOCVD법을 이용하는 성막 장치로 하고, 적층막을 성막하는 일례를 이하에 나타낸다.
도 4의 (B)에서는 반송실(1720)의 상면도가 육각형인 예를 도시하지만, 적층막의 층수에 따라, 그 이상의 다각형으로 하여 보다 많은 체임버와 연결시킨 제조 장치로 해도 좋다. 또한, 도 4의 (B)에서는 기판의 상면 형상을 직사각형으로 도시하였지만, 특별히 한정되지 않는다. 또한, 도 4의 (B)에서는 매엽식(single wafer type)의 예를 나타냈지만, 복수 장의 기판에 대하여 한 번에 성막하는 배치식(batch-type)의 성막 장치로 해도 좋다.
＜절연층(110)의 형성＞
우선, 기판(100) 위에 절연층(110)을 성막한다. 절연층(110)은 플라즈마 CVD법, 열 CVD법(MOCVD법, ALD법), 또는 스퍼터링법 등에 의해, 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 이용하여 형성할 수 있다. 또한, 상기 재료의 적층이어도 좋고, 적어도 후에 산화물 절연층(121)이 되는 제1 산화물 절연막과 접촉하는 적층의 상층은 산화물 반도체층(122)에 대한 산소의 공급원이 될 수 있는 과잉 산소를 포함하는 재료로 형성하는 것이 바람직하다.
예를 들어, 절연층(110)으로서 플라즈마 CVD법에 의해 두께 100 nm 성막한 산화 질화 실리콘막을 이용할 수 있다.
다음에, 제1 가열 처리를 행하여, 절연층(110)에 포함되는 물, 수소 등을 탈리시켜도 좋다. 이 결과, 절연층(110)에 포함되는 물, 수소 등의 농도를 저감하는 것이 가능하고, 가열 처리에 의해, 후에 형성되는 제1 산화물 절연막에 대한 물, 수소 등의 확산량을 저감할 수 있다.
＜제1 산화물 절연막, 산화물 반도체층(122)이 되는 산화물 반도체막의 형성＞
계속하여, 절연층(110) 위에 후에 산화물 절연층(121)이 되는 제1 산화물 절연막, 후에 산화물 반도체층(122)이 되는 산화물 반도체막을 성막한다. 제1 산화물 절연막과, 산화물 반도체층(122)이 되는 산화물 반도체막은 스퍼터링법, MOCVD법, PLD법 등에 의해 형성할 수 있고, 스퍼터링법을 이용하여 형성하는 것이 보다 바람직하다. 스퍼터링법으로서는 RF 스퍼터링법, DC 스퍼터링법, AC 스퍼터링법 등을 이용할 수 있다. 또한, 스퍼터링법에서, 대향 타겟 방식(대향 전극 방식, 기상 스퍼터링 방식, VDSP(Vapor Deposition Sputtering) 방식이라고도 함)에 의해 작성함으로써, 성막 시의 플라즈마 손상을 저감할 수 있다.
예를 들어, 산화물 반도체층(122)이 되는 산화물 반도체막을 스퍼터링법에 의해 형성하는 경우, 스퍼터링 장치의 각 체임버는 산화물 반도체에 있어 불순물이 되는 물 등을 가능한 한 제거하기 위하여, 크라이오 펌프와 같은 흡착식의 진공 배기 펌프를 이용하여 고진공화(5×10-7 Pa 내지 1×10-4 Pa 정도까지)할 수 있는 것이 바람직하고, 또한, 성막되는 기판을 100℃ 이상, 바람직하게는 400℃ 이상으로 가열할 수 있는 것이 바람직하다. 또는, 터보 분자 펌프와 콜드 트랩을 조합하여 배기계로부터 체임버 내에 탄소 성분이나 수분 등을 포함하는 기체가 역류하지 않게 해 두는 것이 바람직하다. 또한, 터보 분자 펌프와 크라이오 펌프를 조합한 배기계를 이용해도 좋다.
고순도 진성의 산화물 반도체를 얻기 위해서는 체임버 내를 고진공 배기하는 것뿐만 아니라 스퍼터링 가스를 고순도화하는 것도 바람직하다. 스퍼터링 가스로서 이용하는 산소 가스나 아르곤 가스는 노점이 -40℃ 이하, 바람직하게는 -80℃ 이하, 보다 바람직하게는 -100℃ 이하까지 고순도화한 가스를 이용함으로써 산화물 반도체막에 수분 등이 들어가는 것을 가능한 한 막을 수 있다.
스퍼터링 가스는 희가스(대표적으로는 아르곤), 산소, 희가스, 및 산소의 혼합 가스를 적절히 이용한다. 또한, 희가스 및 산소의 혼합 가스의 경우, 희가스에 대하여 산소의 가스비를 높이는 것이 바람직하다.
또한, 산화물 반도체층(122)이 되는 산화물 반도체막을 형성할 때, 예를 들어, 스퍼터링법을 이용하는 경우, 기판 온도를 150℃ 이상 750℃ 이하, 바람직하게는 150℃ 이상 450℃ 이하, 더욱 바람직하게는 200℃ 이상 420℃ 이하로 하여 산화물 반도체층(122)이 되는 산화물 반도체막을 성막함으로써, CAAC-OS막을 형성할 수 있다.
제1 산화물 절연막은 산화물 반도체층(122)이 되는 산화물 반도체막보다 전자 친화력이 작아지도록 재료를 선택할 수 있다.
또한, 산화물 반도체층(122)이 되는 산화물 반도체막은 제1 산화물 절연막, 제2 산화물 절연막보다 인듐의 함유량을 많이 가져도 좋다. 산화물 반도체에서는 주로 중금속의 s 궤도가 캐리어 전도에 기여하고, In의 함유율을 많이 함으로써, 보다 많은 s 궤도가 중첩되기 때문에, In이 Ga보다 많은 조성이 되는 산화물은 In이 Ga와 동등하거나 또는 적은 조성이 되는 산화물과 비교하여 이동도가 높아진다. 따라서, 산화물 반도체층(122)에 인듐의 함유량이 많은 산화물을 이용함으로써, 높은 이동도의 트랜지스터를 실현할 수 있다.
또한, 제1 산화물 절연막, 산화물 반도체층(122)이 되는 산화물 반도체막에서, 예를 들어 스퍼터링법에 의해 성막하는 경우, 멀티 체임버 방식의 스퍼터링 장치를 이용함으로써, 제1 산화물 절연막과 산화물 반도체층(122)이 되는 산화물 반도체막은 대기에 노출시키지 않도록 연속 성막할 수 있다. 그 경우, 제1 산화물 절연막과 산화물 반도체층(122)이 되는 산화물 반도체막의 계면에는 불필요한 불순물 등이 들어가는 것을 억제할 수 있어 계면 준위 밀도를 저감할 수 있다. 결과적으로, 트랜지스터의 전기 특성, 특히 신뢰성 시험에서 특성을 안정화시킬 수 있다.
또한, 절연층(110) 내에 손상이 있는 경우에, 산화물 절연층(121)의 존재로 인하여 주요한 전도 경로가 되는 산화물 반도체층(122)을 손상부로부터 멀리할 수 있어, 결과적으로 트랜지스터의 전기 특성, 특히 신뢰성 시험에서 특성을 안정화시킬 수 있다.
예를 들어, 제1 산화물 절연막으로서 스퍼터링법에 의해, 타겟으로서 In：Ga：Zn = 1：3：4(원자수비)를 이용하여 두께 20 nm 성막한 산화물 절연막을 이용할 수 있다. 또한, 산화물 반도체층(122)이 되는 산화물 반도체막으로서 스퍼터링법에 의해, 타겟으로서 In：Ga：Zn = 1：1：1(원자수비)을 이용하여 두께 15 nm 성막한 산화물 반도체막을 이용할 수 있다.
또한, 제1 산화물 절연막, 산화물 반도체층(122)이 되는 산화물 반도체막을 성막한 후에 제2 가열 처리를 행함으로써, 제1 산화물 절연막, 산화물 반도체층(122)이 되는 산화물 반도체막의 산소 결손량을 저감할 수 있다.
제2 가열 처리의 온도는 250℃ 이상 기판 변형점 미만, 바람직하게는 300℃ 이상 650℃ 이하, 더욱 바람직하게는 350℃ 이상 550℃ 이하로 한다.
제2 가열 처리는 헬륨, 네온, 아르곤, 크세논, 크립톤 등의 희가스, 또는 질소를 포함하는 불활성 가스 분위기에서 행한다. 또는, 불활성 가스 분위기에서 가열한 후, 산소 분위기 또는 건조 공기(노점이 -80℃ 이하, 바람직하게는 -100℃ 이하, 바람직하게는 -120℃ 이하인 공기) 분위기에서 가열해도 좋다. 또는, 감압 상태에서 행하면 좋다. 또한, 상기 건조 공기 외에 불활성 가스 및 산소에 수소, 물 등이 포함되지 않는 것이 바람직하고, 대표적으로는, 노점이 -80℃ 이하, 바람직하게는 -100℃ 이하에서 하는 것이 바람직하다. 처리 시간은 3분에서 24시간, 바람직하게는 15분에서 3시간, 보다 바람직하게는 30분에서 2시간으로 하는 것이 바람직하다.
또한, 가열 처리에서, 전기로(electric furnace) 대신에, 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 이용해도 좋다. 예를 들어, GRTA(Gas Rapid Thermal Anneal) 장치, LRTA(Lamp Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 이용할 수 있다. LRTA 장치는 할로겐 램프, 메탈 할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는 고온의 가스를 이용하여 가열 처리를 행하는 장치이다. 고온의 가스로서는, 아르곤 등의 희가스, 또는 질소와 같은 불활성 가스가 이용된다.
또한, 제2 가열 처리는 후술하는 산화물 절연층(121), 산화물 반도체층(122)을 형성하는 에칭 후에 행하여도 좋다.
예를 들어, 질소 분위기, 450℃에서 1시간의 가열 처리를 행한 후, 산소 분위기, 450℃에서 1시간의 가열 처리를 행할 수 있다.
또한, 가열 처리 대신에 고밀도 플라즈마를 이용한 처리에 의해, 산소 결손을 저감할 수도 있다.
이상의 공정에 의해, 제1 산화물 절연막, 산화물 반도체층(122)이 되는 산화물 반도체막의 산소 결손을 저감하고, 또한, 수소, 물 등의 불순물을 저감할 수 있다. 또한, 국재 준위 밀도가 저감된 제1 산화물 절연막, 산화물 반도체층(122)이 되는 산화물 반도체막을 형성할 수 있다.
＜제1 도전막의 형성＞
다음에, 산화물 반도체층(122) 위에 소스 전극층(130), 드레인 전극층(140)이 되는 제1 도전막을 형성한다. 제1 도전막은 스퍼터링법, 화학 기상 퇴적(CVD)법(유기 금속 화학 퇴적(MOCVD)법, 메탈 화학 기상 퇴적법, 원자층 성막(ALD)법 혹은 플라즈마 화학 기상 퇴적(PECVD)법을 포함함), 증착법, 펄스 레이저 퇴적(PLD)법 등을 이용하여 형성할 수 있다.
제1 도전막의 재료는 구리(Cu), 텅스텐(W), 몰리브덴(Mo), 금(Au), 알루미늄(Al), 망간(Mn), 타이타늄(Ti), 탄탈럼(Ta), 니켈(Ni), 크로뮴(Cr), 납(Pb), 주석(Sn), 철(Fe), 코발트(Co), 루테늄(Ru), 백금(Pt), 이리듐(Ir), 스트론튬(Sr) 등의 재료로 이루어지는 단체, 혹은 합금, 또는 이것들을 주성분으로 하는 화합물을 포함하는 도전막의 단층 또는 적층으로 하는 것이 바람직하다. 예를 들어, 적층하는 경우에, 산화물 반도체층(122)과 접촉하는 아래쪽의 도전층은 산소와 결합하기 쉬운 재료를 갖고, 위쪽의 도전층에는 내산화성이 강한 재료를 가질 수 있다. 또한, 내열성과 도전성을 양립하는 텅스텐이나 몰리브덴 등의 고융점 재료를 이용하는 것이 바람직하다. 또한, 알루미늄이나 구리 등의 저저항 도전성 재료로 형성하는 것이 바람직하다. 또한, Cu-Mn 합금을 이용하면, 산소를 포함하는 절연체와의 계면에 산화 망간을 형성하고, 산화 망간이 Cu의 확산을 억제하는 기능을 가지므로 바람직하다.
예를 들어, 두께 20 내지 100 nm의 텅스텐막을 스퍼터링법에 의해 제1 도전막으로서 형성할 수 있다.
또한, 제1 도전막을 가공하여 형성되는 도전층(130b)은 이후의 공정에서 하드 마스크로서의 기능과, 소스 전극, 드레인 전극의 기능을 가질 수 있고, 추가의 성막 공정이 불필요하기 때문에, 반도체 장치의 제작 공정의 단축을 도모할 수 있다.
＜산화물 절연층(121), 산화물 반도체층(122)의 형성＞
다음에, 리소그래피 공정에 의해 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 이용하여, 제1 도전막의 일부를 에칭하여, 도전층(130b)을 형성한다. 계속하여, 도전층(130b) 위의 레지스트를 제거하고, 도전층(130b)을 하드 마스크로서 이용하여 산화물 반도체층(122)이 되는 산화물 반도체막, 제1 산화물 절연막의 일부를 각각 에칭하고, 산화물 반도체층(122), 산화물 절연층(121)을 섬 형상으로 형성할 수 있다(도 5 참조). 또한, 에칭 방법으로서는 드라이 에칭법을 이용할 수 있다. 또한, 도전층(130b)을 하드 마스크로서 이용하여 산화물 반도체층(122)이 되는 산화물 반도체막, 제1 산화물 절연막을 에칭함으로써, 레지스트 마스크와 비교하여 에칭한 후의 산화물 반도체층(122), 산화물 절연층(121)의 에지 거칠기(edge roughness)를 저감할 수 있다.
＜소스 전극층(130) 및 드레인 전극층(140)의 형성＞
다음에, 제1 도전막 위에 리소그래피법에 의해 레지스트 마스크를 형성한다.
또한, 채널 길이가 매우 짧은 트랜지스터를 형성하는 경우는 적어도 소스 전극층(130) 및 드레인 전극층(140)이 되는 도전층(130b) 위에 전자빔 노광, 액침 노광, EUV(EUV：Extreme Ultra- Violet) 노광 등의 세선 가공에 적합한 방법을 이용하여 레지스트 마스크를 형성하고, 에칭 공정에 의해 도전층(130b)을 에칭하면 좋다. 또한, 전자빔 노광으로 레지스트 마스크를 형성하는 경우, 상기 레지스트 마스크로서는 포지티브형 레지스트를 이용하면, 노광 영역을 최소한으로 할 수 있어 스루풋을 향상시킬 수 있다. 이러한 방법을 이용하면 채널 길이를 100 nm 이하, 더는 30 nm 이하, 20 nm 이하로 하는 트랜지스터를 형성할 수 있다. 또는, X선 등을 이용한 노광 기술에 의해 미세한 가공을 행하여도 좋다.
또한, 더블 패터닝법이나 광간섭 노광법, 나노임프린팅법을 이용함으로써 미세 가공할 수 있다.
계속하여, 도전층(130b)을 분단하는 형태로 선택적으로 에칭하여, 소스 전극층(130) 및 드레인 전극층(140)을 형성할 수 있다(도 6 참조).
또한, 소스 전극층(130) 및 드레인 전극층(140)을 형성한 후, 에칭 잔사를 제거하기 위하여, 세정 처리를 행하여도 좋다. 이 세정 처리를 행함으로써, 소스 전극층(130) 및 드레인 전극층(140)의 단락을 억제할 수 있다. 상기 세정 처리는 TMAH(Tetramethylammonium Hydroxide) 용액 등의 알칼리성의 용액, 희석한 불화 수소산, 옥살산, 인산 등의 산성 용액을 이용하여 행할 수 있다. 또한, 세정 처리에 의해 산화물 반도체층(122)의 일부가 에칭되어 오목부를 갖는 경우가 있다.
또한, UV-O3 처리에 의한 드라이 세정을 행하여도 좋다. 이것에 의해, 노출된 산화물 반도체층(122)의 상면 및 내부의 불순물을 저감할 수 있다.
＜제2 산화물 절연막의 형성＞
다음에, 산화물 반도체층(122), 소스 전극층(130), 드레인 전극층(140) 위에 산화물 절연층(123)으로서 이용되는 제2 산화물 절연막을 성막한다. 상기 제2 산화물 절연막은 제1 산화물 절연막과 같은 방법으로 성막할 수 있고, 다른 재료, 다른 방법을 성막해도 좋다. 제2 산화물 절연막은 산화물 반도체층(122)이 되는 산화물 반도체막보다 전자 친화력이 작아지도록 재료를 선택할 수 있다.
예를 들어, 제2 산화물 절연막으로서 스퍼터링법에 의해, In：Ga：Zn = 1：3：2(원자수비)의 타겟을 이용하여 두께 5 nm 성막한 산화물 절연막을 형성할 수 있다.
＜제1 절연막의 형성＞
다음에, 제2 산화물 절연막 위에 게이트 절연층(150)이 되는 제1 절연막을 형성한다. 제1 절연막에는, 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 질화 산화 실리콘, 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등을 이용할 수 있다. 또한, 제1 절연막은 상기 재료의 적층이어도 좋다. 제1 절연막은 스퍼터링법, CVD법(플라즈마 CVD법, MOCVD법, ALD법 등), MBE법 등을 이용하여 형성할 수 있다. 또한, 제1 절연막은 절연층(110)과 같은 방법을 적절히 이용하여 형성할 수 있다.
예를 들어, 제1 절연막으로서 플라즈마 CVD법에 의해 산화 질화 실리콘을 10 nm 형성할 수 있다.
＜제2 도전막의 형성＞
다음에, 제1 절연막 위에 게이트 전극층(160)이 되는 제2 도전막을 성막한다. 제2 도전막으로서는 예를 들어, 알루미늄(Al), 타이타늄(Ti), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 구리(Cu), 이트륨(Y), 지르코늄(Zr), 몰리브덴(Mo), 루테늄(Ru), 은(Ag), 탄탈럼(Ta), 텅스텐(W), 실리콘(Si), 또는 이것들을 주성분으로 하는 합금 재료를 이용할 수 있다. 제2 도전막은 스퍼터링법이나 CVD법(플라즈마 CVD법, MOCVD법, ALD법 등), MBE법, 증착법, 도금법 등에 의해 형성할 수 있다. 또한, 제2 도전막으로서는 질소를 함유한 도전막을 이용해도 좋고, 상기 도전막과 질소를 함유한 도전막의 적층을 이용해도 좋다.
예를 들어, 질화 타이타늄을 스퍼터링법에 의해 두께 10 nm 형성하고, 텅스텐을 스퍼터링법에 의해 두께 30 nm 형성한 적층 구조를 이용할 수 있다.
＜게이트 전극층(160), 게이트 절연층(150), 산화물 절연층(123)의 형성＞
다음에, 제2 도전막 위에 리소그래피법을 이용하여 레지스트 마스크를 형성하고, 드라이 에칭법에 의해 선택적으로 에칭하여 게이트 전극층(160)을 형성할 수 있다. 마찬가지로, 게이트 전극층을 하드 마스크로서 이용하여 드라이 에칭법에 의해 제1 절연막의 일부를 에칭함으로써, 게이트 절연층(150)을 형성할 수 있다(도 7 참조).
＜제2 절연막의 형성, 절연층(172)의 형성＞
다음에, 절연층(110), 소스 전극층(130), 드레인 전극층(140), 및 게이트 전극층(160) 위에 절연층(172)이 되는 제2 절연막을 형성한다. 제2 절연막은 열 CVD법(MOCVD법, ALD법)에 의해 형성하는 것이 바람직하다. 또한, 제2 절연막으로서 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 이용하여 형성할 수 있다. 또한, 상기 재료의 적층이어도 좋다.
예를 들어, 제2 절연막으로서 열 CVD법에 의해 형성한 산화 알루미늄막으로 하는 것이 바람직하다. 보다 바람직하게는 ALD법에 의해 형성하는 것이 바람직하다. ALD법에 의해 성막함으로써, 게이트 전극층(160), 게이트 절연층(150)의 측면부에 균일하게 제2 절연막을 형성할 수 있다. 이것에 의해, 게이트 절연층(150)의 단부를 그 후의 제조 프로세스에 기인한 플라즈마 손상으로부터 보호하고, 또한 게이트 절연층(150)의 단부에 전자가 포획되는 것을 막을 수 있어, 제작한 트랜지스터의 전기 특성(예를 들어, 신뢰성)을 향상시킬 수 있다.
또한, ALD법에 의해 제2 절연막을 성막함으로써, 게이트 전극층(160)의 산화를 억제할 수 있다. 이것에 의해, 트랜지스터의 전기 특성(예를 들어, 온 전류의 편차, 문턱 전압의 편차의 저감 등)을 향상시킬 수 있다.
또한, 제2 절연막으로서 3 nm 이상 30 nm 이하 성막하는 것이 바람직하다.
예를 들어, 제2 절연막으로서, ALD법에 의해 프리커서로서 트리메틸아민(TMA), 오존을 이용하여, 성막 온도 250℃, 막 두께 10 nm 형성한 산화 알루미늄막을 이용할 수 있다.
다음에, 제2 절연막 위에 리소그래피법을 이용하여 레지스트 마스크를 형성하고, 드라이 에칭법에 의해 제2 절연막, 및 제2 산화물 절연막의 일부를 에칭함으로써, 산화물 절연층(123), 절연층(172)을 형성할 수 있다(도 8 참조).
또한, 제2 절연막 아래에 제2 산화물 절연막을 갖는 형상으로 해두면, 드라이 에칭에 의해 가공하는 경우에 노출된 절연층(110)의 막 두께가 저감하는 것을 억제할 수 있으므로 바람직하다. 이것에 의해, 트랜지스터의 형상을 안정화시킬 수 있어, 전기 특성의 편차를 저감할 수 있다.
＜절연층(170)의 형성＞
다음에, 절연층(110), 소스 전극층(130), 드레인 전극층(140), 절연층(172) 위에 절연층(170) 형성한다(도 9 참조). 절연층(170)은 플라즈마 CVD법, 열 CVD법(MOCVD법, ALD법), 또는 스퍼터링법 등에 의해, 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 이용하여 형성할 수 있다. 또한, 상기 재료의 적층이어도 좋다.
또한, 절연층(170)은 스퍼터링법에 의해 형성한 산화 알루미늄막으로 하는 것이 바람직하다. 스퍼터링법으로 산화 알루미늄막을 성막할 때, 성막 시에 사용하는 가스로서 산소 가스를 갖는 것이 바람직하다. 또한, 산소 가스는 1 체적% 이상 100 체적% 이하, 바람직하게는 4 체적% 이상 100 체적% 이하, 더욱 바람직하게는 10 체적% 이상 100 체적% 이하 갖는 것이 바람직하다. 산소를 1 체적% 이상으로 함으로써, 절연층(170) 및 절연층(170)과 접촉하는 절연층 사이에 혼합층을 형성하고, 상기 절연층(170)과 접촉하는 절연층, 혹은 상기 혼합층에 잉여 산소(173)를 공급할 수 있다.
예를 들어, 절연층(170)으로서 산화 알루미늄을 타겟으로 이용하고, 스퍼터링 시에 이용하는 가스로서 산소 가스를 50 체적% 함유시켜 성막을 행하고, 두께는 20 nm 내지 40 nm로 할 수 있다.
다음에, 가열 처리를 행하여도 좋다. 상기 가열 처리는, 대표적으로는 150℃ 이상 기판 변형점 미만, 바람직하게는 250℃ 이상 500℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 할 수 있다. 상기 가열 처리에 의해, 절연층(예를 들어, 절연층(110))에 첨가된 잉여 산소(173)가 확산되어, 산화물 반도체층(122)까지 이동하여, 산화물 반도체층(122) 내에 존재하는 산소 결손에 대하여 잉여 산소(173)를 보충할 수 있다(도 10 참조).
본 실시형태에서는 산소 분위기 하에서, 400℃, 1시간의 가열 처리를 행할 수 있다.
＜절연층(180)의 성막＞
다음에, 절연층(170) 위에 절연층(180)을 성막한다. 절연층(180)은 절연층(110)과 같은 방법으로 성막할 수 있다.
절연층(180)은 플라즈마 CVD법, 열 CVD법(MOCVD법, ALD법), 또는, 스퍼터링법 등에 의해, 예를 들어, 산화 알루미늄, 산화 마그네슘, 산화 실리콘, 산화 질화 실리콘, 산화 갈륨, 산화 게르마늄, 산화 이트륨, 산화 지르코늄, 산화 란타넘, 산화 네오디뮴, 산화 하프늄, 및 산화 탄탈럼 등의 산화물 절연막, 질화 실리콘, 질화 산화 실리콘, 질화 알루미늄, 질화 산화 알루미늄 등의 질화물 절연막, 또는 이들의 혼합 재료를 이용하여 형성할 수 있다. 또한, 상기 재료의 적층이어도 좋다.
또한, 절연층(180) 성막 후에 가열 처리를 행하여도 좋고, 각 공정에서 그때마다 행하여도 좋다.
＜잉여 산소의 첨가＞
또한, 잉여 산소를 첨가하는 처리는 절연층(170)을 성막하는 것에 의해 행하는 것에 한정되지 않는다. 산소를 첨가하는 처리는 절연층(110), 절연층(180)에 행하여도 좋고, 제1 산화물 절연막, 제2 산화물 절연막에 대하여 행하여도 좋고, 그 외의 절연층에 행하여도 좋다. 첨가하는 산소로서 산소 라디칼, 산소 원자, 산소 원자 이온, 산소 분자 이온 등의 어느 하나 이상을 이용한다. 또한, 산소를 첨가하는 방법으로서는 이온 도핑법, 이온 주입법, 플라즈마 침지 이온 주입법 등이 있다.
잉여 산소(173)를 첨가하는 방법으로서 이온 주입법을 이용하는 경우, 산소 원자 이온을 이용해도 좋고, 산소 분자 이온을 이용해도 좋다. 산소 분자 이온을 이용하면, 첨가되는 막에 대한 손상을 저감하는 것이 가능하다. 산소 분자 이온은 상기 잉여 산소가 첨가되는 막 표면에서 분리하여, 산소 원자 이온이 되어 첨가된다. 산소 분자로부터 산소 원자로 분리하기 위하여 에너지가 사용되기 때문에, 산소 분자 이온을 상기 잉여 산소가 첨가되는 막에 첨가한 경우의 산소 원자 이온당의 에너지는 산소 원자 이온을 상기 잉여 산소가 첨가되는 막에 첨가한 경우와 비교하여 낮다. 따라서, 상기 잉여 산소가 첨가되는 막의 손상을 저감할 수 있다.
또한, 산소 분자 이온을 이용함으로써, 상기 잉여 산소가 첨가되는 막에 주입되는 산소 원자 이온 각각의 에너지가 저감하기 때문에, 산소 원자 이온이 주입되는 위치가 얕다. 따라서, 후의 가열 처리에서 산소 원자가 이동하기 쉬워져, 산화물 반도체층(122)에 보다 많은 잉여 산소를 공급할 수 있다.
또한, 산소 분자 이온을 주입하는 경우는 산소 원자 이온을 주입하는 경우와 비교하여, 산소 원자 이온당의 에너지가 낮다. 따라서, 산소 분자 이온을 이용하여 주입함으로써, 가속 전압을 높이는 것이 가능하고, 스루풋을 높이는 것이 가능하다. 또한, 산소 분자 이온을 이용하여 주입함으로써, 산소 원자 이온을 이용한 경우와 비교하여, 도즈량을 절반으로 하는 것이 가능하다. 이 결과, 스루풋을 높일 수 있다.
상기 잉여 산소가 첨가되는 막에 산소를 첨가하는 경우, 상기 잉여 산소가 첨가되는 막에 산소 원자 이온의 농도 프로파일의 피크가 위치하는 조건을 이용하여, 상기 잉여 산소가 첨가되는 막에 산소를 첨가하는 것이 바람직하다. 이 결과, 산소 원자 이온을 주입하는 경우에 비해, 주입 시의 가속 전압을 낮출 수 있어 상기 잉여 산소가 첨가되는 막의 손상을 저감하는 것이 가능하다. 즉, 상기 잉여 산소가 첨가되는 막의 결함량을 저감할 수 있어 트랜지스터의 전기 특성의 변동을 억제하는 것이 가능하다. 또, 절연층(110) 및 산화물 절연층(121) 계면에서의 산소 원자의 첨가량이 1×1021 atoms/cm3 미만, 또는 1×1020 atoms/cm3 미만, 또는 1×1019 atoms/cm3 미만이 되도록, 상기 잉여 산소가 첨가되는 막에 산소를 첨가함으로써, 절연층(110)에 첨가되는 산소의 양을 저감할 수 있다. 이 결과, 상기 잉여 산소가 첨가되는 막에 대한 손상을 저감하는 것이 가능하여, 트랜지스터의 전기 특성의 변동을 억제할 수 있다.
또한, 산소를 갖는 분위기에서 발생시킨 플라즈마에 상기 잉여 산소가 첨가되는 막을 노출시키는 플라즈마 처리(플라즈마 침지 이온 주입법)에 의해, 상기 잉여 산소가 첨가되는 막에 산소를 첨가해도 좋다. 산소를 갖는 분위기로서는 산소, 오존, 일산화 이질소, 이산화 질소 등의 산화성 기체를 갖는 분위기가 있다. 또한, 기판(100) 측에 바이어스를 인가한 상태에서 발생한 플라즈마에 상기 잉여 산소가 첨가되는 막을 노출함으로써, 상기 잉여 산소가 첨가되는 막에 대한 산소 첨가량을 증가시키는 것이 가능하여 바람직하다. 이러한 플라즈마 처리를 행하는 장치의 일례로서 애싱 장치가 있다.
예를 들어, 가속 전압을 60 kV로 하고, 도즈량이 2×1016 ions/cm2인 산소 분자 이온을 이온 주입법에 의해 산화물(120)에 첨가할 수 있다.
이상의 공정에 의해, 산화물(120)의 국재 준위 밀도가 저감되어 게이트 절연층 단부가 보호되고, 또한 게이트 전극층의 산화가 억제된 뛰어난 전기 특성을 갖는 트랜지스터를 제작할 수 있다(도 11). 또한, 경시 변화나 스트레스 시험에 의한 전기 특성의 변동이 적은 신뢰성이 높은 트랜지스터를 제작할 수 있다.
또한, 본 실시형태에 설명하는 트랜지스터의 제조 방법은 종래의 반도체 제조 설비에 용이하게 도입할 수 있다.
또한, 트랜지스터(10)의 제작에서, 제2 절연막을 소스 전극층(130) 및 드레인 전극층(140) 위에서 에칭하여 절연층(172)을 형성해도 좋다(도 11 참조).
또한, 트랜지스터(10)의 제작에서, 게이트 전극층(160)과 게이트 절연층(150)과 산화물 절연층(123)을 하나의 마스크를 이용하여 일괄적으로 형성해도 좋다(도 12 참조).
또한, 트랜지스터(10)의 제작에서, 게이트 절연층(150)과 산화물 절연층(123)을 하나의 마스크를 이용하여 일괄적으로 형성해도 좋다(도 13 참조).
또한, 트랜지스터(10)의 제작에서, 게이트 전극층(160)과 게이트 절연층(150)과 산화물 절연층(123)을 각각의 마스크를 이용하여 형성해도 좋다.
＜트랜지스터(10)의 변형예 1：트랜지스터(11)＞
도 1에 나타내는 트랜지스터(10)와 형상이 다른 트랜지스터(11)에 대하여 도 14를 이용하여 설명한다.
도 14의 (A), 도 14의 (B), 도 14의 (C)는 트랜지스터(11)의 상면도 및 단면도이다. 도 14의 (A)는 트랜지스터(11)의 상면도이며, 도 14의 (B)는 도 14의 (A)의 일점 쇄선 B1-B2 간, 도 14의 (C)는 B3-B4 간의 단면도이다.
트랜지스터(11)는 도전층(165)을 갖는 점에서, 트랜지스터(10)와 다르다. 상기 구조에 의해 산화물(120)로부터 산소가 외방 확산되는 것을 억제할 수 있다.
《도전층(165)》
도전층(165)에는, 예를 들어, 알루미늄(Al), 타이타늄(Ti), 크로뮴(Cr), 코발트(Co), 니켈(Ni), 구리(Cu), 이트륨(Y), 지르코늄(Zr), 몰리브덴(Mo), 루테늄(Ru), 은(Ag), 탄탈럼(Ta), 텅스텐(W), 실리콘(Si) 등의 재료를 이용할 수 있다. 또한, 도전층(165)은 적층으로 할 수 있다. 예를 들어, 상기 재료를 단독으로, 또는 조합하여 이용해도 좋고, 상기 재료의 질화물 등, 질소를 포함하는 재료를 조합하여 이용해도 좋다.
도전층(165)은 보텀 게이트로서의 기능을 갖고, 게이트 전극층(160)과 전기적으로 접속함으로써 같은 전위를 인가할 수도 있고, 다른 전위를 인가할 수도 있다.
또한, 트랜지스터(11)에서 절연층(115)은 절연층(110)과 같은 재료, 및 같은 기능을 가질 수 있다.
또한, 트랜지스터(11)에서 절연층(110)은 게이트 절연층(150)과 같은 기능을 가질 수 있다.
예를 들어, 트랜지스터(11)에서 절연층(110)으로서 산화 실리콘 10 nm, 산화 하프늄 20 nm, 산화 실리콘 30 nm의 적층막을 이용할 수 있다.
＜트랜지스터(10)의 변형예 2：트랜지스터(12)＞
도 1에 나타내는 트랜지스터(10)와 형상이 다른 트랜지스터(12)에 대하여 도 15를 이용하여 설명한다.
도 15의 (A), 도 15의 (B), 도 15의 (C)는 트랜지스터(12)의 상면도 및 단면도이다. 도 15의 (A)는 트랜지스터(12)의 상면도이며, 도 15의 (B)는 도 15의 (A)의 일점 쇄선 C1-C2 간, 도 15의 (C)는 C3-C4 간의 단면도이다.
트랜지스터(12)는 게이트 절연층(150), 산화물 절연층(123), 절연층(172)을 하나의 마스크로 일괄적으로 형성하는 점, 게이트 전극층(160)과 게이트 절연층(150)의 단부의 위치가 다른 점에서 트랜지스터(10)와 다르다. 상면 방향에서 봤을 때 게이트 전극층(160)의 단부와 게이트 절연층(150)의 단부는 50 nm 이상 10μm 이하 이간된 것이 바람직하다.
상기 구조로 함으로써, 게이트 절연층의 상면은 절연층(172)으로 보호되고 플라즈마 손상을 억제할 수 있다. 또한, 게이트 절연층(150)의 단부는 채널 영역으로부터 멀어지는 구조가 되기 때문에, 게이트 절연층(150)의 단부가 플라즈마 손상을 받은 경우에도, 트랜지스터의 전기 특성에 대한 영향을 억제할 수 있다.
따라서, 트랜지스터 제조 공정에 의해 생기는 누설 전류를 저감시킬 수 있어 트랜지스터의 전기 특성을 안정화시킬 수 있다.
＜트랜지스터(10)의 변형예 3：트랜지스터(13)＞
도 1에 나타내는 트랜지스터(10)와 형상이 다른 트랜지스터(13)에 대하여 도 16을 이용하여 설명한다.
도 16의 (A), 도 16의 (B), 도 16의 (C)는 트랜지스터(13)의 상면도 및 단면도이다. 도 16의 (A)는 트랜지스터(13)의 상면도이며, 도 16의 (B)는 도 16의 (A)의 일점 쇄선 D1-D2 간, 도 16의 (C)는 D3-D4 간의 단면도이다.
트랜지스터(13)는 소스 전극층(130)과 드레인 전극층(140)의 단부가 산화물 반도체층(122)보다 외측에 위치하는 점에서 트랜지스터(10)와 다르다. 트랜지스터(13)에서는 소스 전극층(130)과 드레인 전극층(140)이 산화물 반도체층(122)의 측면부를 덮고 있다. 상기 구조로 함으로써, 트랜지스터의 온 전류를 증가시킬 수 있다.
＜트랜지스터(10)의 변형예 4：트랜지스터(14)＞
도 1에 나타내는 트랜지스터(10)와 형상이 다른 트랜지스터(14)에 대하여 도 17을 이용하여 설명한다.
도 17의 (A), 도 17의 (B), 도 17의 (C)는 트랜지스터(14)의 상면도 및 단면도이다. 도 17의 (A)는 트랜지스터(14)의 상면도이며, 도 17의 (B)는 도 17의 (A)의 일점 쇄선 E1-E2 간, 도 17의 (C)는 E3-E4 간의 단면도이다.
트랜지스터(14)는 홈부(174), 절연층(175)을 갖는 점, 산화물 절연층(123), 게이트 절연층(150), 게이트 전극층(160)이 홈부(174)에 묻혀 있는 점에서 트랜지스터(10)와 다르다. 산화물 절연층(123), 게이트 절연층(150), 게이트 전극층(160)은 홈부의 측면 및 저면을 따라 배치되고, 산화물 절연층(123)은 절연층(175)의 측면과 접촉하는 영역을 갖는다. 이 구조로 함으로써, 트랜지스터(10)의 구조로 얻어지는 효과에 더하여, 사용하는 마스크수를 더욱 삭감할 수 있어 트랜지스터의 제조 공정을 단축할 수 있다. 또한, 게이트 전극층(160)과 소스 전극층(130) 사이의 기생 용량, 게이트 전극층(160)과 드레인 전극층(140) 사이의 기생 용량을 저감시킬 수 있기 때문에, 트랜지스터의 차단 주파수 특성이 향상되는 등 트랜지스터의 고속 동작이 가능하게 된다.
또한, 트랜지스터(14)는 셀프 얼라인으로 게이트 전극, 소스 전극, 드레인 전극을 형성할 수 있기 때문에, 위치 맞춤 정밀도가 완화되어 미세한 트랜지스터를 용이하게 제작하는 것이 가능하게 된다. 또한, 이러한 구조를 셀프 얼라인 s-channel FET(Self Align s-channel FET, SA s-channel FET) 구조, 또는 트렌치 게이트 s-channel FET(Trench gate s-channel FET), TGSA(Trench Gate Self Align) s-channel FET 구조, 또는 게이트 라스트 s-channel(gate last s-channel FET)이라고 부른다.
또한, 소스 전극층(130) 또는 드레인 전극층(140)의 상면의 위치는 기판면에 대하여 게이트 전극층(160)의 하면의 위치보다 낮아도 좋고, 같아도 좋고, 높아도 좋다.
＜트랜지스터(10)의 변형예 5：트랜지스터(15)＞
또한, 트랜지스터(14)에 있어서, 소스 전극층(130)과 드레인 전극층(140)의 단부의 위치를 산화물 반도체층(122)의 외측에 갖는 트랜지스터(15)의 구조로 해도 좋다(도 18 참조).
＜트랜지스터(10)의 변형예 6：트랜지스터(16)＞
도 1에 나타내는 트랜지스터(10)와 형상이 다른 트랜지스터(16)에 대하여 도 19를 이용하여 설명한다.
도 19의 (A), 도 19의 (B), 도 19의 (C)는 트랜지스터(16)의 상면도 및 단면도이다. 도 19의 (A)는 트랜지스터(16)의 상면도이며, 도 19의 (B)는 도 19의 (A)의 일점 쇄선 G1-G2 간, 도 19의 (C)는 G3-G4 간의 단면도이다.
트랜지스터(16)는 산화물 반도체층(122) 위에 소스 전극층(130)이 중첩되는 영역, 드레인 전극층(140)이 중첩되는 영역, 게이트 전극층(160)이 중첩되는 영역, 소스 전극층(130), 드레인 전극층(140), 혹은 게이트 전극층(160) 중 어느 것도 중첩되지 않는 영역(오프셋 영역)을 갖는 점에서, 트랜지스터(10)와 다르다. 또한, 게이트 전극층(160)과 소스 전극층(130) 간, 혹은 게이트 전극층(160)과 드레인 전극층(140) 간의 오프셋 영역에 대하여, 저저항 영역(124)을 형성하는 것이 바람직하다. 저저항 영역(124)은, 예를 들어, 이온의 첨가 처리에 의해 형성할 수 있다.
상기 구조로 함으로써, 게이트 전극층(160)과 소스 전극층(130) 사이의 기생 용량, 게이트 전극층(160)과 드레인 전극층(140) 사이의 기생 용량을 저감시킬 수 있기 때문에, 트랜지스터의 차단 주파수 특성이 향상되는 등 트랜지스터의 고속 동작이 가능하게 된다.
＜이온 첨가＞
또한, 이온의 첨가 처리의 재료로서, 수소, 질소, 헬륨, 네온, 아르곤, 크립톤, 크세논, 붕소, 인, 텅스텐, 알루미늄 등을 이용할 수 있다. 첨가하는 방법으로서는, 이온 도핑법, 이온 주입법, 플라즈마 침지 이온 주입법 등을 이용할 수 있다. 미세화한 트랜지스터의 제작 공정에서는 이온 주입법에 의해 소정의 이온 이외의 불순물의 첨가를 억제할 수 있으므로 바람직하다. 또한, 이온 도핑법, 플라즈마 침지 이온 주입법은 대면적을 처리하는 경우에 우수하다.
이온 첨가 처리에 의해, 산화물 반도체층(122)에 산소 결손이 형성될 수 있다.
또한, 게이트 전극층(160)에 측벽을 제공하여 상기 이온을 첨가함으로써, 전계 완화를 도모할 수 있어 트랜지스터의 전기 특성(예를 들어, 신뢰성)을 향상시킬 수 있다.
또한, 수소를 가진 절연막을 형성하고, 그 후 가열 처리를 행함으로써 저저항 영역을 형성할 수 있다. 상기 절연막을 이용한 경우, 산화물 반도체층(122)을 저저항화시킴과 동시에 상기 절연막이 불활화 기능도 가질 수 있어 트랜지스터의 제조 공정을 단축할 수 있다.
또한, 고밀도 플라즈마 처리법을 이용하여 저저항 영역을 형성할 수도 있다.
＜트랜지스터(10)의 변형예 7：트랜지스터(17)＞
또한, 트랜지스터(16)에 있어서, 소스 전극층(130)과 드레인 전극층(140)의 단부의 위치를 산화물 반도체층(122)의 외측에 갖는 트랜지스터(17)의 구조로 해도 좋다(도 20 참조).
＜트랜지스터(10)의 변형예 8：트랜지스터(18)＞
또한, 소스 전극층(130)과 드레인 전극층(140)을 게이트 전극층(160)보다 위쪽에 형성하는 트랜지스터(18)의 구조로 해도 좋다(도 21 참조).
＜트랜지스터(10)의 변형예 9：트랜지스터(19)＞
도 1에 나타내는 트랜지스터(10)와 형상이 다른 트랜지스터(19)에 대하여 도 22를 이용하여 설명한다.
도 22의 (A), 도 22의 (B), 도 22의 (C)는 트랜지스터(19)의 상면도 및 단면도이다. 도 22의 (A)는 트랜지스터(19)의 상면도이며, 도 22의 (B)는 도 22의 (A)의 일점 쇄선 J1-J2 간, 도 22의 (C)는 J3-J4 간의 단면도이다.
트랜지스터(19)는 게이트 전극층(160)을 갖지 않고, 도전층(165)이 게이트 전극층으로서의 기능을 갖는 점에서 트랜지스터(10)와 다르다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 2)
＜산화물 반도체의 구조＞
이하에서는 산화물 반도체의 구조에 대하여 설명한다.
산화물 반도체는 단결정 산화물 반도체와 그 이외의 비단결정 산화물 반도체로 나눌 수 있다. 비단결정 산화물 반도체로서는, CAAC-OS(c-axis-aligned crystalline oxide semiconductor), 다결정 산화물 반도체, nc-OS(nanocrystalline oxide semiconductor), 유사 비정질 산화물 반도체(a-like OS：amorphous-like oxide semiconductor) 및 비정질 산화물 반도체 등이 있다.
또 다른 관점에서는 산화물 반도체는 비정질 산화물 반도체와 그 이외의 결정성 산화물 반도체로 나눌 수 있다. 결정성 산화물 반도체로서는 단결정 산화물 반도체, CAAC-OS, 다결정 산화물 반도체, 및 nc-OS 등이 있다.
비정질 구조는 일반적으로 등방적이며 불균질 구조를 갖지 않고, 준안정 상태이며 원자의 배치가 고정화되지 않고, 결합 각도가 유연하고, 단거리 질서는 가지지만 장거리 질서를 갖지 않는다는 등으로 여겨지고 있다.
역으로 생각하면, 안정적인 산화물 반도체를 완전한 비정질(completely amorphous) 산화물 반도체라고 부를 수는 없다. 또한, 등방적이지 않은(예를 들어, 미소한 영역에서 주기 구조를 가짐) 산화물 반도체를 완전한 비정질 산화물 반도체라고는 부를 수 없다. 한편, a-like OS는 등방적이지 않지만, 공동(보이드라고도 함)을 갖는 불안정한 구조이다. 불안정하다는 점에서는 a-like OS는 물성적으로 비정질 산화물 반도체에 가깝다.
＜CAAC-OS＞
우선은 CAAC-OS에 대하여 설명한다.
CAAC-OS는 c축 배향한 복수의 결정부(펠릿이라고도 함)를 갖는 산화물 반도체의 일종이다.
CAAC-OS를 X선 회절(XRD：X-Ray Diffraction)에 의해 해석한 경우에 대하여 설명한다. 예를 들어, 공간군 R-3m으로 분류되는 InGaZnO4의 결정을 갖는 CAAC-OS에 대하여, out-of-plane법에 따른 구조 해석을 행하면 도 23의 (A)에 나타내는 바와 같이 회절각(2θ)이 31°근방에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (009)면에 귀속되므로, CAAC-OS에서는 결정이 c축 배향성을 갖고, c축이 CAAC-OS의 막을 형성하는 면(피형성면이라고도 함), 또는 상면에 대략 수직인 방향을 향하고 있는 것을 확인할 수 있다. 또한, 2θ가 31°근방에서 피크가 나타나는 것 외에 2θ가 36°근방에도 피크가 나타나는 경우가 있다. 2θ가 36°근방에서 나타나는 피크는 공간군 Fd-3m으로 분류되는 결정 구조에 기인한다. 그러므로, CAAC-OS는 이 피크를 나타내지 않는 것이 바람직하다.
한편, CAAC-OS에 대하여 피형성면에 평행한 방향으로부터 X선을 입사시키는 in-plane법에 따른 구조 해석을 행하면 2θ가 56°근방에 피크가 나타난다. 이 피크는 InGaZnO4의 결정의 (110)면에 귀속된다. 그리고, 2θ를 56°근방에 고정하여, 시료면의 법선 벡터를 축(φ축)으로 하여 시료를 회전시키면서 분석(φ스캔)을 행하여도, 도 23의 (B)에 나타내는 바와 같이 명료한 피크는 나타나지 않는다. 한편, 단결정 InGaZnO4에 대하여 2θ를 56°근방에 고정하여 φ스캔한 경우, 도 23의 (C)에 나타내는 바와 같이 (110)면과 등가인 결정면에 귀속되는 피크가 6개 관찰된다. 따라서, XRD를 이용한 구조 해석으로부터 CAAC-OS는 a축 및 b축의 배향이 불규칙하다는 것을 확인할 수 있다.
다음에, 전자 회절에 의해 해석한 CAAC-OS에 대하여 설명한다. 예를 들어, InGaZnO4의 결정을 갖는 CAAC-OS에 대하여 CAAC-OS의 피형성면에 평행하게 프로브 직경이 300 nm인 전자선을 입사시키면, 도 23의 (D)에 나타내는 바와 같은 회절 패턴(제한 시야 전자 회절 패턴이라고도 함)이 나타나는 경우가 있다. 이 회절 패턴에는 InGaZnO4의 결정의 (009)면에 기인한 스폿이 포함된다. 따라서, 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿이 c축 배향성을 갖고, c축이 피형성면 또는 상면에 대략 수직인 방향을 향하고 있는 것을 알 수 있다. 한편, 같은 시료에 대하여 시료면에 수직으로 프로브 직경이 300 nm인 전자선을 입사시켰을 때의 회절 패턴을 도 23의 (E)에 나타낸다. 도 23의 (E)로부터 링 형상의 회절 패턴을 확인할 수 있다. 따라서, 프로브 직경이 300 nm인 전자선을 이용한 전자 회절에 의해서도 CAAC-OS에 포함되는 펠릿의 a축 및 b축은 배향성을 갖지 않는 것을 알 수 있다. 또한, 도 23의 (E)의 제1 링은 InGaZnO4의 결정의 (010)면 및 (100)면 등에 기인한다고 생각된다. 또한, 도 23의 (E)에서의 제2 링은 (110)면 등에 기인한다고 생각된다.
또한, 투과형 전자 현미경(TEM：Transmission Electron Microscope)에 의해, CAAC-OS의 명시야상과 회절 패턴과의 복합 해석상(고분해능 TEM상이라고도 함)을 관찰하면, 복수의 펠릿을 확인할 수 있다. 한편, 고분해능 TEM상이어도 펠릿들간의 경계, 즉 결정립계(그레인 바운더리(grain boundary)라고도 함)를 명확하게 확인할 수 없는 경우가 있다. 그 때문에, CAAC-OS는 결정립계에 기인한 전자 이동도의 저하가 일어나기 어렵다고 할 수 있다.
도 24의 (A)에 시료면과 대략 평행한 방향에서 관찰한 CAAC-OS의 단면의 고분해능 TEM상을 나타낸다. 고분해능 TEM상의 관찰에는 구면 수차 보정(Spherical Aberration Corrector) 기능을 이용했다. 구면 수차 보정 기능을 이용한 고분해능 TEM상을 특히 Cs 보정 고분해능 TEM상이라고 부른다. Cs 보정 고분해능 TEM상은 예를 들어, 일본 전자 주식회사(JEOL Ltd.)제의 원자 분해능 분석 전자 현미경 JEM-ARM200F 등에 의해 관찰할 수 있다.
도 24의 (A)로부터 금속 원자가 층상으로 배열되어 있는 영역인 펠릿을 확인할 수 있다. 펠릿 하나의 크기는 1 nm 이상, 또는 3 nm 이상인 것을 알 수 있다. 따라서, 펠릿을 나노 결정(nc：nanocrystal)이라고 부를 수도 있다. 또한, CAAC-OS를 CANC(C-Axis Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다. 펠릿은 CAAC-OS의 막을 피형성면 또는 상면의 요철을 반영하여, CAAC-OS의 피형성면 또는 상면과 평행이 된다.
또한, 도 24의 (B) 및 도 24의 (C)에 시료면과 대략 수직인 방향에서 관찰한 CAAC-OS의 평면의 Cs 보정 고분해능 TEM상을 나타낸다. 도 24의 (D) 및 도 24의 (E)는 각각 도 24의 (B) 및 도 24의 (C)를 화상 처리한 상이다. 이하에서는 화상 처리의 방법에 대하여 설명한다. 우선, 도 24의 (B)를 고속 푸리에 변환(FFT：Fast Fourier Transform) 처리함으로써 FFT상을 취득한다. 다음에, 취득한 FFT상에서 원점을 기준으로 2.8 nm-1에서 5.0 nm-1 사이의 범위를 남기는 마스크 처리를 한다. 다음에, 마스크 처리한 FFT상을 역고속 푸리에 변환(IFFT：Inverse Fast Fourier Transform) 처리함으로써 화상 처리한 상을 취득한다. 이렇게 하여 취득한 상을 FFT 필터링상이라고 부른다. FFT 필터링상은 Cs 보정 고분해능 TEM상으로부터 주기 성분을 뽑아낸 상이며, 격자 배열을 나타낸다.
도 24의 (D)에서는 격자 배열이 흐트러진 개소를 파선으로 나타낸다. 파선으로 둘러싸인 영역이 하나의 펠릿이다. 그리고, 파선으로 나타낸 개소가 펠릿과 펠릿과의 연결부이다. 파선은 육각 형상이기 때문에, 펠릿이 육각 형상인 것을 알 수 있다. 또한, 펠릿의 형상은 정육각 형상이라고 한정할 수는 없고, 비정육각 형상인 경우가 많다.
도 24의 (E)에서는 격자 배열이 정렬된 영역과 다른 격자 배열이 정렬된 영역 사이를 점선으로 나타내고, 격자 배열의 방향을 파선으로 나타낸다. 점선 근방에서도 명확한 결정립계를 확인할 수 없다. 점선 근방의 격자점을 중심으로 주위의 격자점을 연결하면 비뚤어진 육각형을 형성할 수 있다. 즉, 격자 배열을 비뚤어지게 함으로써 결정립계의 형성을 억제하는 것을 알 수 있다. 이것은 CAAC-OS가 a-b면 방향에서 원자 배열이 조밀하지 않거나, 금속 원소가 치환되어 원자 간의 결합 거리가 변화되는 것 등에 의해, 변형을 허용할 수 있기 때문이라고 생각된다.
이상에 설명한 바와 같이, CAAC-OS는 c축 배향성을 갖고, 또한 a-b면 방향에서 복수의 펠릿(나노 결정)이 연결되어, 변형을 가진 결정 구조로 되어 있다. 따라서, CAAC-OS를 CAA crystal(c-axis-aligned a-b-plane-anchored crystal)을 갖는 산화물 반도체라고 칭할 수도 있다.
CAAC-OS는 결정성이 높은 산화물 반도체이다. 산화물 반도체의 결정성은 불순물의 혼입이나 결함의 생성 등에 의해 저하되는 경우가 있기 때문에, 역으로 생각하면, CAAC-OS는 불순물이나 결함(산소 결손 등)이 적은 산화물 반도체라고도 할 수 있다.
또한, 불순물은 산화물 반도체의 주성분 이외의 원소로, 수소, 탄소, 실리콘, 천이 금속 원소 등이 있다. 예를 들어, 산화물 반도체를 구성하는 금속 원소보다 산소와의 결합력이 강한 원소(실리콘 등)는 산화물 반도체로부터 산소를 빼앗음으로써 산화물 반도체의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다. 또한, 철이나 니켈 등의 중금속, 아르곤, 이산화탄소 등은 원자 반경(또는 분자 반경)이 크기 때문에, 산화물 반도체의 원자 배열을 어지럽혀, 결정성을 저하시키는 요인이 된다.
산화물 반도체가 불순물이나 결함을 갖는 경우, 광이나 열 등에 의해 특성이 변동하는 경우가 있다. 예를 들어, 산화물 반도체에 포함되는 불순물은 캐리어 트랩이 되는 경우나 캐리어 발생원이 되는 경우가 있다. 예를 들어, 산화물 반도체 중의 산소 결손은 캐리어 트랩이 되는 경우나, 수소를 포획하는 것에 의해 캐리어 발생원이 되는 경우가 있다.
불순물 및 산소 결손이 적은 CAAC-OS는 캐리어 밀도가 낮은 산화물 반도체이다. 구체적으로는, 8×1011 개/cm3 미만, 바람직하게는 1×1011 /cm3 미만, 더욱 바람직하게는 1×1010 개/cm3 미만이며, 1×10-9 개/cm3 이상의 캐리어 밀도의 산화물 반도체로 할 수 있다. 그러한 산화물 반도체를 고순도 진성 또는 실질적으로 고순도 진성인 산화물 반도체라고 부른다. CAAC-OS는 불순물 농도가 낮고, 결함 준위 밀도가 낮다. 즉, 안정적인 특성을 갖는 산화물 반도체라고 할 수 있다.
＜nc-OS＞
다음에, nc-OS에 대하여 설명한다.
nc-OS를 XRD에 의해 해석한 경우에 대하여 설명한다. 예를 들어, nc-OS에 대하여, out of-plane법에 따른 구조 해석을 행하면 배향성을 나타내는 피크가 나타나지 않는다. 즉, nc-OS의 결정은 배향성을 갖지 않는다.
또한, 예를 들어, InGaZnO4의 결정을 갖는 nc-OS를 박편화하여, 두께가 34 nm인 영역에 대하여 피형성면에 평행하게 프로브 직경이 50 nm인 전자선을 입사시키면, 도 25의 (A)에 나타내는 바와 같은 링 형상의 회절 패턴(나노 빔 전자 회절 패턴)이 관측된다. 또한, 같은 시료에 프로브 직경이 1 nm인 전자선을 입사시켰을 때의 회절 패턴(나노 빔 전자 회절 패턴)을 도 25의 (B)에 나타낸다. 도 25의 (B)로부터 링 형상의 영역 내에 복수의 스폿이 관측된다. 따라서, nc-OS에서 프로브 직경이 50 nm인 전자선을 입사시키는 것은 질서성이 확인되지 않지만, 프로브 직경이 1 nm인 전자선을 입사시키는 것은 질서성이 확인된다.
또한, 두께가 10 nm 미만인 영역에 대하여 프로브 직경이 1 nm인 전자선을 입사시키면, 도 25의 (C)에 나타낸 바와 같이, 스폿이 대략 정육각 형상으로 배치된 전자 회절 패턴이 관측되는 경우가 있다. 따라서, 두께가 10 nm 미만의 범위에서 nc-OS가 질서성이 높은 영역, 즉 결정을 갖는 것을 알 수 있다. 또한, 결정이 다양한 방향을 향하고 있기 때문에, 규칙적인 전자 회절 패턴이 관측되지 않는 영역도 있다.
도 25의 (D)에 피형성면과 대략 평행한 방향에서 관찰한 nc-OS의 단면의 Cs 보정 고분해능 TEM상을 나타낸다. nc-OS는 고분해능 TEM상에서 보조선으로 나타내는 개소 등과 같이 결정부를 확인할 수 있는 영역과 명확한 결정부를 확인할 수 없는 영역을 갖는다. nc-OS에 포함되는 결정부는 1 nm 이상 10 nm 이하의 크기이며, 특히 1 nm 이상 3 nm 이하의 크기인 것이 많다. 또한, 결정부의 크기가 10 nm보다 크고 100 nm 이하인 산화물 반도체를 미결정 산화물 반도체(micro crystalline oxide semiconductor)라고 부르는 경우가 있다. nc-OS는 예를 들어, 고분해능 TEM상에서는 결정립계를 명확하게 확인할 수 없는 경우가 있다. 또한, 나노 결정은 CAAC-OS에서의 펠릿과 기원이 같을 가능성이 있다. 따라서, 이하에서는 nc-OS의 결정부를 펠릿이라고 부르는 경우가 있다.
이와 같이, nc-OS는 미소한 영역(예를 들어, 1 nm 이상 10 nm 이하의 영역, 특히 1 nm 이상 3 nm 이하의 영역)에서 원자 배열에 주기성을 갖는다. 또한, nc-OS는 다른 펠릿 간에 결정 방위에 규칙성이 보이지 않는다. 따라서, 막 전체에 배향성이 보이지 않는다. 따라서, nc-OS는 분석 방법에 따라서는 a-like OS나 비정질 산화물 반도체와 구별되지 않는 경우가 있다.
또한, 펠릿(나노 결정) 간에 결정 방위가 규칙성을 갖지 않으므로, nc-OS를 RANC(Random Aligned nanocrystals)를 갖는 산화물 반도체, 또는 NANC(Non-Aligned nanocrystals)를 갖는 산화물 반도체라고 부를 수도 있다.
nc-OS는 비정질 산화물 반도체보다 규칙성이 높은 산화물 반도체이다. 따라서, nc-OS는 a-like OS나 비정질 산화물 반도체보다 결함 준위 밀도가 낮아진다. 단, nc-OS는 다른 펠릿간에 결정 방위에 규칙성이 보이지 않았다. 따라서, nc-OS는 CAAC-OS와 비교하여 결함 준위 밀도가 높아진다.
＜a-like OS＞
a-like OS는 nc-OS와 비정질 산화물 반도체 사이의 구조를 갖는 산화물 반도체이다.
도 26에, a-like OS의 고분해능 단면 TEM상을 나타낸다. 여기서, 도 26의 (A)는 전자 조사 개시 시의 a-like OS의 고분해능 단면 TEM상이다. 도 26의 (B)는 4.3×108 e-／nm2의 전자(e-) 조사 후의 a-like OS의 고분해능 단면 TEM상이다. 도 26의 (A) 및 도 26의 (B)로부터 a-like OS는 전자 조사 개시 시부터 세로 방향으로 연장되는 줄무늬 형상의 명(明) 영역이 관찰되는 것을 알 수 있다. 또한, 명 영역은 전자 조사 후에 형상이 변화되는 것을 알 수 있다. 또한, 명 영역은 공동 또는 저밀도 영역이라고 추측된다.
공동을 갖기 때문에, a-like OS는 불안정한 구조이다. 이하에서는 a-like OS가 CAAC-OS 및 nc-OS와 비교하여 불안정한 구조인 것을 나타내기 위해, 전자 조사에 의한 구조의 변화를 나타낸다.
시료로서 a-like OS, nc-OS, 및 CAAC-OS를 준비한다. 어느 시료도 In-Ga-Zn 산화물이다.
먼저, 각 시료의 고분해능 단면 TEM상을 취득한다. 고분해능 단면 TEM상에 의해 각 시료는 모두 결정부를 갖는다.
또한, InGaZnO4의 결정의 단위 격자는 In-O층을 3층 갖고, 또 Ga-Zn-O층을 6층 갖는, 총 9층이 c축 방향으로 층상으로 중첩된 구조를 갖는 것이 알려져 있다. 이들 근접한 층들의 간격은 (009)면의 격자면 간격(d값이라고도 함)과 동일한 정도이며, 결정 구조 해석으로부터 그 값은 0.29 nm라고 구해졌다. 따라서, 이하에서는 격자 무늬의 간격이 0.28 nm 이상 0.30 nm 이하인 개소를 InGaZnO4의 결정부라고 간주했다. 또한, 격자 무늬는 InGaZnO4의 결정의 a-b면에 대응한다.
도 27은 각 시료의 결정부(22개소에서 30개소)의 평균의 크기를 조사한 예이다. 또한, 상술한 격자 무늬의 길이를 결정부의 크기로 하였다. 도 27로부터 a-like OS는 TEM상의 취득 등에 관한 전자의 누적 조사량에 따라 결정부가 커져가는 것을 알 수 있다. 도 27로부터 TEM에 의한 관찰 초기에는 1.2 nm 정도의 크기였던 결정부(초기핵이라고도 함)가 전자(e-)의 누적 조사량이 4.2×108 e-／nm2에서는 1.9 nm 정도의 크기까지 성장한 것을 알 수 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사 개시 시부터 전자의 누적 조사량이 4.2×108 e-／nm2까지의 범위에서 결정부의 크기에 변화가 보이지 않는 것을 알 수 있다. 도 27로부터 전자의 누적 조사량에 상관없이, nc-OS 및 CAAC-OS의 결정부의 크기는 각각 1.3 nm 정도 및 1.8 nm 정도인 것을 알 수 있다. 또한, 전자선 조사 및 TEM의 관찰은 히타치 투과 전자 현미경 H-9000NAR을 이용했다. 전자선 조사 조건은 가속 전압을 300 kV, 전류 밀도를 6.7×105 e-／(nm2·s), 조사 영역의 직경을 230 nm로 했다.
이와 같이, a-like OS는 전자 조사에 의해 결정부의 성장이 보이는 경우가 있다. 한편, nc-OS 및 CAAC-OS는 전자 조사에 의한 결정부의 성장이 거의 보이지 않는다. 즉, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 불안정한 구조인 것을 알 수 있다.
또한, 공동을 가지기 때문에, a-like OS는 nc-OS 및 CAAC-OS와 비교하여 밀도가 낮은 구조이다. 구체적으로는, a-like OS의 밀도는 같은 조성의 단결정의 밀도의 78.6% 이상 92.3% 미만이 된다. 또한, nc-OS의 밀도 및 CAAC-OS의 밀도는 같은 조성의 단결정의 밀도의 92.3% 이상 100% 미만이 된다. 단결정의 밀도의 78% 미만이 되는 산화물 반도체는 성막하는 것 자체가 어렵다.
예를 들어, In：Ga：Zn = 1：1：1[원자수비]를 만족하는 산화물 반도체에서 능면체정 구조를 갖는 단결정 InGaZnO4의 밀도는 6.357 g/cm3가 된다. 따라서, 예를 들어, In：Ga：Zn = 1：1：1[원자수비]를 만족하는 산화물 반도체에서 a-like OS의 밀도는 5.0 g/cm3 이상 5.9 g/cm3 미만이 된다. 또한, 예를 들어, In：Ga：Zn = 1：1：1[원자수비]을 만족하는 산화물 반도체에서 nc-OS의 밀도 및 CAAC-OS의 밀도는 5.9 g/cm3 이상 6.3 g/cm3 미만이 된다.
또한, 같은 조성의 단결정이 존재하지 않는 경우, 임의의 비율로 조성이 다른 단결정을 조합함으로써, 원하는 조성에서의 단결정에 상당하는 밀도를 어림잡을 수 있다. 원하는 조성의 단결정에 상당하는 밀도는 조성이 다른 단결정을 조합하는 비율에 대하여, 가중평균을 이용하여 어림잡으면 좋다. 단, 밀도는 가능한 한 적은 종류의 단결정을 조합하여 어림잡는 것이 바람직하다.
이상과 같이, 산화물 반도체는 다양한 구조를 취하고, 각각이 다양한 특성을 갖는다. 또한, 산화물 반도체는 예를 들어, 비정질 산화물 반도체, a-like OS, nc-OS, CAAC-OS 중 2종 이상을 갖는 적층막이어도 좋다.
(실시형태 3)
본 실시형태에서는 본 발명의 일 형태의 트랜지스터를 이용한 회로의 일례에 대하여 도면을 참조하여 설명한다.
＜단면 구조＞
도 28의 (A)에 본 발명의 일 형태의 반도체 장치의 단면도를 나타낸다. 도 28의 (A)에서, X1-X2 방향은 채널 길이 방향, Y1-Y2 방향은 채널 폭 방향을 나타낸다. 도 28의 (A)에 나타내는 반도체 장치는 하부에 제1 반도체 재료를 이용한 트랜지스터(2200)를 갖고, 상부에 제2 반도체 재료를 이용한 트랜지스터(2100)를 포함한다. 도 28의 (A)에서는 제2 반도체 재료를 이용한 트랜지스터(2100)로서 앞의 실시형태에 예시한 트랜지스터를 적용한 예를 나타낸다. 또한, 일점 쇄선보다 좌측이 트랜지스터의 채널 길이 방향의 단면, 우측이 채널 폭 방향의 단면이다.
제1 반도체 재료와 제2 반도체 재료는 다른 밴드 갭을 갖는 재료로 하는 것이 바람직하다. 예를 들어, 제1 반도체 재료를 산화물 반도체 이외의 반도체 재료(실리콘(변형 실리콘 포함함), 게르마늄, 실리콘 게르마늄, 탄화 실리콘, 비소화 갈륨, 비소화 알루미늄 갈륨, 인화 인듐, 질화 갈륨, 유기 반도체 등)로 하고, 제2 반도체 재료를 산화물 반도체로 할 수 있다. 산화물 반도체 이외의 재료로서 단결정 실리콘 등을 이용한 트랜지스터는 고속 동작이 용이하다. 한편, 산화물 반도체를 이용한 트랜지스터는 앞의 실시형태에 예시한 트랜지스터를 적용함으로써, S값(subthreshold value)을 작게 할 수 있어 미세한 트랜지스터로 하는 것이 가능하다. 또한, 스위치 속도가 빠르기 때문에 고속 동작이 가능하고, 오프 전류가 낮기 때문에 누설 전류가 작다.
트랜지스터(2200)는 n 채널형의 트랜지스터 또는 p 채널형의 트랜지스터 중 어느 것이어도 좋고, 회로에 따라 적절한 트랜지스터를 이용하면 좋다. 또한, 산화물 반도체를 이용한 본 발명의 일 형태의 트랜지스터를 이용하는 것 외에는 이용하는 재료나 구조 등 반도체 장치의 구체적인 구성을 여기서 나타낸 것으로 한정할 필요는 없다.
도 28의 (A)에 나타내는 구성에서는 트랜지스터(2200)의 상부에 절연체(2201), 절연체(2207)를 통하여 트랜지스터(2100)가 제공되어 있다. 또한, 트랜지스터(2200)와 트랜지스터(2100)의 사이에는 복수의 배선(2202)이 제공되어 있다. 또한, 각종 절연체에 파묻힌 복수의 플러그(2203)에 의해, 상층과 하층에 각각 제공된 배선이나 전극이 전기적으로 접속된다. 또한, 트랜지스터(2100)를 덮는 절연체(2204)와 절연체(2204) 위에 배선(2205)이 제공되어 있다.
이와 같이, 2 종류의 트랜지스터를 적층함으로써, 회로의 점유 면적이 저감되어, 보다 고밀도로 복수의 회로를 배치할 수 있다.
여기서, 하층에 제공되는 트랜지스터(2200)에 실리콘계 반도체 재료를 이용한 경우, 트랜지스터(2200)의 반도체막의 근방에 제공되는 절연체 중의 수소는 실리콘의 댕글링 본드(dangling bond)를 종단하여, 트랜지스터(2200)의 신뢰성을 향상시키는 효과가 있다. 한편, 상층에 제공되는 트랜지스터(2100)에 산화물 반도체를 이용한 경우, 트랜지스터(2100)의 반도체막의 근방에 제공되는 절연체 중의 수소는 산화물 반도체 중에 캐리어를 생성하는 요인의 하나가 되기 때문에, 트랜지스터(2100)의 신뢰성을 저하시키는 요인이 되는 경우가 있다. 따라서, 실리콘계 반도체 재료를 이용한 트랜지스터(2200)의 상층에 산화물 반도체를 이용한 트랜지스터(2100)를 적층하여 형성하는 경우, 이들 사이에 수소의 확산을 방지하는 기능을 갖는 절연체(2207)를 형성하는 것은 특히 효과적이다. 절연체(2207)에 의해, 하층에 수소를 가둠으로써 트랜지스터(2200)의 신뢰성이 향상되는 것에 더하여 하층에서 상층으로 수소가 확산되는 것이 억제됨으로써 트랜지스터(2100)의 신뢰성도 동시에 향상시킬 수 있다.
절연체(2207)로서는 예를 들어 산화 알루미늄, 산화 질화 알루미늄, 산화 갈륨, 산화 질화 갈륨, 산화 이트륨, 산화 질화 이트륨, 산화 하프늄, 산화 질화 하프늄, 이트리아 안정화 지르코니아(YSZ) 등을 이용할 수 있다.
또한, 산화물 반도체막을 포함하여 구성되는 트랜지스터(2100)를 덮도록, 트랜지스터(2100) 위에 수소의 확산을 방지하는 기능을 갖는 차폐막(blocking film)을 형성하는 것이 바람직하다. 상기 차폐막으로서는 절연체(2207)와 같은 재료를 이용할 수 있고, 특히 산화 알루미늄을 적용하는 것이 바람직하다. 산화 알루미늄막은 수소, 수분 등의 불순물 및 산소의 쌍방에 대하여 막을 투과시키지 않는 차단(블로킹) 효과가 높다. 따라서, 트랜지스터(2100)를 덮는 상기 차폐막으로서 산화 알루미늄막을 이용함으로써, 트랜지스터(2100)에 포함되는 산화물 반도체막으로부터의 산소의 탈리를 방지함과 동시에, 산화물 반도체막에 대한 물 및 수소의 혼입을 방지할 수 있다. 또한, 상기 차폐막은 절연체(2204)를 적층으로 함으로써 이용해도 좋고, 절연체(2204)의 아래쪽에 제공해도 좋다.
또한, 트랜지스터(2200)는 planar형의 트랜지스터뿐만 아니라, 다양한 타입의 트랜지스터로 할 수 있다. 예를 들어, FIN(핀)형, TRI-GATE(트라이 게이트)형 등의 트랜지스터 등으로 할 수 있다. 그 경우의 단면도의 예를 도 28의 (D)에 나타낸다. 반도체 기판(2211)의 위에 절연체(2212)가 제공되어 있다. 반도체 기판(2211)은 선단의 가는 볼록부(핀이라고도 함)를 포함한다. 또한, 볼록부 위에는 절연체가 제공되어 있어도 좋다. 그 절연체는 볼록부를 형성할 때, 반도체 기판(2211)이 에칭되지 않게 하기 위한 마스크로서 기능하는 것이다. 또한, 볼록부는 선단이 가늘지 않아도 좋고, 예를 들어, 대략 직방체의 볼록부이어도 좋고, 선단이 굵은 볼록부이어도 좋다. 반도체 기판(2211)의 볼록부 위에는 게이트 절연체(2214)가 제공되고, 그 위에는 게이트 전극(2213)이 제공된다. 반도체 기판(2211)에는 소스 영역 및 드레인 영역(2215)이 형성된다. 또한, 여기에서는 반도체 기판(2211)이 볼록부를 갖는 예를 나타냈지만, 본 발명의 일 형태에 따른 반도체 장치는 이것으로 한정되지 않는다. 예를 들어, SOI 기판을 가공하여, 볼록부를 갖는 반도체 영역을 형성해도 상관없다.
＜회로 구성예＞
상기 구성에 있어서, 트랜지스터(2100)나 트랜지스터(2200)의 전극을 적절히 접속함으로써, 다양한 회로를 구성할 수 있다. 이하에서는 본 발명의 일 형태의 반도체 장치를 이용하여 실현할 수 있는 회로 구성의 예를 설명한다.
＜CMOS 인버터 회로＞
도 28의 (B)에 나타내는 회로도는 p 채널형의 트랜지스터(2200)와 n 채널형의 트랜지스터(2100)를 직렬로 접속하고, 또한 각각의 게이트를 접속한, 소위 CMOS 인버터의 구성을 나타낸다.
＜CMOS 아날로그 스위치＞
또한, 도 28의 (C)에 나타내는 회로도는 트랜지스터(2100)와 트랜지스터(2200)의 각각의 소스와 드레인을 접속한 구성을 나타낸다. 이러한 구성으로 함으로써, 소위 CMOS 아날로그 스위치로서 기능시킬 수 있다.
＜기억 장치의 예＞
본 발명의 일 형태인 트랜지스터를 사용하여, 전력이 공급되지 않는 상황에서도 기억 내용의 유지가 가능하고, 기록 횟수에도 제한이 없는 반도체 장치(기억 장치)의 일례를 도 29에 나타낸다.
도 29의 (A)에 나타내는 반도체 장치는 제1 반도체 재료를 이용한 트랜지스터(3200)와 제2 반도체 재료를 이용한 트랜지스터(3300), 및 용량 소자(3400)를 포함한다. 또한, 트랜지스터(3300)로서는 앞의 실시형태에 설명한 트랜지스터를 이용할 수 있다.
도 29의 (B)에 도 29의 (A)에 나타내는 반도체 장치의 단면도를 나타낸다. 상기 단면도의 반도체 장치에서는 트랜지스터(3300)에 백 게이트를 제공한 구성을 나타냈지만, 백 게이트를 제공하지 않는 구성이어도 좋다.
트랜지스터(3300)는 산화물 반도체를 갖는 반도체에 채널이 형성되는 트랜지스터이다. 트랜지스터(3300)는 오프 전류가 작기 때문에, 이것을 이용함으로써 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작을 필요로 하지 않거나 혹은 리프레시 동작의 빈도가 매우 적은 반도체 기억 장치로 하는 것이 가능해지기 때문에, 소비 전력을 충분히 저감할 수 있다.
도 29의 (A)에서 제1 배선(3001)은 트랜지스터(3200)의 소스 전극과 전기적으로 접속되고, 제2 배선(3002)은 트랜지스터(3200)의 드레인 전극과 전기적으로 접속된다. 또한, 제3 배선(3003)은 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 한쪽과 전기적으로 접속되고, 제4 배선(3004)은 트랜지스터(3300)의 게이트 전극과 전기적으로 접속된다. 그리고, 트랜지스터(3200)의 게이트 전극은 트랜지스터(3300)의 소스 전극 또는 드레인 전극의 다른 한쪽, 및 용량 소자(3400)의 제1 단자와 전기적으로 접속되고, 제5 배선(3005)은 용량 소자(3400)의 제2 단자와 전기적으로 접속된다.
도 29의 (A)에 나타내는 반도체 장치에서는 트랜지스터(3200)의 게이트 전극의 전위를 유지할 수 있다는 특징을 살림으로써, 다음과 같이 정보의 기록, 유지, 판독이 가능하다.
정보의 기록 및 유지에 대하여 설명한다. 먼저, 제4 배선(3004)의 전위를 트랜지스터(3300)가 온 상태가 되는 전위로 하고, 트랜지스터(3300)를 온 상태로 한다. 이것에 의해, 제3 배선(3003)의 전위가 트랜지스터(3200)의 게이트 전극, 및 용량 소자(3400)에 인가된다. 즉, 트랜지스터(3200)의 게이트 전극에는 소정의 전하가 인가된다(기록). 여기에서는 다른 2개의 전위 레벨을 부여하는 전하(이하 Low 레벨 전하, High 레벨 전하라고 함) 중 한쪽이 부여되는 것으로 한다. 그 후, 제4 배선(3004)의 전위를 트랜지스터(3300)가 오프 상태가 되는 전위로 하고, 트랜지스터(3300)를 오프 상태로 함으로써, 트랜지스터(3200)의 게이트 전극에 인가된 전하가 유지된다(유지).
트랜지스터(3300)의 오프 전류는 매우 작기 때문에, 트랜지스터(3200)의 게이트 전극의 전하는 장시간에 걸쳐 유지된다.
다음에 정보의 판독에 대하여 설명한다. 제1 배선(3001)에 소정의 전위(정전위)를 인가한 상태로, 제5 배선(3005)에 적절한 전위(판독 전위)를 인가하면, 트랜지스터(3200)의 게이트 전극에 유지된 전하량에 따라, 제2 배선(3002)은 다른 전위를 취한다. 일반적으로, 트랜지스터(3200)를 n 채널형으로 하면, 트랜지스터(3200)의 게이트 전극에 High 레벨 전하가 인가된 경우의 외견상의 문턱 전압(Vth＿H)은 트랜지스터(3200)의 게이트 전극에 Low 레벨 전하가 부여된 경우의 외견상의 문턱 전압(Vth ＿L)보다 낮아지기 때문이다. 여기서, 외견상의 문턱 전압이란, 트랜지스터(3200)를 "온 상태"로 하기 위하여 필요한 제5 배선(3005)의 전위를 말하는 것으로 한다. 따라서, 제5 배선(3005)의 전위를 Vth ＿H와 Vth ＿L의 사이의 전위(V0)로 함으로써, 트랜지스터(3200)의 게이트 전극에 인가된 전하를 판별할 수 있다. 예를 들어, 기록에서 High 레벨 전하가 인가된 경우에는 제5 배선(3005)의 전위가 V0(＞Vth ＿H)가 되면, 트랜지스터(3200)는 "온 상태"가 된다. Low 레벨 전하가 인가된 경우에는 제5 배선(3005)의 전위가 V0(＜Vth ＿L)가 되어도 트랜지스터(3200)는 "오프 상태"인 채이다. 따라서, 제2 배선(3002)의 전위를 판별함으로써 유지된 정보를 판독할 수 있다.
또한, 메모리 셀을 어레이 형상으로 배치하여 이용하는 경우, 원하는 메모리 셀의 정보만을 판독할 수 있는 것이 필요하게 된다. 예를 들어, 정보를 판독하지 않는 메모리 셀에서는 게이트 전극에 인가되는 전위에 상관없이, 트랜지스터(3200)가 "오프 상태"가 되는 전위, 즉, Vth ＿H보다 작은 전위를 제5 배선(3005)에 인가함으로써 원하는 메모리 셀의 정보만을 판독할 수 있는 구성으로 하면 좋다. 또는, 정보를 판독하지 않는 메모리 셀에서는 게이트 전극에 인가되는 전위에 상관없이, 트랜지스터(3200)가 "온 상태"가 되는 전위, 즉, Vth ＿L보다 큰 전위를 제5 배선(3005)에 인가함으로써 원하는 메모리 셀의 정보만을 판독할 수 있는 구성이면 좋다.
도 29의 (C)에 나타내는 반도체 장치는 트랜지스터(3200)를 제공하지 않은 점에서 도 29의 (A)와 다르다. 이 경우도 상기와 같은 동작에 의해 정보의 기록 및 유지 동작이 가능하다.
다음에, 정보의 판독에 대하여 설명한다. 트랜지스터(3300)가 온 상태가 되면, 부유 상태인 제3 배선(3003)과 용량 소자(3400)가 도통하여, 제3 배선(3003)과 용량 소자(3400) 사이에 전하가 재분배된다. 그 결과, 제3 배선(3003)의 전위가 변화한다. 제3 배선(3003)의 전위의 변화량은 용량 소자(3400)의 제1 단자의 전위(혹은 용량 소자(3400)에 축적된 전하)에 따라 다른 값을 갖는다.
예를 들어, 용량 소자(3400)의 제1 단자의 전위를 V, 용량 소자(3400)의 용량을 C, 제3 배선(3003)이 갖는 용량 성분을 CB, 전하가 재분배되기 전의 제3 배선(3003)의 전위를 VB0로 하면, 전하가 재분배된 후의 제3 배선(3003)의 전위는 (CB×VB0＋C×V)/(CB＋C)가 된다. 따라서, 메모리 셀 상태로서 용량 소자(3400)의 제1 단자의 전위가 V1과 V0(V1＞V0)의 2 상태를 취한다고 하면, 전위 V1을 유지하는 경우의 제3 배선(3003)의 전위(= (CB×VB0＋C×V1)/(CB＋C))는 전위(V0)를 유지하는 경우의 제3 배선(3003)의 전위(= (CB×VB0＋C×V0)/(CB＋C))보다 높아지는 것을 알 수 있다.
그리고, 제3 배선(3003)의 전위를 소정의 전위와 비교함으로써, 정보를 판독할 수 있다.
이 경우, 메모리 셀을 구동시키기 위한 구동 회로에 상기 제1 반도체 재료가 적용된 트랜지스터를 이용하고, 트랜지스터(3300)로서 제2 반도체 재료가 적용된 트랜지스터를 구동 회로 위에 적층하여 형성하는 구성이면 좋다.
본 실시형태에 나타내는 반도체 장치에서는 채널 형성 영역에 산화물 반도체를 이용한 오프 전류가 매우 작은 트랜지스터를 적용함으로써, 매우 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다. 즉, 리프레시 동작이 불필요해거나, 또는 리프레시 동작의 빈도를 매우 낮게 하는 것이 가능하게 되기 때문에, 소비 전력을 충분히 저감할 수 있다. 또한, 전력의 공급이 없는 경우(단, 전위는 고정되어 있는 것이 바람직함)에도, 장기에 걸쳐 기억 내용을 유지하는 것이 가능하다.
또한, 본 실시형태에 나타내는 반도체 장치에서는 정보의 기록에 높은 전압을 필요로 하지 않고, 소자의 열화의 문제도 없다. 예를 들어, 종래의 비휘발성 메모리와 같이 플로팅 게이트로의 전자의 주입이나, 플로팅 게이트로부터의 전자의 추출을 행할 필요가 없기 때문에, 게이트 절연층의 열화와 같은 문제가 전혀 생기지 않는다. 즉, 개시하는 발명에 따른 반도체 장치에서는 종래의 비휘발성 메모리에서 문제가 되었던 재기록 가능 횟수에 제한은 없고, 신뢰성이 비약적으로 향상된다. 또한, 트랜지스터의 온 상태, 오프 상태에 따라 정보의 기록이 행해지기 때문에, 고속의 동작도 용이하게 실현될 수 있다.
또한, 본 명세서 등에서는 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 모든 단자에 대하여, 그 접속처를 특정하지 않아도, 당업자라면 발명의 일 형태를 구성하는 것은 가능한 경우가 있다. 즉, 접속처를 특정하지 않아도, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 접속처가 특정된 내용이 본 명세서 등에 기재되어 있는 경우, 접속처를 특정하지 않은 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 특히, 단자의 접속처로서 복수의 케이스를 상정할 수 있는 경우에는 그 단자의 접속처를 특정의 개소로 한정할 필요는 없다. 따라서, 능동 소자(트랜지스터, 다이오드 등), 수동 소자(용량 소자, 저항 소자 등) 등이 갖는 일부의 단자에 대해서만 그 접속처를 특정함으로써, 발명의 일 형태를 구성하는 것이 가능한 경우가 있다.
또한, 본 명세서 등에서는 어느 회로에 대하여 적어도 접속처를 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 또는, 어느 회로에 대하여 적어도 기능을 특정하면, 당업자라면 발명을 특정하는 것이 가능한 경우가 있다. 즉, 기능을 특정하면, 발명의 일 형태가 명확하다고 할 수 있다. 그리고, 기능이 특정된 발명의 일 형태가 본 명세서 등에 기재되어 있다고 판단하는 것이 가능한 경우가 있다. 따라서, 어느 회로에 대하여 기능을 특정하지 않아도 접속처를 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다. 또는, 어느 회로에 대하여 접속처를 특정하지 않아도 기능을 특정하면, 발명의 일 형태로서 개시되어 있는 것이며, 발명의 일 형태를 구성하는 것이 가능하다.
또한, 본 명세서 등에서는 어느 하나의 실시형태에서 설명하는 도면 또는 문장에서, 그 일부분을 꺼내 발명의 일 형태를 구성하는 것이 가능하다. 따라서, 어느 부분을 설명하는 도면 또는 문장이 기재되어 있는 경우, 그 일부분의 도면 또는 문장을 꺼낸 내용도 발명의 일 형태로서 개시되어 있는 것이고, 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 따라서, 예를 들어, 능동 소자(트랜지스터, 다이오드 등), 배선, 수동 소자(용량 소자, 저항 소자 등), 도전층, 절연층, 반도체, 유기 재료, 무기 재료, 부품, 장치, 동작 방법, 제조 방법 등이 단수 또는 복수 기재된 도면 또는 문장에서 그 일부분을 꺼내 발명의 일 형태를 구성하는 것이 가능한 것으로 한다. 예를 들어, N개(N은 정수)의 회로 소자(트랜지스터, 용량 소자 등)를 가지고 구성되는 회로도로부터 M개(M은 정수, M＜N)의 회로 소자(트랜지스터, 용량 소자 등)를 추출하여 발명의 일 형태를 구성하는 것이 가능하다. 다른 예로서는 N개(N은 정수)의 층을 가지고 구성되는 단면도로부터 M개(M은 정수, M＜N)의 층을 추출하여 발명의 일 형태를 구성하는 것은 가능하다. 또 다른 예로서는 N개(N은 정수)의 요소를 가지고 구성되는 흐름도(flow chart)로부터 M개(M은 정수, M＜N)의 요소를 추출하여 발명의 일 형태를 구성하는 것이 가능하다.
＜촬상 장치＞
이하에서는 본 발명의 일 형태에 따른 촬상 장치에 대하여 설명한다.
도 30의 (A)는 본 발명의 일 형태에 따른 촬상 장치(200)의 예를 나타내는 평면도이다. 촬상 장치(200)는 화소부(210)와 화소부(210)를 구동하기 위한 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)를 포함한다. 화소부(210)는 p행 q열(p 및 q는 2 이상의 정수)의 매트릭스 형상으로 배치된 복수의 화소(211)를 포함한다. 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)는 각각 복수의 화소(211)에 접속하여, 복수의 화소(211)를 구동하기 위한 신호를 공급하는 기능을 갖는다. 또한, 본 명세서 등에서, 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290) 등의 전부를 가리켜 "주변 회로" 또는 "구동 회로"라고 부르는 경우가 있다. 예를 들어, 주변 회로(260)는 주변 회로의 일부라고 할 수 있다.
또한, 촬상 장치(200)는 광원(291)을 갖는 것이 바람직하다. 광원(291)은 검출광(P1)을 방사할 수 있다.
또한, 주변 회로는 적어도 논리 회로, 스위치, 버퍼, 증폭 회로, 또는 전환 회로의 하나를 포함한다. 또한, 주변 회로는 화소부(210)를 형성하는 기판 위에 형성해도 좋다. 또한, 주변 회로는 그 일부 또는 전부에 IC칩 등의 반도체 장치를 이용해도 좋다. 또한, 주변 회로는 주변 회로(260), 주변 회로(270), 주변 회로(280), 및 주변 회로(290)의 어느 하나 이상을 생략해도 좋다.
또한, 도 30의 (B)에 나타낸 바와 같이, 촬상 장치(200)가 갖는 화소부(210)에서 화소(211)를 기울여 배치해도 좋다. 화소(211)를 기울여 배치함으로써, 행 방향 및 열 방향의 화소 간격(피치)을 짧게 할 수 있다. 이것에 의해, 촬상 장치(200)에서의 촬상의 품질을 보다 높일 수 있다.
＜화소의 구성예 1＞
도 31에 나타낸 바와 같이, 촬상 장치(200)가 갖는 하나의 화소(211)를 복수의 부화소(212)로 구성하고, 각각의 부화소(212)에 특정 파장 대역의 광을 투과하는 필터(컬러 필터)를 조합함으로써, 컬러 화상 표시를 실현하기 위한 정보를 취득할 수 있다.
도 31의 (A)는 컬러 화상을 취득하기 위한 화소(211)의 일례를 나타내는 평면도이다. 도 31의 (A)에 나타내는 화소(211)는 적(R)의 파장 대역의 광을 투과하는 컬러 필터가 제공된 부화소(212)(이하, "부화소(212R)"라고도 칭함), 녹(G)의 파장 대역의 광을 투과하는 컬러 필터가 제공된 부화소(212)(이하, "부화소(212G)"라고도 칭함) 및 청(B)의 파장 대역의 광을 투과하는 컬러 필터가 제공된 부화소(212)(이하, "부화소(212B)"라고도 칭함)를 포함한다. 부화소(212)는 포토 센서로서 기능시킬 수 있다.
부화소(212)(부화소(212R), 부화소(212G), 및 부화소(212B))는 배선(231), 배선(247), 배선(248), 배선(249), 배선(250)과 전기적으로 접속된다. 또한, 부화소(212R), 부화소(212G), 및 부화소(212B)는 각각이 독립된 배선(253)에 접속한다. 또한, 본 명세서 등에서 예를 들어 n번째 행(n은 1 이상 p 이하의 정수)의 화소(211)에 접속된 배선(248) 및 배선(249)을 각각 배선(248[n]) 및 배선(249[n])이라고 기재한다. 또한, 예를 들어, m번째 열(m은 1 이상 q 이하의 정수)의 화소(211)에 접속된 배선(253)을 배선(253[m])이라고 기재한다. 또한, 도 31의 (A)에서 m번째 열의 화소(211)가 갖는 부화소(212R)에 접속하는 배선(253)을 배선(253[m]R), 부화소(212G)에 접속하는 배선(253)을 배선(253[m]G), 및 부화소(212B)에 접속하는 배선(253)을 배선(253[m]B)이라고 기재하였다. 부화소(212)는 상기 배선을 통하여 주변 회로와 전기적으로 접속된다.
또한, 촬상 장치(200)는 인접하는 화소(211)의, 같은 파장 대역의 광을 투과하는 컬러 필터가 제공된 부화소(212)들이 스위치를 통하여 전기적으로 접속하는 구성을 갖는다. 도 31의 (B)에 n행 m열에 배치된 화소(211)가 갖는 부화소(212)와 이 화소(211)에 인접하는 n＋1행 m열에 배치된 화소(211)가 갖는 부화소(212)의 접속예를 나타낸다. 도 31의 (B)에서 n행 m열에 배치된 부화소(212R)와 n＋1행 m열에 배치된 부화소(212R)가 스위치(201)를 통하여 접속된다. 또한, n행 m열에 배치된 부화소(212G)와 n＋1행 m열에 배치된 부화소(212G)가 스위치(202)를 통하여 접속된다. 또한, n행 m열에 배치된 부화소(212B)와 n＋1행 m열에 배치된 부화소(212B)가 스위치(203)를 통하여 접속된다.
또한, 부화소(212)에 이용하는 컬러 필터는 적(R), 녹(G), 청(B)으로 한정되지 않고, 각각 시안(C), 황(Y), 및 마젠다(M)의 광을 투과하는 컬러 필터를 이용해도 좋다. 하나의 화소(211)에 3 종류의 다른 파장 대역의 광을 검출하는 부화소(212)를 형성함으로써, 풀 컬러 화상을 취득할 수 있다.
또는, 각각 적(R), 녹(G), 및 청(B)의 광을 투과하는 컬러 필터가 제공된 부화소(212)에 더하여, 황(Y)의 광을 투과하는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 이용해도 좋다. 또는, 각각 시안(C), 황(Y), 및 마젠다(M)의 광을 투과하는 컬러 필터가 제공된 부화소(212)에 더하여, 청(B)의 광을 투과하는 컬러 필터가 제공된 부화소(212)를 갖는 화소(211)를 이용해도 좋다. 하나의 화소(211)에 4 종류의 다른 파장 대역의 광을 검출하는 부화소(212)를 형성함으로써, 취득한 화상의 색의 재현성을 더욱 높일 수 있다.
또한, 예를 들어, 도 31의 (A)에서 적의 파장 대역의 광을 검출하는 부화소(212), 녹의 파장 대역의 광을 검출하는 부화소(212), 및 청의 파장 대역의 광을 검출하는 부화소(212)의 화소수비(또는 수광 면적비)는 1：1：1이 아니어도 상관없다. 예를 들어, 화소수비(수광 면적비)를 적：녹：청 = 1：2：1로 하는 Bayer 배열로 해도 좋다. 또는, 화소수비(수광 면적비)를 적：녹：청 = 1：6：1로 해도 좋다.
또한, 화소(211)에 형성하는 부화소(212)는 하나여도 좋지만, 2개 이상이 바람직하다. 예를 들어, 같은 파장 대역의 광을 검출하는 부화소(212)를 2개 이상 형성함으로써, 용장성을 높여 촬상 장치(200)의 신뢰성을 높일 수 있다.
또한, 가시광을 흡수 또는 반사하여, 적외광을 투과하는 IR(IR：Infrared) 필터를 이용함으로써, 적외광을 검출하는 촬상 장치(200)를 실현할 수 있다.
또한, ND(ND：Neutral Density) 필터(감광 필터)를 이용함으로써, 광전 변환 소자(수광 소자)에 태양광이 입사했을 때에 생기는 출력 포화를 막을 수 있다. 감광량이 다른 ND 필터를 조합하여 이용함으로써, 촬상 장치의 다이내믹 레인지(dynamic range)를 크게 할 수 있다.
또한, 상술한 필터 이외에 화소(211)에 렌즈를 제공해도 좋다. 여기서, 도 32의 단면도를 이용하여 화소(211), 필터(254), 렌즈(255)의 배치예를 설명한다. 렌즈(255)를 형성함으로써, 광전 변환 소자가 입사광을 효율적으로 수광할 수 있다. 구체적으로는, 도 32의 (A)에 나타낸 바와 같이, 화소(211)에 형성한 렌즈(255), 필터(254)(필터(254R), 필터(254G), 및 필터(254B)), 및 화소 회로(230) 등을 통해 광(256)을 광전 변환 소자(220)에 입사시키는 구조로 할 수 있다.
단, 일점 쇄선으로 둘러싸인 영역에 나타낸 바와 같이, 화살표로 나타내는 광(256)의 일부가 배선(257)의 일부에 의해 차광되는 경우가 있다. 따라서, 도 32의 (B)에 나타내는 바와 같이 광전 변환 소자(220) 측에 렌즈(255) 및 필터(254)를 배치하여, 광전 변환 소자(220)가 광(256)을 효율적으로 수광시키는 구조가 바람직하다. 광전 변환 소자(220) 측으로부터 광(256)을 광전 변환 소자(220)에 입사시킴으로써, 검출 감도가 높은 촬상 장치(200)를 제공할 수 있다.
도 32에 나타내는 광전 변환 소자(220)로서 pn형 접합 또는 pin형의 접합이 형성된 광전 변환 소자를 이용해도 좋다.
또한, 방사선을 흡수하여 전하를 발생시키는 기능을 갖는 물질을 이용하여 광전 변환 소자(220)를 형성해도 좋다. 방사선을 흡수하여 전하를 발생시키는 기능을 갖는 물질로서는 셀렌, 아이오딘화 납, 아이오딘화 수은, 비소화 갈륨, 텔루르화 카드뮴, 카드뮴 아연 합금 등이 있다.
예를 들어, 광전 변환 소자(220)에 셀렌을 이용하면, 가시광, 자외광, 적외광에 더하여, X선이나 감마선과 같은 폭넓은 파장 대역에 걸쳐 광 흡수 계수를 갖는 광전 변환 소자(220)를 실현할 수 있다.
여기서, 촬상 장치(200)가 갖는 하나의 화소(211)는 도 31에 나타내는 부화소(212)에 더하여, 제1 필터를 갖는 부화소(212)를 가져도 좋다.
＜화소의 구성예 2＞
이하에서는 실리콘을 이용한 트랜지스터와, 산화물 반도체를 이용한 트랜지스터를 이용하여 화소를 구성하는 일례에 대하여 설명한다.
도 33의 (A), 도 33의 (B)는 촬상 장치를 구성하는 소자의 단면도이다.
도 33의 (A)에 나타내는 촬상 장치는 실리콘 기판(300)에 제공된 실리콘을 이용한 트랜지스터(351), 트랜지스터(351) 위에 적층하여 배치된 산화물 반도체를 이용한 트랜지스터(353), 및 실리콘 기판(300)에 제공된, 애노드(361)와 캐소드(362)를 갖는 포토 다이오드(360)를 포함한다. 각 트랜지스터 및 포토 다이오드(360)는 다양한 플러그(370) 및 배선(371), 배선(372), 배선(373)과 전기적으로 접속된다. 또한, 포토 다이오드(360)의 애노드(361)는 저저항 영역(363)을 통하여 플러그(370)와 전기적으로 접속된다.
또한, 촬상 장치는 실리콘 기판(300)에 제공된 트랜지스터(351) 및 포토 다이오드(360)를 갖는 층(310)과, 층(310)과 접촉하여 제공되고 배선(371)을 갖는 층(320)과, 층(320)과 접촉하여 제공되고 트랜지스터(353)를 갖는 층(330)과, 층(330)과 접촉하여 제공되고 배선(372) 및 배선(373)을 갖는 층(340)을 구비한다.
또한, 도 33의 (A)의 단면도의 일례에서는 실리콘 기판(300)에서 트랜지스터(351)가 형성된 면과는 반대 측의 면에 포토 다이오드(360)의 수광면을 갖는 구성으로 한다. 이 구성으로 함으로써, 각종 트랜지스터나 배선 등의 영향을 받지 않고 광로를 확보할 수 있다. 따라서, 고개구율의 화소를 형성할 수 있다. 또한, 포토 다이오드(360)의 수광면을 트랜지스터(351)가 형성된 면과 같게 할 수도 있다.
또한, 산화물 반도체를 이용한 트랜지스터만을 이용하여 화소를 구성하는 경우에는, 층(310)을, 산화물 반도체를 이용한 트랜지스터를 갖는 층으로 하면 좋다. 또는, 층(310)을 생략하여, 산화물 반도체를 이용한 트랜지스터만으로 화소를 구성해도 좋다.
또한, 도 33의 (A)의 단면도에서, 층(310)에 형성하는 포토 다이오드(360)와 층(330)에 형성하는 트랜지스터를 중첩되도록 형성할 수 있다. 그러면, 화소의 집적도를 높일 수 있다. 즉, 촬상 장치의 해상도를 높일 수 있다.
또한, 도 33의 (B)는 촬상 장치는 층(340) 측에 포토 다이오드(365)를 트랜지스터의 위에 배치한 구조로 할 수 있다. 도 33의 (B)에서 예를 들어 층(310)에는 실리콘을 이용한 트랜지스터(351)와 트랜지스터(352)를 갖고, 층(320)에는 배선(371)을 갖고, 층(330)에는 산화물 반도체를 이용한 트랜지스터(353), 절연층(380)을 갖고, 층(340)에는 포토 다이오드(365)를 갖고, 배선(373)과 플러그(370)를 통한 배선(374)과 전기적으로 접속된다.
도 33의 (B)에 나타내는 소자 구성으로 함으로써 개구율을 향상시킬 수 있다.
또한, 포토 다이오드(365)에는 비정질 실리콘막이나 미결정 실리콘막 등을 이용한 pin형 다이오드 소자 등을 이용해도 좋다. 포토 다이오드(365)는 n형의 반도체(368), i형의 반도체(367), 및 p형의 반도체(366)가 순차로 적층된 구성을 갖는다. i형의 반도체(367)에는 비정질 실리콘을 이용하는 것이 바람직하다. 또한, p형의 반도체(366) 및 n형의 반도체(368)에는 각각의 도전형을 부여하는 도펀트를 포함하는 비정질 실리콘 또는 미결정 실리콘 등을 이용할 수 있다. 비정질 실리콘을 광전 변환층으로 하는 포토 다이오드(365)는 가시광의 파장 영역에서의 감도가 높고, 미약한 가시광을 검지하기 쉽다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 4)
＜RF 태그＞
본 실시형태에서는 앞의 실시형태에 설명한 트랜지스터, 또는 기억 장치를 포함하는 RF 태그에 대하여 도 34를 이용하여 설명한다.
본 실시형태에서의 RF 태그는 내부에 기억 회로를 갖고, 기억 회로에 필요한 정보를 기억하여, 비접촉 수단, 예를 들어 무선 통신을 이용하여 외부와 정보의 수수를 행하는 것이다. 이러한 특징으로부터, RF 태그는 물품 등의 개체 정보를 판독하여 물품을 식별하는 개체 인증 시스템 등에 이용하는 것이 가능하다. 또한, 이러한 용도에 이용하기 위해서는 매우 높은 신뢰성이 요구된다.
RF 태그의 구성에 대하여 도 34를 이용하여 설명한다. 도 34는 RF 태그의 구성예를 나타내는 블럭도이다.
도 34에 나타내는 바와 같이 RF 태그(800)는 통신기(801)(질문기, 리더/라이터 등이라고도 함)에 접속된 안테나(802)로부터 송신되는 무선 신호(803)를 수신하는 안테나(804)를 포함한다. 또한, RF 태그(800)는 정류 회로(805), 정전압 회로(806), 복조 회로(807), 변조 회로(808), 논리 회로(809), 기억 회로(810), ROM(811)을 포함한다. 또한, 복조 회로(807)에 포함되는 정류 작용을 나타내는 트랜지스터에 역방향 전류를 충분히 억제할 수 있는 재료, 예를 들어, 산화물 반도체가 이용된 구성으로 해도 좋다. 이것에 의해, 역방향 전류에 기인한 정류 작용의 저하를 억제하여, 복조 회로의 출력이 포화하는 것을 방지할 수 있다. 즉, 복조 회로의 입력에 대한 복조 회로의 출력을 선형에 접근시킬 수 있다. 또한, 데이터의 전송 형식은 한 쌍의 코일을 대향 배치하여 상호 유도에 의해 교신을 행하는 전자 결합 방식, 유도 전자계에 의해 교신하는 전자 유도 방식, 전파를 이용하여 교신하는 전파 방식의 3가지로 크게 구별된다. 본 실시형태에 나타내는 RF 태그(800)는 그 어느 방식으로 이용하는 것도 가능하다.
다음에 각 회로의 구성에 대하여 설명한다. 안테나(804)는 통신기(801)에 접속된 안테나(802)와의 사이에서 무선 신호(803)의 송수신을 행하기 위한 것이다. 또한, 정류 회로(805)는 안테나(804)로 무선 신호를 수신함으로써 생성되는 입력 교류 신호를 정류, 예를 들어, 반파 2 배압 정류하여 후단에 제공된 용량 소자에 의해 정류된 신호를 평활화함으로써 입력 전위를 생성하기 위한 회로이다. 또한, 정류 회로(805)의 입력 측 또는 출력 측에는 리미터 회로를 제공해도 좋다. 리미터 회로란, 입력 교류 신호의 진폭이 크고 내부 생성 전압이 큰 경우에, 어느 전력 이상의 전력을 후단의 회로에 입력하지 않게 제어하기 위한 회로이다.
정전압 회로(806)는 입력 전위로부터 안정된 전원 전압을 생성하여, 각 회로에 공급하기 위한 회로이다. 또한, 정전압 회로(806)는 내부에 리셋 신호 생성 회로를 가져도 좋다. 리셋 신호 생성 회로는 안정된 전원 전압의 상승을 이용하여, 논리 회로(809)의 리셋 신호를 생성하기 위한 회로이다.
복조 회로(807)는 입력 교류 신호를 포락선 검출함으로써 복조하여, 복조 신호를 생성하기 위한 회로이다. 또한, 변조 회로(808)는 안테나(804)로부터 출력하는 데이터에 따라 변조를 행하기 위한 회로이다.
논리 회로(809)는 복조 신호를 해석하여 처리를 행하기 위한 회로이다. 기억 회로(810)는 입력된 정보를 유지하는 회로이며, 로 디코더, 칼럼 디코더, 기억 영역 등을 포함한다. 또한, ROM(811)은 고유 번호(ID) 등을 저장하여, 처리에 따라 출력을 행하기 위한 회로이다.
또한, 상술한 각 회로는 필요에 따라 적절히 취사할 수 있다.
여기서, 앞의 실시형태에 설명한 반도체 장치를 기억 회로(810)에 이용할 수 있다. 본 발명의 일 형태의 기억 회로는 전원이 차단된 상태에서도 정보를 유지할 수 있기 때문에, RF 태그에 적합하게 이용할 수 있다. 또한, 본 발명의 일 형태의 기억 회로는 데이터의 기록에 필요한 전력(전압)이 종래의 비휘발성 메모리에 비해 현저하게 작기 때문에, 데이터의 판독 시와 기록 시의 최대 통신 거리의 차이를 발생시키지 않는 것도 가능하다. 또한, 데이터의 기록 시에 전력이 부족하여, 오동작 또는 오기록이 생기는 것을 억제할 수 있다.
또한, 본 발명의 일 형태의 기억 회로는 비휘발성의 메모리로서 이용하는 것이 가능하기 때문에, ROM(811)에 적용할 수도 있다. 그 경우에는 생산자가 ROM(811)에 데이터를 기록하기 위한 커맨드를 별도 준비하여, 사용자가 자유롭게 재기록할 수 없게 해 두는 것이 바람직하다. 생산자가 출하 전에 고유 번호를 기록한 후에 제품을 출하함으로써, 제작한 RF 태그 전부에 대하여 고유 번호를 부여하는 것이 아니라, 출하하는 우량품에만 고유 번호를 할당하는 것이 가능하게 되어, 출하 후의 제품의 고유 번호가 불연속하지 않고 출하 후의 제품에 대응한 고객 관리가 용이해진다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 5)
본 실시형태에서는 앞의 실시형태에 설명한 기억 장치를 포함하는 CPU에 대하여 설명한다.
도 35는 앞의 실시형태에 설명한 트랜지스터를 적어도 일부에 이용한 CPU의 일례의 구성을 나타내는 블럭도이다.
＜CPU의 회로도＞
도 35에 나타내는 CPU는 기판(1190) 위에 ALU(1191)(ALU：Arithmetic logic unit, 연산 회로), ALU 콘트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 콘트롤러(1194), 타이밍 콘트롤러(1195), 레지스터(1196), 레지스터 콘트롤러(1197), 버스 인터페이스(1198), 재기록 가능한 ROM(1199), 및 ROM 인터페이스(1189)를 포함한다. 기판(1190)은 반도체 기판, SOI 기판, 유리 기판 등을 이용한다. 재기록 가능한 ROM(1199) 및 ROM 인터페이스(1189)는 별도 칩에 제공해도 좋다. 물론, 도 35에 나타내는 CPU는 그 구성을 간략화하여 나타낸 일례에 지나지 않고, 실제 CPU는 그 용도에 따라 다종 다양한 구성을 갖는다. 예를 들어, 도 35에 나타내는 CPU 또는 연산 회로를 포함하는 구성을 하나의 코어로 하고, 상기 코어를 복수 포함하여, 각각의 코어가 병렬로 동작하는 구성으로 해도 좋다. 또한, CPU가 내부 연산 회로나 데이타 버스로 취급할 수 있는 비트수는, 예를 들어, 8 비트, 16 비트, 32 비트, 64 비트 등으로 할 수 있다.
버스 인터페이스(1198)를 통하여 CPU에 입력된 명령은 인스트럭션 디코더(1193)에 입력되어 디코드된 후, ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)에 입력된다.
ALU 콘트롤러(1192), 인터럽트 콘트롤러(1194), 레지스터 콘트롤러(1197), 타이밍 콘트롤러(1195)는 디코드된 명령에 기초하여 각종 제어를 행한다. 구체적으로 ALU 콘트롤러(1192)는 ALU(1191)의 동작을 제어하기 위한 신호를 생성한다. 또한, 인터럽트 콘트롤러(1194)는 CPU의 프로그램 실행 중에 외부의 입출력 장치나 주변 회로로부터의 인터럽트 요구를 그 우선도나 마스크 상태로부터 판단하여 처리한다. 레지스터 콘트롤러(1197)는 레지스터(1196)의 어드레스를 생성하여 CPU 상태에 따라 레지스터(1196)의 판독이나 기록을 행한다.
또한, 타이밍 콘트롤러(1195)는 ALU(1191), ALU 콘트롤러(1192), 인스트럭션 디코더(1193), 인터럽트 콘트롤러(1194), 및 레지스터 콘트롤러(1197)의 동작의 타이밍을 제어하는 신호를 생성한다. 예를 들어, 타이밍 콘트롤러(1195)는 기준 클록 신호를 기초로, 내부 클록 신호를 생성하는 내부 클록 생성부를 구비하고, 내부 클록 신호를 상기 각종 회로에 공급한다.
도 35에 도시하는 CPU에서는 레지스터(1196)에 메모리 셀이 제공되어 있다. 레지스터(1196)의 메모리 셀로서 앞의 실시형태 1에 설명한 트랜지스터를 이용할 수 있다.
도 35에 도시하는 CPU에서 레지스터 콘트롤러(1197)는 ALU(1191)로부터의 지시에 따라, 레지스터(1196)에서의 유지 동작의 선택을 행한다. 즉, 레지스터(1196)가 갖는 메모리 셀에서 플립 플롭에 의한 데이터의 유지를 행할지, 용량 소자에 의한 데이터의 유지를 행할지를 선택한다. 플립 플롭에 의한 데이터의 유지가 선택된 경우, 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급이 행해진다. 용량 소자에서의 데이터의 유지가 선택된 경우, 용량 소자에 대한 데이터의 재기록을 하여 레지스터(1196) 내의 메모리 셀에 대한 전원 전압의 공급을 정지할 수 있다.
＜기억 회로＞
도 36은 레지스터(1196)로서 이용할 수 있는 기억 소자의 회로도의 일례이다. 기억 소자(1200)는 전원 차단에 의해 기억 데이터가 휘발하는 회로(1201), 전원 차단에 의해 기억 데이터가 휘발하지 않는 회로(1202), 스위치(1203), 스위치(1204), 논리 소자(1206), 용량 소자(1207), 및 선택 기능을 갖는 회로(1220)를 포함한다. 회로(1202)는 용량 소자(1208), 트랜지스터(1209), 및 트랜지스터(1210)를 포함한다. 또한, 기억 소자(1200)는 필요에 따라, 다이오드, 저항 소자, 인덕터 등의 그 외의 소자를 더 포함하여도 좋다.
여기서, 회로(1202)에는 앞의 실시형태에 설명한 기억 장치를 이용할 수 있다. 기억 소자(1200)로의 전원 전압의 공급이 정지했을 때, 회로(1202)의 트랜지스터(1209)의 게이트에는 접지 전위(0 V), 또는 트랜지스터(1209)가 오프하는 전위가 계속 입력되는 구성으로 한다. 예를 들어, 트랜지스터(1209)의 제1 게이트가 저항 등의 부하를 통하여 접지되는 구성으로 한다.
스위치(1203)는 일 도전형(예를 들어, n 채널형)의 트랜지스터(1213)를 이용하여 구성되고, 스위치(1204)는 일 도전형과는 반대의 도전형(예를 들어, p 채널형)의 트랜지스터(1214)를 이용하여 구성한 예를 나타낸다. 여기서, 스위치(1203)의 제1 단자는 트랜지스터(1213)의 소스와 드레인의 한쪽에 대응하고, 스위치(1203)의 제2 단자는 트랜지스터(1213)의 소스와 드레인의 다른 한쪽에 대응하고, 스위치(1203)는 트랜지스터(1213)의 게이트에 입력되는 제어 신호(RD)에 의해, 제1 단자와 제2 단자의 사이의 도통 또는 비도통(즉, 트랜지스터(1213)의 온 상태 또는 오프 상태)이 선택된다. 스위치(1204)의 제1 단자는 트랜지스터(1214)의 소스와 드레인의 한쪽에 대응하고, 스위치(1204)의 제2 단자는 트랜지스터(1214)의 소스와 드레인의 다른 한쪽에 대응하고, 스위치(1204)는 트랜지스터(1214)의 게이트에 입력되는 제어 신호(RD)에 의해, 제1 단자와 제2 단자의 사이의 도통 또는 비도통(즉, 트랜지스터(1214)의 온 상태 또는 오프 상태)이 선택된다.
트랜지스터(1209)의 소스와 드레인의 한쪽은 용량 소자(1208)의 한 쌍의 전극 중 한쪽, 및 트랜지스터(1210)의 게이트와 전기적으로 접속된다. 여기서, 접속 부분을 노드(M2)라고 한다. 트랜지스터(1210)의 소스와 드레인의 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)에 전기적으로 접속되고, 다른 한쪽은 스위치(1203)의 제1 단자(트랜지스터(1213)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)는 스위치(1204)의 제1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽)와 전기적으로 접속된다. 스위치(1204)의 제2 단자(트랜지스터(1214)의 소스와 드레인의 다른 한쪽)는 전원 전위(VDD)를 공급할 수 있는 배선과 전기적으로 접속된다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽), 스위치(1204)의 제1 단자(트랜지스터(1214)의 소스와 드레인의 한쪽), 및 논리 소자(1206)의 입력 단자와 용량 소자(1207)의 한 쌍의 전극 중 한쪽은 전기적으로 접속된다. 여기서, 접속 부분을 노드(M1)라고 한다. 용량 소자(1207)의 한 쌍의 전극 중 다른 한쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1207)의 한 쌍의 전극 중 다른 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)과 전기적으로 접속된다. 용량 소자(1208)의 한 쌍의 전극 중 다른 한쪽은 일정한 전위가 입력되는 구성으로 할 수 있다. 예를 들어, 저전원 전위(GND 등) 또는 고전원 전위(VDD 등)가 입력되는 구성으로 할 수 있다. 용량 소자(1208)의 한 쌍의 전극 중 다른 한쪽은 저전원 전위를 공급할 수 있는 배선(예를 들어 GND선)과 전기적으로 접속된다.
또한, 용량 소자(1207) 및 용량 소자(1208)는 트랜지스터나 배선의 기생 용량 등을 적극적으로 이용함으로써 생략할 수도 있다.
트랜지스터(1209)의 제1 게이트(제1 게이트 전극)에는 제어 신호(WE)가 입력된다. 스위치(1203) 및 스위치(1204)는 제어 신호(WE)와는 다른 제어 신호(RD)에 의해 제1 단자와 제2 단자의 사이의 도통 상태 또는 비도통 상태가 선택되고, 한쪽의 스위치의 제1 단자와 제2 단자의 사이가 도통 상태일 때 다른 한쪽의 스위치의 제1 단자와 제2 단자의 사이는 비도통 상태가 된다.
또한, 도 36에서의 트랜지스터(1209)에서는 제2 게이트(제2 게이트 전극：백 게이트)를 갖는 구성을 도시한다. 제1 게이트에는 제어 신호(WE)를 입력하고, 제2 게이트에는 제어 신호(WE2)를 입력할 수 있다. 제어 신호(WE2)는 일정한 전위의 신호로 하면 좋다. 상기 일정한 전위에는 예를 들어, 접지 전위(GND)나 트랜지스터(1209)의 소스 전위보다 작은 전위 등이 선택된다. 이때, 제어 신호(WE2)는 트랜지스터(1209)의 문턱 전압을 제어하기 위한 전위 신호이며, 게이트 전압(VG)이 0 V일 때의 전류를 보다 저감할 수 있다. 또한, 제어 신호(WE2)는 제어 신호(WE)와 같은 전위 신호여도 좋다. 또한, 트랜지스터(1209)로서는 제2 게이트를 갖지 않는 트랜지스터를 이용할 수도 있다.
트랜지스터(1209)의 소스와 드레인의 다른 한쪽에는 회로(1201)에 유지된 데이터에 대응하는 신호가 입력된다. 도 35에서는 회로(1201)로부터 출력된 신호가 트랜지스터(1209)의 소스와 드레인의 다른 한쪽에 입력되는 예를 나타냈다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호는 논리 소자(1206)에 의해 그 논리값이 반전된 반전 신호가 되어, 회로(1220)를 통하여 회로(1201)에 입력된다.
또한, 도 36에서는 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호는 논리 소자(1206) 및 회로(1220)를 통하여 회로(1201)에 입력하는 예를 나타냈지만 이것으로 한정되지 않는다. 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호가 논리값을 반전하지 않고, 회로(1201)에 입력되어도 좋다. 예를 들어, 회로(1201) 내에 입력 단자로부터 입력된 신호의 논리값이 반전된 신호가 유지되는 노드가 존재하는 경우에, 스위치(1203)의 제2 단자(트랜지스터(1213)의 소스와 드레인의 다른 한쪽)로부터 출력되는 신호를 상기 노드에 입력할 수 있다.
또한, 도 36에서 기억 소자(1200)에 이용되는 트랜지스터 중, 트랜지스터(1209) 이외의 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수 있다. 예를 들어, 실리콘층 또는 실리콘 기판에 채널이 형성되는 트랜지스터로 할 수 있다. 또한, 기억 소자(1200)에 이용되는 트랜지스터 전부를 채널이 산화물 반도체로 형성되는 트랜지스터로 할 수도 있다. 또는, 기억 소자(1200)는 트랜지스터(1209) 이외에도 채널이 산화물 반도체로 형성되는 트랜지스터를 포함하고 있어도 좋고, 나머지 트랜지스터는 산화물 반도체 이외의 반도체로 이루어지는 층 또는 기판(1190)에 채널이 형성되는 트랜지스터로 할 수도 있다.
도 36의 회로(1201)에는 예를 들어 플립플롭 회로를 이용할 수 있다. 또한, 논리 소자(1206)로서는, 예를 들어, 인버터나 클록드 인버터 등을 이용할 수 있다.
본 발명의 일 형태의 반도체 장치에서는 기억 소자(1200)에 전원 전압이 공급되지 않는 동안은 회로(1201)에 기억되어 있던 데이터를 회로(1202)에 제공된 용량 소자(1208)에 의해 유지할 수 있다.
또한, 산화물 반도체에 채널이 형성되는 트랜지스터는 오프 전류가 매우 작다. 예를 들어, 산화물 반도체에 채널이 형성되는 트랜지스터의 오프 전류는 결정성을 갖는 실리콘에 채널이 형성되는 트랜지스터의 오프 전류에 비해 현저하게 낮다. 따라서, 상기 트랜지스터를 트랜지스터(1209)로서 이용함으로써, 기억 소자(1200)에 전원 전압이 공급되지 않는 동안에도 용량 소자(1208)에 유지된 신호는 장기간에 걸쳐 유지된다. 이렇게 하여, 기억 소자(1200)는 전원 전압의 공급이 정지된 동안에도 기억 내용(데이터)을 유지하는 것이 가능하다.
또한, 스위치(1203) 및 스위치(1204)를 제공하여 프리차지 동작을 행하는 것을 특징으로 하는 기억 소자이기 때문에, 전원 전압 공급 재개 후에 회로(1201)가 원래의 데이터를 다시 유지할 때까지의 시간을 짧게 할 수 있다.
또한, 회로(1202)에서 용량 소자(1208)에 의해 유지된 신호는 트랜지스터(1210)의 게이트에 입력된다. 따라서, 기억 소자(1200)로의 전원 전압의 공급이 재개된 후, 용량 소자(1208)에 의해 유지된 신호를 트랜지스터(1210)의 상태(온 상태 또는 오프 상태)로 변환하여, 회로(1202)로부터 판독할 수 있다. 그러므로, 용량 소자(1208)에 유지된 신호에 대응하는 전위가 다소 변동하여도, 원래 신호를 정확하게 판독하는 것이 가능하다.
이러한 기억 소자(1200)를 프로세서가 갖는 레지스터나 캐시 메모리 등의 기억 장치에 이용함으로써, 전원 전압의 공급 정지에 의한 기억 장치 내의 데이터의 소실을 막을 수 있다. 또한, 전원 전압의 공급을 재개한 후, 단시간에 전원 공급 정지 전의 상태로 복귀할 수 있다. 따라서, 프로세서 전체, 혹은 프로세서를 구성하는 하나 또는 복수의 논리 회로에서 짧은 시간이라도 전원 정지를 행할 수 있기 때문에, 소비 전력을 억제할 수 있다.
본 실시형태에서는 기억 소자(1200)를 CPU에 이용하는 예로서 설명했지만, 기억 소자(1200)는 DSP(Digital Signal Processor), 커스텀 LSI, PLD(Programmable Logic Device) 등의 LSI, RF(Radio Frequency) 태그에도 응용 가능하다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 6)
본 실시형태에서는 본 발명의 일 형태의 트랜지스터를 이용한 표시 장치의 구성예에 대하여 설명한다.
＜표시 장치 회로 구성예＞
도 37의 (A)는 본 발명의 일 형태의 표시 장치의 상면도이며, 도 37의 (B)는 본 발명의 일 형태의 표시 장치의 화소에 액정 소자를 적용하는 경우에 이용할 수 있는 화소 회로를 설명하기 위한 회로도이다. 또한, 도 37의 (C)는 본 발명의 일 형태의 표시 장치의 화소에 유기 EL 소자를 적용하는 경우에 이용할 수 있는 화소 회로를 설명하기 위한 회로도이다.
화소부에 배치하는 트랜지스터는 앞의 실시형태에 따라 형성할 수 있다. 또한, 상기 트랜지스터는 n 채널형으로 하는 것이 용이하므로, 구동 회로 중 n 채널형 트랜지스터로 구성할 수 있는 구동 회로의 일부를 화소부의 트랜지스터와 동일 기판 위에 형성한다. 이와 같이, 화소부나 구동 회로에 상기 실시형태에 나타내는 트랜지스터를 이용함으로써, 신뢰성이 높은 표시 장치를 제공할 수 있다.
액티브 매트릭스형 표시 장치의 상면도의 일례를 도 37의 (A)에 나타낸다. 표시 장치의 기판(700) 위에는 화소부(701), 제1 주사선 구동 회로(702), 제2 주사선 구동 회로(703), 신호선 구동 회로(704)가 형성된다. 화소부(701)에는 복수의 신호선이 신호선 구동 회로(704)로부터 연장되어 배치되고, 복수의 주사선이 제1 주사선 구동 회로(702), 및 제2 주사선 구동 회로(703)로부터 연장되어 배치된다. 또한, 주사선과 신호선과의 교차 영역에는 각각 표시 소자를 갖는 화소가 매트릭스 형상으로 제공된다. 또한, 표시 장치의 기판(700)은 FPC(Flexible Printed Circuit) 등의 접속부를 통하여, 타이밍 제어 회로(콘트롤러, 제어 IC라고도 함)에 접속된다.
도 37의 (A)에서는 제1 주사선 구동 회로(702), 제2 주사선 구동 회로(703), 신호선 구동 회로(704)는 화소부(701)와 같은 기판(700) 위에 형성된다. 따라서, 외부에 형성하는 구동 회로 등의 부품의 수가 줄어들게 되므로, 비용의 저감을 도모할 수 있다. 또한, 기판(700)의 외부에 구동 회로를 제공한 경우, 배선을 연장시킬 필요가 생겨 배선 간의 접속수가 증가한다. 같은 기판(700) 위에 구동 회로를 제공한 경우, 그 배선 간의 접속수를 줄일 수 있어, 신뢰성의 향상, 또는 수율의 향상을 도모할 수 있다. 또한, 제1 주사선 구동 회로(702), 제2 주사선 구동 회로(703), 신호선 구동 회로(704) 중 어느 것이 기판(700) 위에 실장된 구성이나 기판(700)의 외부에 제공된 구성으로 해도 좋다.
＜액정 표시 장치＞
또한, 화소의 회로 구성의 일례를 도 37의 (B)에 나타낸다. 여기에서는 일례로서 VA형 액정 표시 장치의 화소에 적용할 수 있는 화소 회로를 나타낸다.
이 화소 회로는 하나의 화소에 복수의 화소 전극층을 갖는 구성에 적용할 수 있다. 각각의 화소 전극층은 다른 트랜지스터에 접속되고, 각 트랜지스터는 다른 게이트 신호로 구동할 수 있도록 구성되어 있다. 이것에 의해, 멀티 도메인 설계된 화소의 개개의 화소 전극층에 인가하는 신호를 독립적으로 제어할 수 있다.
트랜지스터(716)의 주사선(712)과 트랜지스터(717)의 주사선(713)에는 다른 게이트 신호가 공급될 수 있도록 분리되어 있다. 한편, 신호선(714)은 트랜지스터(716)와 트랜지스터(717)에서 공통적으로 이용된다. 트랜지스터(716)와 트랜지스터(717)는 앞의 실시형태에 설명하는 트랜지스터를 적절히 이용할 수 있다. 이것에 의해, 신뢰성이 높은 액정 표시 장치를 제공할 수 있다.
또한, 트랜지스터(716)에는 제1 화소 전극층이 전기적으로 접속되고, 트랜지스터(717)에는 제2 화소 전극층이 전기적으로 접속된다. 제1 화소 전극층과 제2 화소 전극층은 각각 분리되어 있다. 또한, 제1 화소 전극층 및 제2 화소 전극층의 형상은 특별히 한정되는 것은 아니다. 예를 들어, 제1 화소 전극층은 V자 형상으로 하면 좋다.
트랜지스터(716)의 게이트 전극은 주사선(712)과 접속되고, 트랜지스터(717)의 게이트 전극은 주사선(713)과 접속된다. 주사선(712)과 주사선(713)에 다른 게이트 신호를 부여하고, 트랜지스터(716)와 트랜지스터(717)의 동작 타이밍을 다르게 하여 액정의 배향을 제어할 수 있다.
또한, 용량 배선(710), 유전체로서 기능하는 게이트 절연층, 및 제1 화소 전극층 또는 제2 화소 전극층과 전기적으로 접속하는 용량 전극으로 유지 용량을 형성해도 좋다.
멀티 도메인 설계에서는 일 화소에 제1 액정 소자(718)와 제2 액정 소자(719)를 구비한다. 제1 액정 소자(718)는 제1 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성되고, 제2 액정 소자(719)는 제2 화소 전극층과 대향 전극층과 그 사이의 액정층으로 구성된다.
또한, 도 37의 (B)에 나타내는 화소 회로는 이것으로 한정되지 않는다. 예를 들어, 도 37의 (B)에 나타내는 화소 회로에 새로 스위치, 저항 소자, 용량 소자, 트랜지스터, 센서, 또는 논리 회로 등을 추가해도 좋다.
도 38의 (A), 및 도 38의 (B)는 액정 표시 장치의 상면도 및 단면도의 일례이다. 또한, 도 38의 (A)에서는 표시 장치(20), 표시 영역(21), 주변 회로(22), 및 FPC(Flexible Printed Circuit)(42)를 갖는 대표적인 구성을 도시한다. 도 38에 나타내는 표시 장치는 반사형 액정을 이용한다.
도 38의 (B)에 도 38의 (A)의 파선 A-A' 간, B-B' 간, C-C' 간, 및 D-D' 간의 단면도를 나타낸다. A-A' 간은 주변 회로부를 나타내고, B-B' 간은 표시 영역을 나타내고, C-C' 간 및 D-D' 간은 FPC와의 접속부를 나타낸다.
액정 소자를 이용한 표시 장치(20)는 트랜지스터(50) 및 트랜지스터(52)(실시형태 1에 나타낸 트랜지스터(19)) 외에, 도전층(165), 도전층(190), 도전층(195), 절연층(420), 액정층(490), 액정 소자(80), 용량 소자(60), 용량 소자(62), 절연층(430), 스페이서(440), 착색층(460), 접착층(470), 도전층(480), 차광층(418), 기판(400), 접착층(473), 접착층(474), 접착층(475), 접착층(476), 편광판(103), 편광판(403), 보호 기판(105), 보호 기판(402), 이방성 도전층(510)을 포함한다.
＜유기 EL 표시 장치＞
화소의 회로 구성의 다른 일례를 도 37의 (C)에 나타낸다. 여기에서는 유기 EL 소자를 이용한 표시 장치의 화소 구조를 나타낸다.
유기 EL 소자는 발광 소자에 전압을 인가함으로써, 한 쌍의 전극의 한쪽으로부터 전자가, 다른 한쪽으로부터 정공이 각각 발광성의 유기 화합물을 포함하는 층에 주입되어 전류가 흐른다. 그리고, 전자 및 정공이 재결합함으로써, 발광성의 유기 화합물이 여기 상태를 형성하고, 그 여기 상태가 기저 상태로 돌아올 때에 발광한다. 이러한 메카니즘으로부터, 이러한 발광 소자는 전류 여기형의 발광 소자라고 불린다.
도 37의 (C)는 적용 가능한 화소 회로의 일례를 나타내는 도면이다. 여기에서는 n 채널형의 트랜지스터를 1개의 화소에 2개 이용하는 예를 나타낸다. 또한, 상기 화소 회로는 디지털 시간 계조 구동을 적용할 수 있다.
적용 가능한 화소 회로의 구성 및 디지털 시간 계조 구동을 적용한 경우의 화소의 동작에 대하여 설명한다.
화소(720)는 스위칭용 트랜지스터(721), 구동용 트랜지스터(722), 발광 소자(724) 및 용량 소자(723)를 포함한다. 스위칭용 트랜지스터(721)는 게이트 전극층이 주사선(726)에 접속되고, 제1 전극(소스 전극층 및 드레인 전극층의 한쪽)이 신호선(725)에 접속되고, 제2 전극(소스 전극층 및 드레인 전극층의 다른 한쪽)이 구동용 트랜지스터(722)의 게이트 전극층에 접속된다. 구동용 트랜지스터(722)는 게이트 전극층이 용량 소자(723)를 통하여 전원선(727)에 접속되고, 제1 전극이 전원선(727)에 접속되고, 제2 전극이 발광 소자(724)의 제1 전극(화소 전극)에 접속된다. 발광 소자(724)의 제2 전극은 공통 전극(728)에 상당한다. 공통 전극(728)은 동일 기판 위에 형성되는 공통 전위선과 전기적으로 접속된다.
스위칭용 트랜지스터(721) 및 구동용 트랜지스터(722)에는 앞의 실시형태에 설명하는 트랜지스터를 적절히 이용할 수 있다. 이것에 의해, 신뢰성이 높은 유기 EL 표시 장치를 제공할 수 있다.
발광 소자(724)의 제2 전극(공통 전극(728))의 전위는 저전원 전위로 설정한다. 또한, 저전원 전위란, 전원선(727)에 공급되는 고전원 전위보다 낮은 전위이며, 예를 들어 GND, 0 V 등을 저전원 전위로서 설정할 수 있다. 발광 소자(724)의 순방향의 문턱 전압 이상이 되도록 고전원 전위와 저전원 전위를 설정하고, 그 전위차를 발광 소자(724)에 인가함으로써, 발광 소자(724)에 전류를 흘려 발광시킨다. 또한, 발광 소자(724)의 순방향 전압은 원하는 휘도로 하는 경우의 전압을 나타내고, 적어도 순방향 문턱 전압을 포함한다.
또한, 용량 소자(723)는 구동용 트랜지스터(722)의 게이트 용량을 대용하여 생략할 수 있다.
다음에, 구동용 트랜지스터(722)에 입력하는 신호에 대하여 설명한다. 전압 입력 전압 구동 방식의 경우, 구동용 트랜지스터(722)가 충분히 온 또는 오프하는 상태가 되는 비디오 신호를 구동용 트랜지스터(722)에 입력한다. 또한, 구동용 트랜지스터(722)를 선형 영역에서 동작시키기 위해, 전원선(727)의 전압보다 높은 전압을 구동용 트랜지스터(722)의 게이트 전극층에 가한다. 또한, 신호선(725)에는 전원선 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 가한다.
아날로그 계조 구동을 행하는 경우, 구동용 트랜지스터(722)의 게이트 전극층에 발광 소자(724)의 순방향 전압에 구동용 트랜지스터(722)의 문턱 전압(Vth)을 더한 값 이상의 전압을 가한다. 또한, 구동용 트랜지스터(722)가 포화 영역에서 동작하도록 비디오 신호를 입력하고, 발광 소자(724)에 전류를 흘린다. 또한, 구동용 트랜지스터(722)를 포화 영역에서 동작시키기 위해, 전원선(727)의 전위를 구동용 트랜지스터(722)의 게이트 전위보다 높게 한다. 비디오 신호를 아날로그로 함으로써, 발광 소자(724)에 비디오 신호에 따른 전류를 흘려, 아날로그 계조 구동을 행할 수 있다.
또한, 화소 회로의 구성은 도 37의 (C)에 나타내는 화소 구성으로 한정되지 않는다. 예를 들어, 도 37의 (C)에 나타내는 화소 회로에 스위치, 저항 소자, 용량 소자, 센서, 트랜지스터, 또는 논리 회로 등을 추가해도 좋다.
도 37에 예시한 회로에 상기 실시형태에 예시한 트랜지스터를 적용하는 경우, 저전위 측에 소스 전극(제1 전극), 고전위 측에 드레인 전극(제2 전극)이 각각 전기적으로 접속되는 구성으로 한다. 또한, 제어 회로 등에 의해 제1 게이트 전극의 전위를 제어하고, 제2 게이트 전극에는 도시하지 않은 배선에 의해 소스 전극에 인가하는 전위보다 낮은 전위를 인가하는 등, 상기에 예시한 전위를 입력할 수 있는 구성이면 좋다.
도 39의 (A), 및 도 39의 (B)는 발광 소자를 이용한 표시 장치의 상면도 및 단면도의 일례이다. 또한, 도 39의 (A)에서는 표시 장치(24), 표시 영역(21), 주변 회로(22), 및 FPC(Flexible Printed Circuit)(42)를 갖는 대표적인 구성을 도 도시한다.
도 39의 (B)에 도 39의 (A)의 파선 A-A' 간, B-B' 간, C-C' 간의 단면도를 나타낸다. A-A' 간은 주변 회로부를 나타내고, B-B' 간은 표시 영역을 나타내고, C-C' 간은 FPC와의 접속부를 나타낸다.
발광 소자를 이용한 표시 장치(24)는 트랜지스터(50) 및 트랜지스터(52)(실시형태 1에 나타낸 트랜지스터(16)) 외에, 절연층(420), 도전층(190), 도전층(195), 도전층(410), 광학 조정층(530), EL층(450), 도전층(415), 발광 소자(70), 용량 소자(60), 절연층(430), 스페이서(440), 착색층(460), 접착층(470), 격벽(445), 차광층(418), 기판(400), 이방성 도전층(510)을 포함한다.
본 명세서 등에 있어서, 예를 들어, 표시 소자, 표시 소자를 갖는 장치인 표시 장치, 발광 소자, 및 발광 소자를 갖는 장치인 발광 장치는 다양한 형태를 이용하거나, 또는 다양한 소자를 가질 수 있다. 표시 소자, 표시 장치, 발광 소자, 또는 발광 장치는, 예를 들어, EL(electroluminescent) 소자(유기물 및 무기물을 포함하는 EL 소자, 유기 EL 소자, 무기 EL 소자), LED(백색 LED, 적색 LED, 녹색 LED, 청색 LED 등), 트랜지스터(전류에 따라 발광하는 트랜지스터), 전자 방출 소자, 액정 소자, 전자 잉크, 전기 영동 소자, GLV(Grating Light Valve), 플라즈마 디스플레이(PDP), MEMS(Micro Electro Mechanical Systems), DMD(Digital Micromirror Device), DMS(Digital Micro Shutter), MIRASOL(등록상표), IMOD(Interferometric Modulator Display) 소자, 일렉트로웨팅(electrowetting) 소자, 압전 세라믹 디스플레이, 카본 나노 튜브를 이용한 표시 소자 등의 적어도 하나를 포함한다. 이 밖에도, 전기적 또는 자기적 작용에 의해, 콘트라스트, 휘도, 반사율, 투과율 등이 변화하는 표시 매체를 포함해도 좋다. EL 소자를 이용한 표시 장치의 일례로서는 EL 디스플레이 등이 있다. 전자 방출 소자를 이용한 표시 장치의 일례로서는 FED(Field Emission Display) 또는 SED 방식 평면형 디스플레이(SED：Surface-conduction Electron-emitter Display) 등이 있다. 액정 소자를 이용한 표시 장치의 일례로서는 액정 디스플레이(투과형 액정 디스플레이, 반투과형 액정 디스플레이, 반사형 액정 디스플레이, 직시형 액정 디스플레이, 투사형 액정 디스플레이) 등이 있다. 전자 잉크 또는 전기 영동 소자를 이용한 표시 장치의 일례로서는 전자 페이퍼 등이 있다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 7)
본 실시형태에서는 본 발명의 일 형태의 반도체 장치를 적용한 표시 모듈에 대하여, 도 40을 이용하여 설명을 행한다.
＜표시 모듈＞
도 40에 나타내는 표시 모듈(6000)은 상부 커버(6001)와 하부 커버(6002) 사이에 FPC(6003)에 접속된 터치 패널(6004), FPC(6005)에 접속된 표시 패널(6006), 백 라이트 유닛(6007), 프레임(6009), 프린트 기판(6010), 배터리(6011)를 포함한다. 또한, 백 라이트 유닛(6007), 배터리(6011), 터치 패널(6004) 등은 제공되지 않는 경우도 있다.
본 발명의 일 형태의 반도체 장치는, 예를 들어, 표시 패널(6006)이나 프린트 기판에 실장된 집적회로에 이용할 수 있다.
상부 커버(6001) 및 하부 커버(6002)는 터치 패널(6004) 및 표시 패널(6006)의 크기에 맞추어 형상이나 치수를 적절히 변경할 수 있다.
터치 패널(6004)은 저항막 방식 또는 정전 용량 방식의 터치 패널을 표시 패널(6006)에 중첩하여 이용할 수 있다. 또한, 표시 패널(6006)의 대향 기판(밀봉 기판)에, 터치 패널 기능을 갖게 하는 것도 가능하다. 또는, 표시 패널(6006)의 각 화소 내에 광 센서를 제공하여 광학식의 터치 패널 기능을 부가하는 것도 가능하다. 또는, 표시 패널(6006)의 각 화소 내에 터치 센서용 전극을 제공하여 정전 용량 방식의 터치 패널 기능을 부가하는 것도 가능하다.
백 라이트 유닛(6007)은 광원(6008)을 포함한다. 광원(6008)을 백 라이트 유닛(6007)의 단부에 제공하여 광 확산판을 이용하는 구성으로 해도 좋다.
프레임(6009)은 표시 패널(6006)의 보호 기능 외에, 프린트 기판(6010)으로부터 발생하는 전자파를 차단하기 위한 전자 실드(shield)로서의 기능을 갖는다. 또한, 프레임(6009)은 방열판으로서의 기능을 가져도 좋다.
프린트 기판(6010)은 전원 회로, 비디오 신호, 및 클록 신호를 출력하기 위한 신호 처리 회로를 포함한다. 전원 회로에 전력을 공급하는 전원으로서는 외부의 상용 전원이어도 좋고, 별도 제공한 배터리(6011)여도 좋다. 또한, 상용 전원을 이용하는 경우에는 배터리(6011)를 생략할 수 있다.
또한, 표시 모듈(6000)에는 편광판, 위상차판, 프리즘 시트 등의 부재를 추가하여 제공해도 좋다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 8)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치의 사용예에 대하여 설명한다.
＜리드 프레임형의 인터포저를 이용한 패키지＞
도 41의 (A)에 리드 프레임형의 인터포저를 이용한 패키지의 단면 구조를 나타내는 사시도를 나타낸다. 도 41의 (A)에 나타내는 패키지는 본 발명의 일 형태에 따른 반도체 장치에 상당하는 칩(1751)이 와이어 본딩법에 의해, 인터포저(1750) 위의 단자(1752)와 접속된다. 단자(1752)는 인터포저(1750)의 칩(1751)이 마운트되어 있는 면에 배치되어 있다. 그리고 칩(1751)은 몰드 수지(1753)에 의해 밀봉되어 있어도 좋지만, 각 단자(1752)의 일부가 노출된 상태로 밀봉되도록 한다.
패키지가 회로 기판에 실장되어 있는 전자기기(휴대전화)의 모듈의 구성을 도 41의 (B)에 나타낸다. 도 41의 (B)에 나타내는 휴대전화의 모듈은 프린트 배선 기판(1801)에 패키지(1802)와 배터리(1804)가 실장되어 있다. 또한, 표시 소자가 제공된 패널(1800)에 프린트 배선 기판(1801)이 FPC(1803)에 의해 실장되어 있다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
(실시형태 9)
본 실시형태에서는 본 발명의 일 형태의 전자기기 및 조명 장치에 대하여 도면을 이용하여 설명한다.
＜전자기기＞
본 발명의 일 형태의 반도체 장치를 이용하여 전자기기나 조명 장치를 제작할 수 있다. 또한, 본 발명의 일 형태의 반도체 장치를 이용하여 신뢰성이 높은 전자기기나 조명 장치를 제작할 수 있다. 또 본 발명의 일 형태의 반도체 장치를 이용하여 터치 센서의 검출 감도가 향상된 전자기기나 조명 장치를 제작할 수 있다.
전자기기로서는, 예를 들어, 텔레비전 장치(텔레비전, 또는 텔레비전 수신기라고도 함), 컴퓨터용 등의 모니터, 디지털 카메라, 디지털 비디오 카메라, 디지털 포토 프레임, 휴대전화기(휴대전화, 휴대전화 장치라고도 함), 휴대형 게임기, 휴대 정보 단말, 음향 재생 장치, 파칭코기 등의 대형 게임기 등을 들 수 있다.
또한, 본 발명의 일 형태의 전자기기 또는 조명 장치는 가요성을 갖는 경우, 가옥이나 빌딩의 내벽 혹은 외벽, 또는 자동차의 내장 혹은 외장의 곡면을 따라 조립하는 것도 가능하다.
또한, 본 발명의 일 형태의 전자기기는 2차 전지를 가져도 좋고, 비접촉 전력 전송을 이용하여 2차 전지를 충전할 수 있으면 바람직하다.
2차 전지로서는 예를 들어 겔상 전해질을 이용하는 리튬 폴리머 전지(리튬 이온 폴리머 전지) 등의 리튬 이온 2차 전지, 리튬 이온 전지, 니켈 수소 전지, 니카드 전지, 유기 라디칼 전지, 납 축전지, 공기 2차 전지, 니켈 아연 전지, 은 아연 전지 등을 들 수 있다.
본 발명의 일 형태의 전자기기는 안테나를 가져도 좋다. 안테나로 신호를 수신함으로써, 표시부에 영상이나 정보 등의 표시를 행할 수 있다. 또한, 전자기기가 2차 전지를 갖는 경우, 안테나를 비접촉 전력 전송에 이용해도 좋다.
도 42의 (A)는 휴대형 게임기이며, 하우징(7101), 하우징(7102), 표시부(7103), 표시부(7104), 마이크(7105), 스피커(7106), 조작 키(7107), 스타일러스 펜(7108) 등을 포함한다. 본 발명의 일 형태에 따른 반도체 장치는 하우징(7101)에 내장되어 있는 집적회로, CPU 등에 이용할 수 있다. CPU에는 노멀리 오프형의 CPU를 이용함으로써, 저소비 전력화할 수 있어 종래보다 긴 시간 게임을 즐길 수 있다. 표시부(7103) 또는 표시부(7104)에 본 발명의 일 형태에 따른 반도체 장치를 이용함으로써, 유저의 사용감이 뛰어나고 품질의 저하가 일어나기 어려운 휴대형 게임기를 제공할 수 있다. 또한, 도 42의 (A)에 나타낸 휴대형 게임기는 2개의 표시부(7103)와 표시부(7104)를 갖지만, 휴대형 게임기가 갖는 표시부의 수는 이것으로 한정되지 않는다.
도 42의 (B)는 스마트 워치이며, 하우징(7302), 표시부(7304), 조작 버튼(7311, 7312), 접속 단자(7313), 밴드(7321), 이음쇠(7322) 등을 포함한다. 본 발명의 일 형태에 따른 반도체 장치는 하우징(7302)에 내장되어 있는 메모리, CPU 등에 이용할 수 있다. 또한, 도 42의 (B)에 이용하는 디스플레이에는 반사형의 액정 패널, CPU에는 노멀리 오프형의 CPU를 이용함으로써, 저소비 전력화할 수 있어, 일상에서의 충전 횟수를 줄일 수 있다.
도 42의 (C)는 휴대 정보 단말이며, 하우징(7501)에 조립된 표시부(7502) 외에, 조작 버튼(7503), 외부 접속 포트(7504), 스피커(7505), 마이크(7506), 표시부(7502) 등을 포함한다. 본 발명의 일 형태에 따른 반도체 장치는 하우징(7501)에 내장된 모바일용 메모리, CPU 등에 이용할 수 있다. 또한, 노멀리 오프형의 CPU를 이용함으로써, 충전 횟수를 줄일 수 있다. 또한, 표시부(7502)는 매우 고정세하게 할 수 있기 때문에, 중소형이면서 풀 하이비전, 4k, 또는 8k 등 다양한 표시를 행할 수 있어 매우 선명한 화상을 얻을 수 있다.
도 42(D)는 비디오 카메라이며, 제1 하우징(7701), 제2 하우징(7702), 표시부(7703), 조작 키(7704), 렌즈(7705), 접속부(7706) 등을 포함한다. 조작 키(7704) 및 렌즈(7705))는 제1 하우징(7701)에 제공되어 있고, 표시부(7703)는 제2 하우징(7702)에 제공되어 있다. 그리고, 제1 하우징(7701)과 제2 하우징(7702)은 접속부(7706)에 의해 접속되고, 제1 하우징(7701)과 제2 하우징(7702) 사이의 각도는 접속부(7706)에 의해 변경이 가능하다. 표시부(7703)에서의 영상을 접속부(7706)의 제1 하우징(7701)과 제2 하우징(7702) 사이의 각도에 따라 전환하는 구성으로 해도 좋다. 렌즈(7705)의 초점이 되는 위치에는 본 발명의 일 형태의 촬상 장치를 구비할 수 있다. 본 발명의 일 형태에 따른 반도체 장치는 제1 하우징(7701)에 내장되어 있는 집적회로, CPU 등에 이용할 수 있다.
도 42(E)는 디지털 사이니지이며, 전주(電柱)(7901)에 제공된 표시부(7902)를 구비한다. 본 발명의 일 형태에 따른 반도체 장치는 표시부(7902)의 표시 패널 및 내장되어 있는 제어 회로에 이용할 수 있다.
도 43의 (A)는 노트형 퍼스널 컴퓨터이며, 하우징(8121), 표시부(8122), 키보드(8123), 포인팅 디바이스(8124) 등을 포함한다. 본 발명의 일 형태에 따른 반도체 장치는 하우징(8121) 내에 내장된 CPU나, 메모리에 적용할 수 있다. 또한, 표시부(8122)는 매우 고정세하게 할 수 있기 때문에, 중소형이면서 8k의 표시를 행할 수 있어 매우 선명한 화상을 얻을 수 있다.
도 43의 (B)에 자동차(9700)의 외관을 나타낸다. 도 43의 (C)에 자동차(9700)의 운전석을 나타낸다. 자동차(9700)는 차체(9701), 차바퀴(9702), 계기반(9703), 라이트(9704) 등을 포함한다. 본 발명의 일 형태의 반도체 장치는 자동차(9700)의 표시부, 및 제어용의 집적회로에 이용할 수 있다. 예를 들어, 도 43의 (C)에 나타내는 표시부(9710) 내지 표시부(9715)에 본 발명의 일 형태의 반도체 장치를 제공할 수 있다.
표시부(9710)와 표시부(9711)는 자동차의 자동차 앞유리에 제공된 표시 장치, 또는 입출력 장치이다. 본 발명의 일 형태의 표시 장치, 또는 입출력 장치는 표시 장치, 또는 입출력 장치가 갖는 전극을, 투광성을 갖는 도전성 재료로 제작함으로써, 반대 측이 비쳐 보이는 소위 시스루(see-through) 상태의 표시 장치, 또는 입출력 장치로 할 수 있다. 시스루 상태의 표시 장치, 또는 입출력 장치이면, 자동차(9700)의 운전 시에도 시야에 방해가 되지 않는다. 따라서, 본 발명의 일 형태의 표시 장치, 또는 입출력 장치를 자동차(9700)의 자동차 앞유리에 제공할 수 있다. 또한, 표시 장치, 또는 입출력 장치에, 표시 장치, 또는 입출력 장치를 구동하기 위한 트랜지스터 등을 형성하는 경우에는 유기 반도체 재료를 이용한 유기 트랜지스터나, 산화물 반도체를 이용한 트랜지스터 등 투광성을 갖는 트랜지스터를 이용하면 좋다.
표시부(9712)는 필라 부분에 제공된 표시 장치이다. 예를 들어, 차체에 제공된 촬상 수단으로부터의 영상을 표시부(9712)에 비추는 것에 의해 필러로 차단된 시야를 보완할 수 있다. 표시부(9713)는 계기반 부분에 제공된 표시 장치이다. 예를 들어, 차체에 제공된 촬상 수단으로부터의 영상을 표시부(9713)에 비추는 것에 의해 계기반으로 차단된 시야를 보완할 수 있다. 즉, 자동차의 외측에 제공된 촬상 수단으로부터의 영상을 비추는 것에 의해 사각을 보충하여, 안전성을 높일 수 있다. 또한, 보이지 않는 부분을 보완하는 영상을 상영하여, 보다 자연스럽고 위화감 없이 안전을 확인할 수 있다.
또한, 도 43의 (D)는 운전석과 조수석에 벤치 시트를 채용한 자동차의 실내를 나타낸다. 표시부(9721)는 도어부에 제공된 표시 장치, 또는 입출력 장치이다. 예를 들어, 차체에 제공된 촬상 수단으로부터의 영상을 표시부(9721)에 비추는 것에 의해, 도어로 차단된 시야를 보완할 수 있다. 또한, 표시부(9722)는 핸들에 제공된 표시 장치이다. 표시부(9723)는 벤치 시트의 착좌면의 중앙부에 제공된 표시 장치이다. 또한, 표시 장치를 착좌면이나 의자 등받이 부분 등에 설치하여, 상기 표시 장치를 상기 표시 장치의 발열을 열원으로 한 시트 히터로서 이용할 수도 있다.
표시부(9714), 표시부(9715), 또는 표시부(9722)는 네비게이션 정보, 스피도미터나 태코미터, 주행 거리, 급유량, 기어 상태, 에어콘의 설정 등 기타 다양한 정보를 제공할 수 있다. 또한, 표시부에 표시되는 표시 항목이나 레이아웃 등은 사용자의 기호에 맞추어 적절히 변경할 수 있다. 또한, 상기 정보는 표시부(9710) 내지 표시부(9713), 표시부(9721), 표시부(9723)에도 표시할 수 있다. 또한, 표시부(9710) 내지 표시부(9715), 표시부(9721) 내지 표시부(9723)는 조명 장치로서 이용하는 것도 가능하다. 또한, 표시부(9710) 내지 표시부(9715), 표시부(9721) 내지 표시부(9723)는 가열 장치로서 이용하는 것도 가능하다.
또한, 도 44의 (A)에 카메라(8000)의 외관을 나타낸다. 카메라(8000)는 하우징(8001), 표시부(8002), 조작 버튼(8003), 셔터 버튼(8004), 결합부(8005) 등을 포함한다. 또, 카메라(8000)에는 렌즈(8006)를 부착할 수 있다.
결합부(8005)는 전극을 포함하고, 후술하는 파인더(8100) 외에 스트로보 장치 등을 접속할 수 있다.
여기에서는 카메라(8000)로서, 렌즈(8006)를 하우징(8001)으로부터 떼어내어 교환할 수 있는 구성으로 했지만, 렌즈(8006)와 하우징이 일체로 되어 있어도 좋다.
셔터 버튼(8004)을 눌러 촬상할 수 있다. 또한, 표시부(8002)는 터치 패널로서의 기능을 갖고, 표시부(8002)를 터치하여 촬상하는 것도 가능하다.
표시부(8002)에 본 발명의 일 형태의 표시 장치, 또는 입출력 장치를 적용할 수 있다.
도 44의 (B)에는 카메라(8000)에 파인더(8100)를 부착한 경우의 예를 나타낸다.
파인더(8100)는 하우징(8101), 표시부(8102), 버튼(8103) 등을 포함한다.
하우징(8101)에는 카메라(8000)의 결합부(8005)와 계합하는 결합부를 갖고, 파인더(8100)를 카메라(8000)에 부착할 수 있다. 또한, 상기 결합부에는 전극을 갖고, 상기 전극을 통하여 카메라(8000)로부터 수신한 영상 등을 표시부(8102)에 표시시킬 수 있다.
버튼(8103)은 전원 버튼으로서의 기능을 갖는다. 버튼(8103)에 의해, 표시부(8102)의 표시의 온/오프를 전환할 수 있다.
하우징(8101) 내의 집적회로, 이미지 센서에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다.
또한, 도 44의 (A)(B)에서는 카메라(8000)와 파인더(8100)를 다른 전자기기로 하여, 이것들을 탈착 가능한 구성으로 했지만, 카메라(8000)의 하우징(8001)에 본 발명의 일 형태의 표시 장치, 또는 입출력 장치를 구비하는 파인더가 내장되어 있어도 좋다.
또한, 도 44의 (C)에는 헤드 마운트 디스플레이(8200)의 외관을 나타낸다.
헤드 마운트 디스플레이(8200)는 장착부(8201), 렌즈(8202), 본체(8203), 표시부(8204), 케이블(8205) 등을 포함한다. 또, 장착부(8201)에는 배터리(8206)가 내장되어 있다.
케이블(8205)은 배터리(8206)로부터 본체(8203)에 전력을 공급한다. 본체(8203)는 무선 수신기 등을 구비하여, 수신한 화상 데이터 등의 영상 정보를 표시부(8204)에 표시시킬 수 있다. 또한, 본체(8203)에 제공된 카메라로 사용자의 안구나 눈꺼풀의 움직임을 파악하여, 그 정보를 기초로 사용자의 시점(視點)의 좌표를 산출함으로써, 사용자의 시점을 입력 수단으로서 이용할 수 있다.
또한, 장착부(8201)에는 사용자에게 접촉하는 위치에 복수의 전극이 제공되어도 좋다. 본체(8203)는 사용자의 안구의 움직임에 따라 전극에 흐르는 전류를 검지함으로써, 사용자의 시점을 인식하는 기능을 가져도 좋다. 또한, 상기 전극에 흐르는 전류를 검지함으로써, 사용자의 맥박을 모니터하는 기능을 가져도 좋다. 또한, 장착부(8201)에는 온도 센서, 압력 센서, 가속도 센서 등의 각종 센서를 가져도 좋고, 사용자의 생체 정보를 표시부(8204)에 표시하는 기능을 가져도 좋다. 또한, 사용자의 두부(頭部)의 움직임 등을 검출하여, 표시부(8204)에 표시하는 영상을 그 움직임에 맞추어 변화시켜도 좋다.
본체(8203)의 내부의 집적회로에 본 발명의 일 형태의 반도체 장치를 적용할 수 있다.
본 실시형태는 적어도 그 일부를 본 명세서 중에 기재하는 다른 실시형태와 적절히 조합하여 실시할 수 있다.
(실시형태 10)
본 실시형태에서는 본 발명의 일 형태에 따른 반도체 장치를 이용한 RF 태그의 사용예에 대하여 도 45를 이용하여 설명한다.
＜RF 태그의 사용예＞
RF 태그의 용도는 광범위하지만, 예를 들어, 지폐, 동전, 유가증권류, 무기명 채권류, 증서류(운전 면허증이나 주민등록증 등, 도 45의 (A) 참조), 탈 것류(자전거 등, 도 45의 (B) 참조), 포장용 용기류(포장지나 보틀 등, 도 45의 (C) 참조), 기록 매체(DVD나 비디오 테이프 등, 도 45의 (D) 참조), 개인 소지품(가방이나 안경 등), 식품류, 식물류, 동물류, 인체, 의류, 생활 용품류, 약품이나 약제를 포함하는 의료품, 또는 전자기기(액정 표시 장치, EL 표시 장치, 텔레비전 장치, 또는 휴대전화) 등의 물품, 혹은 각 물품에 부착하는 태그(도 45의 (E), 도 45의 (F) 참조) 등에 제공하여 사용할 수 있다.
본 발명의 일 형태에 따른 RF 태그(4000)는 표면에 붙이거나 또는 묻어 물품에 고정된다. 예를 들어, 책이라면 종이에 묻고, 유기 수지로 이루어지는 패키지라면 상기 유기 수지의 내부에 묻어 각 물품에 고정된다. 본 발명의 일 형태에 따른 RF 태그(4000)는 소형, 박형, 경량을 실현하기 때문에, 물품에 고정한 후에도 그 물품 자체의 디자인성을 해치지 않는다. 또한, 지폐, 동전, 유가증권류, 무기명 채권류, 또는, 증서류 등에 본 발명의 일 형태에 따른 RF 태그(4000)를 제공함으로써 인증 기능을 형성할 수 있고, 이 인증 기능을 활용하면 위조를 방지할 수 있다. 또한, 포장용 용기류, 기록 매체, 개인 소지품, 식품류, 의류, 생활 용품류, 또는 전자기기 등에 본 발명의 일 형태에 따른 RF 태그를 부착함으로써, 검품 시스템 등의 시스템의 효율화를 도모할 수 있다. 또한, 탈 것류에도 본 발명의 일 형태에 따른 RF 태그를 부착함으로써, 도난 등에 대한 보안성을 높일 수 있다.
이상과 같이, 본 발명의 일 형태에 따른 반도체 장치를 이용한 RF 태그를 본 실시형태의 각 용도에 이용함으로써, 정보의 기록이나 판독을 포함하는 동작 전력을 저감할 수 있기 때문에, 최대 통신 거리를 길게 하는 것이 가능하게 된다. 또한, 전력이 차단된 상태에서도 정보를 매우 긴 기간 유지할 수 있기 때문에, 기록이나 판독의 빈도가 낮은 용도에도 적합하게 이용할 수 있다.
또한, 본 실시형태는 본 명세서에서 나타내는 다른 실시형태 및 실시예와 적절히 조합할 수 있다.
[실시예 1]
실시형태 1에서 설명한 트랜지스터를 제작하여, 단면 관찰 결과, 및 트랜지스터 특성에 대하여 설명한다.
(트랜지스터의 제작 방법)
샘플은 실시형태 1에서 설명한 방법에 의해 제작했다.
절연층(110)에는 플라즈마 CVD법으로 100 nm 성막한 산화 질화 실리콘막을 이용했다. 상기 산화 질화 실리콘막의 성막 조건은 성막용 가스 유량을 실란 5 sccm, 일산화 이질소 1000 sccm로 하고, 성막 시의 체임버 내 압력을 격막식 바라트론 센서 및 APC 밸브 제어에 의해 133.30 Pa로 하고, RF 전원 주파수를 13.56 MHz로 하고, 성막 시의 파워는 35 W로 하고, 전극 간의 거리를 20 mm로 하고, 성막 시의 기판 가열 온도를 325℃로 했다.
산화물 절연층(121)이 되는 제1 산화물 절연막에는 스퍼터링법에 의해 In：Ga：Zn = 1：3：4(원자수비)의 조성의 타겟을 이용하여 5 nm 성막한 것을 이용했다. 산화물 절연층(121)이 되는 제1 산화물 절연막의 성막 조건은 성막 시의 체임버 내 압력을 0.7 Pa로 하고, 성막 시의 파워는 DC 전원을 이용하여 0.5 kW로 하고, 스퍼터링용의 가스 유량을 Ar 가스 40 sccm, 산소 가스 5 sccm로 하고, 샘플-타겟 간의 거리를 60 mm로 하고, 성막 시의 기판 가열 온도를 200℃로 했다.
산화물 반도체층(122)이 되는 산화물 반도체막에는 스퍼터링법에 의해 In：Ga：Zn = 1：1：1의 조성의 타겟을 이용하여 15 nm 성막한 것을 이용했다. 산화물 반도체층(122)이 되는 산화물 반도체막의 성막 조건은 성막 시의 체임버 내 압력을 0.7 Pa로 하고, 성막 시의 파워는 DC 전원을 이용하여 0.5 kW로 하고, 스퍼터링용의 가스 유량을 Ar 가스 30 sccm, 산소 가스 15 sccm로 하고, 샘플-타겟 간의 거리를 60 mm로 하고, 성막 시의 기판 가열 온도를 300℃로 했다.
소스 전극층(130), 드레인 전극층(140)에는 스퍼터링법에 의해 20 nm 성막한 텅스텐막을 이용했다. 상기 텅스텐막의 성막 조건은 성막 시의 체임버 내 압력을 0.8 Pa로 하고, 성막 시의 파워는 DC 전원을 이용하여 1 kW로 하고, 스퍼터링용의 가스 유량을 Ar 가스 80 sccm, 가열한 Ar 가스 10 sccm로 하고, 기판-타겟 간의 거리를 60 mm로 하고, 성막 시의 기판 가열 온도를 130℃로 했다.
상기 텅스텐막 위에 유기 수지, 및 레지스트를 도포하여, EB(Electron Beam) 노광기를 이용한 패터닝에 의해 레지스트 마스크를 형성했다. 상기 유기 수지 및 상기 텅스텐막은 레지스트 마스크를 통하여 ICP 드라이 에칭법에 의해 가공 처리했다. 처리 조건은 에칭 가스 유량으로서 염소 60 sccm, 사불화 메탄 40 sccm, ICP를 2000 W, Bias를 50 W, 기판 온도를 -10℃, 압력을 0.67 Pa로 하여 16 sec 처리했다.
계속하여, 산화물 절연층(121), 산화물 반도체층(122)이 되는 제1 산화물 절연막, 산화물 반도체막에 대하여 드라이 에칭법을 이용하여, 에칭 가스 유량을 메탄 16 sccm, 아르곤 32 sccm로 하고, 기판 가열 온도를 70℃로 하고, 엔드 포인트 검출(end-point detection)을 이용하여 처리했다. 에칭 처리 후, 상기 텅스텐막상의 레지스트, 및 유기 수지를 애싱 처리에 의해 제거했다.
계속하여, 상기 처리에 의해 노출된 텅스텐막 및 절연층(110) 위에 재차 유기 수지, 및 레지스트를 도포하고, EB(Electron Beam) 노광기를 이용한 패터닝에 의해 레지스트 마스크를 형성했다. 상기 유기 수지 및 상기 텅스텐막은 레지스트 마스크를 통하여 ICP 드라이 에칭법에 의해 가공 처리를 행하였다. 에칭 조건은 압력을 2.0 Pa, RF 전원의 전력을 상부측 1000 W, 하부측을 25 W, 에칭 가스 유량으로서 염소 14 sccm, 사불화 메탄 28 sccm, 산소 28 sccm, 기판 온도를 -10℃로 하여 10 sec 처리했다. 에칭 처리 후, 상기 텅스텐막 상의 레지스트, 및 유기 수지를 애싱 처리에 의해 제거했다.
또한, 산화물 절연층(123)에는 스퍼터링법을 이용하여 In：Ga：Zn = 1：3：2(원자수비)의 조성의 타겟을 이용하여 5 nm 성막한 것을 이용했다. 산화물 절연층(123)의 성막 조건은 성막 시의 체임버 내 압력을 0.7 Pa로 하고, 성막 시의 파워는 DC 전원을 이용하여 0.5 kW로 하고, 스퍼터링용의 가스 유량을 Ar 가스 30 sccm, 산소 가스 15 sccm로 하고, 샘플-타겟 간의 거리를 60 mm로 하고, 성막 시의 기판 가열 온도를 200℃로 했다.
게이트 절연층(150)에는 플라즈마 CVD법으로 성막한 산화 실리콘막을 이용했다. 상기 산화 실리콘막의 성막 조건은 성막용 가스 유량을 실란 1 sccm, 일산화 이질소 800 sccm로 하고, 성막 시의 체임버 내 압력을 격막식 바라트론 센서 및 APC 밸브 제어에 의해 200 Pa로 하고, RF 전원 주파수를 60 MHz로 하고, 성막 시의 파워는 150 W로 하고, 전극 간의 거리를 28 mm로 하고, 성막 시의 기판 가열 온도를 350℃로 하고, 상기 산화 실리콘막을 10 nm 성막했다.
게이트 전극층(160)으로서 ALD법에 의해 10 nm 성막한 질화 타이타늄과 스퍼터링법에 의해 30 nm 성막한 텅스텐을 이용했다.
상기 질화 타이타늄의 성막 조건은 사염화 타이타늄 50 sccm로 0.05 sec 도입하여 게이트 절연층(150) 위에 흡착한 후, 질소 가스를 4500 sccm로 0.2 sec 도입하여 퍼지 처리를 행하고, 다음에 암모니아 가스를 2700 sccm로 0.3 sec 도입하여 게이트 절연층(150)에 흡착한 후, 질소 가스를 4000 sccm로 0.3 sec 도입하고, 이것을 하나의 사이클로 하여 사이클수에 의해 막 두께를 제어했다. 또한, 기판 스테이지 설정 온도를 412℃, 압력을 667 Pa, 기판 스테이지-가스 사출 스테이지 간 거리를 3 mm로 했다.
상기 텅스텐의 성막 조건은 성막 시의 체임버 내 압력을 2.0 Pa로 하고, 성막 시의 파워는 DC 전원을 이용하여 4.0 kW로 하고, 스퍼터링용의 가스 유량을 가열한 Ar 가스 10 sccm, Ar 가스 100 sccm로 하고, 샘플-타겟 간의 거리를 60 mm로 하고, 성막 시의 기판 가열 온도를 230℃로 했다.
상기 텅스텐막 위에 유기 수지, 및 레지스트를 도포하여, EB(Electron Beam) 노광기를 이용한 패터닝에 의해 레지스트 마스크를 형성했다. 상기 유기 수지, 상기 텅스텐막, 및 상기 질화 타이타늄막은 레지스트 마스크를 통하여 ICP 드라이 에칭법에 의해 3 스텝의 가공 처리를 행하였다.
제1 스텝의 처리 조건은 에칭 가스 유량으로서 염소 45 sccm, 사불화 메탄 55 sccm, 산소 55 sccm, ICP를 3000 W, Bias를 110 W, 기판 온도를 40℃, 압력을 0.67 Pa로 하여 9 sec 처리를 행하였다.
제2 스텝의 처리 조건은 에칭 가스 유량으로서 염소 50 sccm, 삼염화 붕소 150 sccm, ICP를 1000 W, Bias를 50 W, 기판 온도를 40℃, 압력을 0.67 Pa로 하여 6 sec 처리를 행하였다.
제3 스텝의 처리 조건은 에칭 가스 유량으로서 염소 175 sccm, 삼염화 붕소 25 sccm, ICP를 2500 W, Bias를 25 W, 기판 온도를 40℃, 압력을 3 Pa로 하여, 12 sec 처리를 행하였다.
절연층(172)에는 ALD법으로 성막한 산화 알루미늄막을 이용했다. 상기 산화 알루미늄막의 성막 조건은 트라이메틸알루미늄, 오존 가스를 프리커서로서 이용하여, 성막 시의 기판 가열 온도를 250℃로 하고, 상기 산화 알루미늄막을 7 nm 성막했다.
상기 산화 알루미늄막 위에 유기 수지, 및 레지스트를 도포하여, EB(Electron Beam) 노광기를 이용한 패터닝에 의해 레지스트 마스크를 형성했다. 상기 유기 수지, 상기 산화 알루미늄막은 레지스트 마스크를 통하여 CCP 드라이 에칭법에 의해 이하의 가공 처리를 행하였다.
상기 처리 조건은 에칭 가스 유량으로서 염소 8 sccm, 삼염화 붕소 32 sccm, 아르곤 40 sccm, CCP를 상부 전극 800 W, 하부 전극 210 W, 기판 온도를 40℃, 압력을 1.2 Pa, 전극 간의 거리를 80 mm로 하여 24 sec 처리를 행하였다.
절연층(170)에는 플라즈마 CVD법으로 성막한 산화 질화 실리콘막과 스퍼터링법에 의해 성막한 산화 알루미늄막을 이용했다. 상기 산화 질화 실리콘막의 성막 조건은 성막용 가스 유량을 실란 5 sccm, 일산화 이질소 1000 sccm로 하고, 성막 시의 체임버 내 압력을 격막식 바라트론 센서 및 APC 밸브 제어에 의해 133.30 Pa로 하고, RF 전원 주파수를 13.56 MHz로 하고, 성막 시의 파워는 45 W로 하고, 전극 간의 거리를 20 mm로 하고, 성막 시의 기판 가열 온도를 325℃로 하고, 310 nm 성막했다. 또한, 상기 산화 알루미늄막의 성막 조건은 타겟으로는 산화 알루미늄 타겟을 이용하여 성막 시의 체임버 내 압력을 0.4 Pa로 하고, 성막 시의 파워는 RF 전원을 이용하여 2.5 kW로 하고, 스퍼터링용의 가스 유량을 Ar 가스 25 sccm, 산소 가스 25 sccm로 하고, 샘플-타겟 간의 거리를 60 mm로 하고, 성막 시의 기판 가열 온도를 250℃로 하여, 40 nm 성막했다.
또한, 상기 산화 알루미늄막을 형성하기 전에 상기 산화 질화 실리콘막을 CMP법에 의해 평탄화 처리를 행하였다.
또한, 상기 산화 알루미늄막 형성 후에 350℃, 1시간의 열 처리를 행하였다.
계속하여, 플러그 및 배선을 형성했다.
(트랜지스터의 단면 관찰)
단면 관찰은 주사형 투과 전자 현미경(STEM)에 의해 실시하고, 장치는 히타치 하이테크놀로지즈사(Hitachi High-Technologies Corporation)제 HD-2300을 이용했다. 도 46에 트랜지스터의 단면 STEM 관찰 결과를 나타낸다.
도 46으로부터, 트랜지스터는 절연층(110), 산화물 절연층(121), 산화물 반도체층(122), 산화물 절연층(123), 소스 전극층(130), 드레인 전극층(140), 게이트 절연층(150), 게이트 전극층(160), 절연층(172), 절연층(170)을 포함하고, 게이트 전극층(160)은 절연층(172)으로 덮여 있다.
이 형상을 가짐으로써 게이트 전극층(160)이 절연층(172)에 의해 보호되는 형태가 되어, 게이트 전극층의 산화를 억제할 수 있다.
(트랜지스터의 전기 특성 결과)
트랜지스터의 Id-Vg 특성 결과를 도 47의 (A), (B)에 나타낸다. 도 47의 (A)와 도 47의 (B)는 트랜지스터의 밀도가 다르고, 도 47의 (A)는 0.02 개/m, 도 47의 (B)는 0.89 개/m이다.
도 47의 (A), (B)로부터 어느 트랜지스터의 밀도에서도 양호한 트랜지스터 특성을 갖는 것을 알 수 있다.
따라서, 본 발명의 일 형태를 이용함으로써 트랜지스터의 제작 공정에 기인한 특성의 편차를 저감할 수 있다. 그 결과, 전기 특성이 양호한 트랜지스터를 제공할 수 있고, 나아가서는 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본 발명의 일 형태를 이용한 트랜지스터에서, 오프 전류를 대폭 저감할 수 있다. 이 전기 특성, 및 앞의 실시형태에서 얻어진 특징을 조합하여, Si-LSI에서는 실현될 수 없는 저소비 전력 전용의 LSI 등을 안정적으로 제작할 수 있을 가능성이 있다.
10：트랜지스터
11：트랜지스터
12：트랜지스터
13：트랜지스터
14：트랜지스터
15：트랜지스터
16：트랜지스터
17：트랜지스터
18：트랜지스터
19：트랜지스터
20：표시 장치
21：표시 영역
22：주변 회로
24：표시 장치
50：트랜지스터
52：트랜지스터
60：용량 소자
62：용량 소자
70：발광 소자
80：액정 소자
100：기판
103：편광판
105：보호 기판
110：절연층
115：절연층
120：산화물
121：산화물 절연층
122：산화물 반도체층
123：산화물 절연층
124：저저항 영역
130：소스 전극층
130b：도전층
140：드레인 전극층
150：게이트 절연층
160：게이트 전극층
165：도전층
170：절연층
172：절연층
173：잉여 산소
174：홈부
175：절연층
180：절연층
190：도전층
195：도전층
200：촬상 장치
201：스위치
202：스위치
203：스위치
210：화소부
211：화소
212：부화소
212B：부화소
212G：부화소
212R：부화소
220：광전 변환 소자
230：화소 회로
231：배선
247：배선
248：배선
249：배선
250：배선
253：배선
254：필터
254B：필터
254G：필터
254R：필터
255：렌즈
256：광
257：배선
260：주변 회로
270：주변 회로
280：주변 회로
290：주변 회로
291：광원
300：실리콘 기판
310：층
320：층
330：층
340：층
351：트랜지스터
352：트랜지스터
353：트랜지스터
360：포토 다이오드
361：애노드
362：캐소드
363：저저항 영역
365：포토 다이오드
366：반도체
367：반도체
368：반도체
370：플러그
371：배선
372：배선
373：배선
374：배선
380：절연층
400：기판
402：보호 기판
403：편광판
410：도전층
415：도전층
418：차광층
420：절연층
430：절연층
440：스페이서
445：격벽
450：EL층
460：착색층
470：접착층
473：접착층
474：접착층
475：접착층
476：접착층
480：도전층
490：액정층
510：이방성 도전층
530：광학 조정층
601：프리커서
602：프리커서
700：기판
701：화소부
702：주사선 구동 회로
703：주사선 구동 회로
704：신호선 구동 회로
710：용량 배선
711b：원료 공급부
712：주사선
713：주사선
714：신호선
716：트랜지스터
717：트랜지스터
718：액정 소자
719：액정 소자
720：화소
721：스위칭용 트랜지스터
722：구동용 트랜지스터
723：용량 소자
724：발광 소자
725：신호선
726：주사선
727：전원선
728：공통 전극
800：RF 태그
801：통신기
802：안테나
803：무선 신호
804：안테나
805：정류 회로
806：정전압 회로
807：복조 회로
808：변조 회로
809：논리 회로
810：기억 회로
811：ROM
1189：ROM 인터페이스
1190：기판
1191：ALU
1192：ALU 콘트롤러
1193：인스트럭션 디코더
1194：인터럽트 콘트롤러
1195：타이밍 콘트롤러
1196：레지스터
1197：레지스터 콘트롤러
1198：버스 인터페이스
1199：ROM
1200：기억 소자
1201：회로
1202：회로
1203：스위치
1204：스위치
1206：논리 소자
1207：용량 소자
1208：용량 소자
1209：트랜지스터
1210：트랜지스터
1213：트랜지스터
1214：트랜지스터
1220：회로
1700：기판
1701：체임버
1702：로드실
1703：전처리실
1704：체임버
1705：체임버
1706：언로드실
1711a：원료 공급부
1711b：원료 공급부
1712a：고속 밸브
1712b：고속 밸브
1713a：원료 도입구
1713b：원료 도입구
1714：원료 배출구
1715：배기 장치
1716：기판 홀더
1720：반송실
1750：인터포저
1751：칩
1752：단자
1753：몰드 수지
1800：패널
1801：프린트 배선 기판
1802：패키지
1803：FPC
1804：배터리
2100：트랜지스터
2200：트랜지스터
2201：절연체
2202：배선
2203：플러그
2204：절연체
2205：배선
2207：절연체
2211：반도체 기판
2212：절연체
2213：게이트 전극
2214：게이트 절연체
2215：소스 영역 및 드레인 영역
3001：배선
3002：배선
3003：배선
3004：배선
3005：배선
3200：트랜지스터
3300：트랜지스터
3400：용량 소자
4000：RF 태그
6000：표시 모듈
6001：상부 커버
6002：하부 커버
6003：FPC
6004：터치 패널
6005：FPC
6006：표시 패널
6007：백 라이트 유닛
6008：광원
6009：프레임
6010：프린트 기판
6011：배터리
7101：하우징
7102：하우징
7103：표시부
7104：표시부
7105：마이크
7106：스피커
7107：조작 키
7108：스타일러스 펜
7302：하우징
7304：표시부
7311：조작 버튼
7312：조작 버튼
7313：접속 단자
7321：밴드
7322：이음쇠
7501：하우징
7502：표시부
7503：조작 버튼
7504：외부 접속 포트
7505：스피커
7506：마이크
7701：하우징
7702：하우징
7703：표시부
7704：조작 키
7705：렌즈
7706：접속부
7901：전주
7902：표시부
8000：카메라
8001：하우징
8002：표시부
8003：조작 버튼
8004：셔터 버튼
8005：결합부
8006：렌즈
8100：파인더
8101：하우징
8102：표시부
8103：버튼
8121：하우징
8122：표시부
8123：키보드
8124：포인팅 디바이스
8200：헤드 마운트 디스플레이
8201：장착부
8202：렌즈
8203：본체
8204：표시부
8205：케이블
8206：배터리
9700：자동차
9701：차체
9702：차바퀴
9703：계기반
9704：라이트
9710：표시부
9711：표시부
9712：표시부
9713：표시부
9714：표시부
9715：표시부
9721：표시부
9722：표시부
9723：표시부

Claims (23)

  1. 반도체 장치로서,
    제1 절연층;
    상기 제1 절연층 위의 제1 산화물 절연층;
    상기 제1 산화물 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위의 제2 산화물 절연층;
    상기 제2 산화물 절연층 위의 게이트 절연층;
    상기 게이트 절연층 위의 게이트 전극층;
    상기 제1 절연층, 상기 소스 전극층, 상기 드레인 전극층, 상기 제2 산화물 절연층, 상기 게이트 절연층, 및 상기 게이트 전극층 위의 제2 절연층; 및
    상기 제1 절연층, 상기 소스 전극층, 상기 드레인 전극층, 및 상기 제2 절연층 위의 제3 절연층을 포함하고,
    상기 제3 절연층은 상기 제2 절연층의 측면 및 상기 제1 절연층의 상면과 접하고,
    상기 제2 절연층은 상기 게이트 절연층의 측면과 접촉하는 영역을 가지는, 반도체 장치.
  2. 반도체 장치로서,
    제1 절연층;
    상기 제1 절연층 위의 제1 산화물 절연층;
    상기 제1 산화물 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위의 제2 산화물 절연층;
    상기 제2 산화물 절연층 위의 게이트 절연층;
    상기 게이트 절연층 위의 게이트 전극층;
    상기 제1 절연층, 상기 소스 전극층, 상기 드레인 전극층, 상기 제2 산화물 절연층, 상기 게이트 절연층, 및 상기 게이트 전극층 위의 제2 절연층; 및
    상기 제1 절연층, 상기 소스 전극층, 상기 드레인 전극층, 및 상기 제2 절연층 위의 제3 절연층을 포함하고,
    상기 제3 절연층은 상기 제2 절연층의 측면 및 상기 제1 절연층의 상면과 접하고,
    상기 제2 절연층은 상기 게이트 절연층의 상면과 접촉하는 영역을 가지고,
    상면 방향에서 봤을 때의 상기 게이트 절연층의 단부는 상기 게이트 전극층의 단부로부터 50nm 이상 10㎛ 이하만큼 이간된, 반도체 장치.
  3. 반도체 장치로서,
    제1 절연층;
    상기 제1 절연층 위의 제1 산화물 절연층;
    상기 제1 산화물 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 제2 산화물 절연층;
    상기 제2 산화물 절연층 위의 게이트 절연층;
    상기 게이트 절연층 위의 게이트 전극층;
    상기 산화물 반도체층 및 상기 게이트 전극층 위의 제2 절연층; 및
    상기 제1 절연층 및 상기 제2 절연층 위의 제3 절연층을 포함하고,
    상기 제3 절연층은 상기 제2 절연층의 측면 및 상기 제1 절연층의 상면과 접하고,
    상기 산화물 반도체층은 제1 영역 내지 제3 영역을 가지고,
    상기 제1 영역은 상기 게이트 전극층과 중첩되는 영역을 가지고,
    상기 제1 영역은 상기 제2 영역과 상기 제3 영역 사이의 영역이고,
    상기 제2 영역 및 상기 제3 영역은 상기 제1 영역에 비해 저항이 낮고,
    상기 제2 절연층은 상기 게이트 절연층의 측면과 접촉하는 영역을 가지는, 반도체 장치.
  4. 반도체 장치로서,
    제1 산화물 절연층;
    상기 제1 산화물 절연층 위의 산화물 반도체층;
    상기 산화물 반도체층 위의 소스 전극층 및 드레인 전극층;
    상기 산화물 반도체층 위의 제2 산화물 절연층;
    상기 소스 전극층 및 상기 드레인 전극층 위의 제1 절연층;
    상기 제2 산화물 절연층 위의 게이트 절연층;
    상기 게이트 절연층 위의 게이트 전극층;
    상기 제1 절연층, 상기 제2 산화물 절연층, 상기 게이트 절연층, 및 상기 게이트 전극층 위의 제2 절연층; 및
    상기 제1 절연층 및 상기 제2 절연층 위의 제3 절연층을 포함하고,
    상기 제1 절연층은 상기 산화물 반도체층에 달하는 홈부를 포함하고,
    상기 제2 산화물 절연층, 상기 게이트 절연층, 및 상기 게이트 전극층은 상기 홈부의 측면 및 저면을 따라 배치되고,
    상기 제3 절연층은 상기 제2 절연층의 측면 및 상기 제1 절연층의 상면과 접하고,
    상기 제2 산화물 절연층은 상기 제1 절연층의 측면과 접촉하는 영역을 가지고,
    상기 제2 절연층은 상기 게이트 절연층의 상면과 접촉하는 영역을 가지는, 반도체 장치.
  5. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 제2 절연층은 알루미늄, 하프늄, 및 실리콘 중 어느 하나를 포함하는, 반도체 장치.
  6. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 제2 절연층은 두께가 3nm 이상 30nm 이하인, 반도체 장치.
  7. 제1 항 내지 제4 항 중 어느 한 항에 있어서,
    상기 제3 절연층은 상기 제2 산화물 절연층의 단부와 접촉하는 영역을 가지는, 반도체 장치.
  8. 반도체 장치의 제조 방법으로서,
    제1 절연층을 형성하고,
    상기 제1 절연층 위에, 제1 산화물 절연층, 산화물 반도체층, 및 제1 도전층을 섬 형상으로 형성하고,
    제1 마스크를 이용하여, 상기 제1 도전층의 일부를 제1 에칭함으로써, 상기 산화물 반도체층 위에 소스 전극층 및 드레인 전극층을 형성하고,
    상기 제1 절연층, 상기 산화물 반도체층, 상기 소스 전극층, 및 상기 드레인 전극층 위에 제2 산화물 절연막을 형성하고,
    상기 제2 산화물 절연막 위에 제1 절연막을 형성하고,
    상기 제1 절연막 위에 제2 도전막을 형성하고,
    제2 마스크를 이용하여, 상기 제2 도전막 및 상기 제1 절연막의 일부를 제2 에칭함으로써, 게이트 전극층 및 게이트 절연층을 형성하고,
    상기 제2 에칭에 의해, 상기 게이트 절연층은 측면의 일부를 노출시키고,
    상기 제1 절연층, 상기 소스 전극층, 상기 드레인 전극층, 및 상기 게이트 전극층 위에 제2 절연막을 형성하고,
    제3 마스크를 이용하여, 상기 제2 절연막 및 상기 제2 산화물 절연막의 일부를 제3 에칭함으로써, 제2 절연층 및 제2 산화물 절연층을 형성하고,
    상기 제1 절연층, 상기 소스 전극층, 상기 드레인 전극층, 및 상기 제2 절연층 위에 제3 절연막을 형성하고,
    상기 제2 절연층은 상기 게이트 절연층의 측면과 접촉하는 영역을 가지고,
    상기 제3 절연막은 상기 제2 절연층의 측면 및 상기 제1 절연층의 상면과 접하는, 반도체 장치의 제조 방법.
  9. 삭제
  10. 제8 항에 있어서,
    상기 제2 절연막을 열 CVD법에 의해 성막하는, 반도체 장치의 제조 방법.
  11. 제8 항에 있어서,
    상기 제2 절연막을 ALD법에 의해 성막하는, 반도체 장치의 제조 방법.
  12. 제8 항에 있어서,
    상기 제2 절연막은 알루미늄, 하프늄, 및 실리콘 중 어느 하나를 포함하는, 반도체 장치의 제조 방법.
  13. 제8 항에 있어서,
    상기 제2 절연막의 두께가 3nm 이상 30nm 이하인, 반도체 장치의 제조 방법.
  14. 제8 항에 있어서,
    상기 제3 절연막을, 산소를 포함하는 가스를 이용하여 스퍼터링법에 의해 성막하는, 반도체 장치의 제조 방법.
  15. 제8 항에 있어서,
    상기 제3 절연막은 상기 제2 산화물 절연막의 단부와 접촉하는, 반도체 장치의 제조 방법.
  16. 전자기기로서,
    제1 항 내지 제4 항 중 어느 한 항에 기재된 반도체 장치;
    하우징; 및
    스피커를 포함하는, 전자기기.
  17. 삭제
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
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