KR102250003B1 - 막, 멀티레벨 소자, 멀티레벨 소자의 제조방법, 멀티레벨 소자의 구동방법 - Google Patents

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Abstract

본 발명의 일 실시 예에 따른 막은, 전도대(conduction band) 내의 로우 레벨(low level) 전자 에너지 범위에서 제1 전자 상태 개수를 제공하고, 상기 전도대 내의, 상기 로우 레벨 전자 에너지 범위 보다 높은 하이 레벨(high level) 전자 에너지 범위에서 제2 전자 상태 개수를 제공하며, 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이에서, 편재 상태(localized state)가 제공될 수 있다.

Description

막, 멀티레벨 소자, 멀티레벨 소자의 제조방법, 멀티레벨 소자의 구동방법{Layer, Multilevel Element, the Manufacturing Method thereof, the Operating Method thereof}
본 발명은 막, 멀티레벨 소자, 멀티레벨 소자의 제조방법, 멀티레벨 소자의 구동방법에 관련된 것이다.
최근 들어, 스마트 기기, 인공 지능 컴퓨터 기술의 발전에 따라 고성능화, 다기능화와 같은 보다 높은 성능의 소자에 대한 요구가 급격히 증가하고 있다.
그러나, 기존 반도체 산업을 이끌어온 바이너리 소자 제조 기술은 지속적인 초소형화와 고집적화를 통해 기술적·경제적·원리적 측면에서 극한에 얼마 남지 않았다고 예측되고 있다. 즉, 기존의 MOSFET 미세화를 통한 개발 방법은, 미세화 기술 자체의 어려움을 가지고 있기 때문에 다운 스케일링(down scaling)을 통한 접근 방식은 근본적인 한계를 가지고 있는 것으로 평가된다.
이를 보완하기 위하여, 멀티레벨 소자에 대한 연구가 이루어지고 있다. 기존에 연구된 멀티레벨 소자기술로는 단전자트랜지스터(SET) 및 공명터널링트랜지스터(RTT)가 연구되어 왔다. 단전자트랜지스터(SET) 및 공명터널링트랜지스터(RTT)의 경우, 멀티레벨 특성이 주로 극저온에서만 관측되고, 복잡한 제조 공정을 요구하며, 회로 구현을 위한 집적화가 쉽지 않아 기술 실현에 어려움이 있다.
이에 본 발명자들은 제조 공정이 간이하면서도 우수한 멀티레벨 특성을 제공하는, 막, 그를 포함하는 멀티레벨 소자, 멀티레벨 소자의 제조방법, 멀티레벨 소자의 구동방법을 발명하게 되었다.
본 발명이 해결하고자 하는 일 기술적 과제는, 양자화된 전도성 상태를 가지는 막을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 기술적 과제는, 모빌리티 엣지 보다 높은 에너지에서 양자화된 전도성 상태를 가지 막을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 전도대 내에서 전자의 에너지 크기에 따라 불 연속적인 전도성 상태를 가지는 막을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 멀티레벨 전도도를 가지는 멀티레벨 소자, 그 제조방법 및 그 구동방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는 저온 공정이 가능한 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 또 다른 기술적 과제는, 두께 제어가 용이한 제조방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 기술적 과제는 상술된 것에 제한되지 않는다.
본 발명의 일 실시 예에 따른 막은, 전도대(conduction band) 내의 로우 레벨(low level) 전자 에너지 범위에서 제1 전자 상태 개수를 제공하고, 상기 전도대 내의, 상기 로우 레벨 전자 에너지 범위 보다 높은 하이 레벨(high level) 전자 에너지 범위에서 제2 전자 상태 개수를 제공하며, 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이에서, 편재 상태(localized state)가 제공될 수 있다.
일 실시 예에 따르면, 상기 전도대 내에서의 편재 상태에서, 전자 상태 개수는 0개일 수 있다.
일 실시 예에 따르면, 상기 로우 레벨 전자 에너지 범위의 최대 전자 에너지 값은, 상기 하이 레벨 전자 에너지 범위의 최소 전자 에너지 값 보다 작을 수 있다.
일 실시 예에 따르면, 상기 로우 레벨 전자 에너지 범위에서 전자 상태 개수가 최대인 전자 에너지 값을 기준으로, 상기 제1 전자 상태 개수는 정규 분포될 수 있다.
일 실시 예에 따르면, 상기 로우 레벨 전자 에너지 범위 내에서 상기 제1 전자 상태 개수의 최대 값은 상기 하이 레벨 전자 에너지 범위 내에서 상기 제2 전자 상태 개수의 최소 값 보다 작을 수 있다.
일 실시 예에 따르면, 상기 로우 레벨 전자 에너지 범위 및 상기 하이 레벨 전자 에너지 범위에서 전도성 상태가 제공될 수 있다.
일 실시 예에 따르면, 상기 전도대 내에, 전자가 존재할 수 있는 가장 낮은 에너지 상태인, 모빌리티 엣지(mobility edge)가 제공되며, 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위는, 상기 모빌리티 엣지 보다 높은 에너지 값을 가질 수 있다.
일 실시 예에 따르면, 상기 로우 레벨 전자 에너지 범위에서의 제1 전자 상태 개수 곡선과, 상기 하이 레벨 전자 에너지 범위에서의 제2 전자 상태 개수 곡선은 서로 불연속적일 수 있다.
본 발명의 일 실시 예에 따른 멀티레벨 소자는 게이트 전극, 상기 게이트 전극 일 측에 형성되는, 제1 액티브층, 상기 제1 액티브층 일 측에 형성되는 제2 액티브층, 소스 및 드레인 전극 및 상기 제1 액티브층과 상기 제2 액티브층을 분리하는 배리어층을 포함하되, 상기 게이트 전극에 인가되는 게이트 전압의 크기에 따라 상기 제1 및 상기 제2 액티브층 중에서 채널이 형성되는 액티브층의 개수가 제어될 수 있다.
일 실시 예에 따르면, 상기 제1 액티브층과 상기 게이트 전극과의 거리는 상기 제2 액티브층과 상기 게이트 전극과의 거리보다 가까울 수 있다.
일 실시 예에 따르면, 상기 제1 액티브층, 상기 배리어층, 상기 제2 액티브층이 순차적으로 적층될 수 있다.
일 실시 예에 따르면, 상기 게이트 전압은 제1 게이트 전압 범위, 상기 제2 게이트 전압 범위 및 상기 제3 게이트 전압 범위로 구분되되, 상기 게이트 전압의 증가 순서로 상기 제1, 상기 제2 및 상기 제3 게이트 전압 범위가 제공될 수 있다.
일 실시 예에 따르면, 상기 게이트 전극에 상기 제1 게이트 전압 범위 내의 게이트 전압이 인가되는 경우, 상기 제1 액티브층만 활성화되고, 상기 게이트 전극에 상기 제3 게이트 전압 범위 내의 게이트 전압이 인가되는 경우, 상기 제1 및 상기 제2 액티브층이 활성화될 수 있다.
일 실시 예에 따르면, 상기 게이트 전극에 상기 제2 게이트 전압 범위 내의 게이트 전압이 인가되는 경우, 상기 제1 액티브층만 활성화되되, 상기 제2 게이트 전압 범위 내에서 게이트 전압이 증가함에 따른, 상기 제1 액티브층을 흐르는 전류의 증가는, 상기 제1 게이트 전압 범위 내에서 게이트 전압이 증가함에 따른, 상기 제1 액티브층을 흐르는 전류의 증가보다 적을 수 있다.
일 실시 예에 따르면, 상기 제2 게이트 전압 범위 내에서 게이트 전압이 증가하더라도 상기 제1 액티브층을 흐르는 전류의 양은 일정할 수 있다.
일 실시 예에 따르면, 상기 제2 게이트 전압 범위 내에서 상기 제1 액티브층은 포화 상태(saturation state)일 수 있다.
일 실시 예에 따르면, 소스 전극 및 드레인 전극을 더 포함하고, 상기 배리어층은 상기 제1 및 상기 제2 액티브층 사이에 마련된 제1 배리어층과, 상기 제2 액티브층 상에 마련된 제3 배리어층을 포함하며, 상기 소스 전극 및 상기 드레인 전극은 상기 제3 배리어층과 접촉할 수 있다.
일 실시 예에 따르면, 상기 게이트 전극에 상기 제2 게이트 전압 범위의 게이트 전압이 인가된 경우, 상기 제1 액티브층에 흐르는 전류에 의하여 상기 게이트 전극에서 상기 제2 액티브층에 가해지는 필드가 차폐될 수 있다.
일 실시 예에 따르면, 소스 전극 및 드레인 전극을 더 포함하고, 상기 소스 전극 및 상기 드레인 전극은, 상기 제1 및 상기 제2 액티브층 중 하나의 액티브층과만 접촉할 수 있다.
일 실시 예에 따르면, 소스 전극 및 드레인 전극을 더 포함하며, 상기 소스 전극 및 상기 드레인 전극은 상기 제1 및 상기 제2 액티브층과 비-접촉할 수 있다.
일 실시 예에 따르면, 상기 게이트 전극과 상기 제1 액티브층 사이의 배리어층을 더 포함하며, 상기 게이트 전극과 상기 제1 액티브층 사이의 배리어층, 제1 액티브층 및 상기 제1 액티브층과 상기 제2 액티브층을 분리하는 배리어층은, 양자 우물(quantum well)을 형성할 수 있다.
일 실시 예에 따르면, 상기 제1 및 상기 제2 액티브층 중 적어도 하나의 액티브층은, 전도대(conduction band) 내의 로우 레벨 전자 에너지 범위에서 제1 전자 상태 개수를 제공하고, 상기 전도대 내의, 상기 로우 레벨 전자 에너지 범위 보다 높은 하이 레벨 전자 에너지 범위에서 제2 전자 상태 개수를 가지며, 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이에서, 편재 상태를 제공할 수 있다.
일 실시 예에 따르면, 상기 로우 레벨 전자 에너지 범위에서 전자 상태 개수가 최대인 전자 에너지 값을 기준으로, 상기 제1 전자 상태 개수는 정규 분포될 수 있다.
본 발명의 일 실시 예에 따른 멀티레벨 소자 제조방법은, 챔버 내에 기판을 준비한 상태에서 상기 기판 상에, 제1 액티브층 형성 단계, 배리어층 형성 단계 및 제2 액티브층 형성 단계를 포함하되, 상기 제1 액티브층 형성 단계 및 상기 제2 액티브층 형성 단계 중 적어도 하나의 단계는, 상기 챔버의 유출구를 닫은 상태에서, 금속 전구체를 포함하는 금속 전구체 소스 가스를 제공함으로써, 상기 챔버 내의 압력을 증가시켜, 상기 금속 전구체를 상기 기판에 흡착시키는 소스 가스 가압 도징(dosing), 상기 소스 가스 가압 도징 단계 이후, 퍼지시키는 제1 메인 퍼징(main purging) 단계, 상기 제1 메인 퍼징 단계 이후, 반응 가스를 제공하는 반응 가스 도징 단계 및 상기 반응 가스 도징 단계 이후, 퍼지시키는 제2 메인 퍼징 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 소스 가스 가압 도징 단계는, 상기 금속 전구체 소스 가스를 제공하여, 상기 챔버 내의 압력을 소정 압력으로 증가시키는 단계; 및
상기 챔버의 유입구도 밀폐시켜, 상기 소정 압력으로 증가된 압력을 유지하는 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 소스 가스 가압 도징 단계는, 적어도 두 번의 서브 가압 도징 단계들 및 상기 적어도 두 번의 서브 가압 단계 사이의 서브 퍼징 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 제1 액티브층 형성 단계에 의하여 제조된 액티브층의 두께는 1.5nm 초과일 수 있다.
일 실시 예에 따르면, 상기 제2 액티브층과 접촉하는, 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 액티브층 상에 배리어층하는 단계 및 상기 제2 액티브층 상의 배리어층과 접촉하는 소스 및 드레인 전극을 형성하는 단계를 더 포함할 수 있다.
본 발명의 일 실시 예에 따른 멀티레벨 소자 구동방법은 게이트 전극에, 제1 게이트 전압 범위의 게이트 전압을 인가하여, 제1 액티브층을 활성화시키는 제1 단계, 상기 게이트 전극에 상기 제1 게이트 전압 범위의 게이트 전압보다 큰 제2 게이트 전압 범위의 게이트 전압을 인가하는 제2 단계 및 상기 게이트 전극에 상기 제2 게이트 전압 범위의 게이트 전압보다 큰 제3 게이트 전압 범위의 게이트 전압을 인가하여, 제1 및 제2 액티브층을 활성화시키는 제3 단계를 포함할 수 있다.
일 실시 예에 따르면, 상기 제2 단계에 있어서, 상기 제1 액티브층은 활성화 상태를 유지하며, 상기 제2 액티브층은 비 활성화 상태일 수 있다.
일 실시 예에 따르면, 상기 제2 단계에 있어서, 상기 제1 액티브층에 흐르는 전류에 의하여, 상기 제2 액티브층의 활성화가 쉴드될 수 있다.
본 발명의 일 실시 예에 따른 막은, 모빌리티 엣지 보다 높은 에너지 에너지 범위에서 양자화된 에너지 상태를 제공할 수 있다.
본 발명의 일 실시 예에 따른 막은, 모빌리티 엣지 보다 높은 에너지 에너지 범위에서 불연속적인 비 편재 상태를 제공할 수 있다.
본 발명의 일 실시 예에 따른 막은, 모빌리티 엣지 보다 높은 에너지 에너지 범위에서 제한된 캐리어 이동을 제공할 수 있다.
본 발명의 일 실시 예에 따른 멀티레벨 소자 및 그 구동방법은, 멀티레벨 전도도를 제공할 수 있다.
본 발명의 일 실시 예에 따른 멀티레벨 소자 및 그 구동방법은, 적어도 두 개의 turn-on 전압들을 가질 수 있다.
본 발명의 일 실시 예에 따른 멀티레벨 소자 및 그 구동방법은, 게이트 전압의 스윕(sweep)에도 일정한 소스/드레인 전류를 제공할 수 있다.
본 발명의 일 실시 예에 따른 멀티레벨 소자는 고 안정성을 제공할 수 있다.
본 발명의 일 실시 예에 따른 멀티레벨 소자의 제조방법은 저온 공정이 가능할 수 있다.
본 발명의 일 실시 예에 따른 멀티레벨 소자의 제조방법은 용이한 두께 제어 환경을 제공할 수 있다.
본 발명의 기술적 효과는 상술한 효과들에 제한되지 아니하며, 이하의 설명에 의하여 보다 명확해질 수 있다.
도 1은 본 발명의 일 실시 예에 따른 멀티레벨 소자를 설명하기 위한 도면이다.
도 2 및 도 3은 본 발명의 일 실시 예에 따른 멀티레벨 액티브층을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 멀티레벨 구동을 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 쉴드 효과를 설명하기 위한 도면이다.
도 6 내지 도 11은 본 발명의 일 실시 예에 따른 멀티레벨 메커니즘을 설명하기 위한 도면이다.
도 11 및 도 12는 본 발명의 일 실시 예의 제1 변형 예를 설명하기 위한 도면이다.
도 13 및 도 14는 본 발명의 일 실시 예의 제2 변형 예를 설명하기 위한 도면이다.
도 15는 본 발명의 일 실시 예에 따른 멀티레벨 소자의 제조방법을 설명하기 위한 순서도이다.
도 16은 본 발명의 일 실시 예에 따른 단계 S120을 상세하게 설명하기 위한 순서도이다.
도 17 및 도 18은 본 발명의 일 실시 예에 따른 단계 S210을 상세하게 설명하기 위한 도면이다.
도 19는 본 발명의 실험 예에 따라 제조되는 멀티레벨 소자의 공정 조건을 도시한다.
도 20은 본 발명의 실험 예에 따른 액티브층 TEM 사진을 도시한다.
도 21은 본 발명의 일 실시 예에 따라 제조된 멀티레벨 소자의 I-V 특성을 도시한다.
도 22 및 도 23은 본 발명의 변형 예들에 따라 제조된 멀티레벨 소자의 I-V 특성을 도시한다.
도 24는 본 발명의 일 실시 예에 따른 액티브층의 두께에 따른 FET 특성 실험 결과를 도시한다.
도 25는 본 발명의 일 실시 예에 따라 제조된 멀티레벨 소자의 신뢰성 실험 결과를 도시한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시 예를 상세히 설명할 것이다. 그러나 본 발명의 기술적 사상은 여기서 설명되는 실시 예에 한정되지 않고 다른 형태로 구체화 될 수도 있다. 오히려, 여기서 소개되는 실시 예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성요소가 다른 구성요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
또한, 본 명세서의 다양한 실시 예 들에서 제1, 제2, 제3 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 따라서, 어느 한 실시 예에 제 1 구성요소로 언급된 것이 다른 실시 예에서는 제 2 구성요소로 언급될 수도 있다. 여기에 설명되고 예시되는 각 실시 예는 그것의 상보적인 실시 예도 포함한다. 또한, 본 명세서에서 '및/또는'은 전후에 나열한 구성요소들 중 적어도 하나를 포함하는 의미로 사용되었다.
명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함한다. 또한, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 구성요소 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 구성요소 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 배제하는 것으로 이해되어서는 안 된다. 또한, 본 명세서에서 "연결"은 복수의 구성 요소를 간접적으로 연결하는 것, 및 직접적으로 연결하는 것을 모두 포함하는 의미로 사용된다.
또한, 하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 것이다.
도 1은 본 발명의 일 실시 예에 따른 멀티레벨 소자를 설명하기 위한 도면이고, 도 2 및 도 3은 본 발명의 일 실시 예에 따른 멀티레벨 액티브층(active layer)을 설명하기 위한 도면이다.
본 발명의 일 실시 예에 따른 멀티레벨 소자라 함은, 기존의 0, 1 상태를 가지는 바이너리 상태가 아니라, 0, 1, 2 이상의 상태를 가질 수 있는 터너리(ternary) 이상의 상태를 가지는 소자를 의미할 수 있다. 즉, 기존의 소자가 on, off 2개의 상태만을 가질 수 있었다면, 본 발명의 일 실시 예에 따른 멀티레벨 소자는 on, off 외에 또 다른 제3의 상태를 가질 수 있다. 이하 도 1을 참조하여, 본 발명의 일 실시 예에 따른 멀티레벨 소자를 설명하기로 한다.
도 1을 참조하면, 일 실시 예에 따른, 멀티레벨 소자(100)는, 기판(110), 게이트 전극(120), 절연막(130), 액티브 구조체(135), 소스 및 드레인 전극(180, 185) 중 적어도 하나를 포함하여 이루어질 수 있다.
상기 기판(110)은 그 종류에 제한이 없으며, 예를 들어, 실리콘 기판, 유리 기판, 플렉서블 기판 중 적어도 하나로 이루어질 수 있다.
상기 게이트 전극(120)은 게이트 전압을 인가받는 구성으로, 전도성을 가지는 물질 예를 들어, 금속 물질로 이루어질 수 있다.
상기 절연막(130)은 유전층의 기능을 수행하는 구성으로, 절연 물질 예를 들어, 실리콘계 절연 물질, 금속 산화물계 절연 물질 중 적어도 하나의 물질로 이루어질 수 있다. 상기 절연막(130)의 두께는 인가되는 게이트 전압의 동작 범위에 상응하도록 정해질 수 있다. 예를 들어, 게이트 전압의 동작 범위가 낮은 경우, 절연막(130)의 두께는, 게이트 전압의 동작 범위가 높은 경우에 대비하여 얇을 수 다.
상기 액티브 구조체(15)는 적어도 한 층의 액티브층과 적어도 한 층의 배리어층을 포함할 수 있다. 상기 액티브층과 상기 배리어층은 교번하여 적층될 수 있다. 이 때, 액티브층 적어도 2 층 이상일 수 있고, 상기 배리어층은 액티브층의 일 면과 타 면 중 적어도 하나의 면에 접하도록 적층될 수 있다.
예를 들어, 도 1에 도시된 바와 같이, 제1 액티브층(150), 제2 액티브층(170)이 제공되는 경우, 제1 배리어층(140)이 절연막(130)과 제1 액티브층(150) 사이에 마련되고, 제2 배리어층(160)이 제1 액티브층(150), 제2 액티브츠(170) 사이에 마련될 수 있다. 이 경우, 게이트 전극(120)을 기준으로, 게이트 전극(120), 절연막(130), 제1 배리어층(140), 제1 액티브층(150), 제2 배리어층(160), 제2 액티브층(170)이 순차적으로 적층될 수 있다. 이 때, 게이트 전극(120)으로부터 멀어질수록 액티브층의 두께는 증가할 수 있다. 이와 달리, 게이트 전극(120)으로부터의 거리에 무관하게 액티브층의 두께는 일정할 수 있다.
일 예에 따르면, 제1 배리어층(140), 제1 액티브층(150), 제2 배리어층(160), 제2 액티브층(170) 각각은 수 nm의 두께를 가질 수 있다. 즉, 상기 액티브 구조체(135)는 초 박막으로 이루어질 수 있다.
일 예에 따르면, 상기 제1 및 상기 제2 액티브층(150, 170) 중 적어도 하나의 액티브층은, 도 2 및 도 3에 도시된 바와 같이, 비정질 영역(Amorphous Region; AM_R) 및 상기 비정질 영역(AM_R)에 의하여 둘러싸이는 복수의 결정질 영역(NC_R)을 포함하는 막(layer)으로 이루어질 수 있다. 즉, 상기 액티브층 내에는, 비정질 영역(AM_R)과 결정질 영역(NC_R)이 혼재할 수 있다.
이 때, 상기 결정질 영역(NC_R) 각각은 나노 사이즈로 이루어져 양자 구속 효과(quantum confinement effect)를 가질 수 있다. 구체적으로 상기 결정질 영역(NC_R)은 수 nm의 크기 예를 들어, 약 3nm의 크기를 가질 수 있고, 결정질 영역 간의 평균 거리는 약 2.5nm 일 수 있다. 다시 말해, 결정질 영역(NC_R)들은 서로 평균 약 2.5nm 거리를 두고 이격하며, 결정질 영역(NC_R)들은 비정질 영역(AM_R)에 둘러싸여 고립된 아일랜드 형상(island shape)을 가질 수 있다. 또한, 상기 결정질 영역(NC_R)들은 상기 비정질 영역(AM_R) 내에서 2차원 내에서 임의적으로 분포할 수 있다. 이에 따라 상기 결정질 영역(NC_R)은 3축 방향으로 양자 구속 효과를 제공할 수 있다. 즉, 상기 결정질 영역(NC_R)은 두께 방향 뿐 아니라 면 방향으로도 양자 구속 효과를 제공할 수 있다.
상기 액티브층의 구조에 의하여 멀티레벨 특성이 제공될 수 있는 바, 이에 대한 상세한 설명은 후술하기로 한다.
일 예에 따르면, 상기 액티브층(150, 170) 중 적어도 하나의 액티브층은 예를 들어, 금속 산화물을 포함할 수 있다. 상기 액티브층이 금속 산화물인 경우, 징크 옥사이드(ZnO)로 이루어질 수 있다.
상기 제1 및 상기 제2 배리어층(140, 160) 중 적어도 하나의 배리어층은, 유기물, 무기물, 유기-무기 복합물 중 적어도 하나를 포함하여 이루어질 수 있다. 상기 배리어층이 유기물인 경우, 상기 배리어층은 4MP(4-mercaptophenol)를 포함할 수 있고, 상기 배리어층이 유기-무기 복합물인 경우, 상기 배리어층은 Al 링커를 가지는 4MP 즉 Al4MP를 포함할 수 있다.
상기 배리어층은 상기 액티브층을 보호할 수 있다. 예를 들어, 상기 제1 액티브층(150) 형성 이후, 다른 층이 형성될 때, 상기 제2 배리어층(160)은 상기 제1 액티브층(150)이 의도치 않게 도핑되거나, 다른 층 증착에 따른 전구체가 상기 제1 액티브층(150)으로 침투하는 것을 최소화할 수 있다.
일 실시 예에 따르면, 상기 액티브층과 상기 액티브층에 인접하는 배리어층은 서로 초 격자 구조(super lattice structure)를 이룰 수 있다. 초 격자 구조에 의하여 안정성이 향상될 수 있다.
또한 일 실시 예에 따르면, 상기 배리어층은, 상기 액티브층과 인접 계면을 형성함으로써, 상기 액티브층을 기준으로 양 면의 배리어층이 양자 우물(quantum well)을 형성할 수 있다. 이에 대한 구체적인 설명은 후술하기로 한다.
상기 소스 및 상기 드레인 전극(180, 185)은 최 상단의 액티브층 또는 최 상단의 배리어층과 접촉할 수 있다. 만약, 액티브 구조체(135)의 최 상단이 도 1에 도시된 바와 같이, 제2 액티브층(170)인 경우, 상기 소스 및 상기 드레인 전극(180, 185)은 상기 제2 액티브층(170)과 접촉할 수 있다. 이 경우, 상기 소스 및 상기 드레인 전극(180, 185)은 상기 제2 액티브층(170) 외의 다른 액티브층 및 배리어층과는 비-접촉할 수 있다. 상기 소스 및 상기 드레인 전극(180, 185)이 최 상단의 배리어층과 접촉하는 경우에 대해서는 후술하기로 한다.
상기 소스 및 상기 드레인 전극(180, 185) 간에는 액티브층의 활성화 정도에 따라 전류가 흐를 수 있다. 일 예에 따르면, 상기 제1 액티브층(150)이 활성화된 경우, 상기 소스 전극(180)에서, 상기 드레인 전극(185)으로 전류가 흐르되, 상기 소스 전극(180)에서 전자가 상기 제2 액티브층(170), 제2 배리어층(160)을 순차적으로 터널링(tunneling)한 뒤, 상기 제1 액티브층(150)을 따라 흐를 수 있다. 상기 제1 액티브층(150)을 흐른 전자는 다시 상기 제2 배리어층(160) 및 상기 제2 액티브층(170)을 순차적으로 터널링 한 뒤, 상기 드레인 전극(185)로 제공될 수 있다. 또한 상기 제2 액티브층(170)이 활성된 경우, 상기 소스 전극(180)에서 상기 제2 액티브층(170)을 거쳐 상기 드레인 전극(185)으로 전류가 흐를 수 있다.
이상 도 1 내지 도 3을 참조하여 본 발명의 일 실시 예에 따른 멀리레벨 소자를 설명하였다. 이하 도 4 및 도 5를 참조하여 본 발명의 일 실시 예에 따른 멀리레벨 소자의 구동 방법을 설명하기로 한다.
도 4는 본 발명의 일 실시 예에 따른 멀티레벨 구동을 설명하기 위한 도면이고, 도 5는 본 발명의 일 실시 예에 따른 쉴드 효과를 설명하기 위한 도면이다. 본 발명의 일 실시 예에 따른 멀티레벨 구동 방법은 도 1 내지 도 3을 참조하여 설명한 멀티레벨 소자에 의하여 구현될 수 있다
도 4를 참조하면, 본 발명의 일 실시 예에 따른 멀티레벨 소자는 멀티레벨 전도도를 가질 수 있다. 다른 관점에서, 본 발명의 일 실시 예에 따른 멀티레벨 소자는 복수의 turn-on 전압을 가질 수 있다. 예를 들어, 상기 게이트 전극(120)에 인가되는 게이트 전압은, 제1 게이트 전압 범위(R1), 제2 게이트 전압 범위(R2), 제3 게이트 전압 범위(R3)으로 구분될 수 있다. 도 4에 도시된 바와 같이, 상기 제1 게이트 전압 범위(R1) 보다 상기 제2 게이트 전압 범위(R2)는 큰 전압 값을 가질 수 있다. 또한 상기 제2 게이트 전압 범위(R2)보다 상기 제3 게이트 전압 범위(R3)는 큰 전압 값을 가질 수 있다. 이하 각 게이트 전압 범위에 있어서의 구동 전압에 따른 I-V 커브 특성을 설명하기로 한다.
먼저, 제1 게이트 전압 범위(R1) 중 가장 작은 게이트 전압이 제1 turn-on 전압이 될 수 있다. 제1 turn-on 전압이 게이트 전극(120)에 인가되는 경우, 상기 제1 액티브층(150)이 활성화 즉, turn-on 될 수 있다. 이에 따라, 상기 소스 전극(180) 및 상기 드레인 전극(185) 사이에는 전류가 흐를 수 있다. 이 때, 제2 액티브층(170)은 비 활성화 즉, turn-off 상태일 수 있다. 이 후 제1 게이트 전압 범위(R1) 내에서 전압이 증가함에 따라, 상기 소스 및 상기 드레인 전극(180, 185) 사이에 흐르는 전류 크기는 증가할 수 있다. 즉, 제1 게이트 전압 범위(R1) 내에서 게이트 전압 증가에 따른 소스/드레인 전극 간 전류 비는 제1 기울기로 증가할 수 있다.
설명의 편의를 위하여 제2 게이트 전압 범위(R2)의 게이트 전압 인가는 후술하고, 제3 게이트 전압 범위(R3)의 게이트 전압 인가를 먼저 설명하기로 한다. 제1 및 제2 게이트 전압 범위(R1, R2) 보다 큰 제3 게이트 전압 범위(R3)의 게이트 전압이 인가되는 경우, 상기 제1 액티브층(150) 뿐 아니라 제2 액티브층(170)도 활성화 즉, turn-on 될 수 있다. 즉, 제3 게이트 전압 범위(R3) 내 가장 작은 게이트 전압은 제2 turn-on 전압이 될 수 있다. 이에 따라 상기 소스 및 드레인 전극(180, 185) 사이에는 전류가 흐를 수 있다. 상기 제3 게이트 전압 범위(R3)에서는 상기 제1 게이트 전압 범위(R1)과 달리, 제1 및 제2 액티브층(150, 170)이 모두 활성화된 상태이기 때문에, 제1 게이트 전압 범위(R1) 인가 시 보다 많은 전류가 상기 소스 및 드레인 전극(180, 185) 사이에 흐를 수 있다. 상기 제3 게이트 전압 범위(R3) 내에서 게이트 전압이 증가함에 따라, 상기 소스 및 상기 드레인 전극(180, 185) 사이에 흐르는 전류 크기는 제3 기울기로 증가할 수 있다. 즉, 제3 게이트 전압 범위(R3) 내의 게이트 전압 증가에 따른 전류 비는 제3 기울기로 증가할 수 있다.
제1 게이트 전압 범위(R1) 보다 크고 제3 게이트 전압 범위(R3) 보다 작은 제2 게이트 전압 범위(R2) 내의 게이트 전압이 게이트 전극(120)에 인가되는 경우, 상기 제1 액티브층(150)만 활성화 즉, turn-on 상태일 수 있다. 이 때, 제2 게이트 전압 범위(R2) 내에서 게이트 전압이 증가하더라도, 소스/드레인 전극(180, 185) 간의 전류 이동 정도는 유지될 수 있다. 즉, 제1 게이트 전압 범위(R1) 내에서 게이트 전압이 증가함에 따른, 상기 소스 및 상기 드레인 전극(180, 185) 사이에 흐르는 전류 크기는 예를 들어, 제1 기울기로 증가하는 반면, 제2 게이트 전압 범위(R2) 내에서 게이트 전압이 증가함에 따른, 상기 소스 및 상기 드레인 전극(180, 185) 사이에 흐르는 전류 크기는 상기 제1 기울기보다 적게 변할 수 있다. 보다 구체적으로 제2 게이트 전압 범위(R2) 내에서 게이트 전압이 증가하는 경우, 상기 소스 및 상기 드레인 전극(180, 185) 사이의 전류 값은 일정할 수 있다. 다시 말해, 제2 기울기는 0일 수 있다. 이는 제2 게이트 전압 범위(R2)의 게이트 전압이 게이트 전극(120)에 인가되는 경우, 상기 제1 액티브층(150)을 흐르는 전류의 양이 포화(saturation) 되었음을 의미한다. 즉, 제2 게이트 전압 범위(R2)에서는 게이트 전압의 증가하더라도 전류가 유지된다는 점에서 중개(intermediate) 전압 범위로 이해될 수 있다.
이어서, 도 5를 참조하여, 게이트 전압 범위에 따라 액티브층이 선택적을 활성화되는 것에 대해서 설명하기로 한다.
앞서 설명한 바와 같이, 제1 게이트 전압 범위(R1) 내의 게이트 전압이 인가되는 경우, 도 5(a)에 도시된 바와 같이, 게이트 필드(GF)가 제1 액티브층(150)에 제공될 수 있다. 이에 따라 제1 액티브층(150)이 turn-on 될 수 있다.
제2 게이트 전압 범위(R2)의 게이트 전압이 인가되는 경우, 도 5(b)에 도시된 바와 같이, 제1 액티브층(150)을 흐르는 전류에 의하여 게이트 전압에 의한 필드가 제2 액티브층(160)에 이르지 못하고 차폐되게 된다(shielding effect). 이 때, 상기 배리어층도, 상기 게이트 전압이 상기 제2 액티브층(170)에 이르는 것을 지연시키게 된다. 또한, 제2 게이트 전압 범위(R2)의 게이트 전압 인가 시에는 제1 액티브층(150)의 포화(saturation)에 의하여 게이트 전압을 증가시키더라도 소스 및 드레인 전극(180, 185) 사이의 전류는 일정하게 흐르게 된다. 다른 관점에서, 상기 배리어층(140, 160)은, 제2 게이트 전압 범위(R2) 내에서 게이트 전압이 증가하더라도 제2 액티브층(170)의 게이팅(gating)을 지연시키며, 제1 액티브층(150)의 제한된 전자 흐름을 유지할 수 있다.
제3 게이트 전압 범위(R3)의 게이트 전압이 인가되는 경우, 도 5(c)에 도시된 바와 같이, 필드 침투(field penetration)에 의하여 게이트 전압이 제2 액티브층(170)에 미치게 된다. 이에 따라 제2 액티브층(170)이 turn-on 될 수 있다.
쉴드 효과를 설명함에 있어서, 제2 게이트 전압 범위(R2)에서 쉴드 효과가 발생함을 설명하였으나, 제1 게이트 전압 범위(R1)에서도 쉴드 효과가 발생할 수 있음은 물론이다.
정리하면, 상기 제1 게이트 전압 범위(R1)의 게이트 전압이 게이트 전극(120)에 인가되면, 제1 액티브층(150)만 활성화되고, 제2 액티브층(170)은 활성화되지 못할 수 있다. 이어서 상기 제1 게이트 전압 범위(R2) 보다 큰 제2 게이트 전압 범위(R2)의 게이트 전압이 인가되면, 제1 액티브층(150)의 활성화 상태는 유지되되, 전류 이동은 포화 상태에 이를 수 있다. 또한 제2 액티브층(170)은 여전히 비 활성 상태일 수 있다. 이 후 상기 제2 게이트 전압 범위(R2) 보다 큰 제3 게이트 전압 범위(R3)의 게이트 전압이 인가되면, 제1 및 제2 액티브층(150, 170) 모두 활성화될 수 있다.
이에 따라 본 발명의 일 실시 예에 따른 멀티레벨 소자는 복수의 turn-on 전압을 가질 수 있다. 즉, 본 발명의 일 실시 예에 따른 멀티레벨 소자는 기존의 소자에서는 발생하지 않는 제2 게이트 전압 범위, 즉, 게이트 전압이 증가하더라도 전류의 크기에는 영향이 없는 범위를 가질 수 있으므로, 멀티리벨 전도도를 제공할 수 있다.
한 편 일 실시 예에 따르면, 상기 액티브층의 두께는 FET (Field Effect Transistor)가 나타나는 범위 내일 수 있다. 예를 들어, 징크 옥사이드를 포함하는 경우, 1.5nm 초과의 두께를 가질 수 있다. 만약, 징크 옥사이드의 두께가 1.5nm 보다 작으면, 징크 옥사이드가 FET 특성을 잃어버릴 수 있다. 또한 상기 액티브층의 두께는 20nm 이하일 수 있다. 만약 액티브층의 두께가 20nm 보다 두꺼운 경우, 제1 액티브층(150)을 흐르는 전류의 크기가 커지게 된다. 이에 따라 제1 액티브층(150)이 게이트 전압이 제2 액티브층(170)에 필드 침투하지 못하도록 막는 쉴드 효과가 커지게 된다. 이 경우, 제2 액티브층(170)을 turn-on 시키기 위해서는 지나치게 큰 게이트 전압이 필요하게 되는 바, 소비 전력 면에서 불리하게 된다. 또한, 게이트 절연막(130)가 큰 게이트 전압에 견디기 위해서, 보다 두꺼워져야 하는 바, 트랜지스터의 소형화 추세에도 부합하지 못하게 된다. 이에 반해, 제1 액티브층(150)의 두께가 20nm 이하인 경우, 일반적인 게이트 전압 범위 내에서도 제2 액티브층(170)이 turn-on 될 수 있으므로, 소비 전력 및 소형화 추세에 부합할 수 있다.
이상 도 4 및 도 5를 참조하여, 본 발명의 일 실시 예에 따른 멀티레벨 소자의 특성을 설명하였다. 이하에서는 도 6 내지 도 10을 참조하여, 본 발명의 일 실시 예에 따른 멀티레벨 메커니즘을 설명하기로 한다.
도 6 내지 도 10은 본 발명의 일 실시 예에 따른 멀티레벨 메커니즘을 설명하기 위한 도면이다. 구제적으로 도 6는 본 발명의 일 실시 예에 따른 공명 에너지 매칭을 설명하기 위한 도면이고, 도 7은 본 발명의 일 실시 예에 따른 density of state(DOS)를 설명하기 위한 도면이고, 도 8은 결정질, 비정질, 본 발명의 일 실시 예에 따른 액티브층의 density of state(DOS) 설명하기 위한 도면이고, 도 9는 본 발명의 일 실시 예에 따른 파동 함수를 설명하기 위한 도면이고, 도 10은 본 발명의 일 실시 예에 따른 멀티레벨 소자를 에너지 밴드 관점에서 설명하기 위한 도면이다.
앞서 도 4를 참조하여 설명한 바와 같이, 본 발명의 일 실시 예에 따른 멀티레벨 소자는, 게이트 전압의 증가가 전류 이동에 영향을 미치지 않는 제2 게이트 전압 범위(R2)를 가질 수 있다. 상기 제2 게이트 전압 범위(R2)에 의하여 멀티레벨 소자가 구현될 수 있는 것인 바, 제2 게이트 전압 범위(R2)를 생성하는 제1 및 제2 액티브층(150, 170)에 기반하여 멀티레벨 메커니즘을 설명하기로 한다. 설명의 편의를 위하여 상기 제1 액티브층(150)을 기초로 설명하나, 본 발명의 기술적 사상은 다른 액티브층 예를 들어, 제2 액티브층(170)에도 적용될 수 있음은 물론이다.
앞서 설명한 바와 같이, 본 발명의 일 실시 예에 따른 제1 액티브층(150)은 비정질 영역(Amorphous Region; AM_R) 및 상기 비정질 영역(AM_R)에 의하여 둘러싸이는 복수의 결정질 영역(NC_R)을 포함하는 막(layer)으로 이루어질 수 있다.
도 6을 참조하면, 상기 제1 액티브층(150)의 비정질 영역(AM_R)은 수 많은 편재 상태(localized state)들을 가질 수 있다. 이와 달리, 상기 제1 액티브층(150)의 결정질 영역(NC_R)은, 상기 비정질 영역(AM_R)에 의한 편재 상태들 보다 적은 소수의 이격화된 편재 상태(discrete localized state)들을 가질 수 있다. 이 경우, 상기 비정질 영역(AM_R)이 가지는 편재된 에너지 상태들 중 특정 에너지 상태(AM_E)와 상기 결정질 영역(NC_R)이 가지는 편재된 에너지 상태들 중 특정 에너지 상태(NC_E)가 서로 공명 에너지 매칭(resonant energy matching)을 이룰 수 있다.
상기 공명 에너지 매칭에 의한 하이브리드화(hybridization)는 양자화된 전도성 상태(quantized conduction state)를 제공할 수 있다. 상기 양자화된 전도성 상태는 전도성 상태를 제공하되, 제한된 전류 이동을 제공할 수 있다. 상기 양자화된 전도성 상태에 대하여 도 7 및 도 8(a)를 참조하여 보다 상세히 설명하기로 한다.
도 7 및 도 8(a)는 본 발명의 일 실시 예에 따른 density of state(DOS)를 도시한다. 참고로, DOS 시뮬레이션 결과는 VASP(Vienna ab initio simulation) 이라는 프로그램을 사용하되, 제조된 액티브층을 PBE(Perdew-Burke-Ernzerhof) exchange-correlation functional과 PAW(projector-augmented wave) pseudopotentials 방법으로 계산함으로써, 얻을 수 있다.
도 7 및 도 8(a)의 DOS는 전자 에너지의 증가에 따른 전자 상태 개수 변화를 나타낸다. 도 7에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 제1 액티브층(150)은 가 전도대(valence band)와 전도대(conduction band)를 가질 수 있다.
상기 가 전도대는 모빌리티 엣지(mobility edge)에 의하여 비 편재 상태인 익스텐디드 상태(extended state)와 편재 상태로 구분될 수 있다. 또한 전도대도 모빌리티 엣지에 의하여 익스텐디드 상태와 편재 상태로 구분될 수 있다. 여기서 모빌리티 엣지의 정의에 대해서는 도 8(c)를 참조하여 후술하기로 한다.
도 7 및 도 8(a)에 도시된 바와 같이, 본 발명의 일 실시 예에 따른 제1 액티브층(150)은 전도대(conduction band) 내의 로우 레벨 전자 에너지 범위(약 2.8eV~2.9eV)에서 제1 전자 상태 개수를 제공하고, 상기 전도대 내의, 상기 로우 레벨 전자 에너지 범위 보다 높은 하이 레벨 전자 에너지 범위(약 3.2eV 이상)에서 제2 전자 상태 개수를 제공할 수 있다.
이 때, 상기 로우 레벨 전자 에너지 범위에서의 제1 전자 상태 개수 곡선과, 상기 하이 레벨 전자 에너지 범위에서의 제2 전자 상태 개수 곡선은 서로 불연속적일 수 있다. 다시 말해, 상기 로우 레벨 전자 에너지 범위(약 2.9eV)의 최대 전자 에너지 값은, 상기 하이 레벨 전자 에너지 범위의 최소 전자 에너지 값(약 3.2eV) 보다 작을 수 있다. 여기서, 상기 로우 레벨 전자 에너지 범위 내에서 상기 제1 전자 상태 개수의 최대 값은 상기 하이 레벨 전자 에너지 범위 내에서 상기 제2 전자 상태 개수의 최소 값 보다 작을 수 있다. 또한, 도 8(a)에 도시된 바와 같이, 상기 로우 레벨 전자 에너지 범위에서 전자 상태 개수가 최대인 전자 에너지 값을 기준으로, 상기 제1 전자 상태 개수는 정규 분포를 이룰 수 있다.
일 실시 예에 따르면, 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위는 전도대 내의 모빌리티 엣지보다 높은 전자 에너지에서 제공될 수 있다(i.e. mobility edge quantization). 이는 제1 엑티브층(150)의 비정질 영역(AM_R)이 가지는 편재 상태의 에너지 레벨과, 결정질 영역이 가지는 편재 상태의 에너지 레벨이 매칭되되, 모빌리티 엣지 이상에서 매칭됨을 의미할 수 있다. 이에 따라, 상기 제1 액티브층(150)은 상기 로우 레벨 전자 에너지 범위 및 상기 하이 레벨 전자 에너지 범위는 전도성 상태를 제공할 수 있다. 이 때, 모빌리티 엣지 위에서 제1 전자 상태 개수를 가지는 로우 레벨 전자 에너지 범위에서의 전도 상태를 양자화된 익스텐디드 상태(quantized extended state)로 정의할 수 있다.
또한, 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이에서 편재 상태(즉, 전자 상태 개수는 0개)를 제공할 수 있다. 이는 액티브층의 결정질 영역(NC_R)이 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이에서 에너지 상태를 가지지 않음을 의미할 수 있다. 이에 따라 상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이에서 결정질 영역(NC_R)과 비정질 영역(AM_R) 간에 공명 에너지 매칭되지 않게 된다.
일 실시 예에 따르면, 상기 로우 레벨 전자 에너지 범위는 앞서 설명한 바와 같이, 상기 제1 액티브층(150)의 결정질 영역(NC_R)과 비정질 영역(AM_R)의 공명 에너지 매칭에 의하여 제공될 수 있다. 이 때, 상기 결정질 영역(NC_R)이 3축 방향으로 양자 구속 효과를 가지기 때문에, 상기 로우 레벨 전자 에너지 범위와 제1 전자 상태 개수에 의하여 정의되는 곡선은 매우 제한된 면적을 가질 수 있다. 이는 매우 제한된 캐리어가 존재할 수 있음을 의미할 수 있다.
일 실시 예에 따르면, 결정질 영역(NC_R)과 비정질 영역(AM_R)의 공명 에너지 매칭에 의하여 모빌리티 엣지 위의 로우 레벨 에너지 범위가 제공될 수 있다. 이와 달리, 종래의 결정질 영역 만을 포함하는 액티브층 또는 비정질 영역 만을 포함하는 액티브층은, 본 발명의 일 실시 예에 따른 모빌리티 엣지 위의 로우 레벨 에너지 범위를 제공할 수 없었다.
구체적으로 도 8(b)를 참조하면, 결정질 영역 만을 포함하는 액티브층은 밴드 엣지 상에서 전도대 테일이 형성됨을 확인할 수 있을 뿐, 전도대 내에는 연속적인 단일의 익스텐디드 상태가 제공될 뿐이다. 즉, 전도대 내에 서로 불연속적인 에너지 레벨이 존재하지 않음을 확인할 수 있다.
또한 도 8(c)를 참조하면, 비정질 영역 만을 포함하는 액티브층은 전도대가 모빌리티 엣지에 의하여 익스텐디드 상태와 편재 상태로 구분된 것을 확인할 수 있다. 그러나 전도대 내의 익스텐디드 상태는 연속적으로 단일 개 존재함을 확인할 수 있다.
이론적으로 비정질 영역은 앤더슨 편재화(Anderson localization)에 의하여 전자의 이동을 방해하는 수 많은 편재 상태들을 가진다. 앤더슨 편재화에 따르면, 전도대를 전자 에너지에 따라, 편재 상태와 비 편재 상태로 나누게 된다. 편재 상태에서는 비 전도성을 가지고, 비 편재 상태에서는 전도 상태를 가질 수 있다. 이 때 전도대를 편재 상태와 비 편재 상태로 나누는 기준이 모빌리티 엣지로 정의될 수 있다. 만약 모빌리티 엣지 이상의 전자 에너지가 제공되는 경우, 파동 함수가 확장(extended)될 수 있다. 이에 따라 전하 이동이 가능해질 수 있다. 이와 달리, 모빌리티 엣지 이하의 전자 에너지가 제공되는 경우, 파동 함수는 고립(isolated)되게 된다. 이에 따라 전하 이동이 불가능해진다.
즉, 비정질 영역 만을 포함하는 액티비층은 전도대 내 모빌리티 엣지 이상의 단일의 연속적인 비 편재 상태를 가질 뿐이므로, 전도대 내에 서로 불연속적인 에너지 레벨이 존재하지 않음을 알 수 있다.
그러나, 본 발명의 일 실시 예에 따른 제1 액티브층(150)은 결정질 영역(NC_R)과 비정질 영역(AM_R)의 공명 에너지 매칭에 의하여 양자화된 전도성 상태가 제공될 수 있다. 상기 양자화된 전도성 상태는 DOS 상에서 로우 레벨 에너지 범위에서 제1 전자 상태 개수가 존재함으로 확인될 수 있다.
일 실시 예에 따르면, 상기 양자화된 전도성 상태가 로우 레벨 에너지 상태에서 제한된 전자 상태 개수를 가지기 때문에, 앞서 설명한 제2 게이트 전압 범위(R2)가 제공될 수 있다. 다시 말해, 로우 레벨 에너지 범위가 모빌리티 엣지 상에 존재하되, 하이 레벨 에너지 범위와 불연속적으로 제한된 캐리어를 가지기 때문에, 제2 게이트 전압 범위(R2) 범위 내에서 게이트 전압이 증가하더라도, 제1 액티브층(150)을 흐르는 전류의 양은 제한되는 것이다. 이에 따라, 제1 게이트 전압 범위(R1)에 의한 제1 turn on 전압과 제3 게이트 전압 범위(R3)에 의한 제2 turn on 전압이 명확히 구분될 수 있는 것이다. 따라서, 게이트 전압의 동작 마진(operating margin)을 넓게 하더라도 에러(error) 발생율을 줄일 수 있다.
도 9는 본 발명의 일 실시 예에 따른 파동 함수를 설명하기 위한 도면이다.
도 9(a)를 참조하면, 본 발명의 일 실시 예에 따른 액티브층의 density of state는, 전도대 내의 모빌리티 엣지 아래 영역인 상태1, 로우 레벨 에너지 범위인 상태2, 하이 베렐 에너지 범위인 상태3으로 분류될 수 있다.
도 9(a)에서 분류된 상태에 따른 파동 함수 등위면(wave function isosurface) 시뮬레이션 결과를 도 9(b) 내지 도 9(d)에 도시하였다. 파동 함수 시뮬레이션은, 밀도 함수 이론(density function theory)에 따라 수행되었다.
상태1에 해당하는 경우, 파동 함수(wave function)은 도 9(b)와 같이 나타났다. 파동 함수가 다른 파동 함수와 중첩되지 못한 편재 상태임을 확인할 수 있다. 이와 달리 상태 2에 해당하는 경우, 파동 함수는 도 9(c)에 도시된 바와 같이, 파동 함수가 결정 영역과 비정질 영역을 따라 일정 중첩된 것을 확인할 수 있다. 이로써, 상태 2는 전도성 상태를 가짐을 확인할 수 있다. 또한 상태 3에 해당하는 경우, 파동 함수는 도 9(d)에 도시된 바와 같이, 파동 함수는 액티브층의 전면에 걸쳐 분포된 것을 확인할 수 있다. 상태 2와 상태 3 사이의 편재 상태에서도 도 9(b)와 같은 파동 함수 등위면을 가질 것으로 예상된다.
이상 도 9를 참조하여 설명한 바에 따르면, 상태 별 파동 함수 관점에서도 상태 2가 양자화된 전도성 상태를 가짐을 확인할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 멀티레벨 소자를 에너지 밴드 관점에서 설명하기 위한 도면이다.
도 10(a)를 참조하면, 본 발명의 일 실시 예에 따른 멀티레벨 소자(100)의 제1 배리어층(140), 제1 액티브층(150) 및 제2 배리어층(160)은 양자 우물을 형성할 수 있다. 도 10(a)에 도시된 quantized extended state는 앞서 도 6, 도 7, 도 8(a)를 참조하여 설명한 결정질 영역(NC_R)과 비정질 영역(AM_R)의 공명 에너지 매칭에 의하여 생성된, 양자화된 전도성 상태를 제공하는 에너지 레벨을 의미할 수 있다. 상기 제1 및 제2 배리어층(140, 160)의 전도대 엣지(conduction band edge)와 가 전도대 엣지(valence band edge)는 UPS(ultraviolet photoelectron spectroscopy)와 DUV(deep ultravilolet)으로 측정될 수 있다.
도 10(b)를 참조하면, 상기 제1 게이트 전압 범위(R1)에 상응하는 게이트 전압이 게이트 전극(120)에 인가되는 경우, 소스 및 드레인 전극(180, 185) 사이에는 전류가 흐를 수 있다. 앞서 설명한 바와 같이, 제1 액티브층(150)의 결정질 영역(NC_R) 및 비정질 영역(AM_R)의 공명 에너지 매칭에 의하여 양자화된 전도성 상태가 제공될 수 있다. 즉, 도 7 및 도 8(a)를 참조하여 설명한 바와 같이, 모빌리티 엣지 상의 로우 레벨 에너지 범위에서 제1 전자 상태 개수가 제공되므로, 제1 액티브층(150)이 활성화될 수 있다. 이에 따라, 상기 소스 및 상기 드레인 전극(180, 185) 사이에 전류가 흐를 수 있는 것이다. 이 경우 로우 레벨 에너지 범위에서 게이트 전압이 증가하게 되면, 전류 이동은 증가할 수 있다.
도 10(c)를 참조하면, 상기 제2 게이트 전압 범위(R2)에 상응하는 게이트 전압이 게이트 전극(120)에 인가되는 경우, 제한된 전자 만이 제1 액티브층(150)을 통과할 수 있다. 다시 말해, 상기 제2 게이트 전압 범위(R2)에서는 상기 도 7을 참조하여 설명한 로우 레벨 에너지 범위와 하이 레벨 에너지 범위 사이의 에너지가 제공될 수 있다. 이 경우, 상기 로우 레벨 에너지 범위가 제한된 범위를 가지기 때문에, 제2 게이트 전압 범위(R2) 내에서 게이트 전압이 증가하더라도 전류가 더 이상 증가하지 못하고 일정하게 유지될 수 있다.
도 10(d)를 참조하면, 상기 제3 게이트 전압 범위(R3)에 상응하는 게이트 전압이 게이트 전극(120)에 인가되는 경우, 제2 액티브층(170)이 활성화될 수 있다. 이에 따라 소스 및 드레인 전극(180, 185) 간에는 제2 액티브층(170)을 통한 전류 흐름이 생성될 수 있다.
상술한 내용을 정리하면, 본 발명의 일 실시 예에 따른 멀티레벨 소자는 도 4에 도시된 바와 같이, 게이트 전압의 스윕(sweep)에도 불구하고 전류 크기에는 변화가 없는 제2 게이트 전압 범위를 가진다. 즉, 제2 게이트 전압 범위는 제1 및 제3 게이트 전압 범위에서, 제1 및 제3 게이트 전압 범위를 확연히 구분할 수 있다. 이는 제2 게이트 전압 범위에 의하여 멀티레벨 전도도 특성이 제공됨을 의미한다.
제2 게이트 전압 범위에 대한 메커니즘을 도 6 내지 도 10을 참조하여 상술하였다. 즉, 도 7 및 도 8(a)에 도시된 바와 같이, 액티브층은 양자화된 익스텐디드 상태를 가진다. 특히 액티브층은 모빌리티 엣지 상에서 양자화된 익스텐디드 상태를 가진다. 액티브층이 "양자화된" 익스텐디드 상태를 가지기 때문에, 특정 게이트 전압 범위에서 제한된 캐리어를 가질 수 있다.
즉, 제2 게이트 전압 범위에서는, 액티브층을 흐리는 전류의 변화가 실질적으로 발생하지 않는데, 이는 액티브층이 제2 게이트 전압 범위에서는 이미 양자화된 익스텐디드 상태에 의하여 흐를 수 있는 최대의 전류가 흐르는 것으로 해석될 수 있다.
나아가 제2 게이트 전압 범위에서는 제1 액티브층을 흐르는 전류의 크기가 실질적으로 변하지 않기 때문에, 제1 액티브층에 의한 쉴드 효과의 크기도 실질적으로 변하지 않게 된다. 따라서, 제2 게이트 전압 범위 이상의 제3 게이트 전압 범위가 인가되는 경우, 제1 액티브층의 쉴드를 통과하는 게이트 필드의 에너지 양은 많아지게 된다. 제1 액티브층에서 제2 액티브층으로 향하는 게이트 필드를 차단하는 최대 쉴드 량이, 제1 액티브층의 전류 포화로 제한되기 때문이다. 이에 따라 제3 게이트 전압 범위에서는, 제2 액티브층도 게이팅될 수 있는 것이다.
이와 같이, 본 발명의 일 실시 예에 따른 멀티레벨 소자는, 모빌리티 엣지 상에서 양자화된 전도성 상태를 가진다는 점에서, 멀티 전도도 특성을 제공할 수 있다.
또한, 앞서 설명한 바와 같이, 양자화된 전도성 상태라는 특유의 현상은 액티브층의 막 특성에서 발현될 수 있다. 즉, 액티브층의 비정질 영역(AM_R)이 가지는 편재된 에너지 상태들 중 특정 에너지 상태(AM_E)와 상기 결정질 영역(NC_R)이 가지는 편재된 에너지 상태들 중 특정 에너지 상태(NC_E)가 서로 공명 에너지 매칭을 이룰 수 있다. 상기 공명 에너지 매칭에 의한 하이브리드화에 의하여 양자화된 전도성 상태(quantized conduction state)가 제공될 수 있다.
다만, 양자화된 전도성 상태가, 공명 에너지 매칭에 의하여 발현될 수 있음은 일 에이며, 이와 다른 방식에 의하여 발현될 수 있음은 물론이다.
이상 도 6 내지 도 10을 참조하여 본 발명의 일 실시 예에 따른 멀티레벨 메커니즘을 설명하였다. 이하 도 11 및 도 12를 참조하여 본 발명의 일 실시 예의 제1 변형 예를 설명하기로 한다.
도 11 및 도 12는 본 발명의 일 실시 예의 제1 변형 예를 설명하기 위한 도면이다. 제1 변형 예를 설명함에 있어서, 앞서 설명한 부분과 중복되는 내용은 설명을 생략하기로 한다.
도 11을 참조하면, 본 발명의 제1 변형 예에 따른 멀티레벨 소자는, 상기 제2 액티브층(170) 상에 제3 배리어층(172)을 더 포함할 수 있다. 이 경우, 상기 소스 및 드레인 전극(180, 185)는 상기 제3 배리어층(172)과 접촉할 수 있다. 다시 말해, 상기 소스 및 드레인 전극(180, 185)은 제1 배리어층(140), 제1 액티브층(150), 제2 배리어층(160), 제2 액티브층(170)과는 접촉하지 않을 수 있다. 즉, 상술한 일 실시 예에 따르면, 상기 소스 및 드레인 전극(180, 185)이 상기 제2 액티브층(170)과 접촉하였으나, 제1 변형 예에서는 상기 제3 배리어층(172)과 접촉할 수 있다.
도 12에 도시된 바와 같이, 상기 제1 변형 예에서는, 상기 소스 및 드레인 전극(180, 185)가 상기 제3 배리어층(172)과 접촉하기 때문에, 제1 게이트 전압 범위 내지 제4 게이트 전압 범위(R1 내지 R4)가 제공될 수 있다. 즉, 상기 제2 액티브층(170)도 제2 및 제3 배리어층(160, 172)에 의하여 양자화된 전도성 상태를 가지는 양자 우물을 제공할 수 있다. 이에 따라, 제4 게이트 전압 범위(R4)에서 게이트 전압이 증가하더라도 소스 및 드레인 전극(180, 185) 간의 전류는 일정하게 유지될 수 있다.
이상 도 11 및 도 12를 참조하여 본 발명의 제1 변형 예를 설명하였다. 이하 도 13 및 도 14를 참조하여, 본 발명의 제2 변형 예를 설명하기로 한다.
도 13 및 도 14는 본 발명의 일 실시 예의 제2 변형 예를 설명하기 위한 도면이다. 제2 변형 예를 설명함에 있어서, 제1 변형 예와 중복되는 내용은 설명을 생략하기로 한다.
도 13을 참조하면, 제3 배리어층(172) 상에 제3 액티브층(174)가 더 제공될 수 있다. 또한 상기 소스 및 드레인 전극(180, 185)은 제3 액티브층(174)과 접촉할 수 있다. 즉, 상기 소스 및 드레인 전극(180, 185)은 상기 소스 및 드레인 전극(180, 185)은 제1 배리어층(140), 제1 액티브층(150), 제2 배리어층(160), 제2 액티브층(170) 및 제3 배리어층(172)과는 접촉하지 않을 수 있다. 따라서 제1 변형 예에서는 제1 변형 예와 달리, 상기 소스 및 드레인 전극(180, 185)이 제3 액티브층(174)과 접촉할 수 있다.
도 14에 도시된 바와 같이, 상기 제2 변형 예에서는, 제3 액티브층(174)가 제공되기 때문에, 제1 게이트 전압 범위 내지 제5 게이트 전압 범위(R1 내지 R5)가 제공될 수 있다. 즉, 상기 제2 및 제4 게이트 전압 범위(R2, R4)에서, 양자화된 전도성 상태에 의한 포화 전류가 발생할 수 있고, 상기 제5 게이트 전압 범위(R5)에서 제3 액티브층(174)과 소스/드레인 전극(180, 185)의 접촉에 의하여 전류는 증가할 수 있다.
이하 본 발명의 일 실시 예 및 그 변형 예들을 설명하였다. 이하 도 15 내지 도 18을 참조하여 본 발명의 일 실시 예에 따른 멀티레벨 소자의 제조방법을 설명하기로 한다.
도 15는 본 발명의 일 실시 예에 따른 멀티레벨 소자의 제조방법을 설명하기 위한 순서도이고, 도 16 내지 도 18은 본 발명의 일 실시 예에 따른 단계 S210을 상세하게 설명하기 위한 도면이다.
도 15를 참조하면, 본 발명의 일 실시 예에 따른 멀티레벨 소자의 제조방법은, 제1 배리어층 형성 단계(S110), 제1 액티브층 형성 단계(S120), 제2 배리어층 형성 단계(S130) 및 제2 배리어층 형성 단계(S140) 중 적어도 하나의 단계를 포함하여 이루어질 수 있다. 이하 각 단계에 대하여 설명하기로 한다.
단계 S110
단계 S110은 사전 준비 단계로, 기판을 준비하는 단계, 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극 상에 게이트 절연막을 형성하는 단계를 포함하여 이루어질 수 있다.
상기 게이트 절연막 상에 제1 배리어층이 형성될 수 있다. 상기 제1 배리어층은 분자층 성장법(MLD)을 통하여 제조될 수 있다. 예를 들어, 상기 분자층 성장법을 통하여 Al4MP를 증착하는 경우, 분자층 성장법은, TMA(trimethylaluminium) 전구체 제공 단계, 퍼지 단계, 4MP 전구체 제공 단계, 퍼지 단계를 포함하여 이루어질 수 있다.
이로써, 제1 배리어층(140)이 증착될 수 있다.
단계 S120
단계 S120에서 제1 액티브층(150)이 증착될 수 있다. 단계 S120을 구체적으로 설명하기 위하여 도 16을 참조하기로 한다.
도 16은 본 발명의 일 실시 예에 따른 단계 S120을 상세하게 설명하기 위한 순서도이다.
도 16을 참조하면, 본 발명의 일 실시 예에 따른 제1 액티브층 제조방법은, 소스 가스 가압 도징 단계(S210), 제1 메인 퍼징 단계(S220), 반응 가스 도징 단계(S230) 및 제2 메인 퍼징 단계(S240) 중 적어도 하나의 단계를 포함하여 이루어질 수 있다. 이하 각 단계에 대하여 설명하기로 한다.
단계 S210
소스 가스 가압 도징 단계(S210)를 위하여 소스 가스가 준비될 수 있다. 소스 가스는 증착 하고자 하는 막의 종류에 따라 다양하게 준비될 수 있다. 예를 들어, 증착 하고자 하는 막이 금속 산화물인 경우, 그에 대응하는 금속 전구체 소스 가스가 준비될 수 있다. 예를 들어, 증착 하고자 하는 막이 징크 옥사이드(ZnO)인 경우, 소스 가스는 DEZ(diethyl zinc)를 포함할 수 있다.
상기 소스 가스는 상기 챔버의 유출구를 닫은 상태에서 제공될 수 있다. 이에 따라, 소스 가스가 챔버 내로 유입됨에 따라 챔버 내의 압력은 상승할 수 있다. 다시 말해, 소스 가스의 공급에 의하여 챔버 내의 압력이 상승하기 때문에 소스 가스가 가압 분위기에서 기판이 흡착될 수 있다. 또한, 상승된 챔버의 압력은 소정 시간 유지될 수 있다. 이에 따라 기판 흡착 효율이 향상될 수 있다.
이 때, 단계 S210은 0.03Torr 초과 바람직하게는 0.1Torr, 나아가 0.3Torr 이상일 수 있다. 또한 단계 S210에서 공정 온도는 80도 내지 250도일 수 있다.
단계 S220
제1 메인 퍼징하는 단계(S220)에서, 불활성 가스가 이용될 수 있으며, 불활성 가스는 예를 들어, 아르곤(Ar), 또는 질소(N2) 가스로 이루어질 수 있다. 퍼징하는 단계에 의하여, 기판의 표면에 흡착되지 못한 과잉 소스 가스가 제거될 수 있다.
단계 S230
반응 가스 도징 단계(S230)에서, 반응 가스는, 소스 가스와 반응하여 증착 하고자 하는 막으로 환원될 수 있다. 예를 들어, 소스 가스가 DEZ를 포함하는 경우, 반응 가스는 H2O로 이루어질 수 있다.
단계 S240
반응 가스 도징 단계 이후 제2 메인 퍼징하는 단계(S240)가 더 수행될 수 있다. 이로써, 기판의 표면에 흡착되지 못한 과잉 가스가 제거될 수 있다.
이상 본 발명의 일 실시 예에 따른 단계 S210 내지 단계 S240을 설명하였다. 이하 단계 S210의 가압 도징에 대하여 상세히 설명하기로 한다.
단계 S210의 가압 도징
단계 S210의 소스 가스 가압 도징 단계는 가압 분위기에서 수행될 수 있다. 다시 말해, 소스 가스 가압 도징 단계는 고압의 분위기에서 수행될 수 있으며, 이는 가압 단계로 약칭될 수 있다.
설명의 편의를 위하여, 단계 S210의 소스 가스 가압 도징 단계에 대해서 상술하나, 단계 S230의 반응 가스를 도징하는 단계에서도 가압 도징이 수행될 수 있음은 물론이다.
일 실시 예에 따른 가압 도징 단계는, 기판이 마련된 챔버 내를 밀폐시킨 상태에서 수행될 수 있다. 예를 들어, 챔버의 유출 밸브를 닫은 상태에서, 금속 전구체 소스 가스를 챔버 내로 공급함(서브 가압 도징 단계)으로써, 챔버 내를 고압으로 유도하고 유도된 고압을 유지(서브 노출 단계)할 수 있다. 고압을 소정 시간 유지함으로써, 고압의 분위기에서 금속 전구체 소스 가스가 대상 면에 흡착되도록 유도할 수 있다.
즉, 가압 도징 단계는, 서브 가압 도징 단계, 서브 노출 단계 및 서브 퍼징 단계 중 적어도 하나의 단계를 포함할 수 있다. 상기 서브 가압 도징 단계는, 챔버의 유출구를 닫은 상태에서 소스 가스를 제공하여, 챔버 내의 소정 압력에 이르게 하는 단계로 이해될 수 있다. 상기 서브 노출 단계는, 서브 가압 도징 단계에 의하여 제공된 소정 압력을 유지하는 단계이다. 이를 위하여, 챔버의 유입구 및 유출구가 모두 닫힐 수 있다. 즉, 챔버는 밀폐될 수 있다. 상기 서브 퍼징 단계는, 상기 서브 노출 단계 이후에 수행되어, 과잉 공급된 소스 가스를 제거할 수 있다.
이 때, 서브 노출 단계의 압력은 도 17에 도시된 바와 같이, 서브 노출 단계의 횟 수가 증가하더라도 일정하게 유지될 수 있고, 이와 달리 도 18에 도시된 바와 같이 증가할 수 있다. 참고로 도 17의 Y 축은 압력을 도시하고, X 축은 공정 단계를 도시한다.
일 실시 예에 따르면, 단계 S210의 공정 온도는 80도 내지 250도 사이일 수 있다.
또한, 단계 S210의 각 서브 단계들은 서로 동일한 온도에서 수행될 수 있으며 특히 저온에서 수행될 수 있다. 본 명세서에서 의미하는 저온이라 함은 250도 이하를 의미하는 것으로 바람직하게는 80도 이상 250도 이하를 의미할 수 있다.
상술한 단계 S210 내지 단계 S240에 의하여 제1 액티브층(150)이 증착될 수 있다. 이 때, 단계 S210 내지 단계 S240의 반복 횟수에 따라 증착되는 막의 두께가 제어될 수 있다. 예를 들어, 증착되는 막이 징크 옥사이드인 경우, 막의 두께는 1.5nm를 초과하도록 단계 S210 내지 단계 S240이 반복될 수 있다. 또한 증착되는 막이 징크 옥사이드인 경우, 막의 두께가 20nm 이하가 되도록 단계 S210 내지 단계 S240이 반복될 수 있다.
단계 S210 내지 단계 S240에 따라 제조된 액티브층은 앞서 도 7 및 도 8(a)에 도시된 바와 같이 DOS 시뮬레이션 결과를 제공할 수 있다. 즉, 양자화된 전도성 상태, 보다 구체적으로는 모빌리티 엣지 보다 높은 에너지에서, 양자화된 전도성 상태를 제공할 수 있다. DOS 시뮬레이션 결과는 앞서 설명한 바와 같이, VASP(Vienna ab initio simulation) 이라는 프로그램을 사용하되, 제조된 액티브층을 PBE(Perdew-Burke-Ernzerhof) exchange-correlation functional과 PAW(projector-augmented wave) pseudopotentials 방법으로 계산함으로써, 얻을 수 있다.
단계 S130
다시 도 15를 참조하면, 제1 액티브층(150) 상에 제2 배리어층(160)이 증착될 수 있다. 단계 S130은 앞서 설명한 단계 S110에 대응하므로 구체적인 설명을 생략하기로 한다.
단계 S140
제2 배리어층(160) 상에 제2 액티브층(170)이 증착될 수 있다. 이 때, 단계 S140은 앞서 설명한 단계 S120에 대응하므로 구체적인 설명을 생략하기로 한다.
상기 제2 액티브층(170) 상에는 소스 전극 및 드레인 전극(180, 185)이 증착될 수 있다. 이에 따라 본 발명의 일 실시 예에 따른 멀티레벨 소자가 제조될 수 있다.
한편, 도 11 및 도 13을 참조하여 설명한 본 발명의 변형 예도, 액티브층 증착 횟수 및 배리어층 증착 횟수에 따라 제조될 수 있음은 물론이다.
또한, 단계 S140을 생략하고, 상기 단계 S130에 따른 제2 배리어층(160) 상에, 상기 제2 배리어층(160)과 접촉하도록 소스 및 드레인 전극(180, 185)이 형성될 수도 있다.
이상 도 15 내지 도 18을 참조하여 본 발명의 일 실시 예에 따른 멀티레벨 소자의 제조방법과 그 변형 예들의 제조방법을 설명하였다. 이하, 도 19 내지 도 24를 참조하여 본 발명의 일 실시 예 및 그 변형 예들의 실험 예를 설명하기로 한다.
도 19는 본 발명의 실험 예에 따라 제조되는 멀티레벨 소자의 공정 조건을 도시한다. 도 19는 특히 본 발명의 일 실시 예에 따른 액티브층의 공정 조건을 도시한다. 도 20은 본 발명의 실험 예에 따른 액티브층 TEM 사진을 도시하고, 도 21은 본 발명의 일 실시 예에 따라 제조된 멀티레벨 소자의 I-V 특성을 도시한다.
실험 예
실험 예에 따른 멀티레벨 소자를 제작하기 위하여 먼저 300nm 두께의 실리콘 웨이퍼를 기판으로 준비하고, 실리콘 웨이퍼 상에 70nm 두께의 알루미늄 게이트 전극을 증착하였다. 게이트 전극 증착 시에는 열 기상 증착을 통하여 증착시켰다. 게이트 전극 상에 절연막으로서, 산화 알루미늄(Al2O3)을 증착하였다. 산화 알루미늄은 원자층 증착 공정으로 증착되었으며, TMA 전구체 소스 가스 제공 단계, 퍼지 단계, H2O 제공 단계, 퍼지 단계 순서로 진행하였다. 산화 알루미늄의 두께는 증착되는 액티브층의 층 수에 따라 달리하였다. 산화 알루미늄의 두께는 액티브층의 층 수가 증가할수록 두껍게 하였다.
단계 S110에 따라, 절연막인 산화 알루미늄 상에 제1 배리어층을 증착하였다. 이를 위하여 TMA 소스 가스를 2초간 20도의 온도에서 제공하고, 아르곤 퍼지 가스를 20초간 제공하고, 4MP를 반응 가스로 20초간 75 도의 온도에서 제공하고, 아르곤 퍼지 가스를 200초간 제공하였다. 이를 통하여 약 9nm 두께의 제1 배리어층을 증착하였다.
이어서, 단계 S120 (단계 S210 내지 단계 S240)에 따라, 제1 배리어층 상에 제1 액티브층을 증착하였다. 이를 위하여 도 19에 도시된 바와 같이, 단계 S210을 수행하되, DEZ를 4번의 서브 가압 도징으로 제공하였다. 즉, 제1 서브 가압 도징 시에는 DEZ를 챔버의 유출구를 닫은 상태에서 제공하여, 1.0Torr까지 챔버의 압력을 증가시켰다. 이후 3초간 챔버의 유입구도 닫아서, 1.0Torr의 압력에서 DEZ를 침투시켰다. 이후 15초간 서브 퍼징 하였다. 이후 제2 서브 가압 도징 시에는 DEZ를 챔버의 유출구를 닫은 상태에서 제공하여, 1.0Torr까지 챔버 내의 압력을 다시 증가시켰다. 이후 3초간 챔버의 유입구도 닫아서, 1.0Torr의 압력에서 DEZ를 침투시켰다. 같은 방식으로 제4 서브 가압 도징 단계, 제4 서브 침투 단계까지 수행하였다.
이 후 단계 S220에 띠리 15초간 제1 메인 퍼징 단계를 수행하였다.
단계 S230를 수행하되, H2O를 4번의 서브 가압 도징, 서브 노출 단계로 제공하였다. 이 때, 침투 시간은 DEZ 도징보다 길게 하였다. 이는 소스 가스인 DEZ보다 반응 가스인 H2O가 보다 응집되는 경향이 크다는 점을 고려한 것이다.
이후 단계 S240에 따라 25초간 퍼지하였다.
단계 S210 내지 단계 S240에서의 공정 온도는 약 110도로 하였다.
단계 S210 내지 단계 S240을 반복하여 약 2.5nm 두께의 징크 옥사이드 액티브층을 증착하였다.
이어서, 단계 S130 및 단계 S140에 따라 제2 배리어층 및 제2 액티브층을 증착하였다. 단계 S130은 단계 S110의 공정 조건에 대응되고, 단계 S140은 단계 S120의 공정 조건에 대응되므로 구체적인 설명을 생략하기로 한다.
이 후 70nm 두께의 알루미늄으로 소스 및 드레인 전극을 형성하였다.
이로써, 본 발명의 실험 예에 따른 멀티레벨 소자를 제조하였다.
실험 예에 따라 제조된 멀티레벨 소자의 액티브층을 TEM 사진을 촬영하였다. TEM 사진 확인 결과 도 20에 도시된 바와 같이, 액티브층은, 복수의 결정질 영역과 복수의 결정질 영역을 둘러싸는 비정질 영역을 포함함을 확인할 수 있었다. 각각의 결정질 영역은 나노 사이즈인 것으로 확인되었으며, 약 3nm의 크기를 가지는 것을 확인되었다. 또한, 인접한 결정질 영역 사이의 거리는 약 2.5nm로 확인되었다. 또한 결정질 영역은 2차원 상에서 임의적으로 배열된 것을 확인할 수 있었다(도 2 참조).
본 실험 예를 제조함에 있어서, 액티브층은 약 110도의 저온에서 제조되었다. 즉 저온에서 결정질 영역과 비정질 영역이 혼재된 액티브층의 제조가 가능하다는 점에서, 공정 온도에 의한 제약으로부터 자유로울 수 있다.
도 21(a)에 도시된 바와 같이, 실험 예에 따라 제조된 멀티레벨 소자의 I-V 곡선을 확인하였다. 확인 결과, 실험 예에 따라 제조된 멀티레벨 소자는 도 4를 참조하여 설명한 바와 같이, 제1 내지 제3 게이트 전압 범위(R1 내지 R3)를 가지는 것으로 확인되었다.
제1 게이트 전압 범위는 0.28 볼트에서 1 볼트로 확인되었다. 즉, 0.28 볼트에서 제1 액티브층이 활성화되었다. 제2 게이트 전압 범위는 1 볼트에서 2 볼트로 확인되었다. 즉 1 볼트에서 2 볼트 사이에서는 전류 크기가 약 3.9nA로 일정하였다. 이는 앞서 설명한 바와 같이 비정질 영역의 에너지 상태와 나노 결정질 영역의 에너지 상태의 공명 에너지 매칭에 의한 결과로 해석된다. 즉, 양자화된 전도성 상태에 의하여 전압의 크기 변화에도 불구하고 전류의 크기는 일정한 것으로 보인다. 제3 게이트 전압 범위는 2 볼트 이상으로 확인되었다. 즉 2 볼트 이상의 전압에서 제1 액티브층을 통과한 게이트 필드가 제2 액티브층도 활성화시키는 것으로 확인되었다. 이 때, 제2 게이트 전압 범위에서의 포화 전류 크기는 제1 엑티브층의 두께에 따라 제어될 수 있을 것으로 예상된다.
또한, 추가적으로 실험 예에 따른 멀티레벨 소자를 이론적으로 모델링하였다. 이후, 실험 예에 따른 멀티레벨 소자의 I-V 곡선과 모델링된 소자의 I-V 곡선을 대비하였다. 대비 결과 도 21(b)에 도시된 바와 같이, 실험 예의 값과 모델링된 소자의 값이 잘 일치하는 것을 확인할 수 있다.
도 22 및 도 23은 본 발명의 변형 예들에 따라 제조된 멀티레벨 소자의 I-V 특성을 도시한다.
도 22는 본 발명의 제1 변형 예에 따라 제조된 멀티레벨 소자의 I-V 특성을 도시한다. 제1 변형 예에서는 제2 액티브층 상에 제3 배리어층이 추가적으로 증착되었으므로, 단계 S110에 따른 공정 조건에 따라 제3 배리어층을 추가 증착하였다. 즉, 앞서 설명한 실험 예의 공정 조건에 따라 제3 배리어층을 추가 증착하였다. 제3 배리어층의 두께는 약 9nm로 하였다.
도 22에 도시된 바와 같이, 제1 변형 예에 따른 멀티레벨 소자는, 도 12를 참조하여 설명한 바와 같이, 제1 내지 제4 게이트 전압 범위(R1 내지 R4)를 가지는 것을 확인되었다.
제1 게이트 전압 범위는 0.28 볼트에서 3 볼트로 확인되었다. 즉, 0.28 볼트에서 제1 액티브층이 활성화되었다. 제2 게이트 전압 범위는 3 볼트에서 8 볼트로 확인되었다. 즉 3 볼트에서 8 볼트 사이에서는 전류 크기가 약 0.021uA로 일정하였다. 이는 앞서 설명한 바와 같이 비정질 영역의 에너지 상태와 나노 결정질 영역의 에너지 상태의 공명 에너지 매칭에 의한 결과로 해석된다. 즉, 양자화된 전도성 상태에 의하여 전압의 크기 변화에도 불구하고 전류의 크기는 일정한 것으로 보인다. 제3 게이트 전압 범위는 8 볼트에서 15 볼트로 확인되었다. 즉 8 볼트 이상의 전압에서 제1 액티브층을 통과한 게이트 필드가 제2 액티브층도 활성화시키는 것으로 확인되었다. 또한 제4 게이트 전압 범위는 15 볼트 이상으로 확인되었다. 제4 게이트 전압 범위에서 전류 크기는 약 0.134uA로 확인되었다. 제4 게이트 전압 범위에서는 제2 액티브층도 포화된 것을 확인할 수 있는 것이다
도 23은 본 발명의 제2 변형 예에 따라 제조된 멀티레벨 소자의 I-V 특성을 도시한다. 제2 변형 예에서는 제1 변형 예에서, 제3 액티브층이 추가적으로 증착되었으므로, 단계 S120에 따른 공정 조건에 따라 제3 액티브층을 추가 증착하였다. 즉 앞서 설명한 실험 예의 공정 조건에 따라 제3 액티브층을 추가 증착하였다. 제3 액티브층의 두께는 약 2.5nm로 하였다.
도 23에 도시된 바와 같이, 제2 변형 예에 따른 멀티레벨 소자는, 도 14를 참조하여 설명한 바와 같이, 제1 게이트 전압 범위(R1), 제2 게이트 전압 범위(R2), 제3 게이트 전압 범위(R3), 제4 게이트 전압 범위(R4), 제5 게이트 전압 범위(R5)를 가지는 것으로 확인되었다.
제1 게이트 전압 범위는 0.28 볼트에서 3 볼트로 확인되었다. 즉, 0.28 볼트에서 제1 액티브층이 활성화되었다. 제2 게이트 전압 범위는 3 볼트에서 8 볼트로 확인되었다. 즉 3 볼트에서 8 볼트 사이에서는 전류 크기가 약 0.021uA로 일정하였다. 이는 앞서 설명한 바와 같이 비정질 영역의 에너지 상태와 나노 결정질 영역의 에너지 상태의 공명 에너지 매칭에 의한 결과로 해석된다. 즉, 양자화된 전도성 상태에 의하여 전압의 크기 변화에도 불구하고 전류의 크기는 일정한 것으로 보인다. 제3 게이트 전압 범위는 8 볼트에서 15 볼트로 확인되었다. 즉 8 볼트 이상의 전압에서 제1 액티브층을 통과한 게이트 필드가 제2 액티브층도 활성화시키는 것으로 확인되었다. 또한 제4 게이트 전압 범위는 15 볼트에서 25 볼트로 확인되었다. 제4 게이트 전압 범위에서 전류 크기는 약 0.134uA로 확인되었다. 제4 게이트 전압 범위에서는 제2 액티브층도 포화된 것을 확인할 수 있는 것이다. 제5 게이트 전압 범위는 25 볼트 이상으로 확인되었다.
변형 예들의 I-V 곡선을 살펴볼 때, 본 발명의 일 실시 예에 따른 멀티레벨 소자 제조방법에 있어서, 액티브층 및 배리어층의 적층 층 수를 제어함으로써, 멀티레벨 상태를 3개, 4개,??n개로 용이하게 제어할 수 있음을 확인할 수 있다.
또한 제1 변형 예와 제2 변형 예를 대비하여 보면, 소스 전극 및 드레인 전극이 배리어층과 접촉하는지 또는 액티브층과 접촉하는지 여부에 따라 마지막 게이트 전압 범위 구간에서 전류가 일정하거나 증가하는 것으로 나타났다. 이에 따라 원하는 소자 특성에 따라 소스 전극 및 드레인 전극과 접촉하는 층은 배리어층 또는 액티브층 중에 선택될 수 있다.
도 24는 본 발명의 일 실시 예에 따른 액티브층의 두께에 따른 FET 특성 실험 결과를 도시한다. 도 24는 도 19를 참조하여 설명한 공정 조건에 따라 액티브층을 증착하되, 액티브층의 두께에 따른 FET 특성을 도시한다.
FET 특성을 확인하기 위하여, 기판, 게이트 전극, 절연막, 징크 옥사이드를 포함하는 액티브층, 소스 및 드레인 전극으로 이루어진 트랜지스터를 제조하였다.
도 19를 참조하여 설명한 액티브층 증착 단계의 반복 횟수를 증가시켜 가면서, 징크 옥사이드 액티브층의 두께인 1.5nm, 3nm, 4nm, 5nm, 6nm, 7nm 8nm, 9nm, 10nm 트랜지스터를 각각 제조하였다.
도 24를 참조하면, 징크 옥사이드 액티브층의 두께가 1.5nm인 경우, FET(field effect transistor) 특성이 나타나지 않음을 확인할 수 있다. 이에 따라 금속 산화물층의 두께는 1.5nm를 초과하는 것이 FET 특성 관점에서 바람직할 수 있다. 금속 산화물층의 두께가 1.5nm를 초과하는 경우, 안정적인 FET 특성이 나타남을 확인할 수 있다. 즉 금속 산화물층의 두께가 1.5nm를 초과하는 경우, 점멸비 특성, 이동도 특성, 문턱 전압, SS value가 나타남을 확인할 수 있다.
이로써, 액티브층이 금속 산화물 예를 들어, 징크 옥사이드를 포함하는 경우, 액티브층의 두께는 1.5nm를 초과하는 것이 바람직할 수 있다. 이를 위하여, 단계 S210 내지 단계 S240은 소정 횟수 반복 수행될 수 있다. 예를 들어, 소정 횟수는 1회 이상일 수 있고, 일 구현 예에 따르면 7회 이상일 수 있다.
도 25은 본 발명의 일 실시 예에 따라 제조된 멀티레벨 소자의 신뢰성 실험 결과를 도시한다.
도 25를 참조하면 본 발명의 일 실시 예에 따라 제조된 실험 예는, 180일의 경과 후에도 I-V 곡선이 유지되는 것을 확인할 수 있다. 특히, 제2 게이트 전압 범위인, 전류가 포화된 영역도 180일간 잘 유지되는 것을 확인할 수 있다. 이는, 액티브층과 배리어층의 초 격자 구조에 의하여 우수한 안정성이 제공되는 것으로 해석될 수 있다.
이상, 본 발명을 바람직한 실시 예를 사용하여 상세히 설명하였으나, 본 발명의 범위는 특정 실시 예에 한정되는 것은 아니며, 첨부된 특허청구범위에 의하여 해석되어야 할 것이다. 또한, 이 기술분야에서 통상의 지식을 습득한 자라면, 본 발명의 범위에서 벗어나지 않으면서도 많은 수정과 변형이 가능함을 이해하여야 할 것이다.
100: 멀티레벨 소자
110: 기판
120: 게이트 전극
130: 절연막
140: 제1 배리어층
150: 제1 액티브층
160: 제2 배리어층
170: 제2 액티브층
172: 제3 배리어층
174: 제3 액티브층
180: 소스 전극
185: 드레인 전극

Claims (36)

  1. 전도대(conduction band) 내의 로우 레벨(low level) 전자 에너지 범위에서 제1 전자 상태 개수를 제공하고, 상기 전도대 내의, 상기 로우 레벨 전자 에너지 범위 보다 높은 하이 레벨(high level) 전자 에너지 범위에서 제2 전자 상태 개수를 제공하며,
    상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위의 전자 상태들은 익스텐디드 상태들이고,
    상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이에서, 편재 상태(localized state)가 제공되고,
    상기 로우 레벨 전자 에너지 범위의 최대 전자 에너지 값은, 상기 하이 레벨 전자 에너지 범위의 최소 전자 에너지 값 보다 작고,
    상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이의 편재 상태에서, 익스텐디드 전자 상태 개수는 0개인, 막.
  2. 삭제
  3. 삭제
  4. 제1 항에 있어서,
    상기 로우 레벨 전자 에너지 범위에서 전자 상태 개수가 최대인 전자 에너지 값을 기준으로, 상기 제1 전자 상태 개수는 정규 분포되는, 막.
  5. 제1 항에 있어서,
    상기 로우 레벨 전자 에너지 범위 내에서 상기 제1 전자 상태 개수의 최대 값은 상기 하이 레벨 전자 에너지 범위 내에서 상기 제2 전자 상태 개수의 최소 값 보다 작은, 막.
  6. 삭제
  7. 제1 항에 있어서,
    상기 전도대 내에, 전자가 존재할 수 있는 가장 낮은 에너지 상태인, 모빌리티 엣지(mobility edge)가 제공되며,
    상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위는, 상기 모빌리티 엣지 보다 높은 에너지 값을 가지는, 막.
  8. 제1 항에 있어서,
    상기 로우 레벨 전자 에너지 범위에서의 제1 전자 상태 개수 곡선과, 상기 하이 레벨 전자 에너지 범위에서의 제2 전자 상태 개수 곡선은 서로 불연속적인, 막.
  9. 게이트 전극;
    상기 게이트 전극의 상부에 순차적으로 배치된 제1 액티브층, 배리어층, 및 제2 액티브층을 구비하는 액티브 구조체; 및
    소스 전극 및 드레인 전극;을 포함하되,
    상기 게이트 전극에 인가되는 게이트 전압의 크기에 따라 상기 제1 및 상기 제2 액티브층 중에서 채널이 형성되는 액티브층의 개수가 제어되고,
    상기 게이트 전압에 따른 상기 소스 전극과 상기 드레인 전극 사이에 흐르는 전류의 변화를 기준으로 상기 게이트 전압은 제1 게이트 전압 범위, 제2 게이트 전압 범위 및 제3 게이트 전압 범위로 구분되되, 상기 게이트 전압의 증가 순서로 상기 제1, 상기 제2 및 상기 제3 게이트 전압 범위가 제공되고,
    상기 게이트 전극에 상기 제2 게이트 전압 범위의 게이트 전압이 인가된 경우, 상기 제1 액티브층에 흐르는 전류에 의하여 상기 게이트 전극에서 상기 제2 액티브층에 가해지는 필드가 차폐되는, 멀티레벨 소자.
  10. 삭제
  11. 삭제
  12. 삭제
  13. 제9 항에 있어서,
    상기 게이트 전극에 상기 제1 게이트 전압 범위 내의 게이트 전압이 인가되는 경우, 상기 제1 액티브층만 활성화되고,
    상기 게이트 전극에 상기 제3 게이트 전압 범위 내의 게이트 전압이 인가되는 경우, 상기 제1 및 상기 제2 액티브층이 활성화되는, 멀티레벨 소자.
  14. 제13 항에 있어서,
    상기 게이트 전극에 상기 제2 게이트 전압 범위 내의 게이트 전압이 인가되는 경우,
    상기 제1 액티브층만 활성화되되,
    상기 제2 게이트 전압 범위 내에서 게이트 전압이 증가함에 따른, 상기 제1 액티브층을 흐르는 전류의 증가는, 상기 제1 게이트 전압 범위 내에서 게이트 전압이 증가함에 따른, 상기 제1 액티브층을 흐르는 전류의 증가보다 적은, 멀티레벨 소자.
  15. 제14 항에 있어서,
    상기 제2 게이트 전압 범위 내에서 게이트 전압이 증가하더라도 상기 제1 액티브층을 흐르는 전류의 양은 일정한, 멀티레벨 소자.
  16. 제14 항에 있어서,
    상기 제2 게이트 전압 범위 내에서 상기 제1 액티브층은 포화 상태(saturation state)인, 멀티레벨 소자.
  17. 제9 항에 있어서,
    상기 배리어층은 상기 제1 및 상기 제2 액티브층 사이에 마련된 제1 배리어층이고,
    상기 제2 액티브층 상에 마련된 제2 배리어층을 더 포함하며,
    상기 소스 전극 및 상기 드레인 전극은 상기 제2 배리어층과 접촉하는, 멀티레벨 소자.
  18. 삭제
  19. 제9 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은, 상기 제1 및 상기 제2 액티브층 중 하나의 액티브층과만 접촉하는, 멀티레벨 소자.
  20. 제9 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 상기 제1 및 상기 제2 액티브층과 비접촉하는 멀티레벨 소자.
  21. 제9 항에 있어서,
    상기 배리어층은 상기 제1 및 상기 제2 액티브층 사이에 마련된 제1 배리어층이고,
    상기 게이트 전극과 상기 제1 액티브층 사이의 제2 배리어층을 더 포함하며,
    상기 제2 배리어층, 상기 제1 액티브층, 및 상기 제1 배리어층에 의해 양자 우물(quantum well)이 형성되는, 멀티레벨 소자.
  22. 제21 항에 있어서,
    상기 제1 및 상기 제2 액티브층 중 적어도 하나의 액티브층은, 전도대(conduction band) 내의 로우 레벨 전자 에너지 범위에서 제1 전자 상태 개수를 제공하고, 상기 전도대 내의, 상기 로우 레벨 전자 에너지 범위 보다 높은 하이 레벨 전자 에너지 범위에서 제2 전자 상태 개수를 가지며,
    상기 로우 레벨 전자 에너지 범위와 상기 하이 레벨 전자 에너지 범위 사이에서, 편재 상태를 제공하는, 멀티레벨 소자.
  23. 제22 항에 있어서,
    상기 로우 레벨 전자 에너지 범위에서 전자 상태 개수가 최대인 전자 에너지 값을 기준으로, 상기 제1 전자 상태 개수는 정규 분포되는, 멀티레벨 소자.
  24. 챔버 내에 기판을 준비한 상태에서 상기 기판 상에, 제1 액티브층 형성 단계;
    상기 제1 액티브층 상에 배리어층 형성 단계; 및
    상기 배리어층 상에 제2 액티브층 형성 단계를 포함하되,
    상기 제1 액티브층 형성 단계 및 상기 제2 액티브층 형성 단계 중 적어도 하나의 단계는,
    상기 챔버의 유출구를 닫은 상태에서 금속 전구체를 포함하는 금속 전구체 소스 가스를 제공함으로써 상기 챔버 내의 압력을 증가시켜 상기 금속 전구체를 상기 기판에 흡착시키는 제1 서브 가압 도징 단계, 상기 제1 서브 가압 도징 단계 이후 상기 챔버를 퍼지시키는 서브 퍼징 단계, 및 상기 서브 퍼징 단계 이후 상기 챔버의 유출구를 닫은 상태에서 상기 금속 전구체를 포함하는 금속 전구체 소스 가스를 제공함으로써 상기 챔버 내의 압력을 증가시켜 상기 금속 전구체를 상기 기판에 흡착시키는 제2 서브 가압 도징 단계를 포함하는 소스 가스 가압 도징(dosing);
    상기 소스 가스 가압 도징 단계 이후, 퍼지시키는 제1 메인 퍼징(main purging) 단계;
    상기 제1 메인 퍼징 단계 이후, 반응 가스를 제공하는 반응 가스 도징 단계; 및
    상기 반응 가스 도징 단계 이후, 퍼지시키는 제2 메인 퍼징 단계;를 포함하는 멀티레벨 소자 제조방법.
  25. 제24 항에 있어서,
    상기 소스 가스 가압 도징 단계에서 각 서브 가압 도징 단계는,
    상기 금속 전구체 소스 가스를 제공하여, 상기 챔버 내의 압력을 소정 압력으로 증가시키는 단계; 및
    상기 챔버의 유입구도 밀폐시켜, 상기 소정 압력으로 증가된 압력을 유지하는 단계를 더 포함하는, 멀티레벨 소자 제조방법.
  26. 삭제
  27. 제24 항에 있어서,
    상기 제1 액티브층 형성 단계에 의하여 제조된 액티브층의 두께는 1.5nm 초과인, 멀티레벨 소자 제조방법.
  28. 제24 항에 있어서,
    상기 제2 액티브층과 접촉하는, 소스 전극 및 드레인 전극을 형성하는 단계를 더 포함하는, 멀티레벨 소자 제조방법.
  29. 제24 항에 있어서,
    상기 제2 액티브층 상에 배리어층하는 단계; 및
    상기 제2 액티브층 상의 배리어층과 접촉하는 소스 및 드레인 전극을 형성하는 단계를 더 포함하는, 멀티레벨 소자 제조방법.
  30. 게이트 전극에, 제1 게이트 전압 범위의 게이트 전압을 인가하여, 제1 액티브층을 활성화시키는 제1 단계;
    상기 게이트 전극에 상기 제1 게이트 전압 범위의 게이트 전압보다 큰 제2 게이트 전압 범위의 게이트 전압을 인가하는 제2 단계; 및
    상기 게이트 전극에 상기 제2 게이트 전압 범위의 게이트 전압보다 큰 제3 게이트 전압 범위의 게이트 전압을 인가하여, 상기 제1 액티브층 및 제2 액티브층을 활성화시키는 제3 단계를 포함하되,
    상기 제2 단계에서, 상기 활성화된 제1 액티브층을 흐르는 전류에 의하여, 상기 제2 액티브층의 활성화가 쉴드되어 상기 제2 액티브층은 비활성화 상태인, 멀티레벨 소자 구동방법.
  31. 삭제
  32. 삭제
  33. 게이트 전극;
    상기 게이트 전극의 상부에 배치되고, 제1 액티브층, 제2 액티브층, 및 상기 제1 액티브층과 상기 제2 액티브층을 분리하는 배리어층을 구비하는 액티브 구조체; 및
    소스 전극 및 드레인 전극;을 포함하되,
    상기 게이트 전극에 인가되는 게이트 전압이 제1 범위인 경우, 상기 제1 액티브층 및 상기 제2 액티브층 중 하나의 액티브층만 활성화되고, 상기 활성화된 액티브층을 흐르는 전류의 양은 일정하게 유지되고,
    상기 게이트 전극에 인가되는 게이트 전압이 상기 제1 범위 보다 증가한 제2 범위인 경우, 상기 제1 액티브층과 상기 제2 액티브층은 모두 활성화되고, 상기 제1 액티브층과 상기 제2 액티브층을 흐르는 전류의 양은 상기 하나의 액티브층이 활성화되어 일정하게 유지된 전류의 양 대비 증가하는 멀티레벨 소자.
  34. 제33 항에 있어서,
    상기 제1 액티브층, 상기 제2 액티브층 및 상기 배리어층은 초 격자 구조를 가지는, 멀티레벨 소자.
  35. 삭제
  36. 삭제
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