JP2007150165A

JP2007150165A - 共鳴トンネル現象を利用する半導体装置とその製造方法

Info

Publication number: JP2007150165A
Application number: JP2005345528A
Authority: JP
Inventors: Masakazu Kanechika; 将一兼近; Osamu Ishiguro; 修石黒; Toru Kachi; 徹加地; Masahiro Sugimoto; 雅裕杉本
Original assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Current assignee: Toyota Motor Corp; Toyota Central R&D Labs Inc
Priority date: 2005-11-30
Filing date: 2005-11-30
Publication date: 2007-06-14

Abstract

【課題】共鳴トンネル現象を利用するスイッチング用半導体装置であり、ノーマリーオフで作動するものを実現する。
【解決手段】電子障壁層と量子井戸層の繰返し構造を有する半導体下層を備えている。半導体下層の上に、電子障壁層に挟まれた量子井戸層を有する半導体上層を備えている。半導体上層の量子井戸層に電圧を印加するゲート電極を備えている。ゲート電極に電圧を印加しない状態で、半導体上層の量子井戸層の基底エネルギー準位が半導体下層の量子井戸層の基底エネルギー準位よりも高くなるように調整する。基底エネルギー準位が不一致であり共鳴トンネル現象が起きないためノーマリーオフとなる。ゲート電極に電圧を印加すると基底エネルギー準位が一致して共鳴トンネル現象が起きるために、半導体装置はオンする。
【選択図】図１

Description

本発明は、共鳴トンネル現象を利用することによってオンオフするスイッチング用半導体装置とその製造方法に関する。

共鳴トンネル現象を利用することによってオンオフする半導体装置が知られている。それを図５に示す。半導体装置５０は、第１端子１と第２端子２と第３端子３の３端子を備えている。半導体装置５０は、第１端子１に接続されている導電層５２ｂと、導電層５２ｂ上に積層されている高抵抗層５４ｂと、高抵抗層５４ｂ上に積層されていて導電層５６と、導電層５６上に積層されている高抵抗層５４ａと、高抵抗層５２ａ上に積層されている導電層５２ａを備えている。導電層５２ａは第２端子２に接続されており、導電層５６は第３端子３に接続されている。高抵抗層５４ｂと高抵抗層５４ａは同じ種類の半導体材料で形成されている。
導電層５２ａから入射する電子のエネルギーが、導電層５６のエネルギー準位と等しいと共鳴トンネル現象が発生し、第１端子と第２端子の電気抵抗が極めて低くなり、導電層５２ａと導電層５２ｂの間を電流が流れる。第１端子１と第２端子２の間に、電源電圧印加回路とモータ等の電気負荷を接続しておけば、電源電圧印加回路によって電気負荷に通電することができる。
第３端子３に電圧を印加することにより、量子井戸層である導電層５６のエネルギー準位を、導電層５２ａから入射する電子のエネルギーと等しくすることができたり、ずらしたりすることができ、電気負荷への通電を制御することができる。

「超格子ヘテロ構造デバイス」江崎玲於奈、榊裕之著工業調査会（Ｐ４３０〜４３２）

従来の半導体装置５０は、第３端子３に電圧を印加することによって、第１端子と第２端子間の通電をオンしたりオフしたりすることができる。量子井戸層である導電層５６の基底エネルギー準位を予め高くしておけば、ノーマリーオフのスイッチング動作も可能である。しかしながら、このような構造は、導電層５６、高抵抗層５４ａ、高抵抗層５４ｂは非常に薄いため、微小信号でしか動作できない。また、第１端子と第２端子の間に高い電圧が印加されると、導電層５６、高抵抗層５４ａ、高抵抗層５４ｂ破壊してしまうため、高い電圧が印加される半導体装置では使用できない。
本発明では、耐圧を向上させ、かつ半導体がオンしている時は共鳴トンネル現象によって抵抗を下げる半導体装置を実現する。

本発明の半導体装置は、共鳴トンネル現象が発生するとオンし、共鳴トンネル現象が消失するとオフする半導体装置であり、第１主電極と、半導体下層と、半導体上層と、第２主電極と、ゲート電極を備えていている。半導体下層は、第１半導体層と第２半導体層の単位積層構造の少なくとも１単位を有する。半導体上層は、第３半導体層と第４半導体層と第５半導体層の積層構造を有する。第２主電極は、半導体上層の第５半導体層上に形成されており、ゲート電極は、半導体上層の第４半導体層に電圧を印加する。
上記において、第２半導体層のバンドギャップは第１半導体層のバンドギャップよりも狭く、第４半導体層のバンドギャップは第３半導体層のバンドギャップよりも狭く、第４半導体層のバンドギャップは第５半導体層のバンドギャップよりも狭いという関係を満たしている。
本発明の半導体装置は、ゲート電極に電圧が印加されない状態では、第２半導体層の基底エネルギー準位と第４半導体層の基底エネルギー準位は異なっており、ゲート電極に電圧が印加されると、第２半導体層の基底エネルギー準位と第４半導体層の基底エネルギー準位が等しくなることを特徴とする。

上記の半導体装置では、第１半導体層が電子障壁層となり、第２半導体層が量子井戸層となり、第３半導体層が電子障壁層となり、第４半導体層が量子井戸層となり、第５半導体層が電子障壁層となる。第２半導体層の基底エネルギー準位は、上記半導体装置の導電層に存在する自由電子のエネルギー分布内に存在している。
第４半導体層にゲート電圧を印加していない状態では、第４半導体層の基底エネルギー準位は、上記半導体装置の導電層に存在する自由電子のエネルギーよりも高く、第２半導体層の基底エネルギー準位から異なっている。第２半導体層と第４半導体層の基底エネルギー準位が異なっていると、共鳴トンネル現象が起こらないため、主電極間に電圧を印加しても半導体装置はオフしている。上記の半導体装置は、ノーマリーオフタイプである。
第４半導体層に電圧を印加することによって、第４半導体層の基底エネルギー準位を下げることができる。第４半導体層にゲート電圧を印加していくと、第４半導体層の基底エネルギー準位は下がり、第４半導体層の基底エネルギー準位と第２半導体層の基底エネルギー準位が等しくなったときに、共鳴トンネル現象が発生して半導体装置の主電極間に電流が流れる。第４半導体層の基底エネルギー準位と第２半導体層の基底エネルギー準位が等しくなるときの第４半導体層の電圧をゲートオン電圧とする。上記の半導体装置は、ゲート電極にゲートオン電圧を印加することによって、半導体装置はオンする。
上記半導体装置がオンの状態のときに、ゲート電極に印加している電圧をゼロとすると、第４半導体層の基底エネルギー準位と第２半導体層の基底エネルギー準位がずれるために、共鳴トンネル現象が消失し、半導体装置はオフとなる。

半導体下層は、第１半導体層と第２半導体層の単位積層構造の少なくとも１単位を有していればよいが、半導体装置がオフであるときの耐圧を向上させるためには、その単位積層構造は複数単位を有することが好ましい。
複数単位の積層構造を備えていると、半導体装置がオフであるときの耐圧を向上させることができる。その反面、複数単位の積層構造を備えていても半導体装置がオンしているときの抵抗値を低くおさえることができる。

半導体装置を構成する各半導体層の半導体材料に、窒化物半導体を用いることが好ましい。窒化物半導体はバンドギャップが広い半導体材料である。窒化物半導体を各半導体層の半導体材料とすることによって、半導体装置を高耐圧化し、しかも低損失化することができる。

前記窒化物半導体は、一般式がＡｌ_ＸＧａ_ＹＩｎ_{１−Ｘ−Ｙ}Ｎ（０≦Ｘ≦１、０≦Ｙ≦１、０≦１−Ｘ−Ｙ≦１）で表される半導体材料であることが好ましい。
一般式がＡｌ_ＸＧａ_ＹＩｎ_{１−Ｘ−Ｙ}Ｎ（０≦Ｘ≦１、０≦Ｙ≦１、０≦１−Ｘ−Ｙ≦１）で表される窒化物半導体は、ＸとＹの値を選択することによって、半導体層の物性を変化させることができる。すなわち、Ａｌ_ＸＧａ_ＹＩｎ_{１−Ｘ−Ｙ}Ｎ層を、電子障壁層にしたり量子井戸層にしたりすることができる。また、層構造を原子レベルの精密さで成長させることができる利点がある。

第２半導体層と第４半導体層はＧａＮであり、第１半導体層と第３半導体層と第５半導体層は、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される半導体材料であることが好ましい。
第２半導体層と第４半導体層をＧａＮとし、第１半導体層と第３半導体層と第５半導体層を、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される半導体材料にすることによって、第２半導体層のバンドギャップが第１半導体層のバンドギャップよりも狭くなる。また、第４半導体層のバンドギャップが第３半導体層のバンドギャップと第５半導体層のバンドギャップのいずれよりも狭くなる。その結果、半導体下層の第１半導体層が電子障壁層となり、第２半導体層が量子井戸層となり、半導体上層の第３半導体層が電子障壁層となり、第４半導体層が量子井戸層となり、第５半導体層が電子障壁層となる。第２半導体層と第４半導体層の基底エネルギー準位を調整することで、共鳴トンネル現象を発生させたり、共鳴トンネル現象を消失させたりすることができる。共鳴トンネル現象を利用して半導体装置をオンオフすることができる。

本発明の１つの具体的な形態では、第５半導体層のアルミニウムの含有比が、第１半導体層のアルミニウムの含有比と第３半導体層のアルミニウムの含有比のいずれよりも大きいことが好ましい。
第５半導体層のアルミニウムの含有比を、第１半導体層のアルミニウムの含有比と第３半導体層のアルミニウムの含有比のいずれよりも大きくすると、第５半導体層の電子障壁が、第１半導体層の電子障壁と第３半導体層の電子障壁のいずれよりも高くなる。第５半導体層と接する第４半導体層の基底エネルギー準位は、第５半導体層の電子障壁に影響され、第２半導体層の基底エネルギー準位よりも高くなる。第５半導体層のアルミニウムの含有比を、第１半導体層のアルミニウムの含有比と第３半導体層のアルミニウムの含有比のいずれよりも大きくすると、第４半導体層の基底エネルギー準位と第２半導体層の基底エネルギー準位が異なる状態にすることができる。第２半導体層と第４半導体層の基底エネルギー準位が異なる状態にすることで、共鳴トンネル現象を利用してオンオフする半導体装置を実現することができる。

本発明の１つの具体的な形態では、第４半導体層の厚みが、第２半導体層の厚みよりも薄いことが好ましい。
第４半導体層の厚みを第２半導体層の厚みよりも薄くすると、第４半導体層の基底エネルギー準位が第２半導体層の基底エネルギー準位よりも高くなる。第２半導体層と第４半導体層の基底エネルギー準位を異なる状態にすることで、共鳴トンネル現象を利用してオンオフする半導体装置を実現することができる。

本発明の１つの具体的な形態では、第５半導体層の厚みが、第１半導体層の厚みと第３半導体層の厚みのいずれよりも厚いことが好ましい。
第５半導体層の厚みを、第１半導体層の厚みと第３半導体層の厚みのいずれよりも厚くすると、第５半導体層と接する第４半導体層の基底エネルギー準位は、電子の閉じ込め効果の高い第５半導体層の電子障壁の影響を受けるために、第２半導体層よりも高くなる。第２半導体層と第４半導体層の基底エネルギー準位を異なる状態にすることによって、共鳴トンネル現象を利用してオンオフする半導体装置であって、ノーマリーオフタイプの半導体装置を実現することができる。

前記半導体装置は、ゲート電圧印加回路と電源電圧印加回路に接続されて用いられる。ゲート電圧印加回路は、ゲート電極に接続される。電源電圧印加回路は、主電極対に接続される。
半導体装置をオンするときは、電源電圧印加回路の電圧をゼロボルトにするとともに、その状態でゲート電圧印加回路の電圧をゲートオン電圧とし、その後に電源電圧印加回路の電圧を増大する。

上記の半導体装置は、主電極対に電圧が印加されている状態でターンオンすることが難しい。半導体装置がオンして主電極対に電圧が印加されていない状態で共鳴トンネル現象が得られるように設計しているからである。そこで、半導体装置をターンオンするためには、主電極対に電圧が印加されていない状態を作りだす必要がある。これは特殊なことでなく、ターンオン時のスイッチング損失を抑えるためによく利用されている手法である。
電源電圧印加回路の電圧をゼロボルトにし、ゲート電極にゲートオン電圧を印加することで、第４半導体層の基底エネルギー準位と第２半導体層の基底エネルギー準位が等しくなる。基底エネルギー準位が等しくなると、共鳴トンネル現象が発生して半導体装置をオンすることができる。共鳴トンネル現象が発生して半導体装置がオンすれば、その後に電源電圧印加回路の電圧を増大させても主電極対間に電圧が印加されていない状態を維持することができる。電源電圧印加回路の電圧を増大させても、半導体装置はオンし続ける。半導体装置をターンオフするためには、ゲート電極にゲートオン電圧を印加することを停止することで、第４半導体層の基底エネルギー準位と第２半導体層の基底エネルギー準位がずれる。基底エネルギー準位がずれると、共鳴トンネル現象が消失し、半導体装置をオフすることができる。

本発明の１つの製造方法では、共鳴トンネル現象を利用する半導体装置を下記の製造方法で製造する。この製造方法は、バンドギャップが広い第１種類の半導体材料を有する第１半導体層と、バンドギャップが狭い第２種類の半導体材料を有する第２半導体層の単位積層構造の少なくとも１単位を有する半導体下層を形成する工程と、その半導体下層の表面に前記第１種類の半導体材料を有する第３半導体層を形成する工程と、その第３半導体層の表面に前記第２種類の半導体材料を有するとともに前記第２半導体層の厚みよりも厚みが薄く調整された第４半導体層を形成する工程と、その第４半導体層の表面に前記第２種類の半導体材料よりもバンドギャップが広い半導体材料を有する第５半導体層を形成する工程と、第４半導体層に直接的又は間接的に接続されているゲート電極を形成する工程を備えている。

上記の製造方法によれば、第４半導体層の基底エネルギー準位が第２半導体層の基底エネルギー準位よりも高く調整された半導体装置を製造することができる。第２半導体層と第４半導体層の基底エネルギー準位を異なった状態にすることで、共鳴トンネル現象を利用してオンオフする半導体装置を製造することができる。

本発明の他の１つの製造方法は下記の工程群を備えている。すなわち、バンドギャップが広い第１種類の半導体材料を有する第１半導体層と、バンドギャップが狭い第２種類の半導体材料を有する第２半導体層の単位積層構造の少なくとも１単位を有する半導体下層を形成する工程と、その半導体下層の表面に前記第１種類の半導体材料を有する第３半導体層を形成する工程と、その第３半導体層の表面に前記第２種類の半導体材料を有する第４半導体層を形成する工程と、その第４半導体層の表面に前記第１種類の半導体材料を有するとともにその厚みが第１半導体層の厚みと第３半導体層の厚みのいずれよりも厚く調整されている第５半導体層を形成する工程と、第４半導体層に直接的又は間接的に接続されているゲート電極を形成する工程を備えている。

上記の製造方法によれば、第５半導体層の厚みは、第１半導体層の厚みと第３半導体層の厚みのいずれよりも厚く調整されており、第５半導体層と接する第４半導体層の基底エネルギー準位は、電子の閉じ込め効果の高い第５半導体層の電子障壁の影響を受け、第２半導体層の基底エネルギー準位よりも高くなる。第２半導体層と第４半導体層の基底エネルギー準位を異なった状態にすることで、共鳴トンネル現象を利用してオンオフする半導体装置を製造することができる。

本発明のさらに他の１つの製造方法は下記の工程群を備えている。すなわち、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される第１種類の半導体材料を有する第１半導体層と、ＧａＮを有する第２半導体層の単位積層構造の少なくとも１単位を有する半導体下層を形成する工程と、その半導体下層の表面に前記第１種類の半導体材料を有する第３半導体層を形成する工程と、その第３半導体層の表面にＧａＮを有する第４半導体層を形成する工程と、その第４半導体層の表面に一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表されるとともに前記第１種類の半導体材料のアルミニウムの含有比よりも大きな含有比を有する第３種類の半導体材料を有する第５半導体層を形成する工程と、第４半導体層に直接的又は間接的に接続されているゲート電極を形成する工程を備えている。

第２半導体層と第４半導体層をＧａＮとし、第１半導体層と第３半導体層と第５半導体層を一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される半導体材料にすることによって、第２半導体層のバンドギャップは、第１半導体層のバンドギャップよりも狭くなり、第４半導体層のバンドギャップは、第３半導体層のバンドギャップと第５半導体層のバンドギャップのいずれよりも狭くなる。その結果、第１半導体層が電子障壁層となり、第２半導体層が量子井戸層となり、第３半導体層が電子障壁層となり、第４半導体層が量子井戸層となり、第５半導体層が電子障壁層となる。第５半導体層のアルミニウムの含有比を、第１半導体層のアルミニウムの含有比と第３半導体層のアルミニウムの含有比のいずれよりも大きくすると、第５半導体層のバンドギャップは、第１半導体層のバンドギャップと第３半導体層のバンドギャップのいずれよりも広くなり、第５半導体層と接する第４半導体層の基底エネルギー準位は、第５半導体層の影響を受け、第２半導体層の基底エネルギー準位よりも高くなる。第２半導体層と第４半導体層の基底エネルギー準位を異なった状態にすることで、共鳴トンネル現象を利用してオンオフする半導体装置を製造することができる。

本発明の半導体装置は、ゲート電極に電圧を印加しない限りオフしているノーマリーオフタイプである。しかも、共鳴トンネル現象を利用することによって低いオン抵抗を得ることができる。必要に応じて、第１半導体層と第２半導体層の単位積層構造の単位数を増大させることができ、必要な耐圧を確保することができる。第１半導体層と第２半導体層の単位積層構造の単位数を増大させても、オン抵抗を低いレベルに維持することができる。

各実施例の主要な特徴を列記する。
（実施形態１）半導体上層の量子井戸層の厚みを、半導体下層の量子井戸層の厚みよりも薄くすることによって、半導体上層の量子井戸層の基底エネルギー準位を、半導体下層の量子井戸層の基底エネルギー準位からずらしている。
（実施形態２）半導体上層の第２端子と接続する電子障壁層の厚みを、半導体上層のもう一方の電子障壁層の厚みと半導体下層の電子障壁層の厚みのいずれよりも厚くすることによって、半導体上層の量子井戸層の基底エネルギー準位を、半導体下層の量子井戸層の基底エネルギー準位からずらしている。
（実施形態３）半導体上層の第２端子と接続する電子障壁層のアルミニウム含有比を、半導体上層のもう一方の電子障壁層のアルミニウム含有比と半導体下層の電子障壁層のアルミニウム含有比のいずれよりも大きくすることによって、半導体上層の量子井戸層の基底エネルギー準位を、半導体下層の量子井戸層の基底エネルギー準位からずらしている。

図面を参照して以下に実施例を詳細に説明する。
（第１実施例）
図１（ａ）に示す半導体装置１０は、ドレイン電極１１４に接続している第１端子１４と、ソース電極１１２に接続している第２端子１２と、ゲート電極１１６に接続している第３端子１６を備えている。第１端子１４と第２端子１２の間には、電源電圧印加回路２２と、モータ等の負荷２１が接続されている。第３端子１６は、ゲート電圧印加回路２４に接続されている。ドレイン電極１１４はｎ型ＧａＮ基板１１８の下面に形成され、ｎ型ＧａＮ基板１１８上に半導体下層１２４が形成されている。
半導体下層１２４は、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１２０の上に、ＧａＮ量子井戸層１２２が積層されている単位積層１２１の４単位を備えている。
半導体下層１２４上に、半導体上層１３６が積層されている。半導体上層１３６は、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１３０と、電子障壁層１３０上に積層されているＧａＮ量子井戸層１３２と、ＧａＮ量子井戸層１３２上に積層されている一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１３４を備えている。ＧａＮ量子井戸層１３２の厚みは、ＧａＮ量子井戸層１２２の厚みよりも薄い。電子障壁層１３４は、ＧａＮ量子井戸層１３２の表面の一部分に積層されている。
半導体上層１３６上に、ｎ型ＧａＮ基板１４０が形成され、ｎ型ＧａＮ基板１４０上にソース電極１１２が形成されている。
さらにＧａＮ量子井戸層１３２の表面の一部分には絶縁膜１４４が積層され、絶縁膜１４４上にゲート電極１１６が形成されている。

ＧａＮ量子井戸層１３２の基底エネルギー準位は、ＧａＮ量子井戸層１２２の基底エネルギー準位よりも高い。これはＧａＮ量子井戸層１３２の厚みがＧａＮ量子井戸層１２２の厚みよりも薄いためである。また、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１２０と、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１３０は相互に同一仕様である。
半導体下層１２４を構成する単位積層１２１の単位数は、任意に選択できる。半導体装置１０がオフの時に要求される耐圧が高いほど、多くの単位数を用いる。

半導体装置１０を使用する際には、ゲート電極１１６を第３端子１６を介してゲート電圧印加回路２４に接続する。ゲート電圧印加回路２４は、ゲートオン電圧かゼロ電圧のいずれかを第３端子１６を介してゲート電極１１６に印加する。
ドレイン電極１１４とソース電極１１２間（すなわち第１端子１４と第２端子１２間）には、電源電圧印加回路２２とモータ等の負荷２１が接続される。電源電圧印加回路２２は、発生する電源電圧をゼロボルトに調整可能なものである。

半導体装置１０は、以下のように作動する。図３に、半導体装置１０の各半導体層の基底エネルギー準位を示している。縦方向（紙面上から下方向）に各半導体層に対応する基底エネルギー準位を示している。基底エネルギー準位は、右側に位置しているほど高いことを示している。図示３１は、伝導帯３１のエネルギーレベルを示している。電子障壁層１３４と電子障壁層１３０に挟まれている部分に、ＧａＮ量子井戸層１３２の基底エネルギー準位３２が示されている。電子障壁層１３０と電子障壁層１２０に挟まれている部分に、ＧａＮ量子井戸層１２２の基底エネルギー準位３４が示されている。電子障壁層１２０ともう１つの電子障壁層１２０に挟まれている部分にも、ＧａＮ量子井戸層１２２の基底エネルギー準位３４が示されている。

図３（ａ）は、ドレイン電極１１４とソース電極１１２の間に電圧差がなく（すなわち
第１端子１４と第２端子１２の間に電圧差がない）、ゲート電極１１６の電圧がゼロである状態を示している。ＧａＮ量子井戸層１３２の基底エネルギー準位３２は、ＧａＮ量子井戸層１２２の基底エネルギー準位３４よりも高い。ＧａＮ量子井戸層１３２とＧａＮ量子井戸層１２２の基底エネルギー準位が一致していないため、共鳴トンネル現象は起こらない。このとき半導体装置１０はオフしている。

図３（ｂ）は、ドレイン電極１１４とソース電極１１２の間に電圧差がない（すなわち第１端子１４と第２端子１２の間に電圧差がない）状態で、ゲート電圧印加回路２４がゲート電極１１６にゲートオン電圧を印加した状態を示している。この状態では、ＧａＮ量子井戸層１３２の基底エネルギー準位３２とＧａＮ量子井戸層１２２の基底エネルギー準位３４は一致するため、共鳴トンネル現象が起きる。この結果、半導体装置１０はオンする。
電源電圧印加回路２２の電圧をゼロに調整した状態でゲート電圧印加回路２４がゲートオン電圧を出力すると、半導体装置１０はオンする。半導体装置１０がオンすれば、電源電圧印加回路２２の電圧を増大させることができる。半導体装置１０はオンしており、ドレイン電極１１４とソース電極１１２の間に電圧差がなく、図３（ｂ）の状態、すなわちＧａＮ量子井戸層１３２とＧａＮ量子井戸層１２２の基底エネルギー準位が一致して共鳴トンネル現象が発生する状態が持続する。電源電圧印加回路２２の電圧は、負荷２１に作用し、モータ等の負荷が運転する。

図３（ｃ）は、電源電圧印加回路２２がゼロ以外の電圧を印加している状態で、ゲート電圧印加回路２４がゲート電極１１６に電圧を印加するのを停止した状態を示している。ＧａＮ量子井戸層１３２とＧａＮ量子井戸層１２２の基底エネルギー準位がずれるために共鳴トンネル現象は消失し、半導体装置１０はオフする。
図３（ｃ）の状態でゲート電圧印加回路２４がゲート電極１１６にゲートオン電圧を印加しても、共鳴トンネル現象は発生しない。すなわち、半導体装置１０はターンオンしない。しかしながら、電源電圧印加回路２２の電圧をゼロすると、図３（ａ）の状態に復帰する。この状態で、ゲート電圧印加回路２４がゲート電極１１６にゲートオン電圧を印加すれば、共鳴トンネル現象が発生する。すなわち、半導体装置１０はターンオンする。
上記のようにして、半導体装置１０は、ターンオンしてターンオフするサイクルを繰返す。

図４の縦軸は、半導体装置１０に流れるドレイン電流を示し、横軸はゲート電極に印加する電圧を示す。カーブ４２のように、ゲート電極に印加する電圧を高くしていくと、ある電圧に達したときにドレイン電流が急速に流れだす。この値は、ＧａＮ量子井戸層１３２の基底エネルギー準位とＧａＮ量子井戸層１２２の基底エネルギー準位が一致するために必要なゲートオン電圧を指している。

（第２実施例）
図１（ｂ）に示す第２実施例の半導体装置２０は、第１実施例の半導体装置１０の半導体上層１３６の部分の構成のみが異なり、他の部分は半導体装置１０と同一である。共通する説明は省略し、相違点のみを説明する。
半導体装置２０の半導体上層１４６は、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１３０と、電子障壁層１３０の上に積層されているＧａＮ量子井戸層１３２ｂと、ＧａＮ量子井戸層１３２ｂの上に積層されている一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１３４ｂを備えている。電子障壁層１３４ｂは、ＧａＮ量子井戸層１３２ｂの表面の一部に積層されている。
ＧａＮ量子井戸層１３２ｂの厚みは、ＧａＮ量子井戸層１２２の厚みと同じでもかまわないし、ＧａＮ量子井戸層１２２の厚みよりも薄くてもかまわない。電子障壁層１３４ｂの厚みは、電子障壁層１３０の厚みよりも厚い。電子障壁層１２０と電子障壁層１３０は相互に同一仕様である
ＧａＮ量子井戸層１３２ｂの基底エネルギー準位は、ＧａＮ量子井戸層１２２の基底エネルギー準位よりも高い。これは電子障壁層１３４ｂの厚みが、電子障壁層１３０、１２０よりも厚いためである。電子障壁層１３４ｂの厚みを厚くすると、電子障壁層１３４ｂの電子の閉じ込め効果は、電子障壁層１３０の電子の閉じ込め効果より高くなり、ＧａＮ量子井戸層１３２ｂの基底エネルギー準位は、電子障壁層１３４ｂの影響を受け、高くシフトする。よってＧａＮ量子井戸層１３２ｂの基底エネルギー準位は、ＧａＮ量子井戸層１２２の基底エネルギー準位よりも高くなる。
半導体装置２０は、半導体装置１０と同様に作動する。重複説明は省略する。半導体装置１０の作動説明のおけるＧａＮ量子井戸層１３２をＧａＮ量子井戸層１３２ｂに読み替えればよい。

（第３実施例）
図１（ｃ）に示す第３実施例の半導体装置３０は、第１実施例の半導体装置１０と半導体上層１３６の部分の構成が異なり、他の部分は半導体装置１０と同一である。共通する説明は省略し、相違点のみを説明する。
半導体装置３０の半導体上層１５６は、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１３０と、電子障壁層１３０の上に積層されているＧａＮ量子井戸層１３２ｃと、ＧａＮ量子井戸層１３２ｃの上に積層されている一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１３４ｃを備えている。電子障壁層１３４ｃは、ＧａＮ量子井戸層１３２ｃの表面の一部に積層されている。
ＧａＮ量子井戸層１３２ｃの厚みは、ＧａＮ量子井戸層１２２の厚みと同じでもかまわないし、ＧａＮ量子井戸層１２２の厚みよりも薄くてもかまわない。
電子障壁層１３４ｃのアルミニウム含有比は、電子障壁層１３０のアルミニウム含有比と電子障壁層１２０のアルミニウム含有比のいずれよりも大きい。電子障壁層１３４ｃのアルミニウム含有比をＸ１とし、電子障壁層１３０のアルミニウム含有比をＸ２とし、電子障壁層１２０のアルミニウム含有比をＸ３とすると、Ｘ１＞Ｘ２であり、かつＸ１＞Ｘ３である。電子障壁層１２０と電子障壁層１３０は相互に同一仕様であるためにＸ２＝Ｘ３である。

ＧａＮ量子井戸層１３２ｃの基底エネルギー準位は、ＧａＮ量子井戸層１２２の基底エネルギー準位よりも高い。これは電子障壁層１３４ｃのアルミニウム含有比が、電子障壁層１３０のアルミニウム含有比と電子障壁層１２０のアルミニウム含有比のいずれよりも大きいためである。アルミニウム含有比を高くすると、電子障壁層１３４ｃのバンドギャップは、電子障壁層１３０のバンドギャップと電子障壁層１２０のバンドギャップのいずれよりも広くなる。ＧａＮ量子井戸層１３２ｃの基底エネルギー準位は、電子障壁層１３４ｃの影響を受けて高くシフトする。よってＧａＮ量子井戸層１３２ｃの基底エネルギー準位は、ＧａＮ量子井戸層１２２の基底エネルギー準位よりも高くなる。
半導体装置３０は、半導体装置１０と同様に作動する。重複説明は省略する。半導体装置１０の作動説明のおけるＧａＮ量子井戸層１３２をＧａＮ量子井戸層１３２ｃに読み替えればよい。

（製造方法）
次に、前記半導体装置の製造方法の主要な工程を、図２を用いて説明する。
まず、図２（ａ）に示すように、ｎ型ＧａＮ基板１１８上に、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１２０と、ＧａＮ量子井戸層１２２を順に積層する。単位積層構造１２１を複数回繰返して積層してもよい。図２は、単位積層構造１２１を４回繰返して積層した場合を例示している。電子障壁層１２０とＧａＮ量子井戸層１２２は、例えばＭＯＣＶＤ法やＭＢＥ法によってエピタキシャル成長させて形成する。

次に、半導体下層１２４の上に、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１３０を形成する。電子障壁層１３０は、例えばＭＯＣＶＤ法やＭＢＥ法によってエピタキシャル成長させて形成する。
次に、図２（ｂ）に示すように、電子障壁層１３０の上に、ＧａＮ量子井戸層１６２を形成する。ＧａＮ量子井戸層１６２の厚みは、仕様に応じて任意に変化させることができる。ＧａＮ量子井戸層１６２は、例えばＭＯＣＶＤ法やＭＢＥ法によってエピタキシャル成長させて形成する。
次に、図３（ｃ）に示すように、ＧａＮ量子井戸層１６２の表面の一部に、ゲート絶縁膜１４４を形成する。ゲート絶縁膜１４４は、例えばＣＶＤ法によってＧａＮ量子井戸層１６２の表面に酸化シリコン膜を堆積させ、その後、例えばフォトリソグラフィーとエッチングによって、酸化シリコン膜の一部を除去して形成する。
次に、図３（ｄ）に示すように、ゲート絶縁膜１４４で覆われていないＧａＮ量子井戸層１６２上に、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される電子障壁層１６４を形成する。電子障壁層１６４の厚みは、仕様に応じて、電子障壁層１３０の厚みと電子障壁層１２０の厚みのいずれよりも厚くすることができる。また、電子障壁層１６４のアルミニウム含有比は、仕様に応じて、電子障壁層１３０のアルミニウム含有比と電子障壁層１２０のアルミニウム含有比のいずれよりも高くすることができる。電子障壁層１６４は、例えばＭＯＣＶＤ法やＭＢＥ法によって、エピタキシャル成長させて形成する。
次に、電子障壁層１６４上に、ｎ型ＧａＮ基板１４０を形成する。ｎ型ＧａＮ基板１４０は、例えばＭＯＣＶＤ法やＭＢＥ法によって、エピタキシャル成長させて形成する。
次に、図３（ｅ）に示すように、ソース電極１１２と、ドレイン電極１１４と、ゲート電極１１６を形成する。各電極は、例えばＴｉ、Ａｌ、Ｎｉ、Ａｕ等から選択される層構造電極を用いることができる。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

実施例の半導体装置を示す。（ａ）は第１実施例の半導体装置の断面図を示し、（ｂ）は第２実施例の半導体装置の断面図を示し、（ｃ）は第３実施例の半導体装置の断面図を示す。実施例の半導体装置の製造過程を示す。（ａ）〜（ｅ）は、製造過程を経時的に示している。量子井戸層の基底エネルギー準位を示す。（ａ）は主電極間電圧とゲート電圧がゼロの状態を示し、（ｂ）は主電極間電圧がゼロでゲート電圧がゲートオン電圧の状態を示し、（ｃ）は主電極間電圧がゼロでなくゲート電圧がゼロの状態を示している。半導体装置のゲート電圧とドレイン電流の関係を示す。従来の半導体装置を示す。

符号の説明

１０：半導体装置
１２：第２端子
１４：第１端子
１６：第３端子
２０：半導体装置
２２：電源電圧印加回路
２４：ゲート電圧印加回路
３０：半導体装置
３２：エネルギー準位
３４：エネルギー準位
４２：電流電圧カーブ
１１２：ソース電極
１１４：ドレイン電極
１１６：ゲート電極
１１８：基板
１２０：電子障壁層
１２１：単位積層構造
１２２：量子井戸層
１２４：半導体下層
１３０：電子障壁層
１３２，１３２ｂ、１３２ｃ：量子井戸層
１３４，１３４ｂ、１３４ｃ：電子障壁層
１３６：半導体上層
１４０：基板
１４６：半導体上層
１５６：半導体上層
１６２：量子井戸層
１６４：電子障壁層
１６６：半導体上層

Claims

共鳴トンネル現象を利用する半導体装置であり、
第１主電極と、
その第１主電極上に形成されており、第１半導体層と第２半導体層の単位積層構造の少なくとも１単位を有する半導体下層と、
その半導体下層上に形成されており、第３半導体層と第４半導体層と第５半導体層の積層構造を有する半導体上層と、
その半導体上層の第５半導体層上に形成されている第２主電極と、
その半導体上層の第４半導体層に電圧を印加するゲート電極と、
を備えており、
第２半導体層のバンドギャップは、第１半導体層のバンドギャップよりも狭く、
第４半導体層のバンドギャップは、第３半導体層のバンドギャップよりも狭く、
第４半導体層のバンドギャップは、第５半導体層のバンドギャップよりも狭く、
前記ゲート電極に電圧が印加されない状態では、第２半導体層の基底エネルギー準位と第４半導体層の基底エネルギー準位は異なっており、
前記ゲート電極に電圧が印加されると、第２半導体層の基底エネルギー準位と第４半導体層の基底エネルギー準位が等しくなることを特徴とする半導体装置。
前記半導体下層が、前記単位積層構造の複数単位を有することを特徴とする請求項１の半導体装置。
前記各半導体層の半導体材料に、窒化物半導体が用いられていることを特徴とする請求項１又は２の半導体装置。
前記窒化物半導体は、一般式がＡｌ_ＸＧａ_ＹＩｎ_{１−Ｘ−Ｙ}Ｎ（０≦Ｘ≦１、０≦Ｙ≦１、０≦１−Ｘ−Ｙ≦１）で表される半導体材料であることを特徴とする請求項３の半導体装置。
前記第２半導体層と前記第４半導体層はＧａＮであり、
前記第１半導体層と前記第３半導体層と前記第５半導体層は、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される半導体材料であることを特徴とする請求項４の半導体装置。
前記第５半導体層のアルミニウムの含有比は、前記第１半導体層のアルミニウムの含有比と前記第３半導体層のアルミニウムの含有比のいずれよりも大きいことを特徴とする請求項５の半導体装置。
前記第４半導体層の厚みが、前記第２半導体層の厚みよりも薄いことを特徴とする請求項１〜６のいずれかの半導体装置。
前記第５半導体層の厚みが、前記第１半導体層の厚みと前記第３半導体層の厚みのいずれよりも厚いことを特徴とする請求項１〜７のいずれかの半導体装置。
前記ゲート電極に電気的に接続されているゲート電圧印加回路と、前記主電極対に電気的に接続されている電源電圧印加回路を備えており、
前記半導体装置をオンするときは、前記電源電圧印加回路の電圧をゼロボルトにするとともに、その状態で前記ゲート電圧印加回路の電圧をゲートオン電圧とし、その後に前記電源電圧印加回路の電圧を増大することを特徴とする請求項１の半導体装置。
共鳴トンネル現象を利用する半導体装置を製造する方法であり、
バンドギャップが広い第１種類の半導体材料を有する第１半導体層と、バンドギャップが狭い第２種類の半導体材料を有する第２半導体層の単位積層構造の少なくとも１単位を有する半導体下層を形成する工程と、
その半導体下層の表面に、前記第１種類の半導体材料を有する第３半導体層を形成する工程と、
その第３半導体層の表面に、前記第２種類の半導体材料を有するとともに、前記第２半導体層の厚みよりも厚みが薄く調整された第４半導体層を形成する工程と、
その第４半導体層の表面に、前記第２種類の半導体材料よりもバンドギャップが広い半導体材料を有する第５半導体層を形成する工程と、
第４半導体層に直接的又は間接的に接続されているゲート電極を形成する工程と、
を備えている製造方法。
共鳴トンネル現象を利用する半導体装置を製造する方法であり、
バンドギャップが広い第１種類の半導体材料を有する第１半導体層と、バンドギャップが狭い第２種類の半導体材料を有する第２半導体層の単位積層構造の少なくとも１単位を有する半導体下層を形成する工程と、
その半導体下層の表面に、前記第１種類の半導体材料を有する第３半導体層を形成する工程と、
その第３半導体層の表面に、前記第２種類の半導体材料を有する第４半導体層を形成する工程と、
その第４半導体層の表面に、前記第１種類の半導体材料を有するとともに、その厚みが前記第１半導体層の厚みと前記第３半導体層の厚みのいずれよりも厚く調整されている第５半導体層を形成する工程と、
第４半導体層に直接的又は間接的に接続されているゲート電極を形成する工程と、
を備えている製造方法。
共鳴トンネル現象を利用する半導体装置を製造する方法であり、
一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表される第１種類の半導体材料を有する第１半導体層と、ＧａＮを有する第２半導体層の単位積層構造の少なくとも１単位を有する半導体下層を形成する工程と、
その半導体下層の表面に、前記第１種類の半導体材料を有する第３半導体層を形成する工程と、
その第３半導体層の表面に、ＧａＮを有する第４半導体層を形成する工程と、
その第４半導体層の表面に、一般式がＡｌ_ＸＧａ_１−ＸＮ（０＜Ｘ≦１）で表されるとともに、前記第１種類の半導体材料のアルミニウムの含有比よりも大きな含有比を有する第３種類の半導体材料を有する第５半導体層を形成する工程と、
第４半導体層に直接的又は間接的に接続されているゲート電極を形成する工程と、
を備えている製造方法。
共鳴トンネル現象を利用する半導体装置を制御する方法であり、
その半導体装置は、下記の要件、即ち、
第１主電極と、
その第１主電極上に形成されており、第１半導体層と第２半導体層の単位積層構造の少なくとも１単位を有する半導体下層と、
その半導体下層上に形成されており、第３半導体層と第４半導体層と第５半導体層の積層構造を有する半導体上層と、
その半導体上層の第５半導体層上に形成されている第２主電極と、
その半導体上層の第４半導体層に電圧を印加するゲート電極と、
を備えており、
第２半導体層のバンドギャップは、第１半導体層のバンドギャップよりも狭く、
第４半導体層のバンドギャップは、第３半導体層のバンドギャップよりも狭く、
第４半導体層のバンドギャップは、第５半導体層のバンドギャップよりも狭いことを特徴としており、
その半導体装置をターンオンする際には、前記主電極間の電圧をゼロボルトとし、その状態で前記ゲート電極に第２半導体層の基底エネルギー準位と第４半導体層の基底エネルギー準位を等しくする電圧を印加する工程を実施し、
その半導体装置をターンオフする際には、前記ゲート電極に印加している電圧の印加を停止する工程を実施することを特徴とする半導体装置の制御方法。