CN111192914A - 层、多级元件、多级元件制造方法和驱动多级元件的方法 - Google Patents

层、多级元件、多级元件制造方法和驱动多级元件的方法 Download PDF

Info

Publication number
CN111192914A
CN111192914A CN201911255951.2A CN201911255951A CN111192914A CN 111192914 A CN111192914 A CN 111192914A CN 201911255951 A CN201911255951 A CN 201911255951A CN 111192914 A CN111192914 A CN 111192914A
Authority
CN
China
Prior art keywords
active layer
layer
gate voltage
energy
state
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201911255951.2A
Other languages
English (en)
Other versions
CN111192914B (zh
Inventor
成明模
金洪范
朴真善
郑进元
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Industry University Cooperation Foundation IUCF HYU
Original Assignee
Industry University Cooperation Foundation IUCF HYU
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Industry University Cooperation Foundation IUCF HYU filed Critical Industry University Cooperation Foundation IUCF HYU
Priority to CN201911255951.2A priority Critical patent/CN111192914B/zh
Priority claimed from PCT/KR2018/012365 external-priority patent/WO2019078651A1/ko
Publication of CN111192914A publication Critical patent/CN111192914A/zh
Application granted granted Critical
Publication of CN111192914B publication Critical patent/CN111192914B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391Gated diode structures
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • BPERFORMING OPERATIONS; TRANSPORTING
    • B82NANOTECHNOLOGY
    • B82YSPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y30/00Nanotechnology for materials or surface science, e.g. nanocomposites
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025Channel region of field-effect devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/122Single quantum well structures
    • H01L29/127Quantum box structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/15Structures with periodic or quasi periodic potential variation, e.g. multiple quantum wells, superlattices
    • H01L29/151Compositional structures
    • H01L29/152Compositional structures with quantum effects only in vertical direction, i.e. layered structures with quantum effects solely resulting from vertical potential variation
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/22Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIBVI compounds
    • H01L29/2206Amorphous materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51Insulating materials associated therewith
    • H01L29/517Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742Thin film unipolar transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66969Multistep manufacturing processes of devices having semiconductor bodies not comprising group 14 or group 13/15 materials
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70Bipolar devices
    • H01L29/72Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73Bipolar junction transistors
    • H01L29/737Hetero-junction transistors
    • H01L29/7371Vertical transistors
    • H01L29/7376Resonant tunnelling transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/7613Single electron transistors; Coulomb blockade devices
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/7869Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate
    • H01L29/78693Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising an oxide semiconductor material, e.g. zinc oxide, copper aluminium oxide, cadmium stannate the semiconducting oxide being amorphous
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10KORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K10/00Organic devices specially adapted for rectifying, amplifying, oscillating or switching; Organic capacitors or resistors having potential barriers
    • H10K10/40Organic transistors
    • H10K10/46Field-effect transistors, e.g. organic thin-film transistors [OTFT]
    • H10K10/462Insulated gate field-effect transistors [IGFETs]
    • H10K10/484Insulated gate field-effect transistors [IGFETs] characterised by the channel regions
    • H10K10/486Insulated gate field-effect transistors [IGFETs] characterised by the channel regions the channel region comprising two or more active layers, e.g. forming pn heterojunctions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Composite Materials (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Thin Film Transistor (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

根据本发明一实施例的层可以在导带的低级电子能量范围内呈现第一电子态数,并且在该导带的高于低级电子能量范围的高级电子能量范围内呈现第二电子态数,其中局域态可以存在于该低级电子能量范围内和该高级电子能量范围之间。

Description

层、多级元件、多级元件制造方法和驱动多级元件的方法
本申请是申请日为2018年10月18日、申请号为201880032980X、发明名称为“层、多级元件、多级元件制造方法和驱动多级元件的方法”的分案申请。
技术领域
本发明涉及层、多级元件、多级元件制造方法和驱动多级元件的方法。
背景技术
近年来,随着智能设备和人工智能计算机技术的发展,对具有高性能和多功能性的高性能设备的需求迅速增加。
然而,由于持续的超小型化和高集成度,导致引领现有半导体工业的二进制元件制造技术预期在技术、经济和原理上达到极限。换句话说,基于缩小传统金属氧化物场效应晶体管(Metal-Oxide-Semiconductor Field Effect Transistor,MOSFET)的开发方法在缩小技术本身上存在困难,基于缩小的方法被认为具有根本限制。
为了克服这一限制,已经进行了关于多级元件的研究。先前已研究过的多级元件包括单电子晶体管(single-electron transistor,SET)和共振隧穿晶体管(resonant-tunneling transistor,RTT)。如果是单电子晶体管(SET)和共振隧穿晶体管(RTT)的情况,多级特性主要仅在非常低的温度下才能观察到,需要复杂的制造工艺,并且电路集成实现困难,这使该技术很难实现。
因此,发明人发明了通过容易且简单的工艺形成的同时显现优异多级特性的层,包括该层的多级元件,多级元件制造方法以及驱动多级元件的方法。
发明内容
本发明的目的是提供一种具有量化的导通状态的层。
本发明的另一个目的是提供一种具有在能量上高于迁移率边的量化的导通状态的层。
本发明的又一个目的是提供一种具有取决于导带中的电子的能级的离散导通状态的层。
本发明的又一个目的是提供一种在结晶区和非晶区之间发生共振能量匹配的层。
本发明的又一个目的是提供一种具有多级导通特性的多级元件,以及该多级元件的制造方法及驱动方法。
本发明的又一个目的是提供一种可以通过低温工艺进行的制造方法。
本发明的又一个目的是提供一种可以轻易控制厚度的制造方法。
然而,本发明要实现的目的不限于上述目的。
根据本发明一个实施例的层可以在导带的低级电子能量范围内呈现第一电子态数,在导带的高于该低级电子能量范围的高级电子能量范围内呈现第二电子态数,
其中局域态可以存在于该低能级电子能量范围和该高能级电子能量范围之间。
根据一个实施例,在该导带中的局域态中的电子态数可以为0。
根据一个实施例,该低级电子能量范围内的最大电子能量值可以小于该高级电子能量范围内的最小电子能量值。
根据一个实施例,该第一电子态数关于电子能量值具有正态分布,在该电子能量值处,该低级电子能量范围中的电子态数最大。
根据一个实施例,该低级电子能级中的第一电子态数的最大值可以小于该高级电子能量范围中的第二电子态数的最小值。
根据一个实施例,导通状态可以存在于该低级电子能量范围和该高级电子能量范围中。
根据一个实施例,迁移率边存在于导带中,该迁移率边是电子能够存在的最低能量状态,并且该低级电子能量范围和该高级电子能量范围可以具有比该迁移率边更高的能量值。
根据一个实施例,在该低级电子能量范围内的该第一电子态数的曲线和在该高级电子能量范围内的该第二电子态数的曲线可以彼此不连续。
根据本发明一个实施例的层可以包括非晶区和被该非晶区围绕的多个结晶区,其中可以通过非晶区的多个第一能量状态中的任意第一能量状态与结晶区的多个第二能量状态中的任意第二能量状态之间的共振匹配来提供量化的导通状态。
根据一个实施例,每个结晶区可以具有纳米尺寸。
根据一个实施例,该结晶区可以表现出量子限制效应。
根据一个实施例,该结晶区的量子限制效应可以在三轴方向中呈现。
根据一个实施例,该量化的导通状态可以以比该导带中的迁移率边更高的电子能量来提供,该迁移率边是电子能够存在的最低能量状态。
根据一个实施例,多个结晶区可以随机地分布在该非晶区中并二维排列。
根据一个实施例,量化的导通状态可以存在于预定能量范围内。
根据一个实施例,局域态可以存在于比该预定电子能量范围更高的电子能量范围内。
根据一个实施例,导通状态可以存在于比对应于非导通状态的电子能量范围更高的电子能量范围内。
根据一个实施例,第一能量状态的数量可以大于第二能量状态的数量。
根据一个实施例,就能量状态的密度(DOS)而言,共振匹配可以在比迁移率边更高的能量范围内提供若干量化的电子态。
根据一个实施例,就能量状态的密度(DOS)而言,共振匹配可以在比迁移率边更高的能量范围内提供至少两个离散的电子态。
根据一个实施例,量化的导通状态允许预定能量范围内的有限载流子运动。
根据本发明一个实施例的多级元件可以包括:栅极电极;在该栅极电极的一侧上形成的第一有源层;在该第一有源层的一侧上形成的第二有源层;源极电极和漏极电极;以及阻挡层,用于分隔该第一有源层和该第二有源层,其中包括该第一有源层和该第二有源层的有源层中,在其中形成通道的有源层的数量可以根据施加在该栅极电极上的栅极电压的大小来控制。
根据一个实施例,第一有源层与栅极电极之间的距离可以短于第二有源层与栅极电极之间的距离。
根据一个实施例,可以依次沉积第一有源层,阻挡层和第二有源层。
根据一个实施例,栅极电极可分为第一栅极电压范围,第二栅极电压范围和第三栅极电压范围,其中该第一、第二和第三栅极电压范围可以按照栅极电压增加的顺序出现。
根据一个实施例,当将第一栅极电压范围内的栅极电压施加于栅极电极时,仅第一有源层可以被激活,当将第三栅极电压范围内的栅极电压施加于栅极电极时,第一和第二有源层可被激活。
根据一个实施例,当将第二栅极电压范围内的栅极电极施加于栅极电极时,仅第一有源层可被激活,且由于第二栅极电压范围内的栅极电压的增加而引起的流经第一有源层的电流大小的增加可以小于由于第一栅极电压范围内的栅极电压的增加而引起的流经第一有源层的电流大小的增加。
根据一个实施例,即使当第二栅极电压范围内的栅极电压增加时,流经第一有源层的电流量也可以是恒定的。
根据一个实施例,在第二栅极电压范围内,第一有源层可以处于饱和状态。
根据一个实施例,阻挡层包括提供在第一和第二有源层之间的第一阻挡层以及在提供在第二有源层上的第三阻挡层,其中源极电极和漏极电极可以与第三阻挡层接触。
根据一个实施例,当将第二栅极电压范围内的栅极电压施加于栅极电极时,由栅极电极施加于第二有源层的场可以被流经第一有源层的电流屏蔽。
根据一个实施例,源极电极和漏极电极可以仅与第一和第二有源层中的一个接触。
根据一个实施例,源极电极和漏极电极可以不与第一和第二有源层接触。
根据一个实施例,多级元件还可以包括栅极电极和第一有源层之间的阻挡层,其中栅极电极和第一有源层之间的阻挡层、第一有源层、以及用于分分隔第一有源层和第二有源层的阻挡层可以形成量子阱。
根据一个实施例,第一和第二有源层中的至少一个可以在导带的低级电子能量范围内呈现第一电子态数,在导带的高于该低级电子能量范围的高级电子能量范围内呈现第二电子态数,其中局域态可以存在于该低级电子能量范围和该高级电子能量范围之间。
根据一个实施例,该第一电子态数关于电子能量值具有正态分布,在该电子能量值处,该低级电子能量范围中的电子态数最大。
根据一个实施例,第一和第二有源层中的至少一个可以包括非晶区和被该非晶区围绕的多个结晶区,其中可以通过非晶区的多个第一能量状态中的任意第一能量状态与结晶区的多个第二能量状态中的任意第二能量状态之间的匹配来提供量化的导通状态。
根据一个实施例,当施加于栅极电极的栅极电压处于预定电压范围内时,量化的导通状态可以允许有限的电流在源极电极和漏极电极之间流动。
根据本发明一个实施例的多级元件制造方法可以包括以下步骤:在基板在腔室中制备的状态下,在所述基板上方形成第一有源层;形成阻挡层;以及形成第二有源层,其中,形成所述第一有源层的步骤和形成所述第二有源层的步骤中的至少一个包括:源气体注入/加压步骤,其中在所述腔室的出口关闭的状态下将包括金属前驱物的金属前驱物源气体注入所述腔室,从而增加所述腔室中的压力并将所述源气体吸附到密闭的所述腔室的所述基板上;吹扫所述腔室的第一主吹扫步骤,位于在所述源气体注入/加压步骤之后;将反应气体注入所述腔室的反应气体注入步骤,位于所述第一主吹扫步骤之后;以及吹扫所述腔室的第二主吹扫步骤,位于所述反应气体注入步骤之后。
根据一个实施例,源气体注入/加压步骤可进一步包括以下步骤:通过注入源气体将腔室内的压力增加到预定压力;以及通过关闭腔室的入口来保持预定压力。
根据一个实施例,源气体注入/加压步骤可以包括至少两个子注入/加压步骤以及在该至少两个子注入/加压步骤之间的子吹扫步骤。
根据一个实施例,通过形成第一有源层的步骤形成的有源层的厚度可以大于1.5nm。
根据一个实施例,该方法可以进一步包括形成与第二有源层接触的源极电极和漏极电极的步骤。
根据一个实施例,该方法可以进一步包括以下步骤:在第二有源层上形成阻挡层;以及形成与第二有源层上的阻挡层接触的源极电极和漏极电极。
根据本发明一个实施例的驱动多级元件的方法可以包括:第一步骤,将第一栅极电压范围内的栅极电压施加到栅极电极,从而激活第一有源层;第二步骤,向栅极电极施加第二栅极电压范围内的栅极电压,该栅极电压高于第一栅极电压范围内的栅极电压;向栅极电极施加第三栅极电压范围内的栅极电压,该栅极电压高于第二栅极电压范围内的栅极电压,从而激活第一有源层和第二有源层。
根据一个实施例,在第二步骤中,第一有源层可以保持在激活状态,并且第二有源层可以处于非激活状态。
根据一个实施例,在第二步骤中,可以通过流经第一有源层的电流来屏蔽第二有源层的激活。
根据本发明一个实施例的层可以在高于迁移率边的能量范围内表现出量化的能量状态。
根据本发明一个实施例的层可以在高于迁移率边的能量范围内表现出离散的局域态。
根据本发明一个实施例的层在高于迁移率边的能量范围内可以表现出有限的载流子迁移率。
根据本发明的一个实施方式的层可以表现出共振能量匹配。
根据本发明一个实施例的多级元件及其驱动方法可以表现出多级导通特性。
根据本发明一个实施例的多能级元件及其驱动方法可以具有至少两个导通电压。
根据本发明一个实施例的多级元件及其驱动方法即使扫过栅极电压时也可以呈现恒定的源极/漏极电流。
根据本发明一个实施例的多级元件及其驱动方法可以表现出高稳定性。
根据本发明一个实施例的多级元件制造方法可以通过低温工艺来执行。
根据本发明一个实施例的多级元件制造方法可以提供容易控制厚度的环境。
本发明的技术效果不限于上述效果,本领域技术人员从以下描述将清楚地理解本发明的其他效果。
附图说明
图1示出了根据本发明一个实施例的多级元件。
图2和图3示出了根据本发明一个实施例的多级有源层。
图4示出了根据本发明一个实施例的多级驱动。
图5a至图5c示出了根据本发明一个实施例的屏蔽效应。
图6至图10d示出了根据本发明一个实施例的多级机制。
图11和图12示出了本发明的第一变型实施例。
图13和图14示出了本发明的第二变型实施例。
图15是示出了根据本发明一个实施例的制造多级元件的方法的流程图。
图16是详细示出了根据本发明一个实施例的步骤S120的流程图。
图17和图18详细示出了根据本发明一个实施例的步骤S210。
图19示出了在本发明的实验示例中使用的多级元件的工艺条件。
图20示出了在本发明的实验示例中获得的有源层的TEM图像。
图21a和图21b示出了根据本发明一个实施例制造的多级元件的I-V特性。
图22和图23示出了根据本发明的变型实施例制造的多级元件的I-V特性。
图24a至图24d示出了根据本发明一个实施例的测定的取决于有源层的厚度的FET特性的结果。
图25示出了测试根据本发明一个实施例制造的多级元件的可靠性的结果。
具体实施方式
在下文中,将参照附图详细描述本发明的示例性实施例。然而,本发明可以以不同的形式体现,并且不应被解释为限于本文阐述的实施例。确切的说,提供这些实施例使得本公开变得透彻和完整,并将向本领域技术人员充分传达本发明的范围。
在说明书中,当任何元件被称为在其他元件“上”时,意味着该元件可以直接形成在该其他元件上,或者它们之间可置有第三元件。在附图中,为了清楚地示出实施例的特征,层和区域的厚度可能已被夸大。
此外,尽管“第一”,“第二”,“第三”等术语可用于描述本发明各实施例中的各元件,但是这些元件不应受到这些术语的限制。这些术语仅用于区分任意元件与其他元件。因此,在任意一个实施例中提到的第一元件在其他实施例中可以被称为第二元件。本文描述和例示的每个实施例还包括其补充实施例。如本文所用的术语“和/或”旨在包括在术语“和/或”之前和之后列出的组件中的至少一个。
在说明书中,除非在上下文中另有指定,否则单数表达包括复数表达。此外,术语“包括”,“具有”等旨在表示存在所提到的特征、数字、步骤、元件、组件或其组合,但不排除存在或添加一个或多个其他特征、数字、步骤、元件、组件或其组合的可能性。如本文所用的术语“连接”包括直接和间接地连接多个元件。
此外,在以下描述中,当相关已知功能和配置的详细描述可能会不必要地模糊本发明的主题时,将省略该相关已知功能和配置的详细描述。
图1示出了根据本发明一个实施例的多级元件。图2和图3示出了根据本发明一个实施例的多级有源层。
根据本发明一个实施例的多级元件并不是指具有二元状态(0和1)的传统元件,而可以指具有三元或更高元状态(0、1和2,或0、1、2和大于2)的元件。即,传统元件可以仅具有两个状态(接通和断开),而根据本发明一个实施例的多级元件除了具有“接通”和“断开”状态之外,还可以具有第三状态。下文将参照图1对根据本发明一个实施例的多级元件进行说明。
参照图1,根据一个实施例的多级元件100可以包括基板110,栅极电极120,绝缘层130,有源结构135以及源极电极180和漏极电极185中的至少一个。
基板110不限于任何特定类型,并且可以包括例如硅基板,玻璃基板和柔性基板中的至少一个。
栅极电极120用于接收栅极电压,并且可以由导电材料,例如金属材料制成。
绝缘层130用作电介质层,可以由例如硅基电介质材料和金属氧化物基电介质材料中的至少一个制成。绝缘层130的厚度可以根据所施加的栅极电压的工作范围来确定。例如,当栅极电压的工作范围较低时,绝缘层130的厚度可以比栅极电压的工作范围高时的厚度薄。
有源结构135可以包括至少一个有源层和至少一个阻挡层。有源层和阻挡层可以交替沉积。在这种情况下,有源层的数量可以为至少两个,阻挡层可以被沉积为与有源层的两侧中的至少一侧接触。
例如,如图1所示,当设置有第一有源层150和第二有源层170时,第一阻挡层140可以设置在绝缘层130和第一有源层150之间,第二阻挡层160可以设置在第一有源层150和第二有源层170之间。在这种情况下,可以按照以下顺序依次沉积栅极电极120、绝缘层130、第一阻挡层140、第一有源层150、第二阻挡层160以及第二有源层170。此处,有源层的厚度可以随着其与栅极电极120的距离的增加而增加。与此不同地,有源层的厚度也可以是恒定的,不论其与栅极电极120的距离如何。
根据一个示例,第一阻挡层140、第一有源层150、第二阻挡层160以及第二有源层170中的每一个可以具有几纳米的厚度。即,有源结构135可以是超薄结构。
根据一个示例,如图2和图3所示,第一有源层150和第二有源层170中的至少一个可以由包括非晶区(AM_R)和被该非晶区(AM_R)围绕的多个结晶区(NC_R)的层组成。即,在有源层中,非晶区(AM_R)和结晶区(NC_R)可以一起存在。
在这种情况下,每个结晶区(NC_R)都具有纳米大小,并且可以具有量子限制效应。具体地,结晶区(NC_R)可以具有几纳米的大小,例如,大约3nm,结晶区之间的平均距离可以为大约2.5nm。换句话说,结晶区(NC_R)可以以大约2.5nm的平均距离彼此间隔开,并且可以具有被非晶区(AM_R)围绕的岛形状。此外,结晶区(NC_R)可以随机地分布在非晶区(AM_R)的二维平面中。因此,结晶区(NC_R)可以在三轴方向上呈现量子限制效应。即,结晶区(NC_R)不仅可以在厚度方向上显示,而且可以在平面方向上显示。
有源层结构可以提供多级特性,下面将提供其详细描述。
根据一个示例,有源层150和170中的至少一个可以包括金属氧化物,例如,当有源层包括金属氧化物时,该金属氧化物可以是氧化锌(ZnO)。
第一阻挡层140和第二阻挡层160中的至少一个可以包括有机材料、无机材料以及有机-无机复合材料中的至少一个。当阻挡层包括有机材料时,该有机材料可以是4MP(4-对羟基苯硫酚),当阻挡层包括有机-无机复合材料时,有机-无机复合材料可以是带有Al连接端的4MP,即Al4MP。
阻挡层可以保护有源层。例如,当在形成第一有源层150之后形成其他层时,第二阻挡层160可以防止第一有源层150被无意地掺杂或者防止用于另一层沉积的前驱物渗透到第一有源层150中。
根据一个实施例,有源层以及与该有源层相邻的阻挡层可以彼此形成超晶格结构。该超晶格结构可以增加稳定性。
根据一个实施例,阻挡层可以形成和有源层的界面,从而使得阻挡层可以形成相对于有源层的量子阱。稍后将提供其详细描述。
源极电极180和漏极电极185可以与最上面的有源层或最上面的阻挡层接触。如果有源结构135的最上部是如图1所示的第二有源层170,则源极电极180和漏极电极185可以与第二有源层170接触。在这种情况下,源极电极180和漏极电极185可以不与除第二有源层170以外的有源层以及阻挡层接触。稍后将描述源极电极180和漏极电极185与最上面的阻挡层接触的情况。
取决于有源层的激活程度,电流可以在源极电极180与漏极电极185之间流动。根据一个示例,当第一有源层150被激活时,电流可以从源极电极180流到漏极电极185,来自源极电极180的电子可以依次隧穿第二有源层170和第二阻挡层160,然后沿着第一有源层150流动。穿过第一有源层150的电子可以依次隧穿第二阻挡层160和第二有源层170,然后可以提供给漏极电极185。此外,当第二有源层170被激活时,电流可以从源极电极180经第二有源层170流到漏极电极185。
以上已经参照图1至图3描述了根据本发明一个实施例的多级元件。下文将参照图4至图5c描述根据本发明一个实施例的驱动多级元件的方法。
图4示出了根据本发明一个实施例的多级驱动,图5a至图5c示出了根据本发明一个实施例的屏蔽效应。根据本发明一个实施例的多级驱动方法可以通过以上参照图1至图3描述的多级元件来实现。
参照图4,根据本发明一个实施例的多级元件可以具有多级导通特性。另一方面,根据本发明一个实施例的多级元件可以具有多个导通电压。例如,施加于栅极电极120的栅极电压可分为第一栅极电压范围(R1),第二栅极电压范围(R2)以及第三栅极电压范围(R3)。如图4所示,第二栅极电压范围(R2)可以具有比第一栅极电压范围(R1)更高的电压值。此外,第三栅极电压范围(R3)可以具有比第二栅极电压范围(R2)更高的电压值。下文将描述取决于每个栅极电压范围中的驱动电压的IV曲线特性。
首先,第一栅极电压范围(R1)中的最低栅极电压可以成为第一导通电压。当第一导通电压施加于栅极电极120时,第一有源层150可以被激活,即导通。因此,电流可以在源极电极180和漏极电极185之间流动。这时,第二有源层170可以处于非激活状态,即,断开状态。接下来,随着第一栅极电压范围(R1)内的电压的增加,在源极电极180和漏极电极185之间流动的电流的大小可以增加。即,随着栅极电压在第一栅极电压范围(R1)内增加,源极电极和漏极电极之间的电流比可以以第一斜率增加。
为了便于解释,首先将描述第三栅极电压范围(R3)中的栅极电压的施加,而第二栅极电压范围(R2)中的栅极电压的施加将在稍后描述。当施加高于第一栅极电压范围(R1)和第二栅极电压范围(R2)的第三栅极电压范围(R3)中的栅极电压时,不仅第一有源层150可以被导通,而且第二有源层170也可以被导通。即,第三栅极电压范围(R3)中的最低栅极电压可以成为第二导通电压。因此,电流可以在源极电极180和漏极电极185之间流动。与第一栅极电压范围(R1)不同,在第三栅极电压范围(R3)中,第一有源层150和第二有源层170都处于激活状态,因此当施加第一栅极电压范围(R1)时,更大的电流量可以在源极电极180和漏极电极185之间流动。随着第三栅极电压范围(R3)内的栅极电压增加,在源极电极180和漏极电极185之间流动的电流大小可以以第三斜率增加。即,随着第三栅极电压范围(R3)内的栅极电压的增加,电流比可以以第三斜率增加。
当第二栅极电压范围(R2)中的栅极电压(其比第一栅极电压范围(R1)高且比第三栅极电压范围(R3)低)施加于栅极电极120时,仅第一有源层150可以处于激活状态,即导通状态。此时,即使当第二栅极电压范围(R2)内的栅极电极增加时,也可以保持源极电极180和漏极电极185之间流动的电流的大小。即,随着第一栅极电压范围(R1)内的栅极电压增加,源极电极180和漏极电极185之间流动的电流的大小可以例如以第一斜率增加,而随着第二栅极电压范围(R2)内的栅极电压增加,源极电极180和漏极电极185之间流动的电流的大小变化可以小于第一斜率。更具体地,当第二栅极电压范围(R2)内的栅极电压增加时,源极电极180和漏极电极185之间流动的电流的大小可以是恒定的。换句话说,第二斜率可以是0。这意味着,当将第二栅极电压范围(R2)内的栅极电压施加于栅极电极(120)时,流经第一有源层150的电流量为饱和状态。即,第二栅极电压范围(R2)可以理解为中间(intermediate)电压范围,其中,即使第二栅极电压范围R2内的栅极电压增加时也保持该电流。
下文将参照图5描述取决于栅极电压范围的有源层的选择性激活。
如上所述,当施加第一栅极电压范围(R1)内的栅极电极时,如图5a所示,可以将栅极场(gate field,GF)施加于第一有源层150,从而使得第一有源层150可以被导通。
当施加第二栅极电压范围(R2)内的栅极电压时,如图5b所示,由于电流流经第一有源层150,栅极电压感应的场因此被屏蔽而没有到达第二有源层170(屏蔽效应)。此时,阻挡层也延迟了栅极电压到达第二有源层170。此外,当施加第二栅极电压范围(R2)内的栅极电压时,即使当栅极电压增加时,由于第一有源层150的饱和,源极电极180和漏极电极185之间的电流也恒定流动。另一方面,即使当第二栅极电压范围(R2)内的栅极电压增加时,阻挡层140和160可以延迟第二有源层170的选通,并保持有限的电子流经第一有源层150。
当施加第三栅极电压范围(R3)内的栅极电压时,如图5c所示,由于场渗透(fieldpenetration),栅极电压到达第二有源层170,从而使得第二有源层170可以被导通。
在屏蔽效应的描述中,上文已对第二栅极电压范围(R2)内的屏蔽效应的发生进行了说明,应当理解,该屏蔽效应也可以发生在第一栅极电压范围(R1)内。
综上所述,当将第一栅极电压范围(R1)内的栅极电压施加于栅极电极120时,仅第一有源层150可以被激活,而第二有源层170不可以被激活。其次,当施加高于第一栅极电压范围(R1)的第二栅极电压范围(R2)内的栅极电压时,第一有源层150可以保持处于激活状态,但是流经第一有源层150的电流可以达到饱和状态。此外,第二有源层170可以仍然处于未激活状态。再次,当施加高于第二栅极电压范围(R2)的第三栅极电压范围(R3)内的栅极电压时,第一有源层150和第二有源层170可以都被激活。
因此,根据本发明一个实施例的多级元件可以具有多个导通电压。即,根据本发明一个实施例的多级元件可以呈现多级导通特性,因为它可以具有在传统元件中不存在的第二栅极电压范围,即,即使栅极电压增加,也不会影响电流大小的栅极电压范围。
根据一个实施例,有源层的厚度可以在出现场效应晶体管(Field EffectTransistor,FET)特性的范围内。例如,当有源层包括氧化锌时,其可以具有大于1.5nm的厚度。如果该氧化锌的厚度小于1.5nm,则该氧化锌可失去FET特性。此外,有源层的厚度可以为20nm或更小。如果有源层的厚度大于20nm,则流经第一有源层150的电流的大小将增加。这增加了第一有源层150的屏蔽效应,该屏蔽效应防止栅极电压通过场渗透而渗透到第二有源层170中。在这种情况下,需要极高的栅极电压来导通第二有源层170,这在功耗方面是不利的。此外,栅极绝缘膜130应该更厚,以承受高栅极电压,这样厚的厚度不符合晶体管的缩小趋势。另一方面,当第一有源层150的厚度为20nm或更小时,即使在一般栅极电压范围内第二有源层170也可以导通,因此,该厚度在功耗方面是有利的,并能够符合小型化趋势。
以上已参照图4和图5描述了根据本发明一个实施例的多级元件的特性。下文将参照图6至10对根据本发明一个实施例的多级机制进行说明。
图6至图10d示出了根据本发明一个实施例的多级机制。具体地,图6示出了根据本发明一个实施例的共振能量匹配(resonant energy matching),图7示出了根据本发明一个实施例的态密度(density of state,DOS),图8a至图8c示出了根据本发明一个实施例的结晶层,非晶层以及有源层的态密度(DOS),图9a至图9d示出了根据本发明一个实施例的波函数,图10a至图10d示出了根据本发明一个实施例的关于能带(energy band)的多级元件。
如以上参照图4所述,根据本发明一个实施例的多级元件可以具有第二栅极电压范围(R2),其中栅极电压的增加对电流没有影响。由于可以通过第二栅极电压范围(R2)来实现该多级元件,因此将基于产生第二栅极电压范围(R2)的第一有源层150和第二有源层170来解释多级机制。为了方便起见,将基于第一有源层150进行解释,但是不言而喻的是,本发明的技术思想也可以应用于其他有源层,例如第二有源层170。
如上所述,根据本发明一个实施例的第一有源层150可以由包括非晶区(AM_R)和被该非晶区(AM_R)围绕的多个结晶区(NC_R)的层组成。
参照图6,第一有源层150的非晶区(AM_R)可以具有大量局域态。与此不同,第一有源层150的结晶区(NC_R)可以具有少于非晶区(AM_R)的局域态的离散局域态。在这种情况下,非晶区(AM_R)的局域能量状态中的特定能量状态(AM_E)与结晶区(NC_R)的局域能量状态中的特定能量状态(NC_E)之间可能存在共振能量匹配。
由该共振能量匹配引起的杂化可以提供量化的导通状态。该量化的导通状态可以在呈现导通状态的同时呈现有限的电流。现将参照图7和图8a更详细地描述该量化的导通状态。
图7和图8a示出了根据本发明一个实施例的态密度(DOS)。作为参照,DOS模拟的结果可以使用维也纳从头算模拟(Vienna ab initio simulation,VASP)程序通过PBE(Perdew-Burke-Ernzerhof)交换关联泛函和PAW(投影缀加平面波)赝势法对形成的有源层进行计算来获得。
图7和图8a中的DOS表示由于电子能量的增加而引起的电子态数量的变化。如图7所示,第一有源层150可以具有价带和导带。
价平衡可以由迁移率边分为扩展态(非局域态)和局域态。此外,导带也可以由迁移率边被划分为扩展态和局域态。这里,稍后将参照图8c描述迁移率边的定义。
如图7和图8a所示,根据本发明一个实施例的第一有源层150可以在导带的低级电子能量范围(大约2.8eV至2.9eV)中呈现第一数量的电子态,在导带的高于低级电子能量范围的高级电子能量范围(约3.2eV或更高)中呈现第二数量的电子态。
此时,低级电子能量范围内的第一电子态数的曲线和高级电子能量范围内的第二电子态数的曲线可以彼此不连续。换句话说,低级电子能量范围内的最大电子能量值(约2.9eV)可小于高级电子能量范围内的最小电子能量值(约3.2eV)。这里,低级电子能量范围内的第一电子态数的最大值可以小于高级电子能量范围内的第二电子态数的最小值。此外,如图8a所示,相对于低级电子能量范围内的电子态数最大的电子能量值,第一电子态数可以具有正态分布。
根据一个实施例,可以以比导带中的迁移率边更高的能量来提供低级电子能量范围和高级电子能量范围(即,迁移率边量化)。这可以意味着第一有源层150的非晶区(AM_R)中的局域态的能级与结晶区中的局域态的能级在迁移率边上方彼此匹配。因此,第一有源层150可以在低级电子能量范围和高级电子能量范围内呈现为导通状态。此时,在迁移率边上方具有第一电子态数的低级电子能量范围内的导通状态可以被定义为量化的扩展态。
此外,在低级电子能量范围和高级电子能量范围之间可以存在局域态(即,电子态数为0)。这可能意味着有源层的结晶区(NC_R)在低级电子能量范围和高级电子能量范围之间没有能量状态。因此,在低级电子能量范围和高级电子能量范围之间,结晶区的共振能量(NC_R)和非晶区的共振能量(AM_R)彼此不匹配。
根据一个实施例,如上所述,可以通过第一有源层150的结晶区(NC_R)和非晶区(AM_R)之间的共振能量匹配来提供低级电子能量范围。此时,非晶区(NC_R)在三轴方向上具有量子限制效应,因此由低级电子能量范围和第一电子态数定义的曲线可能具有非常有限的面积。这可能意味着能够存在的载流子数量非常有限。
根据一个实施例,在迁移率边上方的低级能量范围可以通过结晶区(NC_R)和非晶区(AM_R)之间的共振能量匹配来提供。与此不同的是,仅包括结晶区的传统有源层或仅包括非晶区的传统有源层不能呈现根据本发明一个实施例的在迁移率边上方的低级能量范围。
具体地,参照图8b,只能看到,在仅包括结晶区的有源层中,在带边上形成了导通尾部,在导带中提供了连续的单个扩展态。即,可以看出导带中不存在离散的能级。
参照图8c,可以看出,在仅包括非晶区的有源层中,导带被迁移率边分为扩展态和局域态。然而,可以看出,导带中的扩展态是连续存在的单个状态。
从理论上讲,由于安德森局域化(Anderson localization),非晶区具有若干干扰电子运动的局域态。依据安德森局域化,根据电子能量导带被分为局域态和非局域态。局域态可以具有非导通状态,非局域态可以具有导通状态。此时,将导带分为局域态和非局域态的标准可定义为迁移率边。如果提供高于迁移率边的电子能量,则波函数可以被扩展,从而使得电荷转移成为可能。与此不同的是,如果提供的电子能量低于迁移率边,则波函数将被隔离,从而使得电荷转移变得不可能。
换句话说,可以看出,仅包括非晶区的有源层在导带的迁移率边上方仅具有单个连续的非局域态,因此在导带中不存在离散的能级。
然而,根据本发明一个实施例的第一有源层150能够通过结晶区(NC_R)和非晶区(AM_R)之间的共振能量匹配呈现量化的导通状态。可以通过DOS上的低级能量范围内存在第一电子态数来确认该量化的导通状态。
根据一个实施例,该量化的导通状态具有有限数量的电子态,因此可以提供如上所述的第二栅极电压范围(R2)。换句话说,低级能量范围具有有限数量的存在于迁移率边上方并且与高级能量范围不连续的载流子,因此即使第二栅极电压范围(R2)内的栅极电压增加时,流经第一有源层150的电流量也是有限的。因此,可以清楚地区分由第一栅极电压范围(R1)引起的第一导通电压和由第三栅极电压范围(R3)引起的第二导通电压。因此,即使加宽了栅极电压的工作裕度,也可以减小错误发生率。
图9a至图9d示出了根据本发明一个实施例的波函数。
参照图9a,根据本发明一个实施例的有源层中的状态密度可以分为处于导带的迁移率边下方的状态1,处于低级能量范围内的状态2,处于高级能级内的状态3。
图9b至图9d示出了根据图9a所示的分割状态的模拟波函数等值面的结果,该波函数模拟是根据密度函数理论进行的。图9b示出了状态1的波函数。可以看出,波函数处于不与其他波函数重叠的局域态。与此不同的是,如图9c所示,状态2的波函数沿结晶区和非晶区部分重叠。这表明状态2具有导通状态。此外,如图9d所示,状态3的波函数分布在整个有源层中。期望状态2和状态3之间的局域态将具有如图9b所示的波函数等值面。
如以上参照图9a至图9d所述,从根据每个状态的波函数的角度,可以确定状态2具有量化的导通状态。
图10a至图10d示出了根据本发明一个实施例的能带的多级元件。
参照图10a,在根据本发明一个实施例的多级元件100中,第一阻挡层140,第一有源层150以及第二阻挡层160可以形成量子阱。
如图10a所示的量化扩展态可以指提供量化能量状态的能级,该能级是由参照如上图6、图7和图8a描述的结晶区(NC_R)和非晶区(AM_R)之间的共振能量匹配产生的。第一阻挡层140和第二阻挡层160的导带边和价带边可以通过紫外光电子能谱(ultravioletphotoelectron spectroscopy,UPS)和深紫外光(deep ultraviolet,DUV)来测定。
参照图10b,将对应于第一栅极电压范围(R1)的栅极电压施加于栅极电极120,电流可以在源极电极180和漏极电极185之间流动。如上所述,量化的导通状态可以是通过第一有源层(150)的结晶区(NC_R)和非晶区(AM_R)之间的共振能量匹配来提供。换句话说,如以上参照图7和图8a所述,提供了在迁移率边上方的低级能量范围内的第一电子态数,从而可以激活第一有源层150。因此,电流可以在源极电极180和漏极电极185之间流动。在这种情况下,随着低级能量范围内的栅极电压增加,电流可以增加。
参照图10c,当将对应于第二栅极电压范围(R2)的栅极电压施加于栅极电极120时,仅有限数量的电子可以通过第一有源层150。换句话说,在第二栅极中电压范围(R2)内,可以提供如以上参照图7描述的低级能量范围和高级的能级之间的能量。在这种情况下,因为低级能量范围的范围有限,所以即使当第二栅极电压范围(R2)内的栅极电压增加时,电流可以保持在恒定水平而不会进一步增加。
参照图10d,当将对应于第三栅极电压范围R3的栅极电极施加于栅极电极120时,可以激活第二有源层170。因此,可以通过源极电极180和漏极电极185生成流经有源层170的电流。
综上所述,如图4所示,根据本发明一个实施例的多级元件具有第二栅极电压范围,在该第二栅极电压范围内,即使扫过栅极电压,电流的大小也不会改变。换句话说,第二栅极电压范围可以与第一和第三栅极电压范围清楚地区分开。这意味着通过第二栅极电压范围提供多级导通特性。
以上已参照图6至图10d描述了第二栅极电压范围的机制。换句话说,如图7和图8a所示,有源层具有量化的扩展态。特别地,有源层具有在迁移率边上方的量化的扩展态。由于有源层具有“量化”的扩展态,因此其在特定的栅极电压范围内可具有有限数量的载流子。
换句话说,在第二栅极电压范围内,流经有源层的电流基本上不发生变化。这可以意味着,在第二栅极电压范围内,由于已经量化的扩展态,最大电流量的电流可以流经有源层。
此外,在第二栅极电压范围内,流经第一有源层的电流的大小基本不变,因此,由第一有源层引起的屏蔽效应的大小也基本不变。如此,当施加高于第二栅极电压范围的第三栅极电压范围时,穿过第一有源层的屏蔽的栅极场的能量增加。这是因为,由于第一有源层的电流饱和而限制了阻挡从第一有源层直接到第二有源层的栅极电场的屏蔽的量。因此,在第三栅极电压范围内,第二有源层也可以被选通(gated)。
如上所述,根据本发明一个实施例的多级元件可以提供多级导通特性,其中,其具有在迁移率边上方的量化的导通状态。
此外,如上所述,由于有源层的层特性,可以呈现独特的现象,即量化的导通状态。换句话说,有源层的非晶区的局域能量状态(AM_R)中的特定能量状态可以与结晶区的局域能量状态(NC_R)中的特定能量状态共振能量匹配。由于共振能量匹配引起的杂化,可以提供量化的导通状态。
然而,可以通过共振能量匹配呈现量化的导通状态这一事实仅仅是一个例子,不言而喻的是,可以通过其他方法来呈现量化的导通状态。
以上已参照图6至图10d描述了根据本发明一个实施例的多级机制。下文将参照图11和图12对本发明的第一变型实施例进行说明。
图11和12示出了本发明的第一变型实施例。在第一变型实施例的描述中,将省略与上述内容重复的内容的描述。
参照图11,根据本发明第一变型实施例的多级元件还可以包括第二有源层170上的第三阻挡层172。在这种情况下,源极电极180和漏极电极185可以与第三阻挡层172接触。换句话说,源极电极180和漏极电极185可以不与第一阻挡层140、第一有源层150、第二阻挡层160以及第二有源层170接触。根据上述实施例,源极电极180和漏极电极185与第二有源层170接触,但是在第一变型实施例中,源极电极180和漏极电极185可以与第三阻挡层172接触。
如图12所示,在第一变型实施例中,源极电极180和漏极电极185与第三阻挡层172接触,因此可以提供第一至第四栅极电压范围(R1至R4)。换句话说,第二有源层170还可以通过第二阻挡层160和第三阻挡层172提供具有量化的导通状态的量子阱。因此,即使第四栅极电压范围(R4)内的栅极电压增加时,源极电极180和漏极电极185之间流动的电流也可以保持在恒定水平。
以上已参照图11至图12对本发明的第一变型实施例进行了描述。下文将参照图13和图14对本发明的第二变型实施例进行描述。
图13和图14示出了本发明的第二变型实施例。在第二变型实施例的描述中,将省略与实施第一变形实施例的内容重复的内容的描述。
参照图13,还可以在第三阻挡层172上提供第三有源层174。此外,源极电极180和漏极电极185可以与第三有源层174接触。换句话说,源极电极180和漏极电极185可以不与第一阻挡层140、第一有源层150、第二阻挡层160、第二有源层170以及第三阻挡层172接触。因此,与第一变型实施例不同,在第二变型实施例中,源极电极180和漏极电极185可以与第三有源层174接触。
如图14所示,在第二变型实施例中,提供了第三有源层174,因此可以提供第一至第五栅极电压范围(R1至R5)。换句话说,在第二和第四栅极电压范围(R2和R4)内,可能会出现通过量化的导通状态引起的电流饱和,而在第五栅极电压范围(R5)内,由于第三有源层174与源极电极180和漏极电极185之间的接触,电流可能会增加。
以上已对本发明的实施例和变型实施例进行了描述。下文将参照图15至图18对根据本发明一个实施例的多级元件制造方法进行描述。
图15是示出根据本发明一个实施例的多级元件制造方法的流程图,图16至图18详细示出了根据本发明一个实施例的步骤S210。
参照图15,根据本发明一个实施例的多级元件制造方法可以包括形成第一阻挡层的步骤(S110),形成第一有源层的步骤(S120),形成第二阻挡层的步骤(S130),以及形成第二有源层的步骤(S140)中的至少一个。下文将对每个步骤进行详细描述。
步骤S110
步骤S110是准备步骤,可以包括以下步骤:准备基板;在该基板上形成栅极电极;以及在该栅极电极上形成栅极绝缘层。
在栅极绝缘层上可以形成第一阻挡层。该第一阻挡层可以通过分子层沉积(molecular layer deposition,MLD)方法形成。例如,当通过分子层沉积方法沉积Al4MP时,分子层沉积方法可以包括TMA(三甲基铝)前驱物注入(dosing)步骤,吹扫(purging)步骤,4MP前驱物注入步骤,以及吹扫步骤。
作为结果,可以沉积第一阻挡层140。
步骤S120
在步骤S120中,可以沉积第一有源层150。步骤S120将参照图16进行详细描述。
图16是详细示出根据本发明一个实施例的步骤S120的流程图。
参照图16,根据本发明一个实施例的形成第一有源层的方法可以包括源气体注入/加压步骤(S210),第一主吹扫步骤(S220),反应气体注入步骤(S230),以及第二主吹扫步骤(S240)中的至少一个。下文将对每个步骤进行详细描述。
步骤S210
对于源气体定量注入/加压步骤(S210),可以制备源气体。待制备的源气体的种类可以根据待沉积的层的类型而变化。例如,当待沉积的层是金属氧化物层时,可以制备与其对应的金属前驱物源气体。例如,当待沉积的层是氧化锌(ZnO)层时,源气体可以包括DEZ(二乙基锌)。
源气体可以在腔室出口关闭的状态下注入腔室中。因此,随着源气体被引入腔室内,腔室内的压力会增加。换句话说,腔室中的压力通过源气体的注入而增加,因此,源气体可以在加压大气中被吸附到基板上。此外,腔室内的增加的压力可以维持预定时间。因此,可以提高吸附到基板上的效率。
此时,步骤S210中的增加的压力可以高于0.03Torr,优选地为0.1Torr或更高,更优选地为0.3Torr或更高。此外,步骤S210可以在80℃至250℃的温度下进行。
步骤S220
在第一主吹扫步骤(S220)中,可以使用惰性气体。该惰性气体可以是例如氩气(Ar)或氮气(N2)。通过吹扫步骤,可以去除未被吸附到基板表面的过量的源气体。
步骤S230
在反应气体注入步骤(S230)中,反应气体可以与源气体反应以形成待沉积的层。例如,当源气体包括DEZ时,反应气体可以包括H2O。
步骤S240
在反应气体注入步骤之后,可以进一步进行第二主吹扫步骤(S240)。这可以去除未吸附到基板表面的过量气体。
以上已对根据本发明一个实施例的步骤S210至步骤S240进行了描述。下文将对步骤S210的注入/加压进行详细描述。
步骤S210的注入/加压
源气体注入/加压步骤(步骤S210)可以在加压大气中进行。换句话说,源气体注入/加压步骤可以在高压大气中进行,可以简称为“加压步骤”。
尽管为了简洁起见,将对源气体注入/加压步骤(步骤S210)进行详细描述,但是应当理解,注入/加压也可以在反应气体注入步骤(步骤S230)中进行。
根据一个实施例,注入/加压步骤可在装载有基板的腔室被关闭的状态下进行。例如,腔室的排气阀被关闭,在这种状态下,可以将金属前驱物源气体注入腔室中(子注入/加压步骤),从而在腔室中引入高压,引入的高压可以得到保持(子暴露步骤)。将高压保持一段预定时间后,金属前驱物源气体可以在高压大气中吸附到基板表面。
换句话说,注入/加压步骤可包括子注入/加压步骤,子暴露步骤和子吹扫步骤中的至少一个。子注入/加压步骤可以被定义为在腔室的出口关闭的状态下将源气体注入腔室的步骤,从而使腔室中的压力达到预定压力。子暴露步骤是保持由子注入/加压步骤提供的预定压力的步骤。为此,腔室的入口和出口可以全部关闭,即,腔室可以是封闭的。子吹扫步骤可以在子暴露步骤之后进行,以去除过量的注入的源气体。
如图17所示,即使当子暴露步骤的数量增加时,子暴露步骤中的压力也可以保持在恒定水平。与此不同的是,如图18所示,子暴露步骤中的压力可以随着子暴露步骤的数量的增加而增加。作为参照,图17中的Y轴表示压力,X轴表示工艺步骤。
根据一个实施例,步骤S210可以在80℃至250℃的温度下进行。
此外,步骤S210的子步骤可以在相同温度下进行。特别地,这些子步骤可以在低温下进行。如本文所用,术语“低温”是指250℃或更低,优选为80℃至250℃。
通过上述步骤S210至S240,可以沉积第一有源层150。此时,可以根据步骤S210至S240的重复次数来控制所沉积的层的厚度。例如,当待沉积的层是氧化锌层时,可以重复步骤S210至S240,以使得层的厚度超过1.5nm。此外,当待沉积的层是氧化锌层时,可以重复步骤S210至S240,以使得层的厚度为20nm或更小。
根据步骤S210至S240形成的有源层可以呈现如图7和图8a所示的DOS模拟结果。换句话说,有源层可以表现出量化的导通状态。更具体地,其可以在高于迁移率边的能量处表现出量化的导通状态。如上所述,该DOS模拟的结果可以使用VASP(维也纳从头算模拟)程序通过PBE(Perdew-Burke-Ernzerhof)交换关联泛函和PAW(投影缀加平面波)赝势法在形成的有源层上进行计算获得。
步骤S130
再次参照图15,第二阻挡层160可以在第一有源层150上沉积。步骤S130对应于上述步骤S110,因此将省略其详细描述。
步骤S140
在第二阻挡层160上,可以沉积第二有源层170。这里,步骤S140对应于上述步骤S120,因此将省略其详细描述。
在第二有源层170上,可以沉积源极电极180和漏极电极185。作为结果,可以制造出根据本发明一个实施例的多级元件。
同时,无须赘述的是,以上参照图11和图13描述的本发明的变型实施例还可以根据有源层的沉积次数和阻挡层的沉积次数来进行。
此外,可以省略步骤S140,源极电极180和漏极电极185可以在步骤S130中形成的第二阻挡层160上形成,从而使得它们与第二阻挡层160接触。
以上已参照图15至图18对根据本发明实施例和变型实施例的多级元件制造方法进行了描述。下文将参照图19至图24d对本发明实施例和变形实施例的实验示例进行说明。
图19示出了在本发明一个实验示例中使用的多级元件的工艺条件。特别地,图19示出了根据本发明一个实施例的形成有源层的工艺条件,图20示出了在本发明一个实验示例中获得的有源层的TEM图像,图21a至图21b示出了根据本发明一个实施例制造的多级元件的I-V特性。
实验示例
为了制造根据一个实验示例的多级元件,制备了具有300nm的厚度的硅晶片,该硅晶片上沉积了具有70nm的厚度的铝栅电极。该栅极电极通过热气相沉积来沉积。在该栅极电极上,沉积作为栅极绝缘层的氧化铝(Al2O3)。该氧化铝通过原子层沉积工艺沉积。对于沉积氧化铝,依次进行TMA前驱物源气体注入步骤,吹扫步骤,H2O注入步骤和吹扫步骤。氧化铝的厚度根据待沉积的有源层的数量变化。氧化铝的厚度随着有源层的数量增加而增加。
根据步骤S110,在作为栅极绝缘层的氧化铝上,沉积第一阻挡层。为此,在20℃的温度下注入TMA源气体2秒,注入氩气吹扫气体20秒,在75℃的温度下注入作为反应气体的4MP 20秒,并注入氩气吹扫气体200秒。其结果为,沉积了具有约9nm厚度的第一阻挡层。
接下来,根据步骤S120(步骤S210至S240),在第一阻挡层上沉积第一有源层。为此,如图19所示,在步骤S210中,通过进行四次子注入/加压来注入DEZ。具体地,在第一子注入/加压步骤中,将DEZ注入到腔室出口封闭的腔室中,从而将腔室中的压力增加至1.0Torr。接下来,将腔室入口也关闭,在这种状态下,通过将基板在1.0Torr的压力下暴露于DEZ 3秒钟从而将DEZ吸附到基板上(子暴露步骤)。接下来,进行子吹扫15秒。接下来,在第二子注入/加压步骤中,将DEZ注入到腔室出口关闭的腔室中,从而将腔室中的压力增加到1.0Torr。接下来,将腔室入口也关闭,在这种状态下,通过将基板在1.0Torr的压力下暴露于DEZ 3秒钟从而将DEZ吸附到基板上。以相同的方式,将子注入/加压步骤和子暴露步骤重复四次。
接下来,根据步骤S220,进行第一主要吹扫步骤15秒。
在步骤S230中,通过进行四次子注入/加压和子暴露注入H2O。在此步骤中,暴露时间长于DEZ注入时间,这是因为反应气体H2O比源气体DEZ更容易聚集(aggregate)。
接下来,根据步骤S240,进行吹扫25秒。
步骤S210至S240中的工艺温度为约110℃。
重复步骤S210至S240,从而沉积厚度约为2.5nm的氧化锌有源层。
接下来,根据步骤S130和步骤S140,沉积第二阻挡层和第二有源层。步骤S130的工艺条件对应于步骤S110的工艺条件,步骤S140的工艺条件对应于步骤S120的工艺条件,因此将省略其详细描述。
接下来,源极铝电极和漏极铝电极形成为70nm的厚度。
其结果为,制造了根据本发明一个实验示例的多级元件。
根据该实验示例制造的多级元件的有源层通过TEM成像。TEM图像如图20所示,如其中可看到的,有源层包括多个结晶区和围绕该多个结晶区的非晶区。确认每个结晶区具有纳米尺寸,尤其是是约3nm的尺寸。此外,示出了相邻结晶区之间的距离为约2.5nm。此外,示出了结晶区随机地分布在二维平面中(参见图2)。
在此实验示例中,有源层在约110℃的低温下形成。即,因为包括结晶区和非晶区的有源层可以在低温下形成,实验示例的制造方法可以不受工艺温度的限制。
测量根据实验示例制造的多级元件的I-V曲线,结果示于图21a中。其结果为,确认根据实验例制造的多级元件具有以上参照图4描述的第一至第三栅极电压范围(R1至R3)。
确认第一栅极电压范围为0.28V至1V。即,第一有源层在0.28V下被激活。发现第二栅极电压范围为1V至2V。即,电压介于1V和2V之间时,电流大小恒定(约3.9nA)。据信,这是由于如上所述的非晶区的能量状态与结晶区的能量状态之间的共振能量匹配而导致的。即,即使电压的大小发生变化,由于量化的导通状态,电流的大小看起来是恒定的。确认第三栅极电压范围为2V或更高。即,确认在2V或更高的电压下,穿过第一有源层的栅极场甚至激活了第二有源层。在这种情况下,期望可以根据第一有源层的厚度来控制第二栅极电压范围内的饱和电流的大小。
此外,对根据实验示例制造的多级元件进行了理论建模。接下来,将根据实验示例制造的多级元件的I-V曲线与建模元件的I-V曲线进行比较。结果,如图21b所示,可以确认实验示例的值与建模元件的值很好的吻合了。
图22和图23示出了根据本发明变型实施例制造的多级元件的I-V特性。
图22示出了根据本发明第一变型实施例的多级元件的I-V特性。在第一变型实施例中,第三阻挡层附加地沉积在第二阻挡层上,从而使得第三阻挡层在以上关于步骤S110描述的工艺条件下附加地沉积。具体地,第三阻挡层在以上实验示例中描述的工艺条件下附加地沉积。第三阻挡层的厚度为约9nm。
如图22所示,确认根据第一变型实施例的多级元件具有如上参照图12描述的第一至第四栅极电压范围(R1至R4)。
确认第一栅极电压范围为0.28V至3V。即,第一有源层在0.28V下被激活。确认第二栅极电压范围为3V至8V。即,电压介于3V和8V之间时,电流大小恒定(约0.021μA)。据信,这是由于如上所述的非晶区的能量状态与结晶区的能量状态之间的共振能量匹配而导致的。即,即使电压的大小发生变化,由于量化的导通状态,电流的大小看起来是恒定的。确认第三栅极电压范围为8V至15V。即,确认在8V或更高的电压下,穿过第一有源层的栅极电场甚至激活了第二有源层。此外,确认第四栅极电压范围为15V或更高。发现第四栅极电压范围内的电流大小为约0.134μA。可以看出,在第四栅极电压范围内,第二有源层也是饱和的。
图23示出了根据本发明的第二变型实施例的多级元件的I-V特性。在第二变型实施例中,附加地沉积了有源阻挡层,从而使得第三有源层在如上关于步骤S120描述的工艺条件下附加地沉积。具体地,第三有源层在如上实验例中描述的工艺条件下附加地沉积。第三有源层的厚度为约2.5nm。
如图23所示,确认根据第二变型实施例的多级元件具有如上参照图14描述的第一栅极电压范围(R1)、第二栅极电压范围(R2)、第三栅极电压范围(R3)、第四栅极电压范围(R4)以及第五栅极电压范围(R5)。
确认第一栅极电压范围为0.28V至3V。即,第一有源层在0.28V下被激活。确认第二栅极电压范围为3V至8V。即,电压介于3V和8V之间时,电流大小恒定(约0.021μA)。据信,这是由于如上描述的非晶区的能量状态与结晶区的能量状态之间的共振能量匹配而导致的。即,即使电压的大小发生变化,由于量化的导通状态,电流的大小看起来是恒定的。确认第三栅极电压范围为8V至15V。即,确认在8V或更高的电压下,穿过第一有源层的栅极场甚至激活了第二有源层。此外,确认第四栅极电压范围为15V至25V。发现第四栅极电压范围内的电流的大小为约0.134μA。可以看出,在第四栅极电压范围内,第二有源层也是饱和的。确认第五栅极电压范围为25V或更高。
观察变型实施例的I-V曲线,可以看出,在根据本发明一个实施例的多级元件制造方法中,通过控制待沉积的有源层和阻挡层的数量可以轻易地将多级状态的数量控制为3、4,....n。
此外,当将第一变型实施例与第二变型实施例进行比较时,根据源极电极和漏极电极是否会与阻挡层接触,或这些电极是否会与有源层接触,确认最后的栅极电压范围内的电流大小是恒定或者是增加的。因此,可以根据元件的期望特性,从阻挡层和有源层中选择待与源极电极和漏极电极接触的层。
图24a至图24d示出了根据本发明的一个实施例的、测定的取决于有源层的厚度的FET特性的结果。具体地,图24a至图24d示出了测定的取决于以上参照图19描述的工艺条件下沉积的有源层的厚度的FET特性的结果。
为了测定FET特性,制造了晶体管,每个晶体管包括基板、栅极电极、栅极绝缘层、包括氧化锌的有源层以及源极电极和漏极电极。
具体地,在增加以上参照图19描述的有源层沉积步骤的重复次数的同时,制造分别具有1.5nm,3nm,4nm,5nm,6nm,7nm,8nm,9nm和10nm氧化锌有源层厚度的晶体管。
参照图24,可以看出,当金属氧化物层的厚度为1.5nm时,没有出现场效应晶体管(field effect transistor,FET)特性。因此,考虑到FET特性,优选地,金属氧化物层的厚度大于1.5nm。当金属氧化物层的厚度大于1.5nm时,可以看出,出现了稳定的FET特性。即,当金属氧化物层的厚度大于1.5nm时,可以看出,出现了接通/断开比率特性、迁移率特性、阈值电压和SS值。
因此,当有源层包括金属氧化物,例如氧化锌时,有源层的厚度可以优选地大于1.5nm。为此,步骤S210至S240可以重复预定数量的次数。例如,该预定数量可以是1次或更多。根据一个实施例,该预定数量可以是7次或更多。
图25示出了测试根据本发明一个实施例制造的多级元件的可靠性的结果。
参照图25,可以看出,即使在180天之后,根据本发明一个实施例制造的多级元件的I-V曲线也得以保持。特别地,可以看出,在第二栅极电压范围内,也就是电流饱和范围内的I-V特性得到了很好的保持。这表明由有源层和阻挡层组成的超晶格结构提供了优异的稳定性。
尽管以上已经参照本发明的示例性实施例对本发明进行了详细描述,但是本发明的范围不限于这些实施例。此外,本领域普通技术人员将理解,在不脱离本发明的范围的情况下,可以进行各种修改和变更。

Claims (13)

1.一种层,其特征在于,包括非晶区和被所述非晶区围绕的多个结晶区,其中,通过所述非晶区的多个第一能量状态中的任意第一能量状态和所述结晶区的多个第二能量状态中的任意第二能量状态之间的共振匹配来提供量化的导通状态。
2.根据权利要求1所述的层,其特征在于,每个所述结晶区具有纳米尺寸。
3.根据权利要求1所述的层,其特征在于,所述结晶区表现出量子限制效应。
4.根据权利要求3所述的层,其特征在于,所述结晶区的量子限制效应在三轴方向中呈现。
5.根据权利要求1所述的层,其特征在于,所述量化的导通状态是以比迁移率边更高的电子能量来提供,所述迁移率边是导带中电子能够存在的最低能量状态。
6.根据权利要求1所述的层,其特征在于,所述多个结晶区随机地分布在所述非晶区中,并且二维地排列。
7.根据权利要求1所述的层,其特征在于,所述量化的导通状态存在于预定能量范围内。
8.根据权利要求7所述的层,其特征在于,局域态存在于比所述预定电子能量范围更高的电子能量范围内。
9.根据权利要求8所述的层,其特征在于,导通状态存在于比对应于非导通状态的电子能量范围更高的电子能量范围内。
10.根据权利要求1所述的层,其特征在于,所述第一能量状态的数量大于所述第二能量状态的数量。
11.根据权利要求1所述的层,其特征在于,根据能量状态的密度DOS,所述共振匹配在比迁移率边更高的能量范围内提供若干量化的电子态。
12.根据权利要求1所述的层,其特征在于,根据能量状态的密度DOS,所述共振匹配在比迁移率边更高的能量范围内提供至少两个离散的电子态。
13.根据权利要求1所述的层,其特征在于,所述量化的导通状态允许预定能量范围内的有限载流子运动。
CN201911255951.2A 2017-10-18 2018-10-18 层、多级元件、多级元件制造方法和驱动多级元件的方法 Active CN111192914B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911255951.2A CN111192914B (zh) 2017-10-18 2018-10-18 层、多级元件、多级元件制造方法和驱动多级元件的方法

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR10-2017-0134978 2017-10-18
KR20170134978 2017-10-18
PCT/KR2018/012365 WO2019078651A1 (ko) 2017-10-18 2018-10-18 막, 멀티레벨 소자, 멀티레벨 소자의 제조방법, 멀티레벨 소자의 구동방법
CN201911255951.2A CN111192914B (zh) 2017-10-18 2018-10-18 层、多级元件、多级元件制造方法和驱动多级元件的方法
CN201880032980.XA CN110741478B (zh) 2017-10-18 2018-10-18 层、多级元件、多级元件制造方法和驱动多级元件的方法

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
CN201880032980.XA Division CN110741478B (zh) 2017-10-18 2018-10-18 层、多级元件、多级元件制造方法和驱动多级元件的方法

Publications (2)

Publication Number Publication Date
CN111192914A true CN111192914A (zh) 2020-05-22
CN111192914B CN111192914B (zh) 2023-10-31

Family

ID=66281211

Family Applications (3)

Application Number Title Priority Date Filing Date
CN201911255951.2A Active CN111192914B (zh) 2017-10-18 2018-10-18 层、多级元件、多级元件制造方法和驱动多级元件的方法
CN201880032980.XA Active CN110741478B (zh) 2017-10-18 2018-10-18 层、多级元件、多级元件制造方法和驱动多级元件的方法
CN201911255952.7A Active CN111435681B (zh) 2017-10-18 2018-10-18 层、多级元件、多级元件制造方法和驱动多级元件的方法

Family Applications After (2)

Application Number Title Priority Date Filing Date
CN201880032980.XA Active CN110741478B (zh) 2017-10-18 2018-10-18 层、多级元件、多级元件制造方法和驱动多级元件的方法
CN201911255952.7A Active CN111435681B (zh) 2017-10-18 2018-10-18 层、多级元件、多级元件制造方法和驱动多级元件的方法

Country Status (5)

Country Link
US (1) US10991831B2 (zh)
EP (3) EP3608970A4 (zh)
JP (3) JP6836604B2 (zh)
KR (2) KR102196005B1 (zh)
CN (3) CN111192914B (zh)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01287982A (ja) * 1988-05-16 1989-11-20 Hikari Gijutsu Kenkyu Kaihatsu Kk 半導体レーザ装置
JP2001077022A (ja) * 1999-09-02 2001-03-23 Sumitomo Heavy Ind Ltd レーザを用いた結晶化膜の作製方法及びレーザ結晶化装置
US20050199959A1 (en) * 2004-03-12 2005-09-15 Chiang Hai Q. Semiconductor device
JP2007150165A (ja) * 2005-11-30 2007-06-14 Toyota Central Res & Dev Lab Inc 共鳴トンネル現象を利用する半導体装置とその製造方法
WO2010104717A2 (en) * 2009-03-12 2010-09-16 The Regents Of The University Of California Nanostructures having crystalline and amorphous phases
US20110290310A1 (en) * 2010-05-27 2011-12-01 Teruhiko Kuramachi Solar cell and solar cell manufacturing method

Family Cites Families (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4142145A (en) * 1977-12-22 1979-02-27 The United States Of America As Represented By The Secretary Of The Navy Method for determining conduction-band edge and electron affinity in semiconductors
JPS58178572A (ja) * 1982-04-14 1983-10-19 Hiroyuki Sakaki 移動度変調形電界効果トランジスタ
JP2740166B2 (ja) * 1987-04-28 1998-04-15 日本電気株式会社 半導体積層構造
US5223724A (en) * 1990-07-31 1993-06-29 At & T Bell Laboratories Multiple channel high electron mobility transistor
EP0469768A1 (en) * 1990-07-31 1992-02-05 AT&T Corp. A substantially linear field effect transistor and method of making same
US5412224A (en) * 1992-06-08 1995-05-02 Motorola, Inc. Field effect transistor with non-linear transfer characteristic
JPH07161965A (ja) * 1993-12-10 1995-06-23 Fujitsu Ltd 半導体装置及び多値論理回路
JPH0869966A (ja) * 1994-08-30 1996-03-12 Nippon Hoso Kyokai <Nhk> 量子化構造作製方法
KR100222399B1 (ko) * 1996-12-09 1999-10-01 정선종 상온 고픽전류 공진 터널링 전자 장치
TW432895B (en) * 1998-05-08 2001-05-01 Huang Fu Guo The luminescent method to excite the coating energy level of electronic group to produce different visible electromagnetic wavelengths
JP4631103B2 (ja) 1999-05-19 2011-02-16 ソニー株式会社 半導体装置およびその製造方法
US6992319B2 (en) 2000-07-18 2006-01-31 Epitaxial Technologies Ultra-linear multi-channel field effect transistor
EP1547153A4 (en) * 2002-08-02 2010-12-01 Ultradots Inc QUANTIC POINTS, QUANTIC POINT NANOCOMPOSITE MATERIALS, QUANTUM POINT OPTICAL DEVICES, AND METHODS OF MANUFACTURING THE SAME
KR101030433B1 (ko) * 2003-06-12 2011-04-20 주성엔지니어링(주) 챔버실드를 포함하는 화학기상증착 장치 및 챔버실드의 제조방법
KR100573225B1 (ko) * 2003-09-24 2006-04-24 엘지.필립스 엘시디 주식회사 비정질 실리콘층의 결정화 방법
US7074657B2 (en) * 2003-11-14 2006-07-11 Advanced Micro Devices, Inc. Low-power multiple-channel fully depleted quantum well CMOSFETs
US8088676B2 (en) * 2005-04-28 2012-01-03 The Hong Kong University Of Science And Technology Metal-induced crystallization of amorphous silicon, polycrystalline silicon thin films produced thereby and thin film transistors produced therefrom
US7544572B2 (en) * 2005-11-30 2009-06-09 Advanced Micro Devices, Inc. Multi-operational mode transistor with multiple-channel device structure
KR20070068736A (ko) 2005-12-27 2007-07-02 삼성전자주식회사 매몰절연막 상에 형성된 다중 채널을 갖는 모스트랜지스터를 구비하는 반도체 장치 제조 방법
JP2010067802A (ja) * 2008-09-11 2010-03-25 Seiko Epson Corp 光電変換装置、電子機器、光電変換装置の製造方法および電子機器の製造方法
JP5267931B2 (ja) * 2008-10-29 2013-08-21 独立行政法人理化学研究所 光陰極半導体素子
KR101298017B1 (ko) * 2008-12-24 2013-08-19 한양대학교 산학협력단 N-형 유기-무기 나노복합 초격자 투명 반도체 박막, 상기의 제조 방법 및 전자 기기적 용도
KR20100112915A (ko) * 2009-04-10 2010-10-20 주성엔지니어링(주) 금속 산화물 박막 형성 방법 및 금속 산화물 박막 트랜지스터 제조 방법
JP2012059997A (ja) * 2010-09-10 2012-03-22 Hitachi Kokusai Electric Inc 半導体装置の製造方法及び基板処理装置
US9123768B2 (en) 2010-11-03 2015-09-01 L. Pierre de Rochemont Semiconductor chip carriers with monolithically integrated quantum dot devices and method of manufacture thereof
KR101995082B1 (ko) * 2010-12-03 2019-07-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 산화물 반도체막 및 반도체 장치
KR101460165B1 (ko) * 2011-02-18 2014-11-11 한양대학교 산학협력단 비휘발성 메모리 소자
JP2014116327A (ja) * 2011-03-31 2014-06-26 Sanyo Electric Co Ltd 光電変換装置
KR101851567B1 (ko) * 2011-07-04 2018-04-25 삼성전자주식회사 트랜지스터, 트랜지스터를 포함하는 전자소자 및 이들의 제조방법
US9312390B2 (en) * 2012-07-05 2016-04-12 Semiconductor Energy Laboratory Co., Ltd. Remote control system
US9209288B2 (en) * 2012-12-21 2015-12-08 Intel Corporation Reduced scale resonant tunneling field effect transistor
KR102074942B1 (ko) * 2013-07-29 2020-02-10 삼성전자 주식회사 비휘발성 메모리 트랜지스터 및 이를 포함하는 소자
US9147615B2 (en) * 2014-02-14 2015-09-29 International Business Machines Corporation Ambipolar synaptic devices
KR101878161B1 (ko) * 2015-02-12 2018-07-13 주성엔지니어링(주) 박막 트랜지스터 및 그 제조방법
KR102549926B1 (ko) * 2015-05-04 2023-06-29 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치, 반도체 장치의 제작 방법, 및 전자기기
DE112016002978T5 (de) * 2015-06-30 2018-06-07 Sumitomo Electric Industries Ltd. Thermoelektrisches Material, thermoelektrisches Element, optischer Sensor und Verfahren zur Herstellung eines thermoelektrischen Materials
EP3185303A1 (en) * 2015-12-22 2017-06-28 IMEC vzw A two-dimensional material semiconductor device
CN114664949A (zh) * 2016-06-03 2022-06-24 株式会社半导体能源研究所 场效应晶体管
US9673311B1 (en) * 2016-06-14 2017-06-06 Semiconductor Components Industries, Llc Electronic device including a multiple channel HEMT
US10269923B2 (en) * 2016-10-19 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. HEMTs with an AlxGa1-xN barrier layer grown by plasma enhanced atomic layer deposition
KR102420080B1 (ko) * 2017-05-19 2022-07-13 삼성디스플레이 주식회사 다채널 박막 트랜지스터 및 이를 포함하는 화소
US10978561B2 (en) * 2017-10-18 2021-04-13 Iucf-Hyu (Industry-University Cooperation Foundation Hanyang University) Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element
US11177449B2 (en) * 2018-12-12 2021-11-16 Industry-University Cooperation Foundation Hanyang University P-type semiconductor layer, P-type multilevel element, and manufacturing method for the element

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01287982A (ja) * 1988-05-16 1989-11-20 Hikari Gijutsu Kenkyu Kaihatsu Kk 半導体レーザ装置
JP2001077022A (ja) * 1999-09-02 2001-03-23 Sumitomo Heavy Ind Ltd レーザを用いた結晶化膜の作製方法及びレーザ結晶化装置
US20050199959A1 (en) * 2004-03-12 2005-09-15 Chiang Hai Q. Semiconductor device
JP2007150165A (ja) * 2005-11-30 2007-06-14 Toyota Central Res & Dev Lab Inc 共鳴トンネル現象を利用する半導体装置とその製造方法
WO2010104717A2 (en) * 2009-03-12 2010-09-16 The Regents Of The University Of California Nanostructures having crystalline and amorphous phases
US20110290310A1 (en) * 2010-05-27 2011-12-01 Teruhiko Kuramachi Solar cell and solar cell manufacturing method

Also Published As

Publication number Publication date
US10991831B2 (en) 2021-04-27
JP6836604B2 (ja) 2021-03-03
EP3608970A4 (en) 2020-11-25
CN111435681B (zh) 2023-10-27
EP3651203A1 (en) 2020-05-13
CN110741478A (zh) 2020-01-31
JP2019537235A (ja) 2019-12-19
KR102196005B1 (ko) 2020-12-30
CN111435681A (zh) 2020-07-21
JP2019212891A (ja) 2019-12-12
JP6860931B2 (ja) 2021-04-21
EP3640993A1 (en) 2020-04-22
KR20190043490A (ko) 2019-04-26
KR102250003B1 (ko) 2021-05-11
JP6868907B2 (ja) 2021-05-12
US20190214291A1 (en) 2019-07-11
KR20190043491A (ko) 2019-04-26
JP2019208002A (ja) 2019-12-05
CN110741478B (zh) 2023-08-29
CN111192914B (zh) 2023-10-31
EP3608970A1 (en) 2020-02-12

Similar Documents

Publication Publication Date Title
Zhang et al. 0.5 T0. 5R—An ultracompact RRAM cell uniquely enabled by van der Waals heterostructures
Ding et al. Superior atomic layer deposition technology for amorphous oxide semiconductor thin-film transistor memory devices
US11177449B2 (en) P-type semiconductor layer, P-type multilevel element, and manufacturing method for the element
CN113451410A (zh) 半导体装置
TWI726026B (zh) 電晶體以及半導體裝置
US10985247B2 (en) Layer, multilevel element, method for fabricating multilevel element, and method for driving multilevel element
Liu et al. Dielectrics for 2-D electronics: From device to circuit applications
CN111435681B (zh) 层、多级元件、多级元件制造方法和驱动多级元件的方法
KR102265038B1 (ko) P형 반도체층, p형 멀티레벨 소자, 및 p형 멀티레벨 소자의 제조방법
US11985835B2 (en) Film structure, element, and multilevel element
JP7207784B2 (ja) 膜構造体、素子およびマルチレベル素子
KR102276293B1 (ko) 양극성 멀티레벨 소자
KR102618332B1 (ko) 텔루륨막들을 액티브층들로 구비하는 p형 멀티레벨 소자
KR102276295B1 (ko) 인듐 산화물 반도체층을 구비하는 멀티레벨 소자 및 멀티레벨 소자의 제조방법
JP2009188406A (ja) 第1および第2の材料のラインの交互配列を有するフローティングゲートの形成方法
US20240087899A1 (en) Radical treatment for metal gate stack
Chakraborty 2.1 THE SHORT BACKGROUND STORY

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant