JP2740166B2 - 半導体積層構造 - Google Patents
半導体積層構造Info
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- JP2740166B2 JP2740166B2 JP62107086A JP10708687A JP2740166B2 JP 2740166 B2 JP2740166 B2 JP 2740166B2 JP 62107086 A JP62107086 A JP 62107086A JP 10708687 A JP10708687 A JP 10708687A JP 2740166 B2 JP2740166 B2 JP 2740166B2
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- Japan
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- semiconductor
- electric field
- energy value
- ground level
- electrons
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Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、超高速FETおよび高い相互コンダクタンス
を有するFET等に用いられる半導体の積層構造に関す
る。 （従来の技術） 従来、FET等に用いられる半導体積層構造は、その中
のキャリヤの易動度をキャリヤ密度を変化させる事によ
り変化させる構造であった。例えば、選択ドープ構造で
は、広バンドギャップの半導体に不純物をドーピング
し、その不純物から生じるキャリヤを、広バンドギャッ
プ半導体に接する狭バンドギャップの半導体の、ヘテロ
界面付近に存在させ、このキャリヤ密度を外部から印加
する電界によって変化させるというものである。これ
は、半導体中のフェルミエネルギーの変化によってキャ
リヤ走行部のキャリヤ密度が変化することを利用してい
る（この一例は、ジャパニーズ・ジャーナル・オブ・ア
プライド・フィジックス（Jpn.J.of Appl.Phys.,19（19
80）L255）に報告されている。 （発明が解決しようとする問題点） この場合、キャリヤ密度の変化を十分とるには高い電
圧を印加する必要があり、また電流を多く取り出すこと
も困難である。特に、イオン化した不純物による散乱を
防いで高い易動度を得る選択ドープ構造では、原理的に
走行部のキャリヤ密度を十分に増加させることができ
ず、上述の問題点は大きい。さらに相互コンダクタンス
も十分には得られない。 本発明の目的は、電界印加によって相互コンダクタン
スの急激な変化を生じる半導体積層構造を提供すること
にある。 （問題点を解決するための手段） 本発明による半導体積層構造は、電子の平均自由行程
程度以下の膜厚を有する第１及び第２の半導体が交互に
少なくとも１周期積層されてなり、該第１の半導体の価
電子帯の上端のエネルギー値が第２の半導体の伝導帯下
端のエネルギー値より大きく、積層方向に電界が印加さ
れていない場合には該第１の半導体中に形成されるホー
ルの基底準位のエネルギー値が隣接する第２の半導体中
に形成される電子の基底準位のエネルギー値より大き
く、積層方向にアバラシェ効果が生じない程度の電界が
印加されている場合には印加する電界強度の程度によっ
て該ホールと該電子の基底準位のエネルギー値が逆転
し、該第１の半導体中に形成されるホールの基底準位の
エネルギー値が、電界方向に第１の半導体と隣接する第
２の半導体中の電子の基底準位のエネルギー値より小さ
くなることを特徴とする。 （作用） この様な現象を得る為の構造の設計は以下の様にして
行なう。まず、第１の半導体中に存在するホールの基底
準位のエネルギー値をEh,第２の半導体中に存在する電
子の基底準位のエネルギー値をEeと呼ぶ。積層方向に電
界が印加されていない場合には、 Eh＞Ee …（１） となる様に設定する。 積層方向に電界（強度Ｆ）が印加された際には、各基
底準位は各バンド端へ近づく様に変化する。この変化分
を、各半導体層の中心部分のバンド端のエネルギー値を
原点にして考えると、近似的に となる。ここで、mh,meはホール，電子の有効質量、L1,
L2は第１および第２の半導体の膜厚である。 一方、印加電界により、バンド端エネルギー値は空間
的に変化する。問題点を解決するための手段の欄で述べ
た様に、電界方向と同方向に第１の半導体に隣接する第
２の半導体について考えると、第１の半導体層の中心部
のエネルギー値を基準にして、エネルギー値は ｅ・Ｆ・（L1＋L2）/2だけ上昇する。 以上より、電界をアバランシェ効果を生じない程度
（約100kV/cm）印加した場合には、 Eh＋ΔEh＜Ee＋ｅ・Ｆ・（L1＋L2）/2 …（４） となる様に設定する。 例として、GaSbを第１の半導体、InAsを第２の半導体
として考える。GaSbの価電子帯上端のエネルギー値は、
InAsの伝導帯下端のエネルギー値より約150meV大きい。
ここで、特にL1を先に5nmと仮定してみる。すると、
（１）式が満たされるL2としては、 L213nm となる事が有効質量近似の計算より求められる。L1が5n
m,L2が13nmでは、（２），（３）両式よりΔEh,ΔE
eは、 ΔEh11meV ΔEe23meV となる。また、ｅ・Ｆ・（L1＋L2）/2の値は、Ｆが100k
V/cmでは90meVとなる。この場合、（４）式は満たされ
る。 また、L2の最大値としては、（２），（３），（４）
式より、18nm程度と計算される。したがって、L1を5nm
とすると、L2の計算された範囲は、 13nm≦L2≦18nm となる。 本発明による半導体積層構造は、その積層方向の電気
特性が電界印加によって半金属的なものから半導体的な
ものに変化することを利用する。積層方向が電界に印加
されていない場合には、第１の半導体中のホールの基底
準位のエネルギー値が第２の半導体中の電子の基底準位
のエネルギー値より大きいため、空間的な電荷の移動に
より、第１の半導体中には多数キャリヤとしてホール
が、第２の半導体中には電子が存在する。この状態で積
層方向に若干電圧を印加すると、第１の半導体中ではホ
ールが電界方向に、第２の半導体中では電子が電界と逆
方向に走行する。この場合、半導体界面では電子・ホー
ルの再結合、または生成が生じ、この結果電流が流れる
ことになる。 一方、積層方向に十分に電界を印加すると、第１の半
導体と、電界方向と同方向に隣接する第２の半導体の間
では、この半導体ヘテロ界面において電子の基底準位の
エネルギー値がホールの基底準位のエネルギー値より大
きくなる。この場合、この界面では、電子とホールの再
結合の確率は小さくなり、その結果、積層方向に流れる
電流は激減する。 以上より、積層方向に印加する電界強度と、積層方向
の電流の関係を考えると、低電界の場合は電流が多く流
れ（半金属的）、高電界にすると急激に電流が流れなく
なる（半導体的）ことになる。 （実施例） 以下図面を参照して本発明の実施例について説明す
る。 第１図（ａ）は本発明第１の実施例による半導体積層
構造の模式図、同図（ｂ）は積層方向に電界が印加され
ていない場合におけるその半導体積層構造のバンド図、
同図（ｃ）は積層方向に電界が印加されている場合にお
けるその半導体積層構造のバンド図である。 第１図（ａ）の半導体積層構造の製造においては、分
子線エピタキシー法によりSiドープｎ型GaAs基板101上
に２μｍ厚のｎ型GaAsバッファー層102,5nm厚のｐ型GaS
b層103と13nm厚のｎ型InAs層104と交互に20周期積層し
た多層構造105,0.2μｍ厚のｎ型GaSbクラッド層106を順
次成長させた。さらに、基板表面と裏面に電極107をオ
ーミック性で形成した。 ここで、多層構造105中のバンド構造は、第１図
（ｂ）に示す如くなっており、積層方向に電圧を印加し
ていない状態では電子の基底準位108のエネルギー値が
ホール基底準位109のエネルギー値よりも小さい。一
方、積層方向に100kV/cm程度の電界を印加すると、電界
の加わっている多層構造部105のバンド構造は、第１図
（ｃ）に示す如く変化し、この場合、電子の基底準位10
8のエネルギー値は、特に図中右側のホールの基底準位1
09のエネルギー値よりも大きい。 本実施例において、上下の電極間に電圧を印加し、こ
の際流れる電流を測定した所、第２図に示す電流−電圧
特性が得られた。この図中の負性抵抗は、印加した電圧
による電界によって、上述の電子とホールの基底準位10
8,109のエネルギー値の逆転によって生じるものであ
る。これにより、ピーク・バレー比の非常に大きい（〜
100程度）負性抵抗ダイオードが得られる。 次に本発明の第２の実施例である電界効果トランジス
タについて説明する。第３図はこの電界効果トランジス
タの模式的な断面図である。 これは、分子線エピタキシー法により、半絶縁性GaAs
基板301上に第１の実施例と同様の積層構造を形成した
後、複数回のフォトリソグラフィー法とエッチング，金
属蒸着により、GaSbクラッド層106上にオーミック性の
ソース電極302,ショットキー性のゲート電極303と、GaS
bバッファー層102上にオーミック性のドレイン電極304
を形成したものである。 本実施例において、ゲート電極303とドレイン電極304
間に電圧を印加すると多層構造部105に積層方向に電界
が印加され、この際、多層構造部105中のバンド構造は
第１図（ｂ），（ｃ）の様に変化する。 実際のトランジスタ動作を調べるため、温度が77Kに
おいてソース，ドレイン電極間に一定の電圧0.5Vを印加
しておき、ゲート電極の電圧を印加していったところ、
この電圧が1V前後で、１μｍのゲート幅あたり約800mS
という非常に高い相互コンダクタンスが得られた。この
場合のソース，ドレイン電極間の電流，電圧特性を第４
図に示す。このように本実施例においては、非常に高い
相互コンダクタンスが得られるとともに、また半金属状
態のゲート部分をキャリヤが走行するので、得られる電
流も大きいものである。 以上ここでは２つの実施例について述べたが、材料系
も他のもの、例えばAlGaSbとInAs等の混晶を用いるもの
であっても良い。また半導体成長法も、分子線エピタキ
シー法以外の、例えば有機金属気相成長法などでもかま
わない。 （発明の効果） 本発明によれば、負性抵抗ダイオードや、マイクロ波
増幅用や、大電流用に用いられる高速動作が可能な電界
効果トランジスタに用いられる半導体積層構造が得られ
る。
を有するFET等に用いられる半導体の積層構造に関す
る。 （従来の技術） 従来、FET等に用いられる半導体積層構造は、その中
のキャリヤの易動度をキャリヤ密度を変化させる事によ
り変化させる構造であった。例えば、選択ドープ構造で
は、広バンドギャップの半導体に不純物をドーピング
し、その不純物から生じるキャリヤを、広バンドギャッ
プ半導体に接する狭バンドギャップの半導体の、ヘテロ
界面付近に存在させ、このキャリヤ密度を外部から印加
する電界によって変化させるというものである。これ
は、半導体中のフェルミエネルギーの変化によってキャ
リヤ走行部のキャリヤ密度が変化することを利用してい
る（この一例は、ジャパニーズ・ジャーナル・オブ・ア
プライド・フィジックス（Jpn.J.of Appl.Phys.,19（19
80）L255）に報告されている。 （発明が解決しようとする問題点） この場合、キャリヤ密度の変化を十分とるには高い電
圧を印加する必要があり、また電流を多く取り出すこと
も困難である。特に、イオン化した不純物による散乱を
防いで高い易動度を得る選択ドープ構造では、原理的に
走行部のキャリヤ密度を十分に増加させることができ
ず、上述の問題点は大きい。さらに相互コンダクタンス
も十分には得られない。 本発明の目的は、電界印加によって相互コンダクタン
スの急激な変化を生じる半導体積層構造を提供すること
にある。 （問題点を解決するための手段） 本発明による半導体積層構造は、電子の平均自由行程
程度以下の膜厚を有する第１及び第２の半導体が交互に
少なくとも１周期積層されてなり、該第１の半導体の価
電子帯の上端のエネルギー値が第２の半導体の伝導帯下
端のエネルギー値より大きく、積層方向に電界が印加さ
れていない場合には該第１の半導体中に形成されるホー
ルの基底準位のエネルギー値が隣接する第２の半導体中
に形成される電子の基底準位のエネルギー値より大き
く、積層方向にアバラシェ効果が生じない程度の電界が
印加されている場合には印加する電界強度の程度によっ
て該ホールと該電子の基底準位のエネルギー値が逆転
し、該第１の半導体中に形成されるホールの基底準位の
エネルギー値が、電界方向に第１の半導体と隣接する第
２の半導体中の電子の基底準位のエネルギー値より小さ
くなることを特徴とする。 （作用） この様な現象を得る為の構造の設計は以下の様にして
行なう。まず、第１の半導体中に存在するホールの基底
準位のエネルギー値をEh,第２の半導体中に存在する電
子の基底準位のエネルギー値をEeと呼ぶ。積層方向に電
界が印加されていない場合には、 Eh＞Ee …（１） となる様に設定する。 積層方向に電界（強度Ｆ）が印加された際には、各基
底準位は各バンド端へ近づく様に変化する。この変化分
を、各半導体層の中心部分のバンド端のエネルギー値を
原点にして考えると、近似的に となる。ここで、mh,meはホール，電子の有効質量、L1,
L2は第１および第２の半導体の膜厚である。 一方、印加電界により、バンド端エネルギー値は空間
的に変化する。問題点を解決するための手段の欄で述べ
た様に、電界方向と同方向に第１の半導体に隣接する第
２の半導体について考えると、第１の半導体層の中心部
のエネルギー値を基準にして、エネルギー値は ｅ・Ｆ・（L1＋L2）/2だけ上昇する。 以上より、電界をアバランシェ効果を生じない程度
（約100kV/cm）印加した場合には、 Eh＋ΔEh＜Ee＋ｅ・Ｆ・（L1＋L2）/2 …（４） となる様に設定する。 例として、GaSbを第１の半導体、InAsを第２の半導体
として考える。GaSbの価電子帯上端のエネルギー値は、
InAsの伝導帯下端のエネルギー値より約150meV大きい。
ここで、特にL1を先に5nmと仮定してみる。すると、
（１）式が満たされるL2としては、 L213nm となる事が有効質量近似の計算より求められる。L1が5n
m,L2が13nmでは、（２），（３）両式よりΔEh,ΔE
eは、 ΔEh11meV ΔEe23meV となる。また、ｅ・Ｆ・（L1＋L2）/2の値は、Ｆが100k
V/cmでは90meVとなる。この場合、（４）式は満たされ
る。 また、L2の最大値としては、（２），（３），（４）
式より、18nm程度と計算される。したがって、L1を5nm
とすると、L2の計算された範囲は、 13nm≦L2≦18nm となる。 本発明による半導体積層構造は、その積層方向の電気
特性が電界印加によって半金属的なものから半導体的な
ものに変化することを利用する。積層方向が電界に印加
されていない場合には、第１の半導体中のホールの基底
準位のエネルギー値が第２の半導体中の電子の基底準位
のエネルギー値より大きいため、空間的な電荷の移動に
より、第１の半導体中には多数キャリヤとしてホール
が、第２の半導体中には電子が存在する。この状態で積
層方向に若干電圧を印加すると、第１の半導体中ではホ
ールが電界方向に、第２の半導体中では電子が電界と逆
方向に走行する。この場合、半導体界面では電子・ホー
ルの再結合、または生成が生じ、この結果電流が流れる
ことになる。 一方、積層方向に十分に電界を印加すると、第１の半
導体と、電界方向と同方向に隣接する第２の半導体の間
では、この半導体ヘテロ界面において電子の基底準位の
エネルギー値がホールの基底準位のエネルギー値より大
きくなる。この場合、この界面では、電子とホールの再
結合の確率は小さくなり、その結果、積層方向に流れる
電流は激減する。 以上より、積層方向に印加する電界強度と、積層方向
の電流の関係を考えると、低電界の場合は電流が多く流
れ（半金属的）、高電界にすると急激に電流が流れなく
なる（半導体的）ことになる。 （実施例） 以下図面を参照して本発明の実施例について説明す
る。 第１図（ａ）は本発明第１の実施例による半導体積層
構造の模式図、同図（ｂ）は積層方向に電界が印加され
ていない場合におけるその半導体積層構造のバンド図、
同図（ｃ）は積層方向に電界が印加されている場合にお
けるその半導体積層構造のバンド図である。 第１図（ａ）の半導体積層構造の製造においては、分
子線エピタキシー法によりSiドープｎ型GaAs基板101上
に２μｍ厚のｎ型GaAsバッファー層102,5nm厚のｐ型GaS
b層103と13nm厚のｎ型InAs層104と交互に20周期積層し
た多層構造105,0.2μｍ厚のｎ型GaSbクラッド層106を順
次成長させた。さらに、基板表面と裏面に電極107をオ
ーミック性で形成した。 ここで、多層構造105中のバンド構造は、第１図
（ｂ）に示す如くなっており、積層方向に電圧を印加し
ていない状態では電子の基底準位108のエネルギー値が
ホール基底準位109のエネルギー値よりも小さい。一
方、積層方向に100kV/cm程度の電界を印加すると、電界
の加わっている多層構造部105のバンド構造は、第１図
（ｃ）に示す如く変化し、この場合、電子の基底準位10
8のエネルギー値は、特に図中右側のホールの基底準位1
09のエネルギー値よりも大きい。 本実施例において、上下の電極間に電圧を印加し、こ
の際流れる電流を測定した所、第２図に示す電流−電圧
特性が得られた。この図中の負性抵抗は、印加した電圧
による電界によって、上述の電子とホールの基底準位10
8,109のエネルギー値の逆転によって生じるものであ
る。これにより、ピーク・バレー比の非常に大きい（〜
100程度）負性抵抗ダイオードが得られる。 次に本発明の第２の実施例である電界効果トランジス
タについて説明する。第３図はこの電界効果トランジス
タの模式的な断面図である。 これは、分子線エピタキシー法により、半絶縁性GaAs
基板301上に第１の実施例と同様の積層構造を形成した
後、複数回のフォトリソグラフィー法とエッチング，金
属蒸着により、GaSbクラッド層106上にオーミック性の
ソース電極302,ショットキー性のゲート電極303と、GaS
bバッファー層102上にオーミック性のドレイン電極304
を形成したものである。 本実施例において、ゲート電極303とドレイン電極304
間に電圧を印加すると多層構造部105に積層方向に電界
が印加され、この際、多層構造部105中のバンド構造は
第１図（ｂ），（ｃ）の様に変化する。 実際のトランジスタ動作を調べるため、温度が77Kに
おいてソース，ドレイン電極間に一定の電圧0.5Vを印加
しておき、ゲート電極の電圧を印加していったところ、
この電圧が1V前後で、１μｍのゲート幅あたり約800mS
という非常に高い相互コンダクタンスが得られた。この
場合のソース，ドレイン電極間の電流，電圧特性を第４
図に示す。このように本実施例においては、非常に高い
相互コンダクタンスが得られるとともに、また半金属状
態のゲート部分をキャリヤが走行するので、得られる電
流も大きいものである。 以上ここでは２つの実施例について述べたが、材料系
も他のもの、例えばAlGaSbとInAs等の混晶を用いるもの
であっても良い。また半導体成長法も、分子線エピタキ
シー法以外の、例えば有機金属気相成長法などでもかま
わない。 （発明の効果） 本発明によれば、負性抵抗ダイオードや、マイクロ波
増幅用や、大電流用に用いられる高速動作が可能な電界
効果トランジスタに用いられる半導体積層構造が得られ
る。
【図面の簡単な説明】
第１図（ａ）は本発明の第１の実施例による半導体積層
構造の模式図、同図（ｂ）は積層方向に電界が印加され
ていない場合におけるその半導体積層構造のバンド図、
同図（ｃ）は積層方向に電界が印加されている場合にお
けるその半導体積層構造のバンド図であり、第２図はこ
の実施例の上下の電極間の電流・電圧特性を示す特性図
である。第３図は本発明の第２の実施例である電界効果
トランジスタの模式的な断面図であり、第４図は第２の
実施例におけるソース，ドレイン電極間の電流・電圧特
性を示す特性図である。 101……Siドープｎ型GaAs基板、102……ｎ型GaSbバッフ
ァー層、103……5nm厚のｐ型GaSb層、104……13nm厚の
ｎ型InAs層、105……多層構造、106……ｎ型GaSbクラッ
ド層、107……電極、108……電子の基底準位、109……
ホールの基底準位、301……半絶縁性GaAs基板、302……
ソース電極、303……ゲート電極、304……ドレイン電
極。
構造の模式図、同図（ｂ）は積層方向に電界が印加され
ていない場合におけるその半導体積層構造のバンド図、
同図（ｃ）は積層方向に電界が印加されている場合にお
けるその半導体積層構造のバンド図であり、第２図はこ
の実施例の上下の電極間の電流・電圧特性を示す特性図
である。第３図は本発明の第２の実施例である電界効果
トランジスタの模式的な断面図であり、第４図は第２の
実施例におけるソース，ドレイン電極間の電流・電圧特
性を示す特性図である。 101……Siドープｎ型GaAs基板、102……ｎ型GaSbバッフ
ァー層、103……5nm厚のｐ型GaSb層、104……13nm厚の
ｎ型InAs層、105……多層構造、106……ｎ型GaSbクラッ
ド層、107……電極、108……電子の基底準位、109……
ホールの基底準位、301……半絶縁性GaAs基板、302……
ソース電極、303……ゲート電極、304……ドレイン電
極。
Claims (1)
- (57)【特許請求の範囲】 １．電子の平均自由行程程度以下の膜厚を有する第１及
び第２の半導体が交互に少なくとも１周期積層されてな
り、該第１の半導体の価電子帯の上端のエネルギー値が
第２の半導体の伝導帯下端のエネルギー値より大きく、
積層方向に電界が印加されていない場合には該第１の半
導体中に形成されるホールの基底準位のエネルギー値が
隣接する第２の半導体中に形成される電子の基底準位の
エネルギー値より大きく、積層方向にアバランシェ効果
が生じない程度の電界が印加されている場合には印加す
る電界強度の程度によって該ホールと該電子の基底準位
のエネルギー値が逆転し、該第１の半導体中に形成され
るホールの基底準位のエネルギー値が、電界方向に第１
の半導体と隣接する第２の半導体中の電子の基底準位の
エネルギー値より小さくなることを特徴とする半導体積
層構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107086A JP2740166B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体積層構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62107086A JP2740166B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体積層構造 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63271977A JPS63271977A (ja) | 1988-11-09 |
| JP2740166B2 true JP2740166B2 (ja) | 1998-04-15 |
Family
ID=14450117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62107086A Expired - Lifetime JP2740166B2 (ja) | 1987-04-28 | 1987-04-28 | 半導体積層構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740166B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102196005B1 (ko) * | 2017-10-18 | 2020-12-30 | 한양대학교 산학협력단 | 막 및 멀티레벨 소자 |
-
1987
- 1987-04-28 JP JP62107086A patent/JP2740166B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 第２回新機能素子技術シンポジウム予稿集 ｐ２０−２１ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63271977A (ja) | 1988-11-09 |
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