JPH0732250B2 - 半導体デバイス - Google Patents
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
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- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
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- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/772—Field effect transistors
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Description
【発明の詳細な説明】 技術分野 本発明は、一般には負性差分抵抗を呈するデバイスの分
野に関連し、詳しくは、そのようなデバイスのうち共鳴
トンネルに基づくものに関連する。
野に関連し、詳しくは、そのようなデバイスのうち共鳴
トンネルに基づくものに関連する。
発明の背景 負性差分抵抗（negative differential resistance）を
呈するデバイスの製造については長い間関心があった。
そのようなデバイスにおいては電圧が上昇するにつれて
最初は電流が増大するが、ある点に達すると電圧の上昇
につれて電流は減少する。
呈するデバイスの製造については長い間関心があった。
そのようなデバイスにおいては電圧が上昇するにつれて
最初は電流が増大するが、ある点に達すると電圧の上昇
につれて電流は減少する。
そのような特性を呈するデバイスを製造するには、共鳴
トンネルを含むいくつかの物理機構を用いることができ
る。共鳴トンネルに基づく最初のデバイスは、おそら
く、チャン（Chang）、エサキ（Esaki）およびツ（Ts
u）が提唱した二重障壁ヘテロ構造であろう。例えば、
アプライド フィジックス レターズ24巻593-595ペー
ジ1974年６月15日号（Applied Physics Letters,24,pp.
593-595,June 15,1974）を参照のこと。最初のデバイス
は初期の頃の他のほとんどの負性差分抵抗デバイスと同
様に２端子デバイスであった。最近では負性差分抵抗を
呈する３端子バイポラデバイスも開示されている。例え
ば、ジャーナル オブ アプライド フィジックス 58
巻 1366-1368ページ1985年８月１日号（Journal of Ap
plied Physics,58,pp.1366-1368,August 1,1985）を参
照のこと。このデバイスでは、ベース領域の量子井戸を
介する小数キャリアの共鳴トンネルを利用している。
トンネルを含むいくつかの物理機構を用いることができ
る。共鳴トンネルに基づく最初のデバイスは、おそら
く、チャン（Chang）、エサキ（Esaki）およびツ（Ts
u）が提唱した二重障壁ヘテロ構造であろう。例えば、
アプライド フィジックス レターズ24巻593-595ペー
ジ1974年６月15日号（Applied Physics Letters,24,pp.
593-595,June 15,1974）を参照のこと。最初のデバイス
は初期の頃の他のほとんどの負性差分抵抗デバイスと同
様に２端子デバイスであった。最近では負性差分抵抗を
呈する３端子バイポラデバイスも開示されている。例え
ば、ジャーナル オブ アプライド フィジックス 58
巻 1366-1368ページ1985年８月１日号（Journal of Ap
plied Physics,58,pp.1366-1368,August 1,1985）を参
照のこと。このデバイスでは、ベース領域の量子井戸を
介する小数キャリアの共鳴トンネルを利用している。
これらのデバイスは詳細においては明らかに異なってい
るけれども、１つの共通な要素をもっている。つまり、
量子井戸においてキャリア（典型的には電子）が大量に
二次元の密度状態にトンネルする機構を利用している。
るけれども、１つの共通な要素をもっている。つまり、
量子井戸においてキャリア（典型的には電子）が大量に
二次元の密度状態にトンネルする機構を利用している。
発明の概要 本発明は、量子井戸が線型、即ち二次元ではなく一次元
の量子井戸である共鳴トンネルデバイスをもたらす。こ
のデバイスの特性は有用である。このデバイスにおける
トンネル効果は、例えば二次元キャリアが一次元の密度
状態にトンネルする。説明を簡略にするため、後者は量
子井戸線と呼ばれる。
の量子井戸である共鳴トンネルデバイスをもたらす。こ
のデバイスの特性は有用である。このデバイスにおける
トンネル効果は、例えば二次元キャリアが一次元の密度
状態にトンネルする。説明を簡略にするため、後者は量
子井戸線と呼ばれる。
本デバイスは第１および第２の半導体領域と、これらの
間にはさまれ二次元量子化を呈することができる第３の
半導体領域とを含む。第１および第２の領域に対して、
それぞれ第１および第２の電気接点が設けられる。これ
らの接点は同一の電導型を示す強くドープされた半導体
領域にしてよい。好適な実施例においては第１および第
２領域は一次元量子化を呈することができる。
間にはさまれ二次元量子化を呈することができる第３の
半導体領域とを含む。第１および第２の領域に対して、
それぞれ第１および第２の電気接点が設けられる。これ
らの接点は同一の電導型を示す強くドープされた半導体
領域にしてよい。好適な実施例においては第１および第
２領域は一次元量子化を呈することができる。
本デバイスはさらに、量子井戸線を介する共鳴トンネル
電流を制御するための電界を与える手段例えばゲート電
極を含む。
電流を制御するための電界を与える手段例えばゲート電
極を含む。
実施例の説明 本発明による共鳴トンネルデバイスの例を第１図に示
す。本デバイスは基板１とこの上に形成された第１およ
び第２の高ドープｎ型GaAs層３および５を含む。ｎ型層
３および５の間に挿入されているのは非ドープ領域であ
る。この非ドープ領域は第３、第４および第５のGaAs層
11,13および15と、第３および第4GaAs層の間の第1AlGaA
s層21と、第４および第5GaAs層の間の第2AlGaAs層23と
を含む。描画した構造はメサ構造であり、層11,21,13,2
3および15には非ドープAlGaAs層41がメサの側面で共通
して接触している。
す。本デバイスは基板１とこの上に形成された第１およ
び第２の高ドープｎ型GaAs層３および５を含む。ｎ型層
３および５の間に挿入されているのは非ドープ領域であ
る。この非ドープ領域は第３、第４および第５のGaAs層
11,13および15と、第３および第4GaAs層の間の第1AlGaA
s層21と、第４および第5GaAs層の間の第2AlGaAs層23と
を含む。描画した構造はメサ構造であり、層11,21,13,2
3および15には非ドープAlGaAs層41がメサの側面で共通
して接触している。
さらに特定すると、AlGaAs層はAlxGa1-xAsと表わすこと
ができる。層41のアルミニウム量は0.3ないし1.0（典型
的にはほぼ0.75）の範囲のｘに相当するのが望ましい。
AlGaAs層21および23のアルミニウム量は0.2ないし1.0
（典型的にはほぼ0.35）の範囲の好適なｘの値に相当す
る。
ができる。層41のアルミニウム量は0.3ないし1.0（典型
的にはほぼ0.75）の範囲のｘに相当するのが望ましい。
AlGaAs層21および23のアルミニウム量は0.2ないし1.0
（典型的にはほぼ0.35）の範囲の好適なｘの値に相当す
る。
非ドープ層41は導電層42（典型的には金属または高ドー
プ半導体材料で形成）で覆われ、ゲート接点310と電気
的に接触する。さらに、層３および５に対し電気接点32
0および330がそれぞれ形成される。接点310に適当な正
電圧が印加されると層15の領域151と層11の領域111に二
次元電子ガスが形成される。層13の領域131を介して電
子のトンネル効果が起きる確率は接点310の電圧とソー
ス−ドレイン間バイアス電圧VDSとに依存する。
プ半導体材料で形成）で覆われ、ゲート接点310と電気
的に接触する。さらに、層３および５に対し電気接点32
0および330がそれぞれ形成される。接点310に適当な正
電圧が印加されると層15の領域151と層11の領域111に二
次元電子ガスが形成される。層13の領域131を介して電
子のトンネル効果が起きる確率は接点310の電圧とソー
ス−ドレイン間バイアス電圧VDSとに依存する。
当業者には理解されるように、描画した構造は非ドープ
プレーナ量子井戸、即ち、二重障壁AlGAAs層21および23
に囲まれた層13を含む。そして、これらは非ドープGaAs
層11および15の間にはさまれている。層11および15は高
ドープGaAs層３および５とそれぞれ接触している。
プレーナ量子井戸、即ち、二重障壁AlGAAs層21および23
に囲まれた層13を含む。そして、これらは非ドープGaAs
層11および15の間にはさまれている。層11および15は高
ドープGaAs層３および５とそれぞれ接触している。
例示した特定の実施例では、AlGaAs材料系を用いてい
る。当業者にあっては、この材料系を用いた他の実施例
も他の材料系を用いた同様の実施例も容易に想到できる
であろう。例えば、ゲート電圧をかけない場合、例えば
通常オン（normally-on）のデバイスの場合であっても
想11および15に二次元電子ガスが存在する例がある。
る。当業者にあっては、この材料系を用いた他の実施例
も他の材料系を用いた同様の実施例も容易に想到できる
であろう。例えば、ゲート電圧をかけない場合、例えば
通常オン（normally-on）のデバイスの場合であっても
想11および15に二次元電子ガスが存在する例がある。
本構造は、例えば、分子ビームエピタキシを用いて生長
させると便利である。生長技術の詳細は、当業者には容
易に理解されるので、ここに詳しく述べる必要はない。
作用表面はＶ溝を形成するために選択性エッチングによ
り更に規定され、次に薄いAlGaAs層とともにエピタキシ
ャルに過生長（overgrown）される。エッチングと再生
長の詳細は当業者には容易に理解される。次に電気接点
が周知のやり方で形成される。
させると便利である。生長技術の詳細は、当業者には容
易に理解されるので、ここに詳しく述べる必要はない。
作用表面はＶ溝を形成するために選択性エッチングによ
り更に規定され、次に薄いAlGaAs層とともにエピタキシ
ャルに過生長（overgrown）される。エッチングと再生
長の詳細は当業者には容易に理解される。次に電気接点
が周知のやり方で形成される。
過生長層41はゲート障壁層と呼ばれる。その厚さとアル
ミニウム量は共にゲートもれを最小限にするように選択
される。特に、このゲート障壁層のバンドギャップはメ
サ層のそれより大きくなくてはならない。ゲート障壁層
の厚さは、トンネル効果による過剰のゲートもれを防ぐ
ため、約5nmより大きくなくてはならない。
ミニウム量は共にゲートもれを最小限にするように選択
される。特に、このゲート障壁層のバンドギャップはメ
サ層のそれより大きくなくてはならない。ゲート障壁層
の厚さは、トンネル効果による過剰のゲートもれを防ぐ
ため、約5nmより大きくなくてはならない。
量子井戸障壁層21および23の厚さは、それぞれ傾斜した
メサの表面に沿って測って約5nmより小さくすると都合
がよい。大きい場合には、トンネル確率を著しく小さく
してしまうおそれがあるので不適当である。二重障壁領
域の外側にある非ドープGaAs層11および15の厚さは充分
に大きく、典型的には約100nmより大きくする必要があ
る。それは従来型のバルク共鳴トンネルによる並列伝導
路の形成を禁止するためである。
メサの表面に沿って測って約5nmより小さくすると都合
がよい。大きい場合には、トンネル確率を著しく小さく
してしまうおそれがあるので不適当である。二重障壁領
域の外側にある非ドープGaAs層11および15の厚さは充分
に大きく、典型的には約100nmより大きくする必要があ
る。それは従来型のバルク共鳴トンネルによる並列伝導
路の形成を禁止するためである。
量子井戸障壁層のアルミニウム量は、典型的には0.45に
満たないｘの値に相当する。これはAlGaAs障壁を介する
電子トンネル確率を最適にするためである。しかしなが
ら、0.2ないし1.0の範囲のｘに相当するアルミニウム量
は一般に適切である。
満たないｘの値に相当する。これはAlGaAs障壁を介する
電子トンネル確率を最適にするためである。しかしなが
ら、0.2ないし1.0の範囲のｘに相当するアルミニウム量
は一般に適切である。
正ゲート電圧を付加すると、非ドープGaAs層11および15
のそれぞれの端部にある境界領域151および111において
二次元電子ガスが形成される。これらのガスはソースお
よびドレイン電極として効果的に作用する。層13の領域
131は、前述のように、量子井戸線と呼ばれる。この領
域は境界に平行な方向に別の次元の量子化が生じるため
に存在する。
のそれぞれの端部にある境界領域151および111において
二次元電子ガスが形成される。これらのガスはソースお
よびドレイン電極として効果的に作用する。層13の領域
131は、前述のように、量子井戸線と呼ばれる。この領
域は境界に平行な方向に別の次元の量子化が生じるため
に存在する。
これは第２図に示されるようなソース−ドレイン間電圧
がない場合のエネルギー帯図を検討するとより良く理解
できる。このエネルギー帯図は、第１図のｘ軸に沿って
取ったものである。説明を簡単にするため、伝導帯のみ
を示す。図に示すように、その方向は表面チャネルに平
行である。垂直方向即ちｙ軸はゲート障壁層42に垂直な
方向であり、またｚ軸は量子井戸線に沿う方向即ち第１
図の面に垂直な方向である。
がない場合のエネルギー帯図を検討するとより良く理解
できる。このエネルギー帯図は、第１図のｘ軸に沿って
取ったものである。説明を簡単にするため、伝導帯のみ
を示す。図に示すように、その方向は表面チャネルに平
行である。垂直方向即ちｙ軸はゲート障壁層42に垂直な
方向であり、またｚ軸は量子井戸線に沿う方向即ち第１
図の面に垂直な方向である。
別の次元の量子化（ｘ方向）が生じる結果、E0で示すレ
ベルより高いゼロポイントエネルギーE0′が生じる。レ
ベルE0はｘ方向およびｚ方向の双方における自由移動に
対応するものである。非ドープのソース及びドレイン層
の厚さが充分に大きければ、これらの層におけるｘ方向
のキャリア移動は自由であると考えられることは当業者
にあっては容易に理解されることであろう。表面チャネ
ルの量子井戸線領域においてｘ方向に沿って別の次元の
量子化が存在することも同様に理解される。結果として
エネルギーレベルは二方向に量子化され、キャリアはｚ
方向にのみ自由に移動する。
ベルより高いゼロポイントエネルギーE0′が生じる。レ
ベルE0はｘ方向およびｚ方向の双方における自由移動に
対応するものである。非ドープのソース及びドレイン層
の厚さが充分に大きければ、これらの層におけるｘ方向
のキャリア移動は自由であると考えられることは当業者
にあっては容易に理解されることであろう。表面チャネ
ルの量子井戸線領域においてｘ方向に沿って別の次元の
量子化が存在することも同様に理解される。結果として
エネルギーレベルは二方向に量子化され、キャリアはｚ
方向にのみ自由に移動する。
第２図に示されるように、余剰ゼロポイントエネルギー
はE0′−E0で与えられる。以下において、メサ表面に沿
ってｘ方向に測った量子井戸層の厚さをｔとすると、余
剰エネルギーは、ほぼπ２h2／2mt2となる。ここで、ｈ
はプランクの定数、ｍは有効質量である。ゲート電圧を
付与すると、伝導帯の底部ECとフェルミレベルEFに対し
二次元サブバンドE0を移動させることができる。ここで
説明する動作は、フェルミレベルがE0′とE0との間にあ
る場合に相応する。
はE0′−E0で与えられる。以下において、メサ表面に沿
ってｘ方向に測った量子井戸層の厚さをｔとすると、余
剰エネルギーは、ほぼπ２h2／2mt2となる。ここで、ｈ
はプランクの定数、ｍは有効質量である。ゲート電圧を
付与すると、伝導帯の底部ECとフェルミレベルEFに対し
二次元サブバンドE0を移動させることができる。ここで
説明する動作は、フェルミレベルがE0′とE0との間にあ
る場合に相応する。
共鳴トンネル状態の場合のエネルギー帯図を第３図に示
す。ベースを介して共鳴トンネルに寄与できるキャリア
のエネルギー範囲はΔで表わされる。この状態は、ソー
スに対し陽性のドレイン電圧を付与することで生じる。
共鳴トンネル状態では、ソースにおける電子の一部は量
子井戸線における占められていないレベルのそれに整合
するエネルギーレベルを有する。これらの電子の一部
は、側方運動量が保存される場合を考えると、共鳴トン
ネルに寄与することができる。しかし、運動量保存の必
要性があるがために、整合エネルギーレベルを持つこの
帯域の全ての電子がトンネルできるわけではない。ドレ
イン電圧が上昇するにつれ、より多くのキャリアが共鳴
トンネルを生じるようになる。しかし、ドレイン電圧が
ある充分高い値になると、量子井戸線にトンネルするこ
とができ、且つ側方運動量を保存することができる電子
はソースには存在しなくなる。こうして、ドレイン回路
に負性差分抵抗が生じ、電流は電圧の増加と共に減少す
る。
す。ベースを介して共鳴トンネルに寄与できるキャリア
のエネルギー範囲はΔで表わされる。この状態は、ソー
スに対し陽性のドレイン電圧を付与することで生じる。
共鳴トンネル状態では、ソースにおける電子の一部は量
子井戸線における占められていないレベルのそれに整合
するエネルギーレベルを有する。これらの電子の一部
は、側方運動量が保存される場合を考えると、共鳴トン
ネルに寄与することができる。しかし、運動量保存の必
要性があるがために、整合エネルギーレベルを持つこの
帯域の全ての電子がトンネルできるわけではない。ドレ
イン電圧が上昇するにつれ、より多くのキャリアが共鳴
トンネルを生じるようになる。しかし、ドレイン電圧が
ある充分高い値になると、量子井戸線にトンネルするこ
とができ、且つ側方運動量を保存することができる電子
はソースには存在しなくなる。こうして、ドレイン回路
に負性差分抵抗が生じ、電流は電圧の増加と共に減少す
る。
ソース−ドレイン間電圧によって共鳴トンネルを制御す
るのに加えて、ゲート電圧もトンネルの制御に用いられ
る。これは、第４図および第５図に示す電界を検討する
とより良く理解される。等電位面の突出は破線で示す。
ソース電圧VSがドレイン電圧VDに等しくゲート電圧VGが
正の場合の電界を第４図に示す。この構造は、共通電極
つまりゲート電極を有する二重平行平板コンデンサと等
価である。平行平板間の間隔ｄはAlGaAsゲート障壁層の
厚さに等しく、スリット幅2lはメサの表面ｘ方向に測っ
たトンネル障壁層と量子井戸層の厚さに等しい。
るのに加えて、ゲート電圧もトンネルの制御に用いられ
る。これは、第４図および第５図に示す電界を検討する
とより良く理解される。等電位面の突出は破線で示す。
ソース電圧VSがドレイン電圧VDに等しくゲート電圧VGが
正の場合の電界を第４図に示す。この構造は、共通電極
つまりゲート電極を有する二重平行平板コンデンサと等
価である。平行平板間の間隔ｄはAlGaAsゲート障壁層の
厚さに等しく、スリット幅2lはメサの表面ｘ方向に測っ
たトンネル障壁層と量子井戸層の厚さに等しい。
ソース電圧とゲート電圧が等しくドレイン電圧が正の場
合の電界を第５図に示す。等角写像を用いて詳細な分析
を行なうと、ｄの値がｌに近いと、ゲート電位はドレイ
ン電位とほぼ同様に、ソースにおけるE0に対して量子井
戸線のレベルを下げるのに有効であることがわかる。こ
の変換と分析の詳細は、当業者には明らかであって細か
く説明する必要はないであろう。しかし、ゲート電位が
ソース−ドレイン間電圧とほぼ同様に、ソースにおける
E0と比較して量子井戸線におけるE0′の値を下げるのに
（従って共鳴トンネル状態に影響を与えるのに）有効で
あることは理解されたい。
合の電界を第５図に示す。等角写像を用いて詳細な分析
を行なうと、ｄの値がｌに近いと、ゲート電位はドレイ
ン電位とほぼ同様に、ソースにおけるE0に対して量子井
戸線のレベルを下げるのに有効であることがわかる。こ
の変換と分析の詳細は、当業者には明らかであって細か
く説明する必要はないであろう。しかし、ゲート電位が
ソース−ドレイン間電圧とほぼ同様に、ソースにおける
E0と比較して量子井戸線におけるE0′の値を下げるのに
（従って共鳴トンネル状態に影響を与えるのに）有効で
あることは理解されたい。
もちろん、典型的動作にはVGが正でVDがVSより大きい場
合も含まれる。この場合には、簡略に接続されたドメイ
ンへの適切な等角写像は得られない。この点において、
第４図および第５図に関連して上述した効果は少なくと
も質的に追加したものとして扱うことができる。結果と
して、ゲート電位はソース−ドレイン間電圧によって作
られる共鳴トンネル状態を制御するのに用いることがで
きる。特に、ある固定したドレイン電圧に対してΔが最
初に０かそれ以上である場合は、ゲート電圧をさらに上
げることによってΔを負にすることができる。その結
果、トンネル電流は減少し、ある範囲の負性相互コンダ
クタンスが得られる。
合も含まれる。この場合には、簡略に接続されたドメイ
ンへの適切な等角写像は得られない。この点において、
第４図および第５図に関連して上述した効果は少なくと
も質的に追加したものとして扱うことができる。結果と
して、ゲート電位はソース−ドレイン間電圧によって作
られる共鳴トンネル状態を制御するのに用いることがで
きる。特に、ある固定したドレイン電圧に対してΔが最
初に０かそれ以上である場合は、ゲート電圧をさらに上
げることによってΔを負にすることができる。その結
果、トンネル電流は減少し、ある範囲の負性相互コンダ
クタンスが得られる。
そのようなデバイス、つまり負性相互コンダクタンスを
有するトランジスタはシリコンCMOS技術におけるｐチャ
ネルトランジスタと同様な相補型デバイスの機能を果た
すことができる。さらに、従来型のｎチャネル電界効果
トランジスタと負性相互コンダクタンスを組合わせて形
成した回路は、スイッチング動作の間のみ大きな電流が
流れる低電力カインバータとして作用することができ
る。
有するトランジスタはシリコンCMOS技術におけるｐチャ
ネルトランジスタと同様な相補型デバイスの機能を果た
すことができる。さらに、従来型のｎチャネル電界効果
トランジスタと負性相互コンダクタンスを組合わせて形
成した回路は、スイッチング動作の間のみ大きな電流が
流れる低電力カインバータとして作用することができ
る。
本発明は、基本的には単一GaAs量子井戸を利用するもの
として説明してきたが、他の構造を排除するものではな
い。例えば、このような量子井戸を、GaAsとAlGaAsの交
互層から成る超格子で代えることができる。また、電子
の代わりに正孔の移動に基づく実施例もある。例えば、
低バンドギャップ材料に対してAlGaAs障壁の代わりにシ
リコン障壁を用い、GaAsの代わりにシリコン−ゲルマニ
ウム合金を用いる例である。さらに、そのような構造を
シリコンとシリコン−ゲルマニウムの交互層から成る超
格子で置換えることもできる。
として説明してきたが、他の構造を排除するものではな
い。例えば、このような量子井戸を、GaAsとAlGaAsの交
互層から成る超格子で代えることができる。また、電子
の代わりに正孔の移動に基づく実施例もある。例えば、
低バンドギャップ材料に対してAlGaAs障壁の代わりにシ
リコン障壁を用い、GaAsの代わりにシリコン−ゲルマニ
ウム合金を用いる例である。さらに、そのような構造を
シリコンとシリコン−ゲルマニウムの交互層から成る超
格子で置換えることもできる。
第１図は、本発明によるデバイスの実施例の断面図、 第２図および第３図は、第１図に示すデバイスの動作を
説明するのに有用なエネルギー帯図、 第４図および第５図は、表面共鳴トンネル構造における
静電電位分布を示す図である。 ［主要部分の符号の説明］ 第１半導体領域……11 第２半導体領域……15 第３半導体領域……13,21,23 第１電気接点……320 第２電気接点……330 電界をかけるための手段……310
説明するのに有用なエネルギー帯図、 第４図および第５図は、表面共鳴トンネル構造における
静電電位分布を示す図である。 ［主要部分の符号の説明］ 第１半導体領域……11 第２半導体領域……15 第３半導体領域……13,21,23 第１電気接点……320 第２電気接点……330 電界をかけるための手段……310
Claims (5)
- 【請求項１】負性相互コンダクタンスを呈することので
きる半導体デバイスであって第１および第２の半導体領
域と、これらの間に配置された第３の半導体領域と、該
第１および第２半導体領域にそれぞれ接触する第１およ
び第２の電気接点を含み、 該第３半導体領域は二次元（ｘおよびｙ）に量子化され
第３の次元（ｚ）では自由であるキャリア移動を呈する
ことができ、 該第３半導体領域に電界をかけるための手段が含まれる
ことを特徴とする半導体デバイス。 - 【請求項２】特許請求の範囲第１項記載のデバイスにお
いて、 該第１および第２半導体領域は一次元（ｙ）量子化を呈
することができ、キャリアは２つの次元（ｘおよびｚ）
で自由であることを特徴とする半導体デバイス。 - 【請求項３】特許請求の範囲第２項記載のデバイスにお
いて、 該第３半導体領域は量子井戸層と、この量子井戸層の両
側に２つの障壁層を含むことを特徴とする半導体デバイ
ス。 - 【請求項４】特許請求の範囲第３項記載のデバイスにお
いて、 電界をかけるための該手段は該第１、第２および第３半
導体領域に接触する第３の障壁層を含み、この第３障壁
層は該第１、第２および第３半導体領域のバンドギャッ
プより大きいことを特徴とする半導体デバイス。 - 【請求項５】特許請求の範囲第４項記載のデバイスにお
いて、 電界をかけるための該手段は該第３障壁層上に伝導ゲー
ト層と、この伝導ゲート層への電気接点を含むことを特
徴とする半導体デバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/803,108 US4704622A (en) | 1985-11-27 | 1985-11-27 | Negative transconductance device |
| US803108 | 2001-03-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62143475A JPS62143475A (ja) | 1987-06-26 |
| JPH0732250B2 true JPH0732250B2 (ja) | 1995-04-10 |
Family
ID=25185593
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61280939A Expired - Lifetime JPH0732250B2 (ja) | 1985-11-27 | 1986-11-27 | 半導体デバイス |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4704622A (ja) |
| JP (1) | JPH0732250B2 (ja) |
| CA (1) | CA1242287A (ja) |
Families Citing this family (21)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4802181A (en) * | 1986-11-27 | 1989-01-31 | Nec Corporation | Semiconductor superlattice light emitting sevice |
| JP2530159B2 (ja) * | 1987-04-30 | 1996-09-04 | 富士通株式会社 | トランジスタ |
| JP2510864B2 (ja) * | 1987-06-19 | 1996-06-26 | 富士通株式会社 | 電界効果半導体装置 |
| JPH0226077A (ja) * | 1988-07-15 | 1990-01-29 | Fujitsu Ltd | 半導体機能素子 |
| US5130766A (en) * | 1988-08-04 | 1992-07-14 | Fujitsu Limited | Quantum interference type semiconductor device |
| US5012301A (en) * | 1990-02-22 | 1991-04-30 | Northern Telecom Limited | Three terminal semiconductor device |
| JPH04335538A (ja) * | 1991-05-10 | 1992-11-24 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| CA2107067C (en) * | 1992-09-30 | 1999-02-16 | Mitra Dutta | Negative absolute conductance device and method |
| JP2778447B2 (ja) * | 1994-02-18 | 1998-07-23 | 日本電気株式会社 | トンネルトランジスタおよびその製造方法 |
| US5892247A (en) * | 1994-10-24 | 1999-04-06 | Kabushiki Kaisha Toshiba | Semiconductor device and a manufacturing method thereof |
| GB2295488B (en) * | 1994-11-24 | 1996-11-20 | Toshiba Cambridge Res Center | Semiconductor device |
| US5945686A (en) * | 1997-04-28 | 1999-08-31 | Hitachi, Ltd. | Tunneling electronic device |
| TW440968B (en) * | 2000-01-10 | 2001-06-16 | Nat Science Council | Heterojunction bipolar transistor device with sun-hat-shaped negative differential resistance characteristic |
| US6518589B2 (en) * | 2000-06-22 | 2003-02-11 | Progressant Technologies, Inc. | Dual mode FET & logic circuit having negative differential resistance mode |
| US6596617B1 (en) * | 2000-06-22 | 2003-07-22 | Progressant Technologies, Inc. | CMOS compatible process for making a tunable negative differential resistance (NDR) device |
| KR100444270B1 (ko) * | 2002-07-06 | 2004-08-12 | 재단법인서울대학교산학협력재단 | 음 미분 전도도를 갖는 반도체 소자의 제조 방법 |
| JP4579116B2 (ja) * | 2004-09-24 | 2010-11-10 | インターナショナル レクティフィアー コーポレイション | パワー半導体デバイス |
| GB0608515D0 (en) * | 2006-04-28 | 2006-06-07 | Univ Aberdeen | Semiconductor device for generating an oscillating voltage |
| JP4993673B2 (ja) * | 2006-08-24 | 2012-08-08 | ローム株式会社 | Ｍｉｓ型電界効果トランジスタおよびその製造方法 |
| US20110073715A1 (en) * | 2009-09-25 | 2011-03-31 | Neville Macaulife | Method and apparatus for generating propellantless propulsion |
| BR102022006896A2 (pt) * | 2022-04-10 | 2023-10-24 | André Luis Boaventura | Chip gerador de energia elétrica a partir do vácuo quântico |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4194935A (en) * | 1978-04-24 | 1980-03-25 | Bell Telephone Laboratories, Incorporated | Method of making high mobility multilayered heterojunction devices employing modulated doping |
-
1985
- 1985-11-27 US US06/803,108 patent/US4704622A/en not_active Expired - Lifetime
-
1986
- 1986-11-13 CA CA000522867A patent/CA1242287A/en not_active Expired
- 1986-11-27 JP JP61280939A patent/JPH0732250B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4704622A (en) | 1987-11-03 |
| JPS62143475A (ja) | 1987-06-26 |
| CA1242287A (en) | 1988-09-20 |
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Legal Events
| Date | Code | Title | Description |
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