JP4579116B2 - パワー半導体デバイス - Google Patents

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Description

本発明は、パワー半導体デバイスに関し、より詳しくいうと、III族窒化物パワー半導体デバイスに関する。
III族窒化物パワー半導体デバイスは、高バンドギャップ及び高い通電容量のために、商用化が望まれている。
図１は、ヘテロ接合III族窒化物半導体ダイにより形成された、典型的な高電子移動度トランジスタ（HEMT）の一例を示している。従来のHEMTは、例えば、非ドープのGaNからなるIII族窒化物の第１半導体層（１０）と、第１半導体層（１０）上に形成され、例えばN型AlGaNからなるIII族窒化物の第２半導体層（１２）を備えている。
第１半導体層（１０）は、例えばAlNにより基板上（６）に形成されたバッファ層（８）上に形成されている。基板（６）は、Siで形成するのが好ましいが、SiC、サファイア等で形成してもよい。また、基板（６）を、第１半導体層（１０）と代替可能である（その場合、バッファ層（８）は不要）バルクIII族窒化物半導体（すなわちバルクGaN）で形成してもよい。
公知のように、第１半導体層（１０）と第２半導体層（１２）とのヘテロ接合部により、２次元電子ガス層、すなわち2DEG層（１４）と呼ばれる導電領域が形成される。第１オーム電極（１６）（第２半導体層（１２）にオーム接続されている）と、第２オーム電極（１８）（第２半導体層（１２）にオーム接続されている）との間に、2DEG層（１４）を介して電流が流れる。
図１に示すような従来のHEMTは、通常ONデバイスである。多くの用途において、デバイスをオフしたり、通常OFFデバイスを用いることが望まれている。このため、ゲート電極（２０）が、オーム電極（１６）（１８）間に設けられる。ゲート電極（２０）は、ゲート絶縁層（２１）により絶縁され、第２半導体層（１２）に容量結合された少なくとも１つの電極である。適切な電圧をゲート電極（２０）に印加することにより、2DEG層（１４）が分断され、デバイスがオフする。
このように、従来のHEMTを通常OFFデバイスとして動作させる場合、ゲート電極（２０）に電圧を印加し続ける必要がある。それにより、より多くのエネルギーが消費されるとともに、通常OFFデバイスに比べて複雑な駆動回路が必要となるので、望ましくない。
本発明によるIII族窒化物のパワー半導体デバイスは、 III族窒化物の第１半導体層と、前記第１半導体層上に形成され、ヘテロ接合部を形成するIII族窒化物の第２半導体層とを備え、ヘテロ接合部は、第１部分、第２部分、及び前記第１部分と前記第２部分との間で傾斜する第３部分を有し、傾斜した第３部分により、III属窒化物の２つの半導体層のヘテロ接合部により形成された2DEG層は分断されるようになっている。また、本発明によるパワー半導体デバイスは、ヘテロ接合部の第１部分に電気接続された第１パワー接触部と、ヘテロ接合部の第２部分に電気接続された第２パワー接触部と、ヘテロ接合部の第３部分に接続されたゲート接触部とを備えている。
ヘテロ接合部は、基板上に設けられる。または、ヘテロ接合部は、基板上に設けられたバッファ層上に設けられる。
本発明の好ましい実施例によるパワー半導体デバイスは、適切な基板上に形成されたIII族窒化物の複数の層からなるスタックを有している。このスタックは、２つの別個の成長段階により製造される。
本発明によるパワー半導体デバイスの第１の製造段階では、基板上のGaN層を成長させる。次に、このGaN層をエッチングして段形状とする。すなわち、傾斜したまたは垂直な壁により連結された２つの別々の面を形成するように、GaN層をエッチングする。その後、１つまたはそれ以上のIII族窒化物の層をGaN層上で成長させる。これらの層は、AlGaInNの種々の混合材料からなっており、少なくとも導電領域及び閉じ込め層を形成するようにスタックされている。
このスタックの一例は、エッチングにより発生する欠損を減少させるGaNバッファ領域、InGaNのような材料からなる導電領域のための小さいバンドギャップ、閉じ込め層のための、及び2DEG層を形成するために、AlGaNのような材料で形成されたバリア層、パワー半導体デバイスのオーム電極との接触抵抗を高めるために、N+型GaN、InGaNのようなオーム接触層、またはIII属窒化物材料の超格子層を有している。
また、上述したような４つの層構造の代わりに、エッチングされたGaN上にAlGaN層を直接的に成長させるだけの簡単な構造とすることもできる。
その後、公知の段階により、オーム接触ゲート、絶縁層、ゲート電極を、所望の順序で形成する。
傾斜部の傾斜角は、閾値電圧を設定するので重要である。特に、傾斜部の傾斜角が垂直に近づくにつれて、閾値電圧が高くなる。すなわち、傾斜角を適切な角度とすることにより、パワー半導体デバイスを通常OFF（エンハンスメントモード）デバイスとしたり、かなり低い閾値電圧を有する通常ON（空乏モード）デバイスとすることができる。
本発明のパワー半導体デバイスを、円形、矩形、またはその他の種々の形状とすることができる。
図２に示す第１の実施例を参照すると、本発明によるIII族窒化物パワー半導体デバイスは、III族窒化物の第１半導体層（１０）と、第１半導体層（１０）上に形成されたIII族窒化物の第２半導体層（１２）とを有している。
本発明によれば、第１半導体層（１０）の傾斜部（２２）は、第１の面から第２の面へ傾斜している。それにより、第１半導体層（１０）と第２半導体層（１２）とのヘテロ接合部は、第１部分（２４）と、第２部分（２６）と、第１半導体層（１０）及び第２半導体層（１２）の第１部分（２４）と第２部分（２６）との間で傾斜している第３部分（２８）とを有している。傾斜している第３部分（２８）のために、破線で示す2DEG層（１４）は、分断されている。すなわち、第１部分（２４）と第２部分（２６）との間の2DEG層（１４）は、分断されている。このため、本発明によるパワー半導体デバイスは通常オフとなる。
本発明によるパワー半導体デバイスは、第１半導体層（１０）及び第２半導体層（１２）のヘテロ接合部の第１部分（２４）において、第２半導体層（１２）にオーム接続された第１パワー接触部である第１オーム電極（１６）と、第１半導体層（１０）及び第２半導体層（１２）のヘテロ接合部の第２部分（２６）において、第２半導体層（１２）にオーム接続された第２パワー接触部である第２オーム電極（１８）と、例えば、Si3N4、SiO2、Al2O3、またはその他の適切なゲート絶縁材料で形成されたゲート絶縁層（２１）を介して、第１半導体層（１０）及び第２半導体層（１２）のヘテロ接合部の少なくとも第３部分（２８）に容量結合されたゲート電極（２０）とを有している。また、ゲート絶縁層（２１）を省いて、第２半導体層（１２）とショットキー接触するゲート電極を設けるようにしてもよい。
すなわち、パワー半導体デバイスのゲート電極（２０）に適切な閾値電圧を印加することにより、2DEG層（１４）は、第３部分（２８）において復元され、第１部分（２４）と第２部分（２６）とにある2DEG層（１４）が連結され、パワー半導体デバイスがオンする。本発明によるパワー半導体デバイスの閾値電圧は、第３部分（２８）の傾斜角を適切に設定することにより定められる。
第１半導体層（１０）は、非ドープのGaNで形成され、第２半導体層（１２）は、AlGaNで形成されている。また、第１半導体層（１０）をAlGaNで、第２半導体層（１２）をGaNで形成してもよい。第１半導体層（１０）がGaNで形成されている場合、バッファ層（８）は、AlGaNまたはその他の好適な材料で形成される。経済的な理由により、基板（６）をSiで形成するのが好ましい。
しかしながら、SiCやサファイアのような他の材料を用いることもできる。基板（６）が、バルクGaNやバルク状GaNのような、GaNと代替可能な材料で形成されている場合、バッファ層（８）は省かれる。
本発明の第２の実施例において、パワー半導体デバイスは、性能を高めるという特徴をさらに有している。
図３の第２の実施例に示す本発明によるパワー半導体デバイスは、基板（６）、バッファ層（８）、バッファ層（８）上に形成されたベース層（３０）、ベース層（３０）上に形成されたもう１つのバッファ層（３２）、もう１つのバッファ層（３２）上に形成されたIII族窒化物の第１半導体層（１０）、第１半導体層（１０）上に形成されたIII族窒化物の第２半導体層（１２）、第２半導体層（１２）上に形成されたオーム接触層（３４）、オーム接触層（３４）にオーム接続された第１オーム電極（１６）及び第２オーム電極（１８）、ゲート絶縁層（２１）を介して、第１半導体層（１０）と第２半導体層（１２）とのヘテロ接合部の第３部分（２８）に容量結合されたゲート電極（２０）を有している。第２の実施例に示すパワー半導体デバイスは、さらに、不活性層（３６）及びフィールドプレート（３８）を有している。
次に、第３の実施例を示す図４を参照すると、第２オーム電極（１８）は延びており、基板（６）と電気接続されている。その他の点では、第３の実施例におけるパワー半導体デバイスは、第２の実施例におけるパワー半導体デバイスの全ての特徴を有している。
図５Ａを参照すると、本発明によるパワー半導体デバイスは、基板（６）、バッファ層（８）、及びベース層（３０）を含む支持スタックを有しており、ベース層（３０）をエッチングし、図５Ｂに示すように、第１の面と第２の面との間に傾斜部（２２）を形成する。
次に、もう一方のバッファ層（３２）、第１半導体層（１０）、第２半導体層（１２）、及びオーム接触層（３４）を順に形成し、図５Ｃに示す構造とする。図５Ｃの構造は、本発明の特徴、すなわち、第１部分（２４）、第２部分（２６）、第１部分（２４）と第２部分（２６）との間で傾斜している第３部分（２８）を有する、第１半導体層（１０）及び第２半導体層（１２）のヘテロ接合部を含んでいる。第３部分（２８）の傾斜角は、ヘテロ接合された第１部分（２４）と第２部分（２６）との間にある2DEG層（１４）における電子密度を減らしたり分断したりして、デバイスの空乏モードにおける閾値電圧を低くしたり、デバイスを通常オフとするような角度に設定されている。
次に図５Ｄに示すように、ゲート絶縁層（２１）をオーム接触層（３４）上に形成し、エッチングして、オーム接触層（３４）への開口部を形成する。その後、図５Ｅに示すように、第１オーム電極（１６）及び第２オーム電極（１８）をゲート絶縁層（２１）の開口部に設け、オーム接触層（３４）とオーム接触させる。
本発明による第３の実施例のパワー半導体デバイスでは、基板（６）に到達するトレンチを、ゲート絶縁層（２１）の開口部に形成し、一方のオーム電極（例えば第２オーム電極（１８））をトレンチ内で延長し、少なくとも基板（６）に到達させる。
次に、図５Ｆに示すように、ヘテロ接合部の傾斜部（すなわち第３部分（２８））にあるゲート絶縁層（２１）上に、ゲート電極（２０）を形成する。
さらに、不活性層（３６）及びフィールドプレート（３８）を形成し、例えば第２または第３の実施例（オーム電極が基板（６）に到達する場合）のようなデバイスが製造される。
第２及び第３の実施例では、基板に、SiC、GaAsまたはサファイアのような材料を用いることができるが、経済的な理由により、Siを用いるのが好ましい。また、基板の材料として、バルクGaNのような代替可能なバルクIII族窒化物を用いることもできる。それにより、バッファ層は不要となる。
また、バッファ層（８）をAlNで形成し、ベース層（３０）を真性または代替可能なGaNで形成し、エッチングにより発生する欠損を減らすために、他方のバッファ層（３２）をGaNで形成するのが好ましい。III族窒化物の第１半導体層（１０）を非ドープのInGaNで形成し、III族窒化物の第２半導体層（１２）をAlGaNで形成し、オーム電極（３４）をN+型GaNやAlGaNのようなN+型III族窒化物で形成し、ゲート絶縁層（２１）をSiO2、Si3N4、ダイヤモンド、その他の好適なゲート絶縁材料で形成し、不活性層（３６）をSiO2、Si3N4、ポリアミド、その他の好適な絶縁材料で形成し、フィールドプレート（３８）を、例えばAl、Cu、Auまたはその他の高導電材料や合金で形成するのが好ましい。第１及び第２のオーム電極（１６）（１８）とゲート電極（２０）とを、Ti/Al、Ni/Au、Hf、Siまたは合金を含むSiのような好適な材料で形成する。
図６は、本発明によるパワー半導体デバイスのアクティブセルの平面図である。図６では、傾斜した第３部分（２８）が見えるように、ゲート電極（２０）及びゲート絶縁層（２１）を省略してある。
本発明によるパワー半導体デバイスのアクティブセルを、矩形（図７）、円形（図８）、楕円形（図９）またはその他の形状とすることができる。
図７、図８または図９（よく見えるように、ゲート電極（２０）及びゲート絶縁層（２１）を省略してある）に示すように、第３部分（２８）は、第２オーム電極（１８）が設けられた第２部分（２６）を包囲している。そのため、図１０に示すように、第３部分（２８）は、凹部の側壁をなし、第２部分（２６）は、凹部の底部をなしている。
本発明によるパワー半導体デバイスに二重ヘテロ接合部を設けることもできる。すなわち、本発明の第４の実施例によれば、ベース層（３０）及びバッファ層（３２）をAlGaNで形成し、第１半導体層（１０）をGaNまたはInGaNで形成し、第２半導体層（１２）をAlGaN（好ましくは20〜30%のAlを含む）で形成し、オーム接触層（３４）をN+型III族窒化物で形成し、ゲート絶縁層を好適なゲート絶縁材料で形成する。
上述した材料を用いるのが好ましいが、本発明によるパワー半導体デバイスは、上述した材料に限定されるものではない。
以上、本発明を、特定の実施例に基づいて説明したが、他の変更、修正及び用途を、当業者であれば容易に思いつくと思う。従って、本発明は、実施例に限定されるものではなく、特許請求の範囲の各請求項に記載された範囲全体を含むものである。
従来技術におけるヘテロ接合トランジスタの断面図である。 本発明の第１の実施例によるパワー半導体デバイスの断面図である。 本発明の第２の実施例によるパワー半導体デバイスの断面図である。 本発明の第３の実施例によるパワー半導体デバイスの断面図である。 本発明によるパワー半導体デバイスの製造方法を示す図である。 本発明によるパワー半導体デバイスの製造方法を示す図である。 本発明によるパワー半導体デバイスの製造方法を示す図である。 本発明によるパワー半導体デバイスの製造方法を示す図である。 本発明によるパワー半導体デバイスの製造方法を示す図である。 本発明によるパワー半導体デバイスの製造方法を示す図である。 本発明によるパワー半導体デバイスのアクティブセルの平面図である。 本発明によるパワー半導体デバイスにおける矩形形状のアクティブセル（ゲート電極及びゲート絶縁層を除く）の平面図である。 本発明によるパワー半導体デバイスにおける円形形状のアクティブセル（ゲート電極及びゲート絶縁層を除く）の平面図である。 本発明によるパワー半導体デバイスにおける楕円形状のアクティブセル（ゲート電極及びゲート絶縁層を除く）の平面図である。 図７〜図９における10-10線に沿ったアクティブセルの断面図である。
符号の説明
６ 基板
８ バッファ層
１０ 第１半導体層
１２ 第２半導体層
１４ 2DEG層
１６ 第１オーム電極
１８ 第２オーム電極
２０ ゲート電極
２１ ゲート絶縁層
２２ 傾斜部
２４ 第１部分
２６ 第２部分
２８ 第３部分
３０ ベース層
３２ バッファ層
３４ オーム接触層
３６ 不活性層
３８ フィールドプレート

Claims (17)

  1. III族窒化物の第１半導体層とIII族窒化物の第２半導体層との間におけるヘテロ接合を含むヘテロ接合部であって、該ヘテロ接合部の第１部分、第２部分、及び、前記第１と第２部分との間で傾斜する第３部分において前記へテロ接合が形成されている、
    ヘテロ接合部と、
    前記へテロ接合部の前記第３部分において分断されている、前記ヘテロ接合において形成された２次元電子ガス層と、
    前記ヘテロ接合部の前記第１部分に電気接続された第１パワー接触部と、
    前記ヘテロ接合部の前記第２部分に電気接続された第２パワー接触部と、
    前記ヘテロ接合部の前記第３部分に設けられたゲート接触部と
    を備える高電子移動度トランジスタパワー半導体デバイス。
  2. 前記ゲート接触部に電圧が印加されていない時に、前記第１部分及び前記第２部分は、前記２次元電子ガス層を含み、前記第３部分は、前記２次元電子ガス層を含まない、請求項１記載のパワー半導体デバイス。
  3. 前記第１半導体層はGaNからなり、前記第２半導体層はAlGaNからなっている、請求項１記載のパワー半導体デバイス。
  4. 前記第１半導体層はInGaNからなり、前記第２半導体層はAlGaNからなっている、請求項１記載のパワー半導体デバイス。
  5. 前記第１半導体層はAlGaNからなり、前記第２半導体層はGaNからなっている、請求項１記載のパワー半導体デバイス。
  6. 前記第２半導体層上に形成されたIII族窒化物のオーム接触層をさらに備え、前記第１及び第２パワー接触部を、前記オーム接触層にオーム接続してある、請求項１記載のパワー半導体デバイス。
  7. 絶縁層をさらに備え、前記ゲート接触部を前記絶縁層に設けるとともに、前記第３部分に容量結合し、前記第１及び第２パワー接触部を、前記絶縁層へ貫通させてある、請求項１記載のパワー半導体デバイス。
  8. 前記オーム接触層上に設けられた絶縁層をさらに備え、前記ゲート接触部を前記絶縁層上に設けるとともに、前記第３部分に容量結合し、前記第１及び第２パワー接触部を、前記絶縁層へ貫通させてある、請求項６記載のパワー半導体デバイス。
  9. 前記ヘテロ接合部を支持スタック上に設け、前記支持スタックは、基板、前記基板上の第１のバッファ層、前記第１のバッファ層上の真性または代替可能なIII属窒化物の半導体層、及び、前記真性または代替可能な半導体層と前記ヘテロ接合部との間の第２のバッファ層を有している、請求項１記載のパワー半導体デバイス。
  10. 前記パワー接触部の少なくとも１つは、前記基板まで少なくとも延びている、請求項９記載のパワー半導体デバイス。
  11. 前記基板は、Si、SiC、サファイア、バルクIII属窒化物半導体、またはGaAsからなっている、請求項９記載のパワー半導体デバイス。
  12. 前記第１のバッファ層は、AlNからなっている、請求項９記載のパワー半導体デバイス。
  13. 前記第１及び第２半導体層は、AlGaInNの合金からなり、前記合金は、２次元電子ガス層を形成する材料となっている、請求項１記載のパワー半導体デバイス。
  14. 楕円形、円形または矩形である、請求項１記載のパワー半導体デバイス。
  15. 二重ヘテロ接合部を備えている、請求項１記載のパワー半導体デバイス。
  16. 前記二重ヘテロ接合部は、第３半導体層を備え、前記第１半導体層を前記第３半導体層上に設け、前記第２半導体層を前記第１半導体層上に設けてある、請求項１５記載のパワー半導体デバイス。
  17. 前記第１半導体層は、GaNまたはInGaNからなり、前記第２半導体層及び前記第３半導体層は、AlGaNからなっている、請求項１６記載のパワー半導体デバイス。
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Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7566913B2 (en) * 2005-12-02 2009-07-28 Nitronex Corporation Gallium nitride material devices including conductive regions and methods associated with the same
JP5036225B2 (ja) * 2006-06-13 2012-09-26 シャープ株式会社 ヘテロ接合電界効果型トランジスタ
JP2008004720A (ja) * 2006-06-22 2008-01-10 Nippon Telegr & Teleph Corp <Ntt> 窒化物半導体を用いたヘテロ構造電界効果トランジスタ
US8338861B2 (en) * 2007-01-10 2012-12-25 International Rectifier Corporation III-nitride semiconductor device with stepped gate trench and process for its manufacture
US7821032B2 (en) * 2007-01-26 2010-10-26 International Rectifier Corporation III-nitride power semiconductor device
JP4938531B2 (ja) * 2007-04-09 2012-05-23 株式会社豊田中央研究所 半導体装置
US8455920B2 (en) 2007-05-23 2013-06-04 International Rectifier Corporation III-nitride heterojunction device
JP5233174B2 (ja) * 2007-06-08 2013-07-10 サンケン電気株式会社 半導体装置
JP5245305B2 (ja) 2007-07-06 2013-07-24 サンケン電気株式会社 電界効果半導体装置及びその製造方法
JP2009032796A (ja) * 2007-07-25 2009-02-12 Rohm Co Ltd 窒化物半導体素子および窒化物半導体素子の製造方法
JP2009099774A (ja) * 2007-10-17 2009-05-07 Sharp Corp ヘテロ接合電界効果型トランジスタ
JP2009111217A (ja) * 2007-10-31 2009-05-21 Toshiba Corp 半導体装置
EP2096675B1 (en) * 2008-02-28 2013-08-21 Universität Ulm III-V nitride semiconductor device comprising a diamond layer
DE102009018054B4 (de) * 2009-04-21 2018-11-29 Infineon Technologies Austria Ag Lateraler HEMT und Verfahren zur Herstellung eines lateralen HEMT
US7999287B2 (en) 2009-10-26 2011-08-16 Infineon Technologies Austria Ag Lateral HEMT and method for the production of a lateral HEMT
JP5569450B2 (ja) * 2011-03-29 2014-08-13 住友電気工業株式会社 半導体装置およびその製造方法
CN103582938A (zh) * 2011-06-03 2014-02-12 住友电气工业株式会社 氮化物电子器件、氮化物电子器件的制作方法
JP5653326B2 (ja) * 2011-09-12 2015-01-14 株式会社東芝 窒化物半導体装置
US9024356B2 (en) 2011-12-20 2015-05-05 Infineon Technologies Austria Ag Compound semiconductor device with buried field plate
US9525054B2 (en) * 2013-01-04 2016-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
CN104051514B (zh) 2013-03-13 2017-01-11 中央大学 半导体装置与其制造方法
US9728630B2 (en) * 2014-09-05 2017-08-08 Infineon Technologies Austria Ag High-electron-mobility transistor having a buried field plate
US10090406B2 (en) 2014-09-18 2018-10-02 Infineon Technologies Austria Ag Non-planar normally off compound semiconductor device
TWI662700B (zh) * 2015-08-28 2019-06-11 晶元光電股份有限公司 半導體單元
US9941384B2 (en) 2015-08-29 2018-04-10 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for fabricating the same
JP6734241B2 (ja) * 2017-09-19 2020-08-05 株式会社東芝 半導体装置及びその製造方法
JP2019169572A (ja) * 2018-03-22 2019-10-03 株式会社東芝 半導体装置及びその製造方法
US10756207B2 (en) * 2018-10-12 2020-08-25 Transphorm Technology, Inc. Lateral III-nitride devices including a vertical gate module

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6189674A (ja) * 1984-10-09 1986-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH02266514A (ja) * 1989-03-10 1990-10-31 Internatl Business Mach Corp <Ibm> ヘテロ構造の半導体デバイス及びその製造方法
JPH04333242A (ja) * 1991-05-08 1992-11-20 Hitachi Ltd 電界効果トランジスタ
JPH07245315A (ja) * 1994-03-04 1995-09-19 Fujitsu Ltd 半導体装置の製造方法
JP2000021897A (ja) * 1998-06-29 2000-01-21 Toshiba Corp 電界効果トランジスタおよびその製造方法
WO2002093650A1 (en) * 2001-05-11 2002-11-21 Cree, Inc. Group-iii nitride based high electron mobility transistor (hemt) with barrier/spacer layer

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4704622A (en) * 1985-11-27 1987-11-03 American Telephone And Telegraph Company, At&T Bell Laboratories Negative transconductance device
US5266506A (en) * 1990-07-31 1993-11-30 At&T Bell Laboratories Method of making substantially linear field-effect transistor
US5436474A (en) * 1993-05-07 1995-07-25 Board Of Regents Of The University Of Texas System Modulation doped field effect transistor having built-in drift field
US5892247A (en) * 1994-10-24 1999-04-06 Kabushiki Kaisha Toshiba Semiconductor device and a manufacturing method thereof
DE19522351A1 (de) * 1995-06-20 1997-01-09 Max Planck Gesellschaft Verfahren zur Herstellung von Quantenstrukturen, insbesondere von Quantenpunkten und Tunnelbarrieren sowie Bauelemente mit solchen Quantenstrukturen
US6072197A (en) * 1996-02-23 2000-06-06 Fujitsu Limited Semiconductor light emitting device with an active layer made of semiconductor having uniaxial anisotropy
KR100359739B1 (ko) * 2000-12-28 2002-11-09 한국과학기술연구원 이종 단결정박막의 접합 및 덧성장방법
US6674101B2 (en) * 2001-06-01 2004-01-06 Furukawa Electric Co Ltd GaN-based semiconductor device
JP4645034B2 (ja) * 2003-02-06 2011-03-09 株式会社豊田中央研究所 Ｉｉｉ族窒化物半導体を有する半導体素子
US7439555B2 (en) * 2003-12-05 2008-10-21 International Rectifier Corporation III-nitride semiconductor device with trench structure
US7364988B2 (en) * 2005-06-08 2008-04-29 Cree, Inc. Method of manufacturing gallium nitride based high-electron mobility devices

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6189674A (ja) * 1984-10-09 1986-05-07 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JPH02266514A (ja) * 1989-03-10 1990-10-31 Internatl Business Mach Corp <Ibm> ヘテロ構造の半導体デバイス及びその製造方法
JPH04333242A (ja) * 1991-05-08 1992-11-20 Hitachi Ltd 電界効果トランジスタ
JPH07245315A (ja) * 1994-03-04 1995-09-19 Fujitsu Ltd 半導体装置の製造方法
JP2000021897A (ja) * 1998-06-29 2000-01-21 Toshiba Corp 電界効果トランジスタおよびその製造方法
WO2002093650A1 (en) * 2001-05-11 2002-11-21 Cree, Inc. Group-iii nitride based high electron mobility transistor (hemt) with barrier/spacer layer

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