JPS6189674A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6189674A JPS6189674A JP21203884A JP21203884A JPS6189674A JP S6189674 A JPS6189674 A JP S6189674A JP 21203884 A JP21203884 A JP 21203884A JP 21203884 A JP21203884 A JP 21203884A JP S6189674 A JPS6189674 A JP S6189674A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は電界効果トランジスタに関する。
従来例の構成とその問題点
半導体集積回路はＬＳＩ、ＶＬＳＩと増々高Ｓ度化し、
素子のサイズはますます微細化してきている。一方、コ
ンピュータの発達とともに回路の高速化は進み、今や回
路構成が３次元化することが検討されている。このよう
な中で、これら′ｄ″ｉ、子回路を構成している主要素
子であるＦＥＴ電界効果トランジスタはＩａ細化、高密
度化、高連化、低電圧化などの諸要求より、ゲート巾と
して狭いものが要求されるようｔ・こなり、今やサブミ
クロンのものが要求されるようになってきた。しかし、
ｒ７２械的な精度によるサブミクロンのｈ’＝６光工程
は再現性の良い方法は今だ見い出すことはできていない
。
素子のサイズはますます微細化してきている。一方、コ
ンピュータの発達とともに回路の高速化は進み、今や回
路構成が３次元化することが検討されている。このよう
な中で、これら′ｄ″ｉ、子回路を構成している主要素
子であるＦＥＴ電界効果トランジスタはＩａ細化、高密
度化、高連化、低電圧化などの諸要求より、ゲート巾と
して狭いものが要求されるようｔ・こなり、今やサブミ
クロンのものが要求されるようになってきた。しかし、
ｒ７２械的な精度によるサブミクロンのｈ’＝６光工程
は再現性の良い方法は今だ見い出すことはできていない
。
従来のＦＥＴのｊ；Ｉｆル“（の代表的な例の断面横通
を第１図に示す。第１１ＺＩはＮＨ８型構造のＦＥＴで
めり、１はｎｍ５ｉ ）１、体、２はソース電４ｍ（
，３；寸ゲート電極、４はゲート泡縁膜、５はドレイン
を示す。このように、従来のＦＥＴは半導体基体上に平
面的に構成されており、２のソースと５のドレイン間を
サブミクロンにまで狭くすること困難であった。
を第１図に示す。第１１ＺＩはＮＨ８型構造のＦＥＴで
めり、１はｎｍ５ｉ ）１、体、２はソース電４ｍ（
，３；寸ゲート電極、４はゲート泡縁膜、５はドレイン
を示す。このように、従来のＦＥＴは半導体基体上に平
面的に構成されており、２のソースと５のドレイン間を
サブミクロンにまで狭くすること困難であった。
発明の目的
そこで、本発明は、ＦＥＴにおいて狭いゲート巾を再現
性良くつくる工程を提供するものである。
性良くつくる工程を提供するものである。
発明の構成
本発明は段差を有する半導体基体上の段差面をはさんだ
第１および第２主面をもち、この第１および第２主面上
にソースあるいはドレイン部を形成し、断差部をゲート
部とすることを特徴とする電界効果トランジスタを構成
するものである。さらンζ、このようなＦＥＴの構成を
指向性の強い結晶成長法である分子線エピタキシャル法
などで炸裂しようとするものである。
第１および第２主面をもち、この第１および第２主面上
にソースあるいはドレイン部を形成し、断差部をゲート
部とすることを特徴とする電界効果トランジスタを構成
するものである。さらンζ、このようなＦＥＴの構成を
指向性の強い結晶成長法である分子線エピタキシャル法
などで炸裂しようとするものである。
実施例の説明
第２図に基本構成図を示すっｐ型あるいは絶縁基体１上
に段差が設けられており、段差をはさんた第１および第
２主面上にｎ型層６が形成されている。段差部には絶縁
膜４が形成され、第１．第２主面のｎ層上および絶縁膜
上にソース重置２゜ドレイン電極５．ゲート電極３が設
けられている。
に段差が設けられており、段差をはさんた第１および第
２主面上にｎ型層６が形成されている。段差部には絶縁
膜４が形成され、第１．第２主面のｎ層上および絶縁膜
上にソース重置２゜ドレイン電極５．ゲート電極３が設
けられている。
このような構成において、ゲート電極３に負の電圧を印
加していくことによって基体の段差部にフずｎ型反転層
が形成されて、ソース２とドレイン６は導通可能となり
ＦＥＴ動作を行なうことができる。このような構成にお
いてはゲート巾は基体の段差および成長したｎ型層６の
膜厚によって規定され、サブミクロンのゲート巾も容易
に形成することができる。導電形Ｉ／′ｉｐ、ｎ逆の構
成においても同様な効果をイｑることができる。
加していくことによって基体の段差部にフずｎ型反転層
が形成されて、ソース２とドレイン６は導通可能となり
ＦＥＴ動作を行なうことができる。このような構成にお
いてはゲート巾は基体の段差および成長したｎ型層６の
膜厚によって規定され、サブミクロンのゲート巾も容易
に形成することができる。導電形Ｉ／′ｉｐ、ｎ逆の構
成においても同様な効果をイｑることができる。
さらに、本発明における基体上に成長させる層（例えば
６）の形成法の基本構成断面図を第３図に示す。各種気
相成長法や分子線エピタキシャル法などのビーム状一方
向性をもつ結晶成長法は液相成長法のような熱平衡状態
での結晶成長法と違い成長膜厚や成長速度はソース源か
らの供給量に律速となる。従って、成長方向を選ぶこと
によって膜の成長を制御できる。
６）の形成法の基本構成断面図を第３図に示す。各種気
相成長法や分子線エピタキシャル法などのビーム状一方
向性をもつ結晶成長法は液相成長法のような熱平衡状態
での結晶成長法と違い成長膜厚や成長速度はソース源か
らの供給量に律速となる。従って、成長方向を選ぶこと
によって膜の成長を制御できる。
第３図ａは、段差を有する基体上１に矢印の方向より原
子、電子線ビーム１ｏを照射して結晶成長した場合段差
部には成長しない層１１（第１図の場合の６）を成長す
る。第３図すのような平面（で対して約４５°の方向よ
り成長させた場合には成長層１２に示されるようなはソ
均一層として断差部にも成長する。ビーム１ｏの方位を
かえることｒこよって平面部と段差部の膜厚比を制御で
き平面に対してビーム１ｏが垂直に近づくほど段差部の
膜厚・け薄くなる。第３図Ｃのような方向より成長を行
なうと断差部（では成長層１３のように断差の影の部分
；Ｃは一部成長しない磨が形成できる。
子、電子線ビーム１ｏを照射して結晶成長した場合段差
部には成長しない層１１（第１図の場合の６）を成長す
る。第３図すのような平面（で対して約４５°の方向よ
り成長させた場合には成長層１２に示されるようなはソ
均一層として断差部にも成長する。ビーム１ｏの方位を
かえることｒこよって平面部と段差部の膜厚比を制御で
き平面に対してビーム１ｏが垂直に近づくほど段差部の
膜厚・け薄くなる。第３図Ｃのような方向より成長を行
なうと断差部（では成長層１３のように断差の影の部分
；Ｃは一部成長しない磨が形成できる。
このように組成や、” ＋ ｐ等の伝導タイプをかえた
各種の層を断差を有する基体上に成長する原子。
各種の層を断差を有する基体上に成長する原子。
分子棟方向と基板面方向の相対的位置を複数回かえて多
層に構成することができる。
層に構成することができる。
本発明の第２の実施例の素子断面図を４４図に示す、第
４図において、ｐ型あ、るいは絶縁基体１土、′こ形成
されたｎ型層６上に段差をはさんでソース’ｍｉり２
＋ ドレイン５間極６およびショットキー型ゲート電極
が形成されている。ゲート部に正の電位を印加すること
によってソース２とドレイン５間に流れていた電流を阻
止することが可能であり、デプレッション型のＦＥＴを
構成することができ 、る、さらに、成長するｎ層６は
成長方向によって段差部のみ膜厚を薄く、することが可
能となり、よりゲート部に有効的に印加することができ
る。
４図において、ｐ型あ、るいは絶縁基体１土、′こ形成
されたｎ型層６上に段差をはさんでソース’ｍｉり２
＋ ドレイン５間極６およびショットキー型ゲート電極
が形成されている。ゲート部に正の電位を印加すること
によってソース２とドレイン５間に流れていた電流を阻
止することが可能であり、デプレッション型のＦＥＴを
構成することができ 、る、さらに、成長するｎ層６は
成長方向によって段差部のみ膜厚を薄く、することが可
能となり、よりゲート部に有効的に印加することができ
る。
第５図に本発明の第３の実施例を示す。本実施倒は接合
型ＦＥＴ０例であり、段差を有するｐル基体１の上にｎ
型膜６が形成され、さらにその上Ｋ ｐ型膜７が形成さ
れている。金電極３に負電圧が印加されるに従って６．
７間のｐ＋ ”接合は逆バイアスとなり段差部のチャン
ネル領域は空乏層が広がり、デプレッション型のＦＥＴ
が形成される。このとき、層６の段差部は平坦部に比べ
て薄く形成されているために電圧印加に対して平坦部よ
りも先にピンチオフさせることができる。
型ＦＥＴ０例であり、段差を有するｐル基体１の上にｎ
型膜６が形成され、さらにその上Ｋ ｐ型膜７が形成さ
れている。金電極３に負電圧が印加されるに従って６．
７間のｐ＋ ”接合は逆バイアスとなり段差部のチャン
ネル領域は空乏層が広がり、デプレッション型のＦＥＴ
が形成される。このとき、層６の段差部は平坦部に比べ
て薄く形成されているために電圧印加に対して平坦部よ
りも先にピンチオフさせることができる。
第６図は本発明の第４の実施例である。２つの段差を有
するｐ型あるいは絶嶽基体上に６Ａなるｎ型層を形成し
、その上に成長方位をかえて６Ｂなるｐ型層が形成され
る。その上に２Ａ 、２Ｂなるソース、３Ａ、３Ｂなる
ゲート、５Ａ 、ｓＢなるドレイン各准極を設ける。８
は素子間分離層である。
するｐ型あるいは絶嶽基体上に６Ａなるｎ型層を形成し
、その上に成長方位をかえて６Ｂなるｐ型層が形成され
る。その上に２Ａ 、２Ｂなるソース、３Ａ、３Ｂなる
ゲート、５Ａ 、ｓＢなるドレイン各准極を設ける。８
は素子間分離層である。
このような構成において、領域９においては第２の実施
例で示した構成のｐ型のデプレッション型ＦＥＴが構成
され、領域１０においてはショットキー型でｎチャンネ
ルエンハンスメント型のＦＥＴが形成される。即ち、段
差を有する基体上に一度の結晶成長プロセスで２種類以
上のＦＥＴを同時に形成することができる。さらに、成
長層を増すことによって接合型のＦＥＴ、ｎチャンネル
ＦＥＴ 、ｐチャンネルＦＥＴ、デプレッション型。
例で示した構成のｐ型のデプレッション型ＦＥＴが構成
され、領域１０においてはショットキー型でｎチャンネ
ルエンハンスメント型のＦＥＴが形成される。即ち、段
差を有する基体上に一度の結晶成長プロセスで２種類以
上のＦＥＴを同時に形成することができる。さらに、成
長層を増すことによって接合型のＦＥＴ、ｎチャンネル
ＦＥＴ 、ｐチャンネルＦＥＴ、デプレッション型。
エンハンスメント型等のＦＥＴも同時に構成することが
可能となる。
可能となる。
化合物半導体においてはＡ １ｌ−ｘＧ ａｘＡｓ ／
ＧａＡｓ、Ｉ ｕ ｘＧａ １ｘ Ａｓ ｙ Ｐ １ｙ
／ Ｉ ｎＰなど組成をかえることによってバンドギャ
ップを変化させることも可能であり、ペテロ接合を用い
た電界効果トランジスタやバイポーラトランジスタの構
成も可能となる。
ＧａＡｓ、Ｉ ｕ ｘＧａ １ｘ Ａｓ ｙ Ｐ １ｙ
／ Ｉ ｎＰなど組成をかえることによってバンドギャ
ップを変化させることも可能であり、ペテロ接合を用い
た電界効果トランジスタやバイポーラトランジスタの構
成も可能となる。
発明の効果
段差部をゲート部とすることによって、ゲート長を短く
することができ高速化が可能となる。
することができ高速化が可能となる。
−ｉの多層エビタキシャル工程で種類の異なる電界効果
トランジスタを同時に形成することが可能となる。
トランジスタを同時に形成することが可能となる。
第１図は従来構成の電界効果トランジスタの断面構造図
、第２図はＭＩＳ型構造のＦＥＴの断面構造図、第３図
ａ ％ Ｃは指向性ビーム結晶成長、去における結晶成
長層の断面構造図、第４図はデプレッション型ＦＥＴの
断面構造図、第５図はｐ−ｎ接合型ＦＥＴの断面構造図
、第６図は複数のＦＥＴの構成断面図である。 １・・・・・・基板、２．３・・・・・・ソース、ゲー
ト電極、５・・・・・・ドレイン電２隋、６一−ｎ型層
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ３ 図
、第２図はＭＩＳ型構造のＦＥＴの断面構造図、第３図
ａ ％ Ｃは指向性ビーム結晶成長、去における結晶成
長層の断面構造図、第４図はデプレッション型ＦＥＴの
断面構造図、第５図はｐ−ｎ接合型ＦＥＴの断面構造図
、第６図は複数のＦＥＴの構成断面図である。 １・・・・・・基板、２．３・・・・・・ソース、ゲー
ト電極、５・・・・・・ドレイン電２隋、６一−ｎ型層
。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第 ３ 図
Claims (3)
- （１）段差を有する基体上の段差面をはさんで第１およ
び第２主面をもち、前記第１、第２主面上に、電界効果
トランジスタ部のソースあるいはドレイン部を形成し、
断差部を前記トランジスタのゲート部とすることを特徴
とする半導体装置。 - （２）半導体基体上に凹部あるいは凸部を有し、前記凹
部、凸部の段差をはさんだ平面部にソースあるいはドレ
イン部を形成し、段差部をゲートとする複数の電界効果
トランジスタを構成することを特徴とする半導体装置。 - （３）段差を有する半導体基体上に結晶成長方向に指向
性を有する結晶成長法にて、第１の方向より結晶成長膜
を形成する工程と、この第１の方向と異なる第２の方向
より結晶成長膜を形成する工程を含み電界効果トランジ
スタを構成することを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21203884A JPS6189674A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21203884A JPS6189674A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189674A true JPS6189674A (ja) | 1986-05-07 |
Family
ID=16615837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21203884A Pending JPS6189674A (ja) | 1984-10-09 | 1984-10-09 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189674A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6315467A (ja) * | 1986-07-07 | 1988-01-22 | Toshiba Corp | 半導体装置 |
| US5047812A (en) * | 1989-02-27 | 1991-09-10 | Motorola, Inc. | Insulated gate field effect device |
| US5185646A (en) * | 1990-01-24 | 1993-02-09 | Kabushiki Kaisha Toshiba | Semiconductor device with improved current drivability |
| US5225701A (en) * | 1989-12-15 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Vertical silicon-on-insulator (SOI) MOS type field effect transistor |
| US5281839A (en) * | 1991-07-15 | 1994-01-25 | Motorola, Inc. | Semiconductor device having a short gate length |
| US5384273A (en) * | 1994-04-26 | 1995-01-24 | Motorola Inc. | Method of making a semiconductor device having a short gate length |
| JP2006100820A (ja) * | 2004-09-24 | 2006-04-13 | Internatl Rectifier Corp | パワー半導体デバイス |
| JP2008210836A (ja) * | 2007-02-23 | 2008-09-11 | Sanken Electric Co Ltd | 電界効果半導体装置及びその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53141588A (en) * | 1977-05-16 | 1978-12-09 | Nec Corp | Field effect transistor |
-
1984
- 1984-10-09 JP JP21203884A patent/JPS6189674A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP4579116B2 (ja) * | 2004-09-24 | 2010-11-10 | インターナショナル レクティフィアー コーポレイション | パワー半導体デバイス |
| JP2008210836A (ja) * | 2007-02-23 | 2008-09-11 | Sanken Electric Co Ltd | 電界効果半導体装置及びその製造方法 |
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