JP2550375B2 - 半導体装置 - Google Patents
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
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- H01L29/772—Field effect transistors
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ヘテロ接合を有する半導体装置に係り、特
に、ゲート電極下に形成され、かつ、分岐し、かつ合流
する環状形状の伝導経路を流れる電流を制御する電界効
果トランジスタに関する。
に、ゲート電極下に形成され、かつ、分岐し、かつ合流
する環状形状の伝導経路を流れる電流を制御する電界効
果トランジスタに関する。
従来のヘトロ接合を有する電界効果トランジスタ（HE
MT（ヘムト）:High Electron Mobility Transistor（ハ
イ エレクトロン モビリティー トランジスタ））に
ついては、特公昭59−53714号公報に記載されているよ
うに、電子親和力が相異なる２種類の半導体を接合する
ことにより形成されるヘテロ接合界面の近傍に発生する
電子蓄積層の電子濃度を、ゲート電極に印加する電圧に
よって変化させて、他の２個の電極であるソース、ドレ
イン電極間の電気伝導度を制御するというものである。
MT（ヘムト）:High Electron Mobility Transistor（ハ
イ エレクトロン モビリティー トランジスタ））に
ついては、特公昭59−53714号公報に記載されているよ
うに、電子親和力が相異なる２種類の半導体を接合する
ことにより形成されるヘテロ接合界面の近傍に発生する
電子蓄積層の電子濃度を、ゲート電極に印加する電圧に
よって変化させて、他の２個の電極であるソース、ドレ
イン電極間の電気伝導度を制御するというものである。
上記従来技術は、電気伝導に寄与する電子の供給源と
して作用する半導体層と、伝導経路として作用する半導
体層とを異なる半導体層により分けることによって電子
移動度を大幅に向上させるというものである。すなわ
ち、電子の供給源としてはSiがドープされたｎ型AlGaAs
（例えば、Al0.3Ga0.7As）層が用いられ、伝導経路とし
ては電子散乱を低減するために、ノンドープあるいは低
濃度ｎ型のGaAs層が用いられている。
して作用する半導体層と、伝導経路として作用する半導
体層とを異なる半導体層により分けることによって電子
移動度を大幅に向上させるというものである。すなわ
ち、電子の供給源としてはSiがドープされたｎ型AlGaAs
（例えば、Al0.3Ga0.7As）層が用いられ、伝導経路とし
ては電子散乱を低減するために、ノンドープあるいは低
濃度ｎ型のGaAs層が用いられている。
近来、半導体素子の微細化に伴い、電子波の位相情報
も考慮に入れなければならなくなってきた。例えば、素
子の大きさが0.1μｍ程度となり、一旦電流経路が分岐
した後に再び合流する構成の電界効果トランジスタにお
いては、合流点において、２つの電子波の位相の差によ
って干渉が生じることになる。
も考慮に入れなければならなくなってきた。例えば、素
子の大きさが0.1μｍ程度となり、一旦電流経路が分岐
した後に再び合流する構成の電界効果トランジスタにお
いては、合流点において、２つの電子波の位相の差によ
って干渉が生じることになる。
上記従来技術には、この電子波の位相情報に関しては
記述されていない。
記述されていない。
一方、電子波の位相情報を磁場によって制御する半導
体装置が、フィジカル レビュー レターズ、55巻（19
85年）2344〜2347頁（Phys.Rev.Let 55（1985）pp2344
−2347）において論じられている。
体装置が、フィジカル レビュー レターズ、55巻（19
85年）2344〜2347頁（Phys.Rev.Let 55（1985）pp2344
−2347）において論じられている。
この技術では、２つのヘテロ界面を接近させることに
より、電流経路を２分し、その２分された電流経路を含
む平面に対して垂直の方向に磁場を印加して、両電流経
路を通る電子波の位相を変化させることで電流値の大き
さを制御しようとするものである。
より、電流経路を２分し、その２分された電流経路を含
む平面に対して垂直の方向に磁場を印加して、両電流経
路を通る電子波の位相を変化させることで電流値の大き
さを制御しようとするものである。
この技術は、電子波の位相情報を利用した半導体素子
を提示しており、今後の微細粒子の方向を示唆するもの
である。しかし、電子波の位相を制御するのに磁場を用
いるので、簡易さ、実用性の面から問題がある。
を提示しており、今後の微細粒子の方向を示唆するもの
である。しかし、電子波の位相を制御するのに磁場を用
いるので、簡易さ、実用性の面から問題がある。
本発明の目的は、ヘテロ接合を有する半導体装置にお
いて、キャリアの位相を電気的に制御することができる
半導体素子を実現することにある。
いて、キャリアの位相を電気的に制御することができる
半導体素子を実現することにある。
上記目的は、ヘテロ接合を有する半導体装置におい
て、少なくとも２つに分岐し、合流する環状形状を含む
形状のゲート電極の他に、上記キャリアの位相を制御す
る少なくとも１個の制御電極を設け、ゲート電極の形状
と同様の形状に形成されるキャリア蓄積層の分岐点と合
流点とではさまれた各々の経路におけるポテンシャルエ
ネルギーが異なるように制御電極に印加する電圧を調整
することによって達成される。なお、上記制御電極によ
って印加される電界の方向は、上記ゲート電極によって
印加される電界の方向とは平行ではなく、異なるもので
ある。また、本明細書においては、上記環状形状は、円
形状に限らず、矩形、三角形等であってもよく、分岐
し、かつ合流する形状を広く含むものである。
て、少なくとも２つに分岐し、合流する環状形状を含む
形状のゲート電極の他に、上記キャリアの位相を制御す
る少なくとも１個の制御電極を設け、ゲート電極の形状
と同様の形状に形成されるキャリア蓄積層の分岐点と合
流点とではさまれた各々の経路におけるポテンシャルエ
ネルギーが異なるように制御電極に印加する電圧を調整
することによって達成される。なお、上記制御電極によ
って印加される電界の方向は、上記ゲート電極によって
印加される電界の方向とは平行ではなく、異なるもので
ある。また、本明細書においては、上記環状形状は、円
形状に限らず、矩形、三角形等であってもよく、分岐
し、かつ合流する形状を広く含むものである。
第２図を用いて本発明の原理・作用について説明す
る。同図は、真空中における電子線の経路を示すもので
ある。真空中において、電子線はＡ点において２つに分
岐し、BD間およびCE間において各々異なったポテンシャ
ルエネルギーが与えられた金属管の中を通過し、Ｆ点に
おいて再び合流する。ここで、BD間およびCE間のポテン
シャルエネルギーをφ１、φ２とし、BD、CEの長さを
ｌ、電子のBD方向およびCE方向の電子の速さをｖ、電子
の素電荷をｅ、ｈをプランク定数とすると、Ｆ点におい
て各々の電子波の位相には次の様な差ΔＳが生じる。
る。同図は、真空中における電子線の経路を示すもので
ある。真空中において、電子線はＡ点において２つに分
岐し、BD間およびCE間において各々異なったポテンシャ
ルエネルギーが与えられた金属管の中を通過し、Ｆ点に
おいて再び合流する。ここで、BD間およびCE間のポテン
シャルエネルギーをφ１、φ２とし、BD、CEの長さを
ｌ、電子のBD方向およびCE方向の電子の速さをｖ、電子
の素電荷をｅ、ｈをプランク定数とすると、Ｆ点におい
て各々の電子波の位相には次の様な差ΔＳが生じる。
ここで、ポテンシャルエネルギーφ１、φ２は、電子
の速さｖを変化させる程大きくないものと仮定してい
る。
の速さｖを変化させる程大きくないものと仮定してい
る。
上記では真空中での現象について述べているが、基本
的に半導体素子中においても適用できる考え方である。
次に、第１図（ａ）、（ｂ）を用いて説明する。（ａ）
は、本発明の代表的な構造例を示す平面図、（ｂ）は、
（ａ）のＣ−Ｃ′断面図である。なお、ここに示す構造
は、あくまでも１つの例であり、本発明の原理・作用を
説明するために示すものである。
的に半導体素子中においても適用できる考え方である。
次に、第１図（ａ）、（ｂ）を用いて説明する。（ａ）
は、本発明の代表的な構造例を示す平面図、（ｂ）は、
（ａ）のＣ−Ｃ′断面図である。なお、ここに示す構造
は、あくまでも１つの例であり、本発明の原理・作用を
説明するために示すものである。
（ａ）において、１は分岐し、かつ合流する環状形状
を含むゲート電極、２はソース電極、３はドレイン電
極、４、４′はゲート電極１とは別に設けた本発明によ
る１組の制御電極、５は制御電極下に広がった空乏層を
示す。
を含むゲート電極、２はソース電極、３はドレイン電
極、４、４′はゲート電極１とは別に設けた本発明によ
る１組の制御電極、５は制御電極下に広がった空乏層を
示す。
（ｂ）において、６は半絶縁性GaAs基板、７は半絶縁
性GaAs基板６上にピタキシャル成長されたノンドープあ
るいは低濃度ｐ型GaAs層、８はノンドープあるいは低濃
度ｐ型GaAs層７中に形成された高濃度n+型層、９はノン
ドープあるいは低濃度ｐ型GaAs層７上の一部にエピタキ
シャル成長されたｎ型Al0.3Ga0.7As層、10はゲート電極
１の下に形成された電子蓄積層を示す。各電極の電位で
あるが、ソース電極２は接地、ドレイン電極３は正、ゲ
ート電極は負、制御電極４は接地、制御電極４′は正で
ある。
性GaAs基板６上にピタキシャル成長されたノンドープあ
るいは低濃度ｐ型GaAs層、８はノンドープあるいは低濃
度ｐ型GaAs層７中に形成された高濃度n+型層、９はノン
ドープあるいは低濃度ｐ型GaAs層７上の一部にエピタキ
シャル成長されたｎ型Al0.3Ga0.7As層、10はゲート電極
１の下に形成された電子蓄積層を示す。各電極の電位で
あるが、ソース電極２は接地、ドレイン電極３は正、ゲ
ート電極は負、制御電極４は接地、制御電極４′は正で
ある。
ここで、ゲート電極１に適当な電圧を印加することに
よって、ゲート電極１下に電子蓄積層10が形成され、ソ
ース電極２、ドレイン電極３間に伝導経路ができる。ソ
ース電極２から流れ出した電子Ａ点で分岐し、Ｂ点で合
流することになる。このとき、制御電極４、４′に適当
な電圧を印加することによって空乏層５を広げて、同図
（ａ）に示すごとく、分岐した伝導経路の一方のみを覆
うようにすることができる。すなわち、分岐伝導経路の
ポテンシャルエネルギーを異ならせることが可能とな
る。この結果、ソース電極２から流れ出し、Ａ点で分岐
して各分岐伝導経路を通る電子は、異なるポテンシャル
エネルギー中を通過し、その後Ｂ点で合流することか
ら、第２図の描像と等しいこととなる。制御電極４、
４′に印加する電圧を変化させることによって各々の分
岐伝導経路を通る電子の位相の差ΔＳは変化する。ΔＳ
によって電子波の干渉が起こり、ポテンシャルエネルギ
ー差の関数として、 の周期でＢ点での電子波の存在確率に振動が生じる。そ
こで、ソース電極２、ドレイン電極３間の電気伝導度に
も第３図に示すような振動が生ずることになる。
よって、ゲート電極１下に電子蓄積層10が形成され、ソ
ース電極２、ドレイン電極３間に伝導経路ができる。ソ
ース電極２から流れ出した電子Ａ点で分岐し、Ｂ点で合
流することになる。このとき、制御電極４、４′に適当
な電圧を印加することによって空乏層５を広げて、同図
（ａ）に示すごとく、分岐した伝導経路の一方のみを覆
うようにすることができる。すなわち、分岐伝導経路の
ポテンシャルエネルギーを異ならせることが可能とな
る。この結果、ソース電極２から流れ出し、Ａ点で分岐
して各分岐伝導経路を通る電子は、異なるポテンシャル
エネルギー中を通過し、その後Ｂ点で合流することか
ら、第２図の描像と等しいこととなる。制御電極４、
４′に印加する電圧を変化させることによって各々の分
岐伝導経路を通る電子の位相の差ΔＳは変化する。ΔＳ
によって電子波の干渉が起こり、ポテンシャルエネルギ
ー差の関数として、 の周期でＢ点での電子波の存在確率に振動が生じる。そ
こで、ソース電極２、ドレイン電極３間の電気伝導度に
も第３図に示すような振動が生ずることになる。
実施例 １ 第１図（ａ）、（ｂ）を用いて、作用のところで説明
した本発明の第１の実施例についてさらに詳細に説明す
る。まず、同図（ｂ）を用いて本実施例の装置の製造工
程について説明する。
した本発明の第１の実施例についてさらに詳細に説明す
る。まず、同図（ｂ）を用いて本実施例の装置の製造工
程について説明する。
まず、半絶縁性GaAs基板６上に分子線エピタキシャル
成長法を用いて、ノンドープあるいは低濃度ｐ型のGaAs
層７を約2000Åの厚さに成長させる。不純物濃度は低い
程よく、ノンドープあるいは低濃度のｐ型である。
成長法を用いて、ノンドープあるいは低濃度ｐ型のGaAs
層７を約2000Åの厚さに成長させる。不純物濃度は低い
程よく、ノンドープあるいは低濃度のｐ型である。
次に、GaAs層７上に再び分子線エピタキシャル成長法
を用いて、ｎ型Al0.3Ga0.7As層９を約1000Åの厚さに成
長させる。不純物としてはSiを用い、濃度は４×10171/
cm3程度である。
を用いて、ｎ型Al0.3Ga0.7As層９を約1000Åの厚さに成
長させる。不純物としてはSiを用い、濃度は４×10171/
cm3程度である。
次に、ポジ型電子線レジストであるPMMAを塗布し、電
子線直接描画した後、専用現像液を用いた現象によりゲ
ートパターン部を開孔する。次に、全面にAlを蒸着した
後に、再び現像液に浸漬して、リフトオフ法によってゲ
ート電極１を形成する。次いで、ゲート電極１をマスク
としてAl0.3Ga0.7As層９の内で不用の部分をドライエッ
チングまたはウェットエッチングを用いて除去する。
子線直接描画した後、専用現像液を用いた現象によりゲ
ートパターン部を開孔する。次に、全面にAlを蒸着した
後に、再び現像液に浸漬して、リフトオフ法によってゲ
ート電極１を形成する。次いで、ゲート電極１をマスク
としてAl0.3Ga0.7As層９の内で不用の部分をドライエッ
チングまたはウェットエッチングを用いて除去する。
次に、再びポジ型電子線レジストPMMAを塗布し、電子
線直接描画した後、専用現像液での現像により制御電極
４、４′下の領域の高濃度n+型層および高濃度n+型層８
形成のための開孔を行なう。その後、イオン打ち込み方
法およびその後のアニール等によって、高濃度n+型層の
形成を行なう。ｎ型不純物としてはSiあるいはSeを用い
る。ここで、イオンが注入されるのは、同図（ａ）にお
いて、ソース電極２下の領域、ドレイン電極３下の領域
および制御電極４、４′下の領域である。
線直接描画した後、専用現像液での現像により制御電極
４、４′下の領域の高濃度n+型層および高濃度n+型層８
形成のための開孔を行なう。その後、イオン打ち込み方
法およびその後のアニール等によって、高濃度n+型層の
形成を行なう。ｎ型不純物としてはSiあるいはSeを用い
る。ここで、イオンが注入されるのは、同図（ａ）にお
いて、ソース電極２下の領域、ドレイン電極３下の領域
および制御電極４、４′下の領域である。
次に、蒸着法を用いて金・ゲルマニウム合金／金の２
層構造からなるソース電極２、ドレイン電極３および制
御電極４、４′を形成する。
層構造からなるソース電極２、ドレイン電極３および制
御電極４、４′を形成する。
なお、ゲート電極１の環状形状の外径の大きさは0.3
μｍは程度以下、線幅は01μｍ程度以下である。
μｍは程度以下、線幅は01μｍ程度以下である。
以上のように製作された素子の特性を次に説明する。
第４図は、横軸に制御電極４′に印加された電圧Vc（制
御電極４は設置している）、縦軸にソース電極２、ドレ
イン電極３間を流れる電流IDSを示すものである。な
お、ゲート電極１に印加するゲート電圧Vc＝−0.5V、ソ
ース電極２、ドレイン電極３間の電圧VDS＝1Vである。
第４図は、横軸に制御電極４′に印加された電圧Vc（制
御電極４は設置している）、縦軸にソース電極２、ドレ
イン電極３間を流れる電流IDSを示すものである。な
お、ゲート電極１に印加するゲート電圧Vc＝−0.5V、ソ
ース電極２、ドレイン電極３間の電圧VDS＝1Vである。
ここで、装置全体を液体窒素温度（77k）に冷却して
いる。なお、装置の冷却を行なわなくても、本発明によ
る効果は得られるが、冷却を行なうことにより、電子の
散乱の効果が小さくなるので、電気伝導度が大きくな
り、かつ、伝導度の変化の程度が大きくなるので、増幅
率を向上できる効果がある。
いる。なお、装置の冷却を行なわなくても、本発明によ
る効果は得られるが、冷却を行なうことにより、電子の
散乱の効果が小さくなるので、電気伝導度が大きくな
り、かつ、伝導度の変化の程度が大きくなるので、増幅
率を向上できる効果がある。
この図から明らかなように、制御電極４、４′に印加
する電圧により電流IDSには周期的な変調が生じること
になる。
する電圧により電流IDSには周期的な変調が生じること
になる。
実施例 ２ 第５図は、本発明の第２の実施例の半導体装置の断面
図である。
図である。
本実施例では、リフトオフ法によつてゲート電極１を
形成するまでは実施例１と同様の工程である。実施例１
で行なったAl0.3Ga0.7As層９のエッチングをここでは行
なわない。後の工程および構造は実施例１と同様であ
る。
形成するまでは実施例１と同様の工程である。実施例１
で行なったAl0.3Ga0.7As層９のエッチングをここでは行
なわない。後の工程および構造は実施例１と同様であ
る。
このように製作されたプレーナ型の素子においても、
第４図に示される変調現象を身出すことができた。
第４図に示される変調現象を身出すことができた。
実施例 ３ 第６図は、本発明の第３の実施例の半導体装置の断面
図である。
図である。
本実施例では、実施例１における高濃度n+型層８を形
成した後に、同図に示すようにゲート電極１上に電子線
直接描画技術を用いて、絶縁膜11を介して矩形（ここで
はゲート電極１の環状形状の外側の輪郭と同寸法）の第
２のゲート電極12を形成する。これは、環状形状となっ
ているゲート電極１に囲まれた真中の部分が反転してし
まうのを制御する目的で形成するものである。後の工程
は実施例１と同様である。
成した後に、同図に示すようにゲート電極１上に電子線
直接描画技術を用いて、絶縁膜11を介して矩形（ここで
はゲート電極１の環状形状の外側の輪郭と同寸法）の第
２のゲート電極12を形成する。これは、環状形状となっ
ているゲート電極１に囲まれた真中の部分が反転してし
まうのを制御する目的で形成するものである。後の工程
は実施例１と同様である。
このように製作された素子においても、第４図に示さ
れる変調現象を見出すことができた。
れる変調現象を見出すことができた。
実施例 ４ 第７図は、本発明の第４の実施例の半導体装置の断面
図である。
図である。
実施例２における高濃度n+型層８を形成した後、同図
に示すようにゲート電極１上に電子線直接描画技術を用
いて、絶縁膜11を介して矩形の第２ゲート電極12を形成
する。これは実施例３と同様にゲート電極１に囲まれた
真中の部分の反転を防ぐ目的で形成するものである。後
の工程は実施例２と同様である。
に示すようにゲート電極１上に電子線直接描画技術を用
いて、絶縁膜11を介して矩形の第２ゲート電極12を形成
する。これは実施例３と同様にゲート電極１に囲まれた
真中の部分の反転を防ぐ目的で形成するものである。後
の工程は実施例２と同様である。
このように製作された素子においても、第４図に示さ
れる変調現象を見出すことができた。
れる変調現象を見出すことができた。
実施例 ５ 上記実施例１から実施例４までのものは、制御電極か
らの空乏層の広がりをｐ−ｎ接合に逆バイアスを印加す
ることによって制御していた。
らの空乏層の広がりをｐ−ｎ接合に逆バイアスを印加す
ることによって制御していた。
空乏層の制御は、ショットキー障壁によっても可能で
ある。上記実施例１における制御電極４、４′領域のn+
型層形成を行なわず、蒸着法を用いてアルミニウムから
なる制御電極４、４′を形成する。
ある。上記実施例１における制御電極４、４′領域のn+
型層形成を行なわず、蒸着法を用いてアルミニウムから
なる制御電極４、４′を形成する。
このように製作されたプレーナ型の素子においても、
第４図に示される変調現象を見出すことができた。
第４図に示される変調現象を見出すことができた。
以上の実施例においては、電子伝導の制御を目的とし
ているが、これに限定するものではなく、ホール伝導の
制御についても可能なことは言うまでもない。
ているが、これに限定するものではなく、ホール伝導の
制御についても可能なことは言うまでもない。
また、上記各実施例では、２個１組の制御電極４、
４′を設けたが、１個だけでも、該制御電極の電圧調整
により、電子蓄積層の分岐点と合流点とにおけるポテン
シャルエネルギーを異ならせることができる。すなわ
ち、制御電極の数は上記実施例に限定されず、１個でも
２個以上設けてもよい。
４′を設けたが、１個だけでも、該制御電極の電圧調整
により、電子蓄積層の分岐点と合流点とにおけるポテン
シャルエネルギーを異ならせることができる。すなわ
ち、制御電極の数は上記実施例に限定されず、１個でも
２個以上設けてもよい。
また、ヘテロ接合を形成する材料としては、Si−Ge系
でもよい。
でもよい。
さらに、AlとGaの元素比が3:7に限定されないことも
言うまでもない。
言うまでもない。
このように本発明によれば、第３図に示したような電
流・電圧特性を得ることができ、増幅器やメモリなどに
適用することができる。
流・電圧特性を得ることができ、増幅器やメモリなどに
適用することができる。
以上説明したように、本発明によれば、ゲート電極と
は別に設けた制御電極によって電気伝導度を周期的に変
調することが可能となり、かつ、電気的にキャリアの位
相を容易に制御でき、新たな機能をもつ半導体能動素子
を実現することができる。
は別に設けた制御電極によって電気伝導度を周期的に変
調することが可能となり、かつ、電気的にキャリアの位
相を容易に制御でき、新たな機能をもつ半導体能動素子
を実現することができる。
第１図（ａ）は、本発明の第１の実施例の半導体装置の
平面図、第１図（ｂ）は、第１図（ａ）の半導体装置の
Ｃ−Ｃ′断面図、第２図は、本発明の原理を説明する
図、第３図は、予想される電気伝導度変調の図、第４図
は、得られた電流変調を示す図、第５図は、本発明の第
２の実施例の断面図、第６図は、本発明の第３の実施例
の断面図、第７図は、本発明の第４の実施例の断面図で
ある。 １……ゲート電極 ２……ソース電極 ３……ドレイン電極 ４、４′……制御電極 ５……空乏層 ６……半絶縁性GaAs基板 ７……ノンドープあるいは低濃度ｐ型GaAs層 ８……高濃度n+型層 ９……ｎ型Al0.3Ga0.7As層 10……電子蓄積層 11……絶縁膜 12……第２のゲート電極
平面図、第１図（ｂ）は、第１図（ａ）の半導体装置の
Ｃ−Ｃ′断面図、第２図は、本発明の原理を説明する
図、第３図は、予想される電気伝導度変調の図、第４図
は、得られた電流変調を示す図、第５図は、本発明の第
２の実施例の断面図、第６図は、本発明の第３の実施例
の断面図、第７図は、本発明の第４の実施例の断面図で
ある。 １……ゲート電極 ２……ソース電極 ３……ドレイン電極 ４、４′……制御電極 ５……空乏層 ６……半絶縁性GaAs基板 ７……ノンドープあるいは低濃度ｐ型GaAs層 ８……高濃度n+型層 ９……ｎ型Al0.3Ga0.7As層 10……電子蓄積層 11……絶縁膜 12……第２のゲート電極
Claims (1)
- 【請求項１】半導体基板上に形成されたヘテロ接合と、
少なくとも２つに分岐し、かつ合流する環状形状を含む
形状を有し、かつ、上記ヘテロ接合の界面近傍に形成さ
れるキャリア蓄積層内のキャリア濃度を制御するゲート
電極と、該ゲート電極の両側にほぼ相対して形成された
ソース電極およびドレイン電極とを含んでなる半導体装
置において、上記３種類の電極以外に、上記ゲート電極
によって印加される電界の方向と異なる方向の電界によ
り上記キャリアの位相を制御する少なくとも１個の制御
電極を具備することを特徴とする半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62329875A JP2550375B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置 |
| US07/264,785 US4977435A (en) | 1987-10-30 | 1988-10-31 | Semiconductor device with a split conduction channel |
| EP88312218A EP0323158B1 (en) | 1987-12-28 | 1988-12-22 | Field effect transistor |
| DE8888312218T DE3877548T2 (de) | 1987-12-28 | 1988-12-22 | Feldeffekttransistor. |
| KR1019880017432A KR910009036B1 (ko) | 1987-12-28 | 1988-12-24 | 반도체장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62329875A JP2550375B2 (ja) | 1987-12-28 | 1987-12-28 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01173656A JPH01173656A (ja) | 1989-07-10 |
| JP2550375B2 true JP2550375B2 (ja) | 1996-11-06 |
Family
ID=18226220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62329875A Expired - Lifetime JP2550375B2 (ja) | 1987-10-30 | 1987-12-28 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0323158B1 (ja) |
| JP (1) | JP2550375B2 (ja) |
| KR (1) | KR910009036B1 (ja) |
| DE (1) | DE3877548T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0434234B1 (en) * | 1989-12-22 | 1995-05-24 | AT&T Corp. | MOS devices having improved electrical match |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4550330A (en) * | 1984-06-29 | 1985-10-29 | International Business Machines Corporation | Semiconductor interferometer |
| JPS61159769A (ja) * | 1985-01-07 | 1986-07-19 | Nippon Telegr & Teleph Corp <Ntt> | 電界効果トランジスタ |
| JPS62254469A (ja) * | 1986-04-22 | 1987-11-06 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | 量子ウエル装置 |
-
1987
- 1987-12-28 JP JP62329875A patent/JP2550375B2/ja not_active Expired - Lifetime
-
1988
- 1988-12-22 EP EP88312218A patent/EP0323158B1/en not_active Expired - Lifetime
- 1988-12-22 DE DE8888312218T patent/DE3877548T2/de not_active Expired - Fee Related
- 1988-12-24 KR KR1019880017432A patent/KR910009036B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR890011111A (ko) | 1989-08-12 |
| JPH01173656A (ja) | 1989-07-10 |
| DE3877548D1 (de) | 1993-02-25 |
| EP0323158A3 (en) | 1989-08-23 |
| EP0323158B1 (en) | 1993-01-13 |
| EP0323158A2 (en) | 1989-07-05 |
| KR910009036B1 (ko) | 1991-10-28 |
| DE3877548T2 (de) | 1993-05-13 |
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