JPS58218175A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPS58218175A JPS58218175A JP10410282A JP10410282A JPS58218175A JP S58218175 A JPS58218175 A JP S58218175A JP 10410282 A JP10410282 A JP 10410282A JP 10410282 A JP10410282 A JP 10410282A JP S58218175 A JPS58218175 A JP S58218175A
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-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、高電子移動度の電界効果トランジスタに関す
るものである。
るものである。
第１図に従来用いられている高電子移動度トランジスタ
（ＨＥＭＴ） を示す。同図は、ＧａＡｓ とＡｔ
ＧａＡｓ とのヘテロ接合を有する例で、ＧａＡｓか
らなる半絶縁性基板１１の上にノンドープＧａＡｇ層１
２．ノンドーグＡｔＧａＡｓ層１３ 、 ｎ＋ＡｔＧａ
Ａｓ層１４を順次積層し、かつ表面からノンドープＧａ
Ａｓ層１２にかけて高不純物濃度の拡散層を互いに分離
して設けてソースおよびドレインとしく図中斜線部）、
その表面上にそれぞれオーミック電極１５．ｉｎ設ける
と共に中間部表面上にゲート金属１７を設けである。
（ＨＥＭＴ） を示す。同図は、ＧａＡｓ とＡｔ
ＧａＡｓ とのヘテロ接合を有する例で、ＧａＡｓか
らなる半絶縁性基板１１の上にノンドープＧａＡｇ層１
２．ノンドーグＡｔＧａＡｓ層１３ 、 ｎ＋ＡｔＧａ
Ａｓ層１４を順次積層し、かつ表面からノンドープＧａ
Ａｓ層１２にかけて高不純物濃度の拡散層を互いに分離
して設けてソースおよびドレインとしく図中斜線部）、
その表面上にそれぞれオーミック電極１５．ｉｎ設ける
と共に中間部表面上にゲート金属１７を設けである。
この上うなＨＥＭＴは、ソースおよびドレイン間のノン
ドープＧａＡｓ＋層１２のＡｔＧａＡｓ層１３との界面
部に生じる遊子蓄積層１８を流れるチャネル電流を、ゲ
ート直下のＡｔＧａＡｓ空乏層により制御して動作させ
る。その場合、高速性能は電子蓄積層１８の内部を走行
する電子の移動度に依存し、高速性変向上のためには電
子移動度を大きくする必要があるが、この電子移動度は
電子蓄積層１８の電子面密度および温度で決まシ、温度
。
ドープＧａＡｓ＋層１２のＡｔＧａＡｓ層１３との界面
部に生じる遊子蓄積層１８を流れるチャネル電流を、ゲ
ート直下のＡｔＧａＡｓ空乏層により制御して動作させ
る。その場合、高速性能は電子蓄積層１８の内部を走行
する電子の移動度に依存し、高速性変向上のためには電
子移動度を大きくする必要があるが、この電子移動度は
電子蓄積層１８の電子面密度および温度で決まシ、温度
。
４．２にで１０ ｃｍ ／Ｖｓｅｃ 程度である。
これに対し、近年へテロ接合およびＭＯ８構造を用いた
極微細半導体細線構造を用いることによって、上記電子
移動度を大きくできることがＨｏＳａｋａｋｉ ’Ｓ
ｃａｔｔｅｒｉｎｇ ５ｕｐｐｒｅｓｓｉｏｎａｎｄ
Ｈｌｇｈ−Ｍｏｂｌｌｉｔ７ Ｅｆｆｅｃｔ ｏｆ ５
ｌｚｅ −Ｑｕａｎｔｉｚｅｄ ｉｎ Ｕｌｔｒａｆ
ｉｎｅ ８ｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｉｒｅ ５ｔ
ｒｕｃｔｕｒｅｓ“ Ｊｐｎ Ｊ、ＡｐＰｌ。
極微細半導体細線構造を用いることによって、上記電子
移動度を大きくできることがＨｏＳａｋａｋｉ ’Ｓ
ｃａｔｔｅｒｉｎｇ ５ｕｐｐｒｅｓｓｉｏｎａｎｄ
Ｈｌｇｈ−Ｍｏｂｌｌｉｔ７ Ｅｆｆｅｃｔ ｏｆ ５
ｌｚｅ −Ｑｕａｎｔｉｚｅｄ ｉｎ Ｕｌｔｒａｆ
ｉｎｅ ８ｅｍｉｃｏｎｄｕｃｔｏｒ Ｗｉｒｅ ５ｔ
ｒｕｃｔｕｒｅｓ“ Ｊｐｎ Ｊ、ＡｐＰｌ。
：Ｒｈｙｓ１９ （１９８０） Ｌ７３５ において
報告されている。即ち、これは第２図に水子ようにｐ
−ＧａＡｓ層２１をｐ −ＡｔＧａＡｓ層２２で挾んで
ダブルへテロ接合構造を形成し、１端に絶縁膜２３を介
してゲート２４を設け、絶縁膜２３との界面部のｐ−Ｇ
ａＡｓ層２１に紙面に垂直な方向に延在する電子蓄積層
２５を形成するもので、ダブルへテロ接合の側面（電子
蓄積層２・ｔ％、の部分）にｎ反転層が形成されること
により極微細半導体細線が形成できる・このような極微
：’ｌｉ導体細線中では・キャリアの伝導は一次元の
の自由度しか持ち得ないために弾性散乱は殆んど進行
方向を変える後方散乱のみとなり、イオン化不純物によ
るクーロン散乱は著しく小さくなる結果、ＨＥＭＴ よ
り太きな電子移動度が期待でき、従って上記構成を用い
て高速素子を実現できる可能性がある。しかじながら、
現状では、ＧａＡｓ上に表面準位の少ない良質な絶縁膜
を付着させることができないため、実用化は困難である
。
報告されている。即ち、これは第２図に水子ようにｐ
−ＧａＡｓ層２１をｐ −ＡｔＧａＡｓ層２２で挾んで
ダブルへテロ接合構造を形成し、１端に絶縁膜２３を介
してゲート２４を設け、絶縁膜２３との界面部のｐ−Ｇ
ａＡｓ層２１に紙面に垂直な方向に延在する電子蓄積層
２５を形成するもので、ダブルへテロ接合の側面（電子
蓄積層２・ｔ％、の部分）にｎ反転層が形成されること
により極微細半導体細線が形成できる・このような極微
：’ｌｉ導体細線中では・キャリアの伝導は一次元の
の自由度しか持ち得ないために弾性散乱は殆んど進行
方向を変える後方散乱のみとなり、イオン化不純物によ
るクーロン散乱は著しく小さくなる結果、ＨＥＭＴ よ
り太きな電子移動度が期待でき、従って上記構成を用い
て高速素子を実現できる可能性がある。しかじながら、
現状では、ＧａＡｓ上に表面準位の少ない良質な絶縁膜
を付着させることができないため、実用化は困難である
。
本発明は、このような状況に鑑みてなされたものであり
、その目的は、高電子移動度を有し、高速素子の実現が
可能な極微細半導体細線構造を備えた新規な電界効果ト
ランジスタを提供することにある。
、その目的は、高電子移動度を有し、高速素子の実現が
可能な極微細半導体細線構造を備えた新規な電界効果ト
ランジスタを提供することにある。
このような目的を達成するために、本発明は、電子親和
力の差の大きい同一導電型の半導体からなるヘテロ接合
を形成すると共に電子親和力の小さい第２の半導体層に
ド・ブロイ波長の数倍以内の幅の突条を形→し、第２の
半導体層の厚みを上記突条部分におら−てのみ第１の半
導体層の界面に法。
力の差の大きい同一導電型の半導体からなるヘテロ接合
を形成すると共に電子親和力の小さい第２の半導体層に
ド・ブロイ波長の数倍以内の幅の突条を形→し、第２の
半導体層の厚みを上記突条部分におら−てのみ第１の半
導体層の界面に法。
キャリア蓄積層が形成される大きさとしたものである。
なお、上で同一導電型とは、両生導体がｎ ”
ｎ ＋ ｐ−ｐ ＋ ｎ−ノンドープ、ｐ−ノンドープ
のいずれかの関係にあることを示す。
ｎ ＋ ｐ−ｐ ＋ ｎ−ノンドープ、ｐ−ノンドープ
のいずれかの関係にあることを示す。
以下、実施例を用いて本発明の詳細な説明する。
第３図は本発明の一実施例を示す平面図、第４図は第３
図のＩＶ−ＩＶ断面図である。図において、ＧａＡｓの
半絶縁性基板３１の上にノンドープＧａＡｇ層３２．ノ
ンドープＡｔＧａＡｓ層３３゜ｎ ＡｔＧａＡｓ層３４
を順次形成し、その上にゲート金属３５、およびこれ
を挾んでソースのオーミック電極３６．ドレインのオー
ミック電極３Ｔを配設しである。即ち、ここでは、電子
親和力の大きい第１の半導体層としてのＧａＡｓ層と電
子親和力の小さい第２の半導体層としてのＡＡＧａＡｓ
層とのへテロ接合が形成されている。
図のＩＶ−ＩＶ断面図である。図において、ＧａＡｓの
半絶縁性基板３１の上にノンドープＧａＡｇ層３２．ノ
ンドープＡｔＧａＡｓ層３３゜ｎ ＡｔＧａＡｓ層３４
を順次形成し、その上にゲート金属３５、およびこれ
を挾んでソースのオーミック電極３６．ドレインのオー
ミック電極３Ｔを配設しである。即ち、ここでは、電子
親和力の大きい第１の半導体層としてのＧａＡｓ層と電
子親和力の小さい第２の半導体層としてのＡＡＧａＡｓ
層とのへテロ接合が形成されている。
ここで、ＡｔＧａＡ３層の厚さは、素子中央部において
のみ直下のＧａＡ＋ｓ境界層に電子蓄積層３８が形成さ
れる大きさを有し、その両側ではより小さく、ＧａＡｓ
境界層に電子蓄積層が形成されない大きさとなるように
設定しである。従って、両側の部分では電子は完全に空
乏化している。にのように電子蓄積層３８の幅は、中央
のＡｔＧａＡｓ層が厚い部分の幅を変えることにより調
節できるが、この幅を素子の動作温度での電子の持つ運
動エネルギーから決まるド・ブロイ波長程度にしておく
ことによシ、上記電子蓄積層３８の幅もド・ブロイ波長
程度にすることができ、従って電子が一次元伝導をする
極微細半導体細線が形成できる。実験によれば、上記幅
線ド・ブロイ波長の数倍以内程度まで拡張しても実際上
良好な結果が得られた。この幅は理論的には上述したよ
うにド・ブロイ波長程度とすることが望ましいが、加工
技術上は多少拡張した方が製造が容易となる利点を有す
る。
のみ直下のＧａＡ＋ｓ境界層に電子蓄積層３８が形成さ
れる大きさを有し、その両側ではより小さく、ＧａＡｓ
境界層に電子蓄積層が形成されない大きさとなるように
設定しである。従って、両側の部分では電子は完全に空
乏化している。にのように電子蓄積層３８の幅は、中央
のＡｔＧａＡｓ層が厚い部分の幅を変えることにより調
節できるが、この幅を素子の動作温度での電子の持つ運
動エネルギーから決まるド・ブロイ波長程度にしておく
ことによシ、上記電子蓄積層３８の幅もド・ブロイ波長
程度にすることができ、従って電子が一次元伝導をする
極微細半導体細線が形成できる。実験によれば、上記幅
線ド・ブロイ波長の数倍以内程度まで拡張しても実際上
良好な結果が得られた。この幅は理論的には上述したよ
うにド・ブロイ波長程度とすることが望ましいが、加工
技術上は多少拡張した方が製造が容易となる利点を有す
る。
次に、第５図および第６図を用いてＧａＡｓ境界層に電
子蓄積層３Ｂが形成される条件について説明する。即ち
、第５図は上記電子蓄積層が形成される場合、第６図は
これが形成されない場合のノくンドダイヤグラムであっ
て、ゲート金属３５の領域をＩ 、 ＡｆｆｌａＡｓ層
の領域を■、ノンドープＧａＡｓ５層３２の領域を■で
表わす。また、ＩＯは 。
子蓄積層３Ｂが形成される条件について説明する。即ち
、第５図は上記電子蓄積層が形成される場合、第６図は
これが形成されない場合のノくンドダイヤグラムであっ
て、ゲート金属３５の領域をＩ 、 ＡｆｆｌａＡｓ層
の領域を■、ノンドープＧａＡｓ５層３２の領域を■で
表わす。また、ＩＯは 。
伝導帯の下端、ＥＦはフェルミレベル、Ｅマは価電子帯
の上端、、Ｖｂｌ 、ｖｂｓはバリア高さ、ｄｌ。
の上端、、Ｖｂｌ 、ｖｂｓはバリア高さ、ｄｌ。
ｄ！は空乏層厚さ、ｄｏはＡｔＧａＡｓ層の厚搭を示す
。
。
ここで、全空乏層の厚さは、ドナー濃度をＮＤとして次
の式で示される。
の式で示される。
全空乏層の厚さ”＝ｄｉ＋ｄ２
＋（ｖｂ２−ｋＴ／、）ま
ただし、ｇｓ ： ＡＬＧａＡｉの誘電率ｑ ：を子
の単位電荷 ｋ ：ボルツマン定数 Ｔ ：絶体温匪 この全空乏層の厚さｄｉ ＋ ｄ２ に対し、ｄｏ＝ｄ
ｌ ＋ ｄ！ の時、第５図に示すように電子蓄積層
３８が形成さゎ１．。（、、、’鴎ｄｚ 。時第６図
に示オよ、に’ｌ！！！−７−ｉｆｆｉ／ｉｉゆｉ′舊
１ヶい。
の単位電荷 ｋ ：ボルツマン定数 Ｔ ：絶体温匪 この全空乏層の厚さｄｉ ＋ ｄ２ に対し、ｄｏ＝ｄ
ｌ ＋ ｄ！ の時、第５図に示すように電子蓄積層
３８が形成さゎ１．。（、、、’鴎ｄｚ 。時第６図
に示オよ、に’ｌ！！！−７−ｉｆｆｉ／ｉｉゆｉ′舊
１ヶい。
また、上述した動作温度における電子の運動エネルギー
に対応するド・ブロイ波長は次式で示される。
に対応するド・ブロイ波長は次式で示される。
ド・ブロイ波長へｈ／〆ｉＶｒ
ただし、ｈ：プラ／り定数
ｍ：電子の有効質量
次に、第３図、第４図に示したような素子の製造方法に
ついて説明する。
ついて説明する。
先ず、ＧａＡｓの半絶縁性基板３１の上に分子線エピタ
キシャル法または有機金属気相成長法等によりノンドー
プＧａＡｓ層３２を約１μｍの厚さに、引き続きノンド
ープＡｔＧａＡｓ層３３を約１５ＯＡの厚さに、同じく
ドナー濃度２Ｘ１０ｍ のＳｌドープｎ ＡｔＧａＡ
１層３４を約８０ＯＡの厚さに順次成長させる。これに
よＬ ＧａＡａ層３２層外２には電子蓄積層が形成され
る。
キシャル法または有機金属気相成長法等によりノンドー
プＧａＡｓ層３２を約１μｍの厚さに、引き続きノンド
ープＡｔＧａＡｓ層３３を約１５ＯＡの厚さに、同じく
ドナー濃度２Ｘ１０ｍ のＳｌドープｎ ＡｔＧａＡ
１層３４を約８０ＯＡの厚さに順次成長させる。これに
よＬ ＧａＡａ層３２層外２には電子蓄積層が形成され
る。
次いで、ｎ ＡｔＧａＡｓ層３４の表面に電子ビーム露
光技術等を川砂てパターニングを施した後、。１．Ｉｌ
ｌ 引き続き約５００ Ａ、Ｊ、’、ｌｌ、、、、、Ｆ）深
さに選択エツチングを行なって中央部に幅約０．０８μ
ｍ（動作温度を４．２にとした場合）の突条を形成する
。この場合、複数の突条を平行に形成すれば、第３図、
第４図に示したようなセルが突条の幅方向に周期的に連
続して配列したアレーを形成することが可能である。
光技術等を川砂てパターニングを施した後、。１．Ｉｌ
ｌ 引き続き約５００ Ａ、Ｊ、’、ｌｌ、、、、、Ｆ）深
さに選択エツチングを行なって中央部に幅約０．０８μ
ｍ（動作温度を４．２にとした場合）の突条を形成する
。この場合、複数の突条を平行に形成すれば、第３図、
第４図に示したようなセルが突条の幅方向に周期的に連
続して配列したアレーを形成することが可能である。
次いで、ゲート金属を真空蒸着法等により付着させた後
電子ビーム露光技術等でパターニングを行なってゲート
金属３５を形成し、更にソースおよびドレインオーミッ
ク金属を付着しパターニングしてソースのオーミック電
極３６およびドレインのオーミック電極３７を形成し、
素子製作工程は完了する。
電子ビーム露光技術等でパターニングを行なってゲート
金属３５を形成し、更にソースおよびドレインオーミッ
ク金属を付着しパターニングしてソースのオーミック電
極３６およびドレインのオーミック電極３７を形成し、
素子製作工程は完了する。
なお、上述した実施例では、電子親和力の大きい第１の
半導体層としてＧａＡｓを、電子親和力の小さい第２の
半導体層としてＡｔＧａＡｓ を用いた場合について
のみ説明したが、本発明はこれに限定されるものではな
く、半導体の組合せとしては、例えば第１の半導体層と
してＧ ａ Ｓ ｂ Ｎ第２の半導体層としてＡｔＧａ
Ｓｂを用いたもの、あるいは第１の半導体層としてＩｎ
ＧａＡｓ 、 第２の半、導体層としてＡｔＩｎＡｓ
を用いたもの等でも同様の効果を得ることができること
は言う首でもない。
半導体層としてＧａＡｓを、電子親和力の小さい第２の
半導体層としてＡｔＧａＡｓ を用いた場合について
のみ説明したが、本発明はこれに限定されるものではな
く、半導体の組合せとしては、例えば第１の半導体層と
してＧ ａ Ｓ ｂ Ｎ第２の半導体層としてＡｔＧａ
Ｓｂを用いたもの、あるいは第１の半導体層としてＩｎ
ＧａＡｓ 、 第２の半、導体層としてＡｔＩｎＡｓ
を用いたもの等でも同様の効果を得ることができること
は言う首でもない。
以上説明したように、本発明によれば、電子親和力の差
の大きい同−導電盤の半導体からなるヘテロ接合を形成
し、電子親和力の大きい第１の半導体層上に形成した第
２の半導体層に幅がド・ブロイ波長の数倍以内の突条を
形成してその部分においてのみ第２の半導体層の厚さを
第１の半導体層界面にキャリア蓄積層が形成される大き
さにするという簡単な構成で、容易に電子の一次元伝導
を利用する極微細半導体細線構造が実現できるため、電
子移動度の大きい高速素子を得る上で極めて有効である
。
の大きい同−導電盤の半導体からなるヘテロ接合を形成
し、電子親和力の大きい第１の半導体層上に形成した第
２の半導体層に幅がド・ブロイ波長の数倍以内の突条を
形成してその部分においてのみ第２の半導体層の厚さを
第１の半導体層界面にキャリア蓄積層が形成される大き
さにするという簡単な構成で、容易に電子の一次元伝導
を利用する極微細半導体細線構造が実現できるため、電
子移動度の大きい高速素子を得る上で極めて有効である
。
第１図および第２図は従来の高電子移動度トランジスタ
の構成例を示す断面図、第３図は本発明の一実施例を示
す平面図、第４図は第３図の■−ＩＶ断面図、第５図お
よび第６図は本発明の電界効果トランジスタの原理を説
明する苑めのバンドダイヤグラムである。 ３１・・・・ＧａＡｓ半絶縁性基板、３２・・・・ノン
ドープＧａＡｓ層、３３＠Φ・・ノンドープＡｔＧａＡ
ｓ層、３４ ｅ ・＊ ＊ ｎ ＡｔＧａＡｓ層、
３８・・・・電子蓄積層、■・・・・ゲート金属領域、
■・・拳・ＡｔＧａＡｓ層領域、■・・・・ノンドープ
ＧａＡ色層領域。 特許出願人 日本電信電話公社 代理人 山川政樹
の構成例を示す断面図、第３図は本発明の一実施例を示
す平面図、第４図は第３図の■−ＩＶ断面図、第５図お
よび第６図は本発明の電界効果トランジスタの原理を説
明する苑めのバンドダイヤグラムである。 ３１・・・・ＧａＡｓ半絶縁性基板、３２・・・・ノン
ドープＧａＡｓ層、３３＠Φ・・ノンドープＡｔＧａＡ
ｓ層、３４ ｅ ・＊ ＊ ｎ ＡｔＧａＡｓ層、
３８・・・・電子蓄積層、■・・・・ゲート金属領域、
■・・拳・ＡｔＧａＡｓ層領域、■・・・・ノンドープ
ＧａＡ色層領域。 特許出願人 日本電信電話公社 代理人 山川政樹
Claims (1)
- 電子親和力の差の大きい同一導電型の第１および第２の
半導体層からなるヘテロ接合を形成し、電子親和力の大
きい第１の半導体層上に形成した電子親和力の小さい第
２の半導体層表面に、幅が動作温度でのキャリアの運動
エネルギに対応するド・ブロイ波長の数倍以内の突条を
形成し、ＷＪ２の半導体層の厚みを、上記突条部分にお
いてのみ第１の半導体層界面にキャリア蓄積層が形成さ
れる大きさにすると共に上記突条に隣接する部分におい
ては上記キャリア蓄積層が形成されない大きさとしたこ
とを特徴とする電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10410282A JPS58218175A (ja) | 1982-06-12 | 1982-06-12 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10410282A JPS58218175A (ja) | 1982-06-12 | 1982-06-12 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58218175A true JPS58218175A (ja) | 1983-12-19 |
| JPS6312393B2 JPS6312393B2 (ja) | 1988-03-18 |
Family
ID=14371751
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10410282A Granted JPS58218175A (ja) | 1982-06-12 | 1982-06-12 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58218175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0324999A2 (en) * | 1987-12-23 | 1989-07-26 | Koninklijke Philips Electronics N.V. | Semiconductor device having a constricted current path |
-
1982
- 1982-06-12 JP JP10410282A patent/JPS58218175A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0324999A2 (en) * | 1987-12-23 | 1989-07-26 | Koninklijke Philips Electronics N.V. | Semiconductor device having a constricted current path |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6312393B2 (ja) | 1988-03-18 |
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