JPS6213079A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS6213079A JPS6213079A JP60152861A JP15286185A JPS6213079A JP S6213079 A JPS6213079 A JP S6213079A JP 60152861 A JP60152861 A JP 60152861A JP 15286185 A JP15286185 A JP 15286185A JP S6213079 A JPS6213079 A JP S6213079A
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- Japan
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- substrate
- plane
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特にｍ−ｖ族化合物半導体ウェハ
ー上に複数の電界効果トランジスタ素子が形成された半
導体集積回路装置の改造に関する。
ー上に複数の電界効果トランジスタ素子が形成された半
導体集積回路装置の改造に関する。
マイクロエレクトロニクスは現代産業進展の基盤となり
、また社会生活に大きい影響を与えている。’ＦＯＡ在
このマイクロエレクトロニクスの主役はシリコン（Ｓ’
ｉ）半導体装置であって、トランジスタ素子の微細化に
よって高速化と集積度の増大に大きい効果をあげている
。
、また社会生活に大きい影響を与えている。’ＦＯＡ在
このマイクロエレクトロニクスの主役はシリコン（Ｓ’
ｉ）半導体装置であって、トランジスタ素子の微細化に
よって高速化と集積度の増大に大きい効果をあげている
。
更にシリコンの物性に基づく限界を超える動作速度の向
上などを実現するため６乙キャリアの移動度がシリコン
より遥かに大きい砒化ガリウム（ＧａＡｓ）などの化合
物半導体を用いる半導体装置が開発されている。
上などを実現するため６乙キャリアの移動度がシリコン
より遥かに大きい砒化ガリウム（ＧａＡｓ）などの化合
物半導体を用いる半導体装置が開発されている。
化合物半導体を用いるトランジスタとしては、その製造
工程が簡単であるなどの理由によって電界効果トランジ
スタ、特にショットキバリア形電界効果トランジスタの
開発が先行しているが、その特徴を十分に発揮した集積
回路装置の実用化への努力が重ねられている。
工程が簡単であるなどの理由によって電界効果トランジ
スタ、特にショットキバリア形電界効果トランジスタの
開発が先行しているが、その特徴を十分に発揮した集積
回路装置の実用化への努力が重ねられている。
ショットキバリア形電界効果トランジスタ（以下ＭＥＳ
ＦＥＴと略称する）は現在化合物半導体、特にＧａ
Ａｓを半導体材料とする例が多いが、その構造の一例を
第１図の模式側断面図に示す。
ＦＥＴと略称する）は現在化合物半導体、特にＧａ
Ａｓを半導体材料とする例が多いが、その構造の一例を
第１図の模式側断面図に示す。
図に示す従来例においては、半絶縁性ＧａＡＳ基板１の
（１００）面に、例えばイオン注入法によってｎ形チャ
ネル層２が形成され、このｎ形チャネル層２上にショッ
トキ接触するゲート電極３が配設される。
（１００）面に、例えばイオン注入法によってｎ形チャ
ネル層２が形成され、このｎ形チャネル層２上にショッ
トキ接触するゲート電極３が配設される。
このゲート電極３をマスクとするイオン注入法によって
不純物が導入されて、ｎ形チャネル層２より高不純物濃
度のｎ”ＪＩＪソース及びドレイン領域４が形成され、
絶縁膜５が被着されて、ｎ形ソース及びドレイン領域４
にオーミック接触するソース及びドレイン電極６が配設
される。
不純物が導入されて、ｎ形チャネル層２より高不純物濃
度のｎ”ＪＩＪソース及びドレイン領域４が形成され、
絶縁膜５が被着されて、ｎ形ソース及びドレイン領域４
にオーミック接触するソース及びドレイン電極６が配設
される。
上述の如きＭＥＳ ＦＥＴを素子として集積回路装置
が構成され、その高速化、高集積化のためにＭＥＳ
ＦＥＴ素子の微細化が進められそのゲート長が短縮され
るに伴って、ゲート闇値電圧■４に等の特性の期待され
る値からの変動幅が次第に大きくなり、かつ基体面上の
晶帯軸方向によりこのゲート闇値電圧Ｖ札の変動方向が
異なる。
が構成され、その高速化、高集積化のためにＭＥＳ
ＦＥＴ素子の微細化が進められそのゲート長が短縮され
るに伴って、ゲート闇値電圧■４に等の特性の期待され
る値からの変動幅が次第に大きくなり、かつ基体面上の
晶帯軸方向によりこのゲート闇値電圧Ｖ札の変動方向が
異なる。
第２図は、ゲート幅方向がＧａＡｓ （１００）単結晶
面上で直交する晶帯軸（０１１）方向であるＭＥＳ
ＦＥＴと（０１１−）方向であるＭＥＳＦＥＴとの、ゲ
ート闇値電圧ＶＢ、変動の例を示し、ゲート長２μｍ程
度以下において（０１，１）方向ではプラス側に変動す
る傾向があるのに対して、（０１１）方向ではマイナス
側に大きく変動している。
面上で直交する晶帯軸（０１１）方向であるＭＥＳ
ＦＥＴと（０１１−）方向であるＭＥＳＦＥＴとの、ゲ
ート闇値電圧ＶＢ、変動の例を示し、ゲート長２μｍ程
度以下において（０１，１）方向ではプラス側に変動す
る傾向があるのに対して、（０１１）方向ではマイナス
側に大きく変動している。
従ってＭＥＳ ＦＥＴ素子をこの様に２方向に配置し
た集積回路装置では、例えば製造プロセス中のばらつき
等によりゲート長が設計値からずれた場合に、ゲート闇
値電圧Ｖ刊の変動量は相対的に大きくなり、 目的とする回路動作が得られないために、従来は通常ゲ
ート方向を一方向に限っている。
た集積回路装置では、例えば製造プロセス中のばらつき
等によりゲート長が設計値からずれた場合に、ゲート闇
値電圧Ｖ刊の変動量は相対的に大きくなり、 目的とする回路動作が得られないために、従来は通常ゲ
ート方向を一方向に限っている。
第３図はゲート幅が同一方向のＭＥＳ ＦＥＴ素子で
記憶装置のＸ及びＹアドレスデコーダ回路を構成した例
を示す。
記憶装置のＸ及びＹアドレスデコーダ回路を構成した例
を示す。
同図ｆａｔの如く、Ｘデコーダ１１の出力線１４とＸデ
コーダ１２の出力線１５とは直角方向でメモリセルマト
リクス１３に接続される。Ｘデコーダ１１については同
図（ｂｌの如く、その出力線１４とＭＥＳ ＦＥＴ素
子のゲート電極Ｇの幅方向とを、例えば（０１１）方向
に揃えて無駄のないパターンとすることが出来る。
コーダ１２の出力線１５とは直角方向でメモリセルマト
リクス１３に接続される。Ｘデコーダ１１については同
図（ｂｌの如く、その出力線１４とＭＥＳ ＦＥＴ素
子のゲート電極Ｇの幅方向とを、例えば（０１１）方向
に揃えて無駄のないパターンとすることが出来る。
これに対してＸデコーダ１２では、ＭＥＳ ＦＥＴ素
子のゲート電極Ｇの幅方向をＸデコーダ１１と同一の〔
０１〒〕方向に揃える場合に、これは出力線１５に直角
方向となる。このために同図（Ｃ１の如く、ゲート電極
Ｇを櫛形に分岐させ、多数のソースＳ及びドレインＤを
配設してＸデコーダ１１と同等のゲート幅を得ている。
子のゲート電極Ｇの幅方向をＸデコーダ１１と同一の〔
０１〒〕方向に揃える場合に、これは出力線１５に直角
方向となる。このために同図（Ｃ１の如く、ゲート電極
Ｇを櫛形に分岐させ、多数のソースＳ及びドレインＤを
配設してＸデコーダ１１と同等のゲート幅を得ている。
このパターンは図（ｂ）のパターンより複雑であり、設
計、製造プロセス両面で微細化、高集積化が困難な部分
となっている。
計、製造プロセス両面で微細化、高集積化が困難な部分
となっている。
先に述べた所謂ショートチャネル効果の原因として、ソ
ース及びドレイン領域４に導入された高濃度の不純物の
チャネルＮ２への侵入と、主として絶縁膜５によって半
導体基体に生ずる圧電分極の効果が注目されている。
ース及びドレイン領域４に導入された高濃度の不純物の
チャネルＮ２への侵入と、主として絶縁膜５によって半
導体基体に生ずる圧電分極の効果が注目されている。
この圧電分極による特性の変動は、ＭＥＳ ＦＥＴ素
子の半導体基体に接して設けられる絶縁膜５、ゲート電
極３などが半導体基体に及ぼす応力によって化合物半導
体基体に圧電分極を生じ、チャネル層２におけるキャリ
アの分布が変化してショットキ空乏層が伸縮するために
ゲート闇値電圧Ｖ％が変動するものであり、応力方向と
晶帯軸方向とによって定まる圧電分極の極性により、そ
の変動方向がプラス側又はマイナス側となるのである。
子の半導体基体に接して設けられる絶縁膜５、ゲート電
極３などが半導体基体に及ぼす応力によって化合物半導
体基体に圧電分極を生じ、チャネル層２におけるキャリ
アの分布が変化してショットキ空乏層が伸縮するために
ゲート闇値電圧Ｖ％が変動するものであり、応力方向と
晶帯軸方向とによって定まる圧電分極の極性により、そ
の変動方向がプラス側又はマイナス側となるのである。
（例えばＰ、Ｍ、＾５ｂｅｃｋ ｅｔ ａｌ、 ；
ＴＥＥＥ Ｔｒａｎｓａｃ−ｔｉｏｎｓ ｏｎ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 Ｖｏｌ、 ＥＤ−３１
＋ｔｌ１０．１帆Ｏｃｔ、 １９８４ ｐｐ、 １３７
７４３８０参照）これは特にｍ−ｖ族の化合物半導体の
場合、化合物故その結晶性が非対称であることから生じ
るものと思われる。
ＴＥＥＥ Ｔｒａｎｓａｃ−ｔｉｏｎｓ ｏｎ Ｅｌｅ
ｃｔｒｏｎ Ｄｅｖｉｃｅｓ、 Ｖｏｌ、 ＥＤ−３１
＋ｔｌ１０．１帆Ｏｃｔ、 １９８４ ｐｐ、 １３７
７４３８０参照）これは特にｍ−ｖ族の化合物半導体の
場合、化合物故その結晶性が非対称であることから生じ
るものと思われる。
〔発明が解決しようとする問題点〕
以上の説明の如〈従来の構造では、化合物半導体電界効
果トランジスタの特性の変動がゲート長の短縮とともに
極めて大きくなり、特に直交配置は甚だ困難である。
果トランジスタの特性の変動がゲート長の短縮とともに
極めて大きくなり、特に直交配置は甚だ困難である。
この様な現状をこえて、微細化されたＦＥＴ素子を相互
に直交するなど異なる方向に配置しても特性が安定して
、集積度の増大が可能である半導体装置が強く要望され
ている。
に直交するなど異なる方向に配置しても特性が安定して
、集積度の増大が可能である半導体装置が強く要望され
ている。
前記問題点は、Ｉ−Ｖ族の化合物半導体基体の（１１０
）面に複数の電界効果トランジスタ素子が形成されてな
る本発明による半導体装置により解決される。
）面に複数の電界効果トランジスタ素子が形成されてな
る本発明による半導体装置により解決される。
本発明者等は例えばＧａＡｓ等のＩＩＩ−Ｖ族化合物半
導体基体に生ずる応力と絶縁膜の材料及び厚さ、半導体
基体の結晶面、晶帯軸とこの応力による圧電分極の状態
、電界効果トランジスタのゲート闇値電圧及びに値と圧
電分極の状態などの相関関係を研究し、例えば絶縁膜が
二酸化シリコン（Ｓ ｉ Ｏｚ ）である場合に、Ｇａ
Ａｓ単結晶基体の結晶面、ｎチャネル形のＭＥ Ｓ Ｆ
ＥＴのゲート軸方向とゲート闇値電圧Ｖトの変動方向
との関係について以下の結果を得ている。
導体基体に生ずる応力と絶縁膜の材料及び厚さ、半導体
基体の結晶面、晶帯軸とこの応力による圧電分極の状態
、電界効果トランジスタのゲート闇値電圧及びに値と圧
電分極の状態などの相関関係を研究し、例えば絶縁膜が
二酸化シリコン（Ｓ ｉ Ｏｚ ）である場合に、Ｇａ
Ａｓ単結晶基体の結晶面、ｎチャネル形のＭＥ Ｓ Ｆ
ＥＴのゲート軸方向とゲート闇値電圧Ｖトの変動方向
との関係について以下の結果を得ている。
まず、第４図（８１にＧａＡｓ （１００）面上でゲ
ート幅方向を（１１０）及び（１１０）方向とした場合
、同図（ｂｌにＧａＡｓ （１１０）面上でゲート幅
方向をＣｏｏｌ）及び（１１０）方向に向けて形成した
場合について、種々のＳｉＯよ膜厚に対するゲート闇値
電圧のゲート長依存性を示す。
ート幅方向を（１１０）及び（１１０）方向とした場合
、同図（ｂｌにＧａＡｓ （１１０）面上でゲート幅
方向をＣｏｏｌ）及び（１１０）方向に向けて形成した
場合について、種々のＳｉＯよ膜厚に対するゲート闇値
電圧のゲート長依存性を示す。
これにより、（１００）面上の直交する〔０１１〕方向
と（０１１）方向とでは、上述の如く■１の変動方向が
反対方向であるのに対して、（１００）面上の直交する
（００１）方向と（１１，０）方向とではＶ−ｔＬ、の
変動方向が同一方向であり、Ｍの値それ自体も、非常に
近い値となっており、Ｓｉ０っ膜厚依存性も極めて小さ
い。
と（０１１）方向とでは、上述の如く■１の変動方向が
反対方向であるのに対して、（１００）面上の直交する
（００１）方向と（１１，０）方向とではＶ−ｔＬ、の
変動方向が同一方向であり、Ｍの値それ自体も、非常に
近い値となっており、Ｓｉ０っ膜厚依存性も極めて小さ
い。
更に詳細に、Ｇ’ａＡｓ半導体基体の（１１０）面上に
、ゲート幅方向が（１１０１方向のゲート電極を例えば
タングステンシリサイド（ＷＳｉ）で形成し、ＳｉＯｚ
膜を被着したときの圧電分極電荷の分布を第５図に示す
。同図において、ＡはｌＸ１０ｃｍ 以上、Ｂは５
×１０”’ ｃｍ’−”以上、ＣはＩ Ｘ １０” ｃ
ｍ−’以上、Ｄは５ Ｘ １０’Ｌ′ｃｍ−’以上の濃
度を、またーはマイナス、無符号はプラスの電荷を表す
。
、ゲート幅方向が（１１０１方向のゲート電極を例えば
タングステンシリサイド（ＷＳｉ）で形成し、ＳｉＯｚ
膜を被着したときの圧電分極電荷の分布を第５図に示す
。同図において、ＡはｌＸ１０ｃｍ 以上、Ｂは５
×１０”’ ｃｍ’−”以上、ＣはＩ Ｘ １０” ｃ
ｍ−’以上、Ｄは５ Ｘ １０’Ｌ′ｃｍ−’以上の濃
度を、またーはマイナス、無符号はプラスの電荷を表す
。
同図から明らかなように、圧電分極電荷の符号はゲート
電極の中央を境に左右で反転しており、絶対値は各々等
しくなっている。このため、ＦＥＴチャネルの空乏層へ
の影響はプラスとマイナスで打ち消し合うように作用す
る。従って圧電効果による（１ ］ ０）ＦＥＴのＶＲ
の変動は小さい。
電極の中央を境に左右で反転しており、絶対値は各々等
しくなっている。このため、ＦＥＴチャネルの空乏層へ
の影響はプラスとマイナスで打ち消し合うように作用す
る。従って圧電効果による（１ ］ ０）ＦＥＴのＶＲ
の変動は小さい。
また、圧電分極電荷の符号がＦＥＴの左右で反転してい
るため、チャネル内のキャリアの移動を加速する効果が
ある。このため、通常のＦＥＴよりも伝達コンダクタン
スｇｍが大きくなり、集積回路中で電流を駆動する目的
に使用すれば、動作速度の改良に利用できる。
るため、チャネル内のキャリアの移動を加速する効果が
ある。このため、通常のＦＥＴよりも伝達コンダクタン
スｇｍが大きくなり、集積回路中で電流を駆動する目的
に使用すれば、動作速度の改良に利用できる。
また、これと直交する（０’０１）方向のＦＥＴでは圧
電分極電荷は全く誘起されない。このため第４図中）に
示されたように、（００１）ＦＥＴのＶ％のＳｉＯ＞膜
厚依存性は無い。
電分極電荷は全く誘起されない。このため第４図中）に
示されたように、（００１）ＦＥＴのＶ％のＳｉＯ＞膜
厚依存性は無い。
更に（１１０）面上では、任意の方向について、圧電効
果によるＦＥＴ特性の変動は極めて小さく、ゲート闇値
電圧Ｖ物の制御は非常に容易となる。
果によるＦＥＴ特性の変動は極めて小さく、ゲート闇値
電圧Ｖ物の制御は非常に容易となる。
この（１１０）面の特性により、この面に形成されたゲ
ート方向が相互に直交するＦＥＴの間には圧電分極効果
の差が現れず、チャネル長を短縮しても方向の異なるＦ
ＥＴ間にゲート闇値電圧等の特性の差を生じない。また
ゲート方向が斜交するＦＥＴの間でも特性の差異は僅少
となる。このことは集積回路の設計の容易性をもたらす
のであ第６図はＧａＡｓ ＭＥＳ ＦＥＴを基本素
子とするＥ／Ｄ構成の集積回路装置にかかる本発明の実
施例を示す工程順模式平面図である。
ート方向が相互に直交するＦＥＴの間には圧電分極効果
の差が現れず、チャネル長を短縮しても方向の異なるＦ
ＥＴ間にゲート闇値電圧等の特性の差を生じない。また
ゲート方向が斜交するＦＥＴの間でも特性の差異は僅少
となる。このことは集積回路の設計の容易性をもたらす
のであ第６図はＧａＡｓ ＭＥＳ ＦＥＴを基本素
子とするＥ／Ｄ構成の集積回路装置にかかる本発明の実
施例を示す工程順模式平面図である。
本実施例では、（１１０）面を主面とする半絶縁性Ｇａ
Ａｓ基板上に、Ｅ（エンハンスメント）モード（以下添
字Ｅで表す）とＤ（ディプリーション）モード（以下添
字りで表す）のＭＥＳ ＦＥＴ素子からなるインバー
タを、それぞれのゲート幅方向を（００１）方向（以下
添字１で表す）及び（１１０）方向（以下添字２で表す
）として形成する。
Ａｓ基板上に、Ｅ（エンハンスメント）モード（以下添
字Ｅで表す）とＤ（ディプリーション）モード（以下添
字りで表す）のＭＥＳ ＦＥＴ素子からなるインバー
タを、それぞれのゲート幅方向を（００１）方向（以下
添字１で表す）及び（１１０）方向（以下添字２で表す
）として形成する。
第６図（ａ）参照
半絶縁性ＧａＡｓ基板２１の（１１０）面に、例えば下
記の如くシリコン（Ｓｔ）をイオン注入して各素子のｎ
形チャネル領域２を形成する。
記の如くシリコン（Ｓｔ）をイオン注入して各素子のｎ
形チャネル領域２を形成する。
Ｄモードのチャネル領域２２．、及び２２゜２、エネル
ギー５９ｋｅｖ。
ギー５９ｋｅｖ。
ドーズ量１．７Ｘ１０’ゝ（２）−１
Ｅモードのチャネル領域２２６１及び２２．＝）、エネ
ルギー５９ｋｅｖ。
ルギー５９ｋｅｖ。
ドーズ量０．９ Ｘ １０”ｃｍ−”
イオン注入後、基板１面上に窒化アルミニウム（Ａ Ｉ
Ｎ）等の保護膜（図示されない）を設けて、例えば温
度８５０℃、時間１５分間程度の活性化熱処理を行う。
Ｎ）等の保護膜（図示されない）を設けて、例えば温
度８５０℃、時間１５分間程度の活性化熱処理を行う。
第６図（ｂ）参照
基板１面上に、例えばＷＩ；Ｓｉ２を厚さ４００鶴程度
にスパッタ法等により被着し、これをパタ−ニングして
各ゲート電極２３を形成する。本実施例ではゲート長を
約１μｍとしている。
にスパッタ法等により被着し、これをパタ−ニングして
各ゲート電極２３を形成する。本実施例ではゲート長を
約１μｍとしている。
第６図（Ｃ）参照
ゲート電極２３をマスクとして、基板に例えばＳｔをエ
ネルギー１７５ｋｅｖで、ドースｉｉ１．７×１０ＧＣ
Ｉ１１−ゝ程度にイオン注入し、例えば温度７５０℃、
時間１０分間程度の活性化熱処理を行って、ｎ形ソース
、ドレイン領域２４を形成する。
ネルギー１７５ｋｅｖで、ドースｉｉ１．７×１０ＧＣ
Ｉ１１−ゝ程度にイオン注入し、例えば温度７５０℃、
時間１０分間程度の活性化熱処理を行って、ｎ形ソース
、ドレイン領域２４を形成する。
第６図（ｄ）参照
例えばプラズマ化学気相成長方法法（Ｐ−ＣＶＤ法）に
より、窒化シリコン（ＳｉＮｘ）膜（図示されない）を
厚さ例えば５００ｎ＋程度に、ゲート電極を含む基板１
全面上に被着する。
より、窒化シリコン（ＳｉＮｘ）膜（図示されない）を
厚さ例えば５００ｎ＋程度に、ゲート電極を含む基板１
全面上に被着する。
ｎ”形ソース、ドレイン領域２４上でＳｉＮｘに開口を
設け、例えば蒸着法により金ゲルマニウム／金（ＡｕＧ
ｅ／Ａｕ）などを用いて、ソース、ドレイン電極２５等
を厚さ２５０ｍｍ程度に形成する。
設け、例えば蒸着法により金ゲルマニウム／金（ＡｕＧ
ｅ／Ａｕ）などを用いて、ソース、ドレイン電極２５等
を厚さ２５０ｍｍ程度に形成する。
本実施例のゲート方向が直交する２種類のＭＥＳ Ｆ
ＥＴ素子は、Ｄ、Ｅそれぞれのモードにっいて、ゲート
闇値電圧ｙｈの差がゲート長１μｍにおいて数１０ｍＶ
に止まり、全く同等に使用することが可能である。
ＥＴ素子は、Ｄ、Ｅそれぞれのモードにっいて、ゲート
闇値電圧ｙｈの差がゲート長１μｍにおいて数１０ｍＶ
に止まり、全く同等に使用することが可能である。
先の従来例のデコーダについても、同一のパターンのＭ
ＥＳ ＦＥＴ素子で良好なＸ、 Ｙ両デコーダが得ら
れており、任意の集積回路を形成することが可能である
。
ＥＳ ＦＥＴ素子で良好なＸ、 Ｙ両デコーダが得ら
れており、任意の集積回路を形成することが可能である
。
また以上の説明はＧａＡｓ ＭＥＳ ＦＥＴを対象
としているが、他の化合物半導体材料を用い、或いは接
合形、ＭＩＳ形の電界効果トランジスタについても、本
発明の方法により同様の効果が得られる。
としているが、他の化合物半導体材料を用い、或いは接
合形、ＭＩＳ形の電界効果トランジスタについても、本
発明の方法により同様の効果が得られる。
以上説明した如く本発明によれば、化合物半導体電界効
果トランジスタのゲート方向を任意の相互に直交する方
向に配置し、チャネル長を短縮しても、ゲート闇値電圧
等の特性を均一にすることが可能となり、斜交する場合
においても特性の差異が減少して、化合物半導体集積回
路装置の実用化に大きい効果が得られる。
果トランジスタのゲート方向を任意の相互に直交する方
向に配置し、チャネル長を短縮しても、ゲート闇値電圧
等の特性を均一にすることが可能となり、斜交する場合
においても特性の差異が減少して、化合物半導体集積回
路装置の実用化に大きい効果が得られる。
第１図はＭＥＳ ＦＥＴの従来例を示す模式側断面図
、 第２図はＭＥＳ ＦＦ、Ｔの特性の従来例を示す図、
第３図ｆａ）はデコーダの例を示す模式平面図、第３
図（ｂｌ及び（Ｃ）はデコーダのＭＥＳ ＦＥＴ素子
の従来例を示す模式平面図、 第４図（ａｌはＭＥＳ ＦＥＴの特性の従来例を示す
図、 第４図（ｂｌはＭＥＳ ＦＥＴの特性の本発明の効果
を示す図、 第５図はＧａＡｓ （１１０）面上、ゲート幅が（１１
０）方向で、Ｓ ｉ Ｏｚ膜を被着したときの圧電分極
電荷の分布図、 第６図＋８）乃至（ｄ）は本発明の実施例を示す工程順
模式平面図である。 図において、 ２１は半絶縁性ＧａＡｓ基板、 ２２はｎ形チャネル領域、 ２３はゲート電極、 ２４はｎ形ソース、ドレイン領域、 ２５はソース、ドレイン電極、 添字りはディプリーションモード、 添字Ｅはエンハンスメントモード、 添字１はゲート幅方向（ＯＯ１）、 添字２はゲート幅方向ＣＩＴＯ）を示す。 竿 １ 図 竿 ｚ 図 θ ｌ・ρ ？・θ Ｊ・θ ４．θ
５ρ Δ、θケ゛−）畏 〔ｐｒｎ〕
第 ３ 図 ＬＩ ＬＰ−ｓ
、 第２図はＭＥＳ ＦＦ、Ｔの特性の従来例を示す図、
第３図ｆａ）はデコーダの例を示す模式平面図、第３
図（ｂｌ及び（Ｃ）はデコーダのＭＥＳ ＦＥＴ素子
の従来例を示す模式平面図、 第４図（ａｌはＭＥＳ ＦＥＴの特性の従来例を示す
図、 第４図（ｂｌはＭＥＳ ＦＥＴの特性の本発明の効果
を示す図、 第５図はＧａＡｓ （１１０）面上、ゲート幅が（１１
０）方向で、Ｓ ｉ Ｏｚ膜を被着したときの圧電分極
電荷の分布図、 第６図＋８）乃至（ｄ）は本発明の実施例を示す工程順
模式平面図である。 図において、 ２１は半絶縁性ＧａＡｓ基板、 ２２はｎ形チャネル領域、 ２３はゲート電極、 ２４はｎ形ソース、ドレイン領域、 ２５はソース、ドレイン電極、 添字りはディプリーションモード、 添字Ｅはエンハンスメントモード、 添字１はゲート幅方向（ＯＯ１）、 添字２はゲート幅方向ＣＩＴＯ）を示す。 竿 １ 図 竿 ｚ 図 θ ｌ・ρ ？・θ Ｊ・θ ４．θ
５ρ Δ、θケ゛−）畏 〔ｐｒｎ〕
第 ３ 図 ＬＩ ＬＰ−ｓ
Claims (1)
- 【特許請求の範囲】 １、主面が（１１０）面であるIII−Ｖ族化合物半導体
基上に複数の電界効果トランジスタ素子が形成されてな
ることを特徴とする半導体集積回路装置。 ２、前記電界効果トランジスタ素子に、ゲート方向が相
互に直交する素子が含まれてなることを特徴とする特許
請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152861A JPS6213079A (ja) | 1985-07-11 | 1985-07-11 | 半導体集積回路装置 |
| EP85307129A EP0178133B1 (en) | 1984-10-08 | 1985-10-04 | Semiconductor integrated circuit device |
| KR1019850007310A KR900000584B1 (ko) | 1984-07-11 | 1985-10-04 | 반도체 집적회로 장치 |
| DE8585307129T DE3581159D1 (de) | 1984-10-08 | 1985-10-04 | Halbleiteranordnung mit integrierter schaltung. |
| US07/158,043 US4791471A (en) | 1984-10-08 | 1988-02-16 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60152861A JPS6213079A (ja) | 1985-07-11 | 1985-07-11 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6213079A true JPS6213079A (ja) | 1987-01-21 |
| JPH0328060B2 JPH0328060B2 (ja) | 1991-04-17 |
Family
ID=15549723
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60152861A Granted JPS6213079A (ja) | 1984-07-11 | 1985-07-11 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6213079A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273359A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145168A (ja) * | 1982-02-24 | 1983-08-29 | Fujitsu Ltd | 半導体装置 |
-
1985
- 1985-07-11 JP JP60152861A patent/JPS6213079A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58145168A (ja) * | 1982-02-24 | 1983-08-29 | Fujitsu Ltd | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01273359A (ja) * | 1988-04-26 | 1989-11-01 | Nec Corp | 半導体集積回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0328060B2 (ja) | 1991-04-17 |
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