JPS61129878A - 半導体装置 - Google Patents
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、特に任意の直交する２方向に配設
された化合物半導体電界効果トランジスタ素子について
、均等なショートチャネル効果が抑制された特性が得ら
れる半導体装置に関する。
された化合物半導体電界効果トランジスタ素子について
、均等なショートチャネル効果が抑制された特性が得ら
れる半導体装置に関する。
マイクロエレクトロニクスは現代産業進展の基盤となり
、また社会生活に大きい影響を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン（Ｓｉ）半導
体装置であって、トランジスタ素子の微細化によって高
速化と集積度の増大に大きい効果をあげている。
、また社会生活に大きい影響を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン（Ｓｉ）半導
体装置であって、トランジスタ素子の微細化によって高
速化と集積度の増大に大きい効果をあげている。
更にシリコンの物性に基づく限界を超える動作速度の向
上などを実現するために、キャリアの移動度がシリコン
より蟲かに大きい砒化ガリウム（ＧａＡｓ）などの化合
物半導体を用いる半導体装置が開発されている。
上などを実現するために、キャリアの移動度がシリコン
より蟲かに大きい砒化ガリウム（ＧａＡｓ）などの化合
物半導体を用いる半導体装置が開発されている。
化合物半導体を用いるトランジスタとしては、その製造
工程が簡単であるなどの理由によって電界効果トランジ
スタ、特にショットキバリア形電界効果トランジスタの
開発が先行しているが、その特徴を十分に発揮した集積
回路装置の実用化への努力が重ねられている。
工程が簡単であるなどの理由によって電界効果トランジ
スタ、特にショットキバリア形電界効果トランジスタの
開発が先行しているが、その特徴を十分に発揮した集積
回路装置の実用化への努力が重ねられている。
ショットキバリア形電界効果トランジスタ（以下Ｍｌｌ
！Ｓ ＦＥＴと略称する）は現在化合物半導体、特にＧ
ａＡｓを半導体材料とする例が多いが、その構造の一例
を第５図の模式側断面図に示す。
！Ｓ ＦＥＴと略称する）は現在化合物半導体、特にＧ
ａＡｓを半導体材料とする例が多いが、その構造の一例
を第５図の模式側断面図に示す。
図に示す従来例においては、半絶縁性ＧａＡｓ基板１１
の（１００）面に、例えばイオン注入法によってｎ形チ
ャネル層１２が形成され、このｎ形チャネル層１２上に
ショットキ接触するゲート電極１３が配設される。
の（１００）面に、例えばイオン注入法によってｎ形チ
ャネル層１２が形成され、このｎ形チャネル層１２上に
ショットキ接触するゲート電極１３が配設される。
このゲート電極１３をマスクとするイオン注入法によっ
て不純物が導入されて、ｎ形チャネル層１２より高不純
物濃度の１形ソース及びドレイン領域１４が形成され、
絶縁膜１５が被着されて、献形ソース及びドレイン領域
１４にオーミック接触するソース及びドレイン電極１６
が配設される。
て不純物が導入されて、ｎ形チャネル層１２より高不純
物濃度の１形ソース及びドレイン領域１４が形成され、
絶縁膜１５が被着されて、献形ソース及びドレイン領域
１４にオーミック接触するソース及びドレイン電極１６
が配設される。
上述の如きＭｌ！Ｓ ＰＩ！Ｔを素子として集積回路装
置を構成する場合に必要なＭＥＳ ＦＥＴ素子の特性を
規定する主要なパラメニタとして、ゲート闇値電圧ｖｔ
ｈ並びに伝達コンダクタンスｇ、もしくはｇ。
置を構成する場合に必要なＭＥＳ ＦＥＴ素子の特性を
規定する主要なパラメニタとして、ゲート闇値電圧ｖｔ
ｈ並びに伝達コンダクタンスｇ、もしくはｇ。
の電圧に依存しない因子であるに値（Ｋ＝εμＷ。
／ ２ａ Ｌ ｌ ； ａはチャネル層の深さ、８は
チャネル層の誘電率、μはキャリアの移動度、Ｗ、はゲ
ート幅、Ｌｇはゲート長）がある。
チャネル層の誘電率、μはキャリアの移動度、Ｗ、はゲ
ート幅、Ｌｇはゲート長）がある。
前記従来例ではこのゲート閾値電圧Ｖｔｈ及びに値の制
御を、イオン注入条件によりｎ型チャネル層１２の深さ
ａ、キャリア濃度を選択することにより実施している。
御を、イオン注入条件によりｎ型チャネル層１２の深さ
ａ、キャリア濃度を選択することにより実施している。
上述の如きＭＥ！Ｓ ＦＥＴを素子として集積回路装置
が構成され、その高速化、高集積化のためにＭＥＳＦＥ
Ｔ素子の微細化が進められそのゲート長が短縮されるに
伴って、ゲート闇値電圧Ｖｔｋ及びに値等の特性の期待
される値からの変動幅が次第に大きくなり、かつこの変
動はＧａＡｓ半導体基体の晶帯軸に対するゲートの方向
によって異なる。
が構成され、その高速化、高集積化のためにＭＥＳＦＥ
Ｔ素子の微細化が進められそのゲート長が短縮されるに
伴って、ゲート闇値電圧Ｖｔｋ及びに値等の特性の期待
される値からの変動幅が次第に大きくなり、かつこの変
動はＧａＡｓ半導体基体の晶帯軸に対するゲートの方向
によって異なる。
第６図は、ゲート幅方向がＧａＡｓ （１００）単結晶
面上で直交する晶帯軸（０１１）方向と（ＯＩＩ）方向
であるＭＥＳ ＦＥＴの、ゲート闇値電圧ｖｔｂの変動
の例を示し、ゲート長が２１ｍ程度以下において、（Ｏ
ＩＩ）方向ではプラス側に変動する傾向があるのに対し
て、〔０１１）方向ではマイナス側に大きく変動してい
る。
面上で直交する晶帯軸（０１１）方向と（ＯＩＩ）方向
であるＭＥＳ ＦＥＴの、ゲート闇値電圧ｖｔｂの変動
の例を示し、ゲート長が２１ｍ程度以下において、（Ｏ
ＩＩ）方向ではプラス側に変動する傾向があるのに対し
て、〔０１１）方向ではマイナス側に大きく変動してい
る。
従ってＭＥＳ ＦＥＴ素子をこの様に２方向に配置した
集積回路装置では、例えば製造プロセス中のばらつき等
によりゲート長が設計値からずれた場合に、ゲート閾値
電圧Ｖいがそれぞれ大幅に変動して目的とする回路動作
が得られないために、従来は通常ゲート方向を一方向に
限っている。
集積回路装置では、例えば製造プロセス中のばらつき等
によりゲート長が設計値からずれた場合に、ゲート閾値
電圧Ｖいがそれぞれ大幅に変動して目的とする回路動作
が得られないために、従来は通常ゲート方向を一方向に
限っている。
先に述べた所謂ショートチャネル効果の原因として、ソ
ース及びドレイン領域１４に導入された高濃度の不純物
のチャネル層１２への侵入と、主として絶縁膜１５によ
って半導体基体に生ずる圧電分極の効果が注目されてい
る。
ース及びドレイン領域１４に導入された高濃度の不純物
のチャネル層１２への侵入と、主として絶縁膜１５によ
って半導体基体に生ずる圧電分極の効果が注目されてい
る。
この圧電分極による特性の変動は、ＭＥＳ ＦＥＴ素子
の半導体基体に接して設けられる絶縁膜１５、ゲート電
極１３などが半導体基体に及ぼす応力によって化合物半
導体基体に圧電分極を生じ、チャネル層１２におけるキ
ャリアの分布が変化してショットキ空乏層が伸縮するた
めにゲート闇値電圧■いが変動するものであり、応力方
向と晶帯軸方向とによって定まる圧電分極の極性により
、その変動方向がプラス側又はマイナス側となる。
の半導体基体に接して設けられる絶縁膜１５、ゲート電
極１３などが半導体基体に及ぼす応力によって化合物半
導体基体に圧電分極を生じ、チャネル層１２におけるキ
ャリアの分布が変化してショットキ空乏層が伸縮するた
めにゲート闇値電圧■いが変動するものであり、応力方
向と晶帯軸方向とによって定まる圧電分極の極性により
、その変動方向がプラス側又はマイナス側となる。
（例えばＰ、Ｍ、Ａｓｂｅｃｋ ｅｔ ａｌ、； ＩＥ
ＥＥ Ｔｒａｎｓａｃｔｉｏｎｓｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ、 Ｖｏｌ、ＨＤ−３１＋ Ｎ
ｏ １０． Ｏｃｔ。
ＥＥ Ｔｒａｎｓａｃｔｉｏｎｓｏｎ Ｅｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ、 Ｖｏｌ、ＨＤ−３１＋ Ｎ
ｏ １０． Ｏｃｔ。
１９８４ 参照）
またに値についても同様に、圧電分極で生じた電荷によ
るチャネル層の深さａの変化によってその変動が現れる
。
るチャネル層の深さａの変化によってその変動が現れる
。
以上の説明の如〈従来の構造では、化合物半導体電界効
果トランジスタのゲート閾値電圧、Ｋ値などの特性の変
動がゲート長の短縮とともに極めて大きくなり、集積回
路装置の素子の微細化、高集積化等が強く制約され、特
に直交配置は甚だ困難である。
果トランジスタのゲート閾値電圧、Ｋ値などの特性の変
動がゲート長の短縮とともに極めて大きくなり、集積回
路装置の素子の微細化、高集積化等が強く制約され、特
に直交配置は甚だ困難である。
この様な現状をこえて、微細化されたＦＥＴ素子を直交
する２方向に任意に配置しても特性が安定して、集積度
の増大が可能である半導体装置が強く要望されている。
する２方向に任意に配置しても特性が安定して、集積度
の増大が可能である半導体装置が強く要望されている。
前記問題点は、化合物半導体基体の（１１１）面に電界
効果トランジスタ素子が形成され、該基体面上の絶縁膜
によって該半導体基体に生ずる応力により、該電界効果
トランジスタ素子のチャネル領域の多数キャリア濃度を
減少させる極性の圧電分権が形成されてなる本発明によ
る半導体装置により解決される。
効果トランジスタ素子が形成され、該基体面上の絶縁膜
によって該半導体基体に生ずる応力により、該電界効果
トランジスタ素子のチャネル領域の多数キャリア濃度を
減少させる極性の圧電分権が形成されてなる本発明によ
る半導体装置により解決される。
ＧａＡｓ半導体基体の（１１１）Ｂ面上に、ゲート幅方
向が（１１２）及び（ＩＩＯ）方向のゲート電極を例え
ばタングステンシリサイド（ＷＳｉ）で形成し、二酸化
シリコン＜５ｉＯｚ）膜を被着したときの圧電分極電荷
の分布を第４図（ａ）及び（ｂＪに示す。同図において
、ＡはＩ ＸＩＯ”（Ｊ−〕以上、Ｂは５Ｘ１０”ａｍ
−’以上、Ｃはｌ ｘ ｌ Ｑ ＩＳ ｃｏｒｎ −３
以上、Ｄは５×ＩＱ１４ｃｆｆｌ−１以上の濃度を、ま
た−はマイナス、無符号はプラスの電荷を表す。
向が（１１２）及び（ＩＩＯ）方向のゲート電極を例え
ばタングステンシリサイド（ＷＳｉ）で形成し、二酸化
シリコン＜５ｉＯｚ）膜を被着したときの圧電分極電荷
の分布を第４図（ａ）及び（ｂＪに示す。同図において
、ＡはＩ ＸＩＯ”（Ｊ−〕以上、Ｂは５Ｘ１０”ａｍ
−’以上、Ｃはｌ ｘ ｌ Ｑ ＩＳ ｃｏｒｎ −３
以上、Ｄは５×ＩＱ１４ｃｆｆｌ−１以上の濃度を、ま
た−はマイナス、無符号はプラスの電荷を表す。
同図に見られる様に、この（１１１）Ｂ面上の直交する
（１１２）方向とＣｌｌ０）方向の圧電分極電荷の分布
は極めて良く一致し、この場合にはチャネル領域で実効
的にマイナスの電荷となる。
（１１２）方向とＣｌｌ０）方向の圧電分極電荷の分布
は極めて良く一致し、この場合にはチャネル領域で実効
的にマイナスの電荷となる。
また（１１１）Ａ面では同図の符号を反転した分布とな
り、圧電分極電荷はチャネル領域で実効的にプラスとな
る。更に絶縁膜として、半導体基体に圧縮応力を及ぼす
５ｉｎｔに代えて引張応力を及ぼす窒化シリコン（Ｓｉ
、Ｎ４）を用いれば、（１１１）Ｂ面ではチャネル領域
で実効的にプラスとなり、（１１１）Ａ面ではチャネル
領域で実効的にマイナスとなる圧電分極電荷を生ずる。
り、圧電分極電荷はチャネル領域で実効的にプラスとな
る。更に絶縁膜として、半導体基体に圧縮応力を及ぼす
５ｉｎｔに代えて引張応力を及ぼす窒化シリコン（Ｓｉ
、Ｎ４）を用いれば、（１１１）Ｂ面ではチャネル領域
で実効的にプラスとなり、（１１１）Ａ面ではチャネル
領域で実効的にマイナスとなる圧電分極電荷を生ずる。
これらの場合にも、基体面上で直交する（１１２）方向
とＣｌｌ０）方向の電荷の分布は相互に良く一致してい
る。
とＣｌｌ０）方向の電荷の分布は相互に良く一致してい
る。
従ってこの（１１１）Ａ面及び（１１１）Ｂ面上では総
ての相互に直交する２方向について圧電分極の特性が一
致し、短チャネルのＰＥＴを相互に直交する任意の２方
向に設定しても、方向の異なるＦＥＴ間に特性の差を生
じない。
ての相互に直交する２方向について圧電分極の特性が一
致し、短チャネルのＰＥＴを相互に直交する任意の２方
向に設定しても、方向の異なるＦＥＴ間に特性の差を生
じない。
この様な特性を有する（１１１）面上で、チャネル領域
の導電形に応じて、その多数キャリア濃度を実効的に減
少させる極性の適量の圧電分極電荷を生ずる絶縁膜を選
択することにより、ショートチャネル効果によるゲート
闇値電圧の変動及びに値の減少を抑制して、方向の如何
にかかわらず特性が均一なＦＥＴ素子を形成することが
出来る。
の導電形に応じて、その多数キャリア濃度を実効的に減
少させる極性の適量の圧電分極電荷を生ずる絶縁膜を選
択することにより、ショートチャネル効果によるゲート
闇値電圧の変動及びに値の減少を抑制して、方向の如何
にかかわらず特性が均一なＦＥＴ素子を形成することが
出来る。
以下本発明を実施例により具体的に説明する。
第１図（ａ）はＧａＡｓ Ｍｔ！Ｓ ＦＥＴにかかる本
発明の第１及び第２の実施例を示す模式側断面図である
。
発明の第１及び第２の実施例を示す模式側断面図である
。
第１の実施例はｎチャネル形のＧａＡｓ ＭＥＳ ＦＥ
Ｔであり、例えば下記の様に製造される。
Ｔであり、例えば下記の様に製造される。
半絶縁性ＧａＡｓ基板ｌの（１１１）Ｂ面に、例えばシ
リコン（Ｓｉ）をエネルギー５９ｋｅＶで、ドーズＩ
１．０Ｘ１０”ｃｍ−”程度にイオン注入し、温度８５
０℃、時間１５分間程度の活性化熱処理を行ってｎ形チ
ャネル領域２を形成する。
リコン（Ｓｉ）をエネルギー５９ｋｅＶで、ドーズＩ
１．０Ｘ１０”ｃｍ−”程度にイオン注入し、温度８５
０℃、時間１５分間程度の活性化熱処理を行ってｎ形チ
ャネル領域２を形成する。
基板１面上に、例えばタングステンシリサイド（ＷｓＳ
ｉ３）を用いて、厚さ４００ｎｍ程度のゲート電極３を
形成する。
ｉ３）を用いて、厚さ４００ｎｍ程度のゲート電極３を
形成する。
ゲート電極３をマスクとして、基板ｌに例えばＳｉをエ
ネルギー１７５ｋｅＶで、ドーズ量１．７Ｘ１０”ｃｍ
−２程度にイオン注入し、温度７５０℃、時間１０分間
程度の活性化熱処理を行って、１形ソース、ドレイン領
域４を形成する。
ネルギー１７５ｋｅＶで、ドーズ量１．７Ｘ１０”ｃｍ
−２程度にイオン注入し、温度７５０℃、時間１０分間
程度の活性化熱処理を行って、１形ソース、ドレイン領
域４を形成する。
例えばプラズマ化学気相成長方法ＣＰ−ＣＶＤ法）によ
り絶縁膜５として、ＳｉＪ＜を厚さ例えば３００ｏｍ程
度に、基板１面上に被着する。
り絶縁膜５として、ＳｉＪ＜を厚さ例えば３００ｏｍ程
度に、基板１面上に被着する。
なお比較試料として、絶縁膜５を厚さが同一の５ｉＯｚ
、及びシリコン窒化酸化物（ＳｉＮＸＯｙ）とした試料
を準備している。
、及びシリコン窒化酸化物（ＳｉＮＸＯｙ）とした試料
を準備している。
♂形ソース、ドレイン領域４上で絶縁膜５に開口を設け
、例えば蒸着法により金ゲルマニウム／金（＾ｕＧｅ／
Ａｕ）などを用いて、ソース、ドレイン電極６等を厚さ
３００ｎｍ程度に形成する。
、例えば蒸着法により金ゲルマニウム／金（＾ｕＧｅ／
Ａｕ）などを用いて、ソース、ドレイン電極６等を厚さ
３００ｎｍ程度に形成する。
更に比較試料として、半絶縁性ＧａＡｓ基板の（１１１
）Ａ面に前記全工程を同様に実施した試料を準備してい
る。
）Ａ面に前記全工程を同様に実施した試料を準備してい
る。
ｎチャネル形ＧａＡｓ ＭＥＳ ＰＥＴにかかる本第１
の実施例及び比較試料の特性の例を第２図に示す。同図
（ａ）及び（ｂ）は（１１１）Ｂ面、（Ｃ１及び（ｄｌ
は（１１１）Ａ面の場合について、それぞれゲート閾値
電圧ｖ１いに値のゲート長との相関を表す。
の実施例及び比較試料の特性の例を第２図に示す。同図
（ａ）及び（ｂ）は（１１１）Ｂ面、（Ｃ１及び（ｄｌ
は（１１１）Ａ面の場合について、それぞれゲート閾値
電圧ｖ１いに値のゲート長との相関を表す。
（１１１）Ｂ面上では、５ｔＪａはゲート閾値電圧■い
のゲート長依存性が最少、ゲート長１．５ｐ程度以下の
に値が最大で、両特性は短チャネル長まで素直に伸びて
いる。これに比較して、５ｉＯｚは変動が最も大きく、
５ｉＮｘＯｙは両者の中間の特性を示している。
のゲート長依存性が最少、ゲート長１．５ｐ程度以下の
に値が最大で、両特性は短チャネル長まで素直に伸びて
いる。これに比較して、５ｉＯｚは変動が最も大きく、
５ｉＮｘＯｙは両者の中間の特性を示している。
また（１１１）Ａ面上では反対に、ＳｉＯ□の両特性は
短チャネル長まで素直に伸びて最良で、ＳｉＪ＜の変動
が最も大きい。
短チャネル長まで素直に伸びて最良で、ＳｉＪ＜の変動
が最も大きい。
次ぎに第２の実施例はｐチャネル形のＧａＡｓ ＭＥＳ
ＦＥＴであり、前記ｎチャネル形とは下記の点が相違す
る。
ＦＥＴであり、前記ｎチャネル形とは下記の点が相違す
る。
半絶縁性ＧａＡｓ基板１の（１１１）Ａ面を用い、ｐ形
チャネル領域２は例えばマグネシウム（Ｍｇ）をエネル
ギー５０ｋｅＶで、ドーズ量３．０Ｘ１０”ａｍ−”程
度にイオン注入し、温度１ｏｏｏ℃、時間６秒間程度の
活性化熱処理を行い、ｐ＋形ソース、ドレイン領域４は
例えばＭｇをエネルギー１５０ｋｅＶで、ドーズ量６．
０×ＩＱＩ３ｃｓａ−”程度にイオン注入し、温度９５
０℃、時間６秒間程度の活性化熱処理を行って形成する
。またソース、ドレイン電極６等は例えば金亜鉛／金（
ＡｕＺｎ／Ａｕ）などを用いて形成する。
チャネル領域２は例えばマグネシウム（Ｍｇ）をエネル
ギー５０ｋｅＶで、ドーズ量３．０Ｘ１０”ａｍ−”程
度にイオン注入し、温度１ｏｏｏ℃、時間６秒間程度の
活性化熱処理を行い、ｐ＋形ソース、ドレイン領域４は
例えばＭｇをエネルギー１５０ｋｅＶで、ドーズ量６．
０×ＩＱＩ３ｃｓａ−”程度にイオン注入し、温度９５
０℃、時間６秒間程度の活性化熱処理を行って形成する
。またソース、ドレイン電極６等は例えば金亜鉛／金（
ＡｕＺｎ／Ａｕ）などを用いて形成する。
絶縁膜５は前記実施例と同様に厚さ３００ｎｍ程度の５
ｉＪ４膜とし、また比較試料を前記実施例と同様に準備
している。
ｉＪ４膜とし、また比較試料を前記実施例と同様に準備
している。
ｐチャネル形ＧａＡｓ ＭＥＳ ＦＥＴにかかる本第２
の実施例及び比較試料のゲート闇値電圧■、いに値のゲ
ート長との相関の例を第３図（ａ）及び（ｂｌに示す。
の実施例及び比較試料のゲート闇値電圧■、いに値のゲ
ート長との相関の例を第３図（ａ）及び（ｂｌに示す。
ｐチャネル形ではｎチャネル形とは反対に（１１１）Ａ
面上で、５ｉ３Ｌの両特性は短チャネル長まで素直に伸
びて最良で、５ｉＯｚの変動が最も大きく 、Ｓｉ’Ｎ
ｇＯｙは両者の中間の特性を示している。
面上で、５ｉ３Ｌの両特性は短チャネル長まで素直に伸
びて最良で、５ｉＯｚの変動が最も大きく 、Ｓｉ’Ｎ
ｇＯｙは両者の中間の特性を示している。
先に述べた如＜ ５ｉＪ４は前記実施例のＧａＡｓ半導
体基体に引張応力を及ぼして、そのチャネル領域に（１
１１）Ｂ面ならば実効的にプラス、（１１１）Ａ面なら
ば実効的にマイナスの圧電分極電荷を生ずる。圧電分極
電荷がプラスの場合にはｎチャネル形、マイナスの場合
にはｐチャネル形のキャリア濃度が実効的に減少して、
ショートチャネル効果によるゲート闇値電圧の変動及び
に値の減少が抑制される。これに対して逆の組合せでは
、チャネル領域のキャリア濃度が実効的に増加して特性
変動が増加する。
体基体に引張応力を及ぼして、そのチャネル領域に（１
１１）Ｂ面ならば実効的にプラス、（１１１）Ａ面なら
ば実効的にマイナスの圧電分極電荷を生ずる。圧電分極
電荷がプラスの場合にはｎチャネル形、マイナスの場合
にはｐチャネル形のキャリア濃度が実効的に減少して、
ショートチャネル効果によるゲート闇値電圧の変動及び
に値の減少が抑制される。これに対して逆の組合せでは
、チャネル領域のキャリア濃度が実効的に増加して特性
変動が増加する。
またＳｉｎｇはＧａＡｓ半導体基体に圧縮応力を及ぼし
て、圧電分極電荷の符号がＳｒＪ＋の場合の反対となる
が、圧電分極電荷の符号とチャネル導電形とが前記と同
一の組合せ′のときに同様の効果が得られる。
て、圧電分極電荷の符号がＳｒＪ＋の場合の反対となる
が、圧電分極電荷の符号とチャネル導電形とが前記と同
一の組合せ′のときに同様の効果が得られる。
なお５ｉＮｘＯｙは５ｉＪａとＳｉＯ２との中間の性質
を有し、組成ｘ、ｙの値によっては半導体基体に応力を
及ぼさず圧電分極を生じない。従ってこの場合のＧａＡ
ｓ ＭＥＳ ＦＥＴの特性にはチャネル領域のキャリア
濃度の実効的増減の効果が現れない。
を有し、組成ｘ、ｙの値によっては半導体基体に応力を
及ぼさず圧電分極を生じない。従ってこの場合のＧａＡ
ｓ ＭＥＳ ＦＥＴの特性にはチャネル領域のキャリア
濃度の実効的増減の効果が現れない。
次に第１図（ｂ）は、ＧａＡｓ ＭＥＳ ＦＥＴ素子に
よるコンプリメンタリ回路を形成した本発明の第３の実
施例を示す模式側断面図であり、例えば下記の様に製造
される。
よるコンプリメンタリ回路を形成した本発明の第３の実
施例を示す模式側断面図であり、例えば下記の様に製造
される。
半絶縁性ＧａＡｓ基板１の（１１１）Ｂ面に、前記２実
施例と同様に、ｎ形チャネル領域２７及びｐ形チャネル
領域２９を形成し、ゲート電極３．．３ｐを設けて、１
形ソース、ドレイン領域４７及びｐ＋形ソース、ドレイ
ン領域４ｐを形成する。
施例と同様に、ｎ形チャネル領域２７及びｐ形チャネル
領域２９を形成し、ゲート電極３．．３ｐを設けて、１
形ソース、ドレイン領域４７及びｐ＋形ソース、ドレイ
ン領域４ｐを形成する。
例えば７°ラズマ化学気相成長方法（Ｐ−（：Ｉ／Ｄ法
）により、まず５ｉ３Ｌを厚さ例えば４００ｎｍ程度に
ｎチャネル形素子上に選択的に被着して絶縁膜５＾とじ
、次いで５ｉ（ｈを厚さ例えば４００ｎｍ程度に基板１
全面上に被着して絶縁膜５Ｂとする。
）により、まず５ｉ３Ｌを厚さ例えば４００ｎｍ程度に
ｎチャネル形素子上に選択的に被着して絶縁膜５＾とじ
、次いで５ｉ（ｈを厚さ例えば４００ｎｍ程度に基板１
全面上に被着して絶縁膜５Ｂとする。
ソース、ドレイン領域４．．４．上で絶縁膜５八及び５
Ｂに開口を設けて、ソース、ドレイン電極６ｆｌ、６ｐ
等を形成する。
Ｂに開口を設けて、ソース、ドレイン電極６ｆｌ、６ｐ
等を形成する。
本実施例のｐチャネル形素子上の絶縁膜は５ｉ（ｈより
なる５Ｂであって、基板１には圧縮応力が加わる。ｎチ
ャネル形素子上の絶縁膜は、Ｓｉ３Ｎ４よりなる５Ａと
ＳｉＯ□よりなる５Ｂとの２重構造であるが、例えば前
記の如くその厚さを選択することにより基板ｌに所要の
引張応力が加わる。
なる５Ｂであって、基板１には圧縮応力が加わる。ｎチ
ャネル形素子上の絶縁膜は、Ｓｉ３Ｎ４よりなる５Ａと
ＳｉＯ□よりなる５Ｂとの２重構造であるが、例えば前
記の如くその厚さを選択することにより基板ｌに所要の
引張応力が加わる。
これらの応力により、先に述べた如くゲート閾値電圧の
変動及びに値の減少が抑制され、ショートチャネル効果
が改善されたコンプリメンタリ回路を形成することが出
来る。
変動及びに値の減少が抑制され、ショートチャネル効果
が改善されたコンプリメンタリ回路を形成することが出
来る。
本実施例では（１１１）Ｂ面のｎチャネル形素子上の絶
縁膜を２重構造としているが、この面のｐチャネル形素
子、（ＩＩＩ）Ａ面の任意のチャネル形の素子上の絶縁
膜を２重構造として同様の効果を得ることも可能であり
、また各チャネル形素子にそれぞれ選択的に絶縁膜を設
けることも当然に可能である。
縁膜を２重構造としているが、この面のｐチャネル形素
子、（ＩＩＩ）Ａ面の任意のチャネル形の素子上の絶縁
膜を２重構造として同様の効果を得ることも可能であり
、また各チャネル形素子にそれぞれ選択的に絶縁膜を設
けることも当然に可能である。
以上の説明はＧａＡｓ ｆｌＥｓ ＦＥＴを対象として
いるが、他の化合物半導体材料、例えばインジウム＋Ｆ
ｉ（ＩｎＰ）、インジウムガリウム砒素ｊ：Ａ（ＩｎＧ
ａＡｓＰ）等を用い、或いは接合形、ＭＩＳ形もしくは
ヘテロ接合近傍の２次元キャリアガスをチャネルとする
高移動度の電界効果トランジスタについても、本発明の
方法により同様の効果が得られる。
いるが、他の化合物半導体材料、例えばインジウム＋Ｆ
ｉ（ＩｎＰ）、インジウムガリウム砒素ｊ：Ａ（ＩｎＧ
ａＡｓＰ）等を用い、或いは接合形、ＭＩＳ形もしくは
ヘテロ接合近傍の２次元キャリアガスをチャネルとする
高移動度の電界効果トランジスタについても、本発明の
方法により同様の効果が得られる。
以上説明した如く本発明によれば、ｎチャネル形及びｐ
チャネル形の化合物半導体電界効果トランジスタについ
て、同−半導体基体上でそれぞれのゲート方向を相互に
直交する任意の方向に配置し、゛チャネル長を短縮して
も、ゲート闇値電圧、Ｋ値等の特性を均一に向上するこ
とが可能となり、化合物半導体集積回路装置の実用化に
大きい効果が得られる。
チャネル形の化合物半導体電界効果トランジスタについ
て、同−半導体基体上でそれぞれのゲート方向を相互に
直交する任意の方向に配置し、゛チャネル長を短縮して
も、ゲート闇値電圧、Ｋ値等の特性を均一に向上するこ
とが可能となり、化合物半導体集積回路装置の実用化に
大きい効果が得られる。
第１図は本発明の実施例を示す模式側断面図、第２図及
び第３図は本発明の実施例及び比較例の特性を示す図、 第４図は（１１１）Ｂ面上、ゲート幅が（１１２）及び
（１１０）方向で、ＳｉＯ□膜を被着したときの圧電分
極電荷の分布図、 第５図はＭＥＳ ＦＥＴの従来例を示す模式側断面図、
第６図はＭＥＳ ＦＥＴの特性の従来例を示す図である
。 図において、 ■は半絶縁性ＧａＡｓ基板、 ２はチャネル領域、 ３はゲート電極、 ４はソース、ドレイン領域、 ５．５八及び５Ｂは絶縁膜、 ６はソース、ドレイン電極、 添字ｎはｎチャネル形、 添字ｐはｐチャネル形を示す。 草 １ 図 （ｂ） 奈 ２ 犯 、＜；＆Ｉ σ０． １．０ ２．０ ３．０ ４ρ ５０６０り一
−Ｆ女 〔μ代〕 （ト〕 ゲ°°−Ｆ長 〔μへ〕 菓 ２ 図 （Ｃ） ０．０ ＋、０ ２．０ １０ ｔ、０ ５．０
１．．０プ゛−ト長 〔ｌ電） （ｄ） ブーＦ長 （Ａ尻） ｆ、３ 囚 （α） ｏ、Ｑ １．ＯＺ、□ ｓ、０ ４．０ ！、（
ｌ Ｇ、０セフ°゛−ト 長 〔μ％Ｊ（
し） ０、Ｇ６Ｊｌ＋、０ ２．０ ３．Ｑ ω５．Ｏ
ドアーー）−ｌ（メス１（） 茅 ４ 圏 （ａ＞ （）ｒｎ：１ｊ （ｂ＞ （Ｅ） （ＩＴ□） 茅 乙 図 ０ ＋、０ ２．０ ３．□ ４．０
５−０ ＆、０プ゛−）長 〔μ
帆Ｊ手続補正書（瞳 □長官殿 １、＠＃４）耘 虐昭和５９年特許
願第２５２５１２号 ２、発明の名称 半導体装置 ３、補正をする者 刺牛との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社 ４、代理人 住所 神奈川県川崎市中原区上小田中１０１５番地冨士
通株式会社内 （６４３３）氏名 弁理士 松 岡 宏
四 部電話 川崎（０４４） ｍ−１１１１内線（
２−２６３０）明細書 １、発明の名称 半導体装置 ２、特許請求の範囲 １、化合物半導体基体の（１１１）面に電界効果トラン
ジスタ素子が形成され、該基体面上の絶縁膜によって該
半導体基体に生ずる応力により、該電界効果トランジス
タ素子のチャネル領域の多数キャリア濃度を減少させる
極性の圧電分極が形成されてなることを特徴とする半導
体装置。 ２、 前記電界効果トランジスタ素子がｎチャネル形で
あり、前記基体面が（１１１）Ａ面であって、前記絶縁
膜により前記半導体基体に引張応力を生ずることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ３、 前記電界効果トランジスタ素子がｎチャネル形で
あり、前記基体面が（１１１）Ｂ面であって、前記絶縁
膜により前記半導体基体に圧縮応力を生ずることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ４、前記電界効果トランジスタ素子がｐチャネル形であ
り、前記基体面が（１１１）Ａ面であって、前記絶縁膜
により前記半導体基体に圧縮応力を生ずることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ５゜前記電界効果トランジスタ素子がｐチャネル形であ
り、前記基体面が（１１１）Ｂ面であって、前記絶縁膜
により前記半導体基体に引張応力を生ずることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ６、 前記電界効果トランジスタ素子にｎチャネル形と
ｐチャネル形とが含まれ、少なくとも一方のチャネル形
の該素子に前記絶縁膜が選択的に設けられてなることを
特徴とする特許請求の範囲第１項乃至第５項記載の半導
体装置。 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は半導体装置、特に化合物半導体電界効果トラン
ジスタ素子について、ショートチャネル効果が抑制され
、均等な特性が得られる半導体装置に関する。 マイクロエレクトロニクスは現代産業進展の基盤となり
、また社会生活に大きい影響を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン（Ｓｉ）半導
体装置であって、トランジスタ素子の微細化によって高
速化と集積度の増大に大きい効果をあげている。 更にシリコンの物性に基づく限界を趨える動作速度の向
上などを実現するために、キャリアの移動度がシリコン
より温かに大きい砒化ガリウム（ＧａＡｓ）などの化合
物半導体を用いる半導体装置が開発されている。 化合物半導体を用いるトランジスタとしては、その製造
工程が簡単であるなどの理由によって電界効果トランジ
スタ、特にショットキバリア形電界効果トランジスタの
開発が先行しているが、その特徴を十分に発揮した集積
回路装置の実用化への努力が重ねられている。 〔従来の技術〕 ショットキバリア形電界効果トランジスタ（以下ＭＥＳ
ＦＥＴと略称する）は現在化合物半導体、特にＧａＡ
ｓを半導体材料とする例が多いが、その構造の一例を第
５図の模式側断面図に示す。 図に示す従来例においては、・半絶縁性ＧａＡｓ基板１
１の（１００）面に、例えばイオン注入法によってｎ形
チャネル層１２が形成され、このｎ形チャネル層１２上
にショットキ接触するゲート電極１３が配設される。 このゲート電極１３をマスクとするイオン注入法によっ
て不純物が導入されて、ｎ形チャネル層１２より高不純
物濃度の♂形ソース及びドレイン領域１４が形成され、
絶縁膜１５が被着されて、♂形ソース及びドレイン領域
１４にオーミック接触するソース及びドレイン電極１６
が配設される。 上述の如きＭＥＳ ＦＥＴを素子として集積回路装置を
構成する場合に必要なＭＥＳ ＦＥＴ素子の特性を規定
する主要なパラメータとして、ゲート闇値電圧■い並び
に伝達コンダクタンスｇ１もしくはｇ。 の電圧に依存しない因子であるに値（Ｋ＝εμＷ。 ／２ａＬ、Ｈａはチャネル層の深さ、εはチャネル層の
誘電率、μはキャリアの移動度、Ｗ、はゲート幅、Ｌ、
はゲート長）がある。 前記従来例ではこのゲート閾値電圧■い及びに値の制御
を、イオン注入条件によりｎ型チャネル層１２の深さａ
、キャリア濃度を選択することにより実施している。 上述の如きＭＥＳ ＦＥＴを素子として集積回路装置が
構成され、その高速化、高集積化のためにＭＥｓＰＥＴ
素子の微細化が進められそのゲート長が短縮されるに伴
って、ゲート閾値電圧Ｖｔｈ及びに値等の特性の期待さ
れる値からの変動幅が次第に大きくなり、かつこの変動
はＧａＡｓ半導体基体の晶帯軸に対するゲートの方向に
よって異なる。 第６図は、ゲート幅方向がＧａＡｓ （１００）単結晶
面上で直交する晶帯軸（０１１）方向と（０１１）方向
であるＭＥＳ ＰＥＴの、ゲート闇値電圧■いの変動の
例を示し、ゲート長が２Ｉｒｍ程度以下において、（０
１１）方向ではプラス側に変動する傾向があるのに対し
て、（０１１）方向ではマイナス側に大きく変動してい
る。 従って？’ｌＥＳ Ｆｌｌ’Ｔ素子をこの様に２方向に
配置した集積回路装置では、例えば製造プロセス中のば
らつき等によりゲート長が設計値からずれた場合に、ゲ
ート闇値電圧Ｖｔｈがそれぞれ大幅に変動して目的とす
る回路動作が得られないために、従来は通常ゲート方向
を一方向に限っている。 先に述べた所謂ショートチャネル効果の原因として、ソ
ース及びドレイン領域１４に導入された高濃度の不純物
のチャネル層１２への侵入と、主として絶縁膜１５によ
って半導体基体に生ずる圧電分極の効果が注目されてい
る。 この圧電分極による特性の変動は、Ｍｌ！Ｓ ＦＥＴ素
子の半導体基体に接して設けられる絶縁膜１５、ゲート
電極１３などが半導体基体に及ぼす応力によって化合物
半導体基体に圧電分極を生じ、チャネル層１２における
キャリアの分布が変化してショットキ空乏層が伸縮する
ためにゲート閾値電圧Ｖｔｋが変動するものであり、応
力方向と晶帯軸方向とによって定まる圧電分極の極性に
より、その変動方向がプラス側又はマイナス側となる。 （例えばＰ、Ｍ、１ｓｂｅｃｋ ｅｔ ａｌ、； ＩＥ
ＥＨＴｒａｎｓａｃｔｉｏｎｓｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ、 Ｖｏｌ、ＢＤ−３１＋ Ｎｏ
１０＋ Ｏｃｔ。 １９８４ 参照） またに値についても同様に、圧電分極で生じた電荷によ
るチャネル層の深さａの変化によってその変動が現れる
。 〔発明が解決しようとする問題点〕 以上の説明の如〈従来の構造では、化合物半導体電界効
果トランジスタのゲート閾値電圧、Ｋ値などの特性の変
動がゲート長の短縮とともに極めて大きくなり、集積回
路装置の素子の微細化、高集積化等を進めても素子特性
のばらつきが大きく、その実用化は甚だ困難である。 この様な現状をこえて、ＦＥＴ素子を一層微細化して特
性が安定し、集積度の増大が可能である半導体装置が強
く要望されている。 〔問題点を解決するための手段〕 前記問題点は、化合物半導体基体の（１１１）面に電界
効果トランジスタ素子が形成され、該基体面上の絶縁膜
によって該半導体基体に生ずる応力により、該電界効果
トランジスタ素子のチャネル領域の多数キャリア濃度を
減少させる極性の圧電分極が形成されてなる本発明によ
る半導体装置により解決される。 〔作 用〕 ＧａＡｓ半導体基体の（１１１）４面上に、ゲート幅方
向′が（１１２）及びＣｌｌ０）方向のゲート電極を例
えばタングステンシリサイド（ＷＳｉ）で形成し、二酸
化シリコン（Ｓｉｎｇ）膜を被着したときの圧電分極電
荷の分布を第４図（ａ）及び（１）ｌに示す。同図にお
いて、Ａはｌ ＸＩＱ”ｃｏ＋−”以上、Ｂは５Ｘ１０
”ａｍ−’以上、ＣはＩ ＸＩＯ”ａｍ−’以上、Ｄは
５Ｘ１０”ａｍ−’以上の濃度を、また−はマイナス、
無符号はプラスの電荷を表す。 同図に見られる様に、この（１１１）４面上の直交する
（１１２）方向と（ＩＩＯ）方向の圧電分極電荷の分布
は極めて良く一致し、この場合にはチャネル領域で実効
的にマイナスの電荷となる。 また（１１１）Ｂ面では同図の符号を反転した分布とな
り、圧電分極電荷はチャネル領域で実効的にプラスとな
る。更に絶縁膜として、半導体基体に圧縮応力を及ぼす
Ｓｉｎｇに代えて引張応力を及ぼす窒化シリコン（Ｓｉ
Ｊ、）を用いれば、（１１１）Ａ面ではチャネル領域で
実効的にプラスとなり、（１１１）Ｂ面ではチャネル領
域で実効的にマイナスとなる圧電分極電荷を生ずる。こ
れらの場合にも、基体面上で直交する（１１２）方向と
Ｃｌｌ０）方向の電荷の分布は相互に良く一致している
。 従ってこの（１１１）Ａ面及び（１１１）Ｂ面上では総
ての相互に直交する２方向について圧電分極の特性が−
敗し、短チャネルのＰＥＴを相互に直交する任意の２方
向に設定しても、方向の異なるＦＥＴ間に特性の差を生
じない。しかも直交に限らず３６０度全角度においてゲ
ート閾値電圧は均一である。 この様な特性を有する（１１１）面上で、チャネル領域
の導電形に応じて、その多数キャリア濃度を実効的に減
少させる極性の適量の圧電分極電荷を生ずる絶縁膜を選
択することにより、ショートチャネル効果によるゲート
閾値電圧の変動及びに値の減少を抑制して、ゲート長（
チャネル長）の如何にかかわらずゲート闇値電圧特性が
均一であり、かつに値がより高くなるＰＩＮ？素子を形
成すること。 が出来る。 （実施例〕 以下本発明を実施例により具体的に説明する。 第１図（ａｌはＧａＡｓ ＭＩＥＳ ＰＥＴにかかる本
発明の第１及び第２の実施例を示す模式側断面図である
。 第１の実施例はｎチャネル形のＧａＡｓ ＭＢＳ ＦＥ
Ｔであり、例えば下記の様に製造される。 半絶縁性ＧａＡｓ基板１の（１１１）Ｂ面に、例えばシ
リコン（Ｓｔ）をエネルギー５９ｋｅＶで、ドーズ量１
．０×１０″”３−”程度にイオン注入し、温度８５０
℃、時間１５分間程度の活性化熱処理を行ってｎ形チャ
ネル領域２を形成する。 基板１面上に、例えばタングステンシリサイド（ＷｓＳ
ｔｓ）を用いて、厚さ４００ｎｍ程度のゲート電極３を
形成する。 ゲート電極３をマスクとして、基板１に例えばＳｉをエ
ネルギー１７５ｋｅＶで、ドーズ量１．７×１０″ａｌ
ｌ−露程度にイオン注入し、温度７５０℃、時間１０分
間程度の活性化熱処理を行って、１形ソース、ドレイン
領域４を形成する。 例えばプラズマ化学気相成長方法（Ｐ−ＣＶＤ法）によ
り絶縁膜５として、ＳｉＪ＊を厚さ例えば３００ｎｍ程
度に、基板１面上に被着する。 なお比較試料として、絶縁膜５を厚さが同一のＳｉＯ２
、及びシリコン窒化酸化物（ＳｉＮｘＯｙ）とした試料
を準備している。 ♂形ソース、ドレイン領域４上で絶縁膜５に開口を設け
、例えば蒸着法により金ゲルマニウム／金（＾ｕＧｅ
／＾Ｕ）などを用いて、ソース、ドレイン電極６等を厚
さ３００ｎｍ程度に形成する。 更に比較試料として、半絶縁性ＧａＡｓ基板の（１１１
）Ａ面に前記全工程を同様に実施した試料を準備してい
る。 ｎチャネル形ＧａＡｓ ＭＥＳ ＦＥＴにかかる本第１
の実施例及び比較試料の特性の例を第２図に示す、同図
（ａ）及び（ｂｌは（１１１）Ｂ面、（Ｃ１及び（ｄｌ
は（１１１）Ａ面の場合について、それぞれゲート閾値
電圧Ｖｔｈ、 Ｋ値のゲート長との相関を表す。 （１１１）Ｂ面上では、５ｉｓＮ＊はゲート閾値電圧Ｖ
ｔｂのゲート長依存性が最少、ゲート長し５ｐｔａ程度
以下のに値が最大で、両特性は短チャネル長まで素直に
伸びている。これに比較して、ＳｉＯ□は変動が量も大
きく 、５ｔＮｘＯｙは両者の中間の特性を示している
。従って（１１１）Ｂ面のｎチャネルＰＢＴ素子では、
５ｉｓＮ＊膜がゲート閾値電圧Ｖいの均一化に有効であ
り、またに値の特性も良くなる。 また（１１１）Ａ面上では反対に、Ｓｉｎｇの両特性は
短チャネル長まで素直に伸びて最良で、５ｉｉＮ＊の変
動が最も大きい。よって（１１１）Ａ面のｎチャネルＦ
ＥＴ素子では、Ｓｉ０ｇ膜がゲート閾値電圧Ｖｔｈの均
一化に有効であり、またに値の特性も良くなる。 次ぎに第２の実施例はｐチャネル形のＧａＡｓ ＭＥＳ
ＦＩＥＴであり、前記ｎチャネル形とは下記の点が相違
する。 まず、半絶縁性ＧａＡｓ基板１の（１１１）Ａ面を用い
、ｐ形チャネル領域２は例えばマグネシウム（Ｍｇ）を
エネルギー５０ｋｅＶで、ドーズ量３．０Ｘ１０”ａｍ
−”程度にイオン注入し、温度１０００℃、時間６秒間
程度の活性化熱処理を行い、り形ソース、ドレイン領域
４は例えば？Ｉｇをエネルギー１５０ｋｅＶで、ドーズ
量６．０Ｘ１０Ｉｆｆロ一２程度にイオン注入し、温度
９５０℃、時間６秒間程度の活性化熱処理を行って形成
する。 またソース、ドレイン電極６等は例えば金亜鉛／金（Ａ
ｕＺｎ／Ａｕ）などを用いて形成する。 絶縁膜５は前記実施例と同様に厚さ３００ｎｍ程度の５
ｉＪｎ膜とし、他に比較試料として絶縁膜５を厚さが同
一の５ｉＯｔｓ及びＳｉＮ、０．とした試料を準備して
いる。更に前記実施例と同様に、半絶縁性ＧａＡｓ基板
の（１１１）Ｂ面に前記全工程を同様に実施した試料も
製作する。 ｐチャネル形ＧａＡｓ ＭＥＳ ＦＥＴにかかる本第２
の実施例及び比較試料のゲート閾値電圧■、いに値のゲ
ート長との相関を、（１１１）Ａ面を用いた例を第３図
（ａ）及び（ｂ）、（１１１）Ｂ面を用いた例を第３図
（Ｃ１及び（ｄｌに示す。 ｐチャネル形ではｎチャネル形とは反対に、（１１１）
Ａ面上ではＳｉＪオの両特性は短チャネル長まで素直に
伸びて最良で、ＳｉＯ□の変動が最も大きく、５ｉＮＸ
Ｏｙは両者の中間の特性を示し、また（１１１）Ｂ面上
では明らかにＳｉ０ｇ膜が最良である。 先に述べた如（５ｉＪ４は前記実施例のＧａＡｓ半導体
基体のチャネル領域に圧縮応力を及ぼして、そのチャネ
ル領域に（１１１）Ｂ面ならば実効的にマイナス、（１
１１）Ａ面ならば実効的にプラスの圧電分極電荷を生ず
る。圧電分極電荷がマイナスの場合にはｎチャネル形、
プラスの場合にはｐチャネル形のキャリア濃度が実効的
に減少して、ショートチャネル効果によるゲート閾値電
圧の変動及びに値の減少が抑制される。これに対して逆
の組合せでは、チャネル領域のキャリア濃度が実効的に
増加して特性変動が増加する。 この理由は未だ明確ではないが、ゲート長が短くなるに
つれてゲート電圧によるキャリヤの制御が不十分となり
、ソースからドレインへ向うキャリヤのうち、基板内の
チャネル領域の深い部分を走行するキャリヤの割合が増
大する。そのためにｎチャネルの場合はゲート閾値電圧
が下がり、ｐチャネルでは上がる。 そこで本発明は、例えばｎチャネルの場合においては、
基板のチャネル領域に圧電分極によるマイナスの電荷を
分布させ、チャネル領域の深い部分を走行するキャリヤ
の数を減らしてしまうことにより、上記のゲート闇値電
圧Ｖｔｈの低下を防止している。勿論チャネル領域の浅
い領域を走行するキャリヤについても圧電分極により分
布する電荷の影響を受けるが、元々その数が大であるた
めに深い領域のキャリヤの如き影響はないものと考察さ
れる。 またＳｉＯ□はＧａＡｓ半導体基体に引張応力を及ぼし
て、圧電分極電荷の符号が５ｉｓＮ＋の場合の反対とな
るが、圧電分極電荷の符号とチャネル導電形とが前記と
同一の組合せのときに同様の効果が得られる。 なおＳｉＮ、０アはＳｉ３Ｎ、とＳｉｎｇとの中間の性
賀を宵し、組成ｘ、ｙの値によっては半導体基体に応力
を及ぼさず圧電分極を生じない。従ってこの場合のＧａ
＾ｓ ｌ！Ｓ ＰＥＴの特性にはチャネル領域のキャリ
ア濃度の実効的増減の効果が現れない。 次に第１図（ｂ）は、ＧａＡｓ ＭＥＳ ＰＥＴ素子に
よるコンプリメンタリ回路を形成した本発明の第３の実
施例を示す模式側断面図であり、例えば下記の様に製造
される。 半絶縁性ＧａＡｓ基板１の（１１１）Ｂ面に、前記２実
施例と同様に、ｎ形チャネル領域２７及びｐ形チャネル
領域２．を形成し、ゲート電極３ｆｉ、３．を設けて、
１形ソース、ドレイン領域４７及びｐ＋形ソース、ドレ
イン領域４．を形成する。 例えばプラズマ化学気相成長方法（Ｐ−ＣＶＤ法）によ
り、まず５ｉ３Ｎ１を厚さ例えば４００ｎｍ程度にｎチ
ャネル形素子上に選択的に被着して絶縁膜５Ａとし、次
いでＳｉＯ□を厚さ例えば４００ｎｍ程度に基板１全面
上に被着して絶縁膜５Ｂとする。 ソース、ドレイン領域４．．４．上で絶縁膜５Ａ及び５
Ｂに開口を設けて、ソース、ドレイン電極６．．６．等
を形成する。 本実施例のｐチャネル形素子上の絶縁膜はＳｉＯ□より
なる５Ｂであって、基板１のチャネル領域２゜には引張
応力が加わる。ｎチャネル形素子上の絶縁膜は、Ｓｉ：
＋Ｎ＊よりなる５ＡとＳｉｎｇよりなる５Ｂとの２重構
造であるが、例えば前記の如くその厚さを選択すること
により基板１に所要の圧縮応力が加わる。 これらの応力により、先に述べた如くゲート閾値電圧の
変動及びに値の減少が抑制され、ショートチャネル効果
が改善されたコンプリメンタリ回路を形成することが出
来る。 本実施例では（１１１）Ｂ面のｎチャネル形素子上の絶
縁膜を２重構造としているが、この面のｐチャネル形素
子、（１１１）Ａ面の任意のチャネル形の素子上の絶縁
膜を２重構造として同様の効果を得ることも可能であり
、また各チャネル形素子にそれぞれ選択的に絶縁膜を設
けることも当然に可能である。 以上の説明はＧａＡｓ ＭＥＳ ＦＥＴを対象としてい
るが、他の化合物半導体材料、例えばインジウム燐（Ｉ
ｎＰ）、インジウムガリウム砒素燐（ＩｎＧａＡｓＰ）
等の閃亜鉛鉱構造のｍ−ｖ族又はｎ−ｖｉ族化合物半導
体を用いても同様の効果が得られる。これは基板表面の
結晶構造が圧電分極の電荷分布に影響を及ぼすからであ
る。 また接合形、ＭＩＳ形もしくはヘテロ接合近傍゛の２次
元キャリアガスをチャネルとする高移動度の電界効果ト
ランジスタについても、本発明の方法により同様の効果
が得られる。 〔発明の効果〕 以上説明した如く本発明によれば、ｎチャネル形及びｐ
チャネル形の化合物半導体電界効果トランジスタについ
て、チャネル長を短縮して、ゲート閾値電圧、Ｋ値等の
特性を均一に向上することが可能となり、化合物半導体
集積回路装置の実用化に大きい効果が得られる。 ４、図面の簡単な説明 第１図は本発明の実施例を示す模式側断面図、第２図及
び第３図は本発明の実施例及び比較例の特性を示す図、 第４図は（１１１）Ｂ面上、ゲート幅が（１１２）及び
Ｃｌｌ０）方向で、Ｓｉ０ｇ膜を被着したときの圧電分
極電荷の分布図、 第５図はＭｌ！Ｓ Ｆ［！Ｔの従来例を示す模式側断面
図、第６図はＭＢ２ ＦＥＴの特性の従来例を示す図で
ある。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はチャネル領域、 ３はゲート電極、 ４はソース、ドレイン領域、 ５．５Ａ及び５Ｂは絶縁膜、 ６はソース、ドレイン電極、 添字ｎはｎチャネル形、 添字ｐはｐチャネル形を示す。 奈 ｚ ｙｖ （／／／）Ｂ面Ｇｏ
ＬＤ ２．０ ３．０ ４１） ５６ Ｇ、０り
一−Ｆ女 〔β代〕 （＆ｐ） ゲート長 〔μ九〕 ′Ｖ−２図 （／ＩＩ）Ａｒｆｌ （Ｃ）
？Ｌモヤ≠Ｉしｏ、ｏ ｒ、ｏ ｚｏ ユｏ
ｔ、ａ ｓ、ｏ ｃ、。 す′−１僅 Ｃμｍ−Ｊ （ｄ） ゲート長 （μ鱈） σＯ１，（ｌ ｚ、ｏ ｉｏ ｔ、ｏ ！Ａ
Ｃ，。 ケ゛−ト長 〔μ鴨Ｊ （し） ｅＬ＆ ０．８ ＋、０ ２．０ ３．０４Ｄ ５
．（１ヶ゛−１ｋ （Ｊ慨） ＜ｄ＞ 乞ト長 ＯＡ笈Ｊ 茶 ４ ［１（＋＋＋）Ａ面 （ａ＞ （）Ｃｔｔ２］ ７球 ＜ｂ＞ ＯｃＩＴｏ３ 亭 Ｃ図 （（ｏｏ）面
び第３図は本発明の実施例及び比較例の特性を示す図、 第４図は（１１１）Ｂ面上、ゲート幅が（１１２）及び
（１１０）方向で、ＳｉＯ□膜を被着したときの圧電分
極電荷の分布図、 第５図はＭＥＳ ＦＥＴの従来例を示す模式側断面図、
第６図はＭＥＳ ＦＥＴの特性の従来例を示す図である
。 図において、 ■は半絶縁性ＧａＡｓ基板、 ２はチャネル領域、 ３はゲート電極、 ４はソース、ドレイン領域、 ５．５八及び５Ｂは絶縁膜、 ６はソース、ドレイン電極、 添字ｎはｎチャネル形、 添字ｐはｐチャネル形を示す。 草 １ 図 （ｂ） 奈 ２ 犯 、＜；＆Ｉ σ０． １．０ ２．０ ３．０ ４ρ ５０６０り一
−Ｆ女 〔μ代〕 （ト〕 ゲ°°−Ｆ長 〔μへ〕 菓 ２ 図 （Ｃ） ０．０ ＋、０ ２．０ １０ ｔ、０ ５．０
１．．０プ゛−ト長 〔ｌ電） （ｄ） ブーＦ長 （Ａ尻） ｆ、３ 囚 （α） ｏ、Ｑ １．ＯＺ、□ ｓ、０ ４．０ ！、（
ｌ Ｇ、０セフ°゛−ト 長 〔μ％Ｊ（
し） ０、Ｇ６Ｊｌ＋、０ ２．０ ３．Ｑ ω５．Ｏ
ドアーー）−ｌ（メス１（） 茅 ４ 圏 （ａ＞ （）ｒｎ：１ｊ （ｂ＞ （Ｅ） （ＩＴ□） 茅 乙 図 ０ ＋、０ ２．０ ３．□ ４．０
５−０ ＆、０プ゛−）長 〔μ
帆Ｊ手続補正書（瞳 □長官殿 １、＠＃４）耘 虐昭和５９年特許
願第２５２５１２号 ２、発明の名称 半導体装置 ３、補正をする者 刺牛との関係 特許出願人 住所 神奈川県用崎市中原区上小田中１０１５番地（５
２２）名称富士通株式会社 ４、代理人 住所 神奈川県川崎市中原区上小田中１０１５番地冨士
通株式会社内 （６４３３）氏名 弁理士 松 岡 宏
四 部電話 川崎（０４４） ｍ−１１１１内線（
２−２６３０）明細書 １、発明の名称 半導体装置 ２、特許請求の範囲 １、化合物半導体基体の（１１１）面に電界効果トラン
ジスタ素子が形成され、該基体面上の絶縁膜によって該
半導体基体に生ずる応力により、該電界効果トランジス
タ素子のチャネル領域の多数キャリア濃度を減少させる
極性の圧電分極が形成されてなることを特徴とする半導
体装置。 ２、 前記電界効果トランジスタ素子がｎチャネル形で
あり、前記基体面が（１１１）Ａ面であって、前記絶縁
膜により前記半導体基体に引張応力を生ずることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ３、 前記電界効果トランジスタ素子がｎチャネル形で
あり、前記基体面が（１１１）Ｂ面であって、前記絶縁
膜により前記半導体基体に圧縮応力を生ずることを特徴
とする特許請求の範囲第１項記載の半導体装置。 ４、前記電界効果トランジスタ素子がｐチャネル形であ
り、前記基体面が（１１１）Ａ面であって、前記絶縁膜
により前記半導体基体に圧縮応力を生ずることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ５゜前記電界効果トランジスタ素子がｐチャネル形であ
り、前記基体面が（１１１）Ｂ面であって、前記絶縁膜
により前記半導体基体に引張応力を生ずることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ６、 前記電界効果トランジスタ素子にｎチャネル形と
ｐチャネル形とが含まれ、少なくとも一方のチャネル形
の該素子に前記絶縁膜が選択的に設けられてなることを
特徴とする特許請求の範囲第１項乃至第５項記載の半導
体装置。 ３、発明の詳細な説明 〔産業上の利用分野〕 本発明は半導体装置、特に化合物半導体電界効果トラン
ジスタ素子について、ショートチャネル効果が抑制され
、均等な特性が得られる半導体装置に関する。 マイクロエレクトロニクスは現代産業進展の基盤となり
、また社会生活に大きい影響を与えている。現在このマ
イクロエレクトロニクスの主役はシリコン（Ｓｉ）半導
体装置であって、トランジスタ素子の微細化によって高
速化と集積度の増大に大きい効果をあげている。 更にシリコンの物性に基づく限界を趨える動作速度の向
上などを実現するために、キャリアの移動度がシリコン
より温かに大きい砒化ガリウム（ＧａＡｓ）などの化合
物半導体を用いる半導体装置が開発されている。 化合物半導体を用いるトランジスタとしては、その製造
工程が簡単であるなどの理由によって電界効果トランジ
スタ、特にショットキバリア形電界効果トランジスタの
開発が先行しているが、その特徴を十分に発揮した集積
回路装置の実用化への努力が重ねられている。 〔従来の技術〕 ショットキバリア形電界効果トランジスタ（以下ＭＥＳ
ＦＥＴと略称する）は現在化合物半導体、特にＧａＡ
ｓを半導体材料とする例が多いが、その構造の一例を第
５図の模式側断面図に示す。 図に示す従来例においては、・半絶縁性ＧａＡｓ基板１
１の（１００）面に、例えばイオン注入法によってｎ形
チャネル層１２が形成され、このｎ形チャネル層１２上
にショットキ接触するゲート電極１３が配設される。 このゲート電極１３をマスクとするイオン注入法によっ
て不純物が導入されて、ｎ形チャネル層１２より高不純
物濃度の♂形ソース及びドレイン領域１４が形成され、
絶縁膜１５が被着されて、♂形ソース及びドレイン領域
１４にオーミック接触するソース及びドレイン電極１６
が配設される。 上述の如きＭＥＳ ＦＥＴを素子として集積回路装置を
構成する場合に必要なＭＥＳ ＦＥＴ素子の特性を規定
する主要なパラメータとして、ゲート闇値電圧■い並び
に伝達コンダクタンスｇ１もしくはｇ。 の電圧に依存しない因子であるに値（Ｋ＝εμＷ。 ／２ａＬ、Ｈａはチャネル層の深さ、εはチャネル層の
誘電率、μはキャリアの移動度、Ｗ、はゲート幅、Ｌ、
はゲート長）がある。 前記従来例ではこのゲート閾値電圧■い及びに値の制御
を、イオン注入条件によりｎ型チャネル層１２の深さａ
、キャリア濃度を選択することにより実施している。 上述の如きＭＥＳ ＦＥＴを素子として集積回路装置が
構成され、その高速化、高集積化のためにＭＥｓＰＥＴ
素子の微細化が進められそのゲート長が短縮されるに伴
って、ゲート閾値電圧Ｖｔｈ及びに値等の特性の期待さ
れる値からの変動幅が次第に大きくなり、かつこの変動
はＧａＡｓ半導体基体の晶帯軸に対するゲートの方向に
よって異なる。 第６図は、ゲート幅方向がＧａＡｓ （１００）単結晶
面上で直交する晶帯軸（０１１）方向と（０１１）方向
であるＭＥＳ ＰＥＴの、ゲート闇値電圧■いの変動の
例を示し、ゲート長が２Ｉｒｍ程度以下において、（０
１１）方向ではプラス側に変動する傾向があるのに対し
て、（０１１）方向ではマイナス側に大きく変動してい
る。 従って？’ｌＥＳ Ｆｌｌ’Ｔ素子をこの様に２方向に
配置した集積回路装置では、例えば製造プロセス中のば
らつき等によりゲート長が設計値からずれた場合に、ゲ
ート闇値電圧Ｖｔｈがそれぞれ大幅に変動して目的とす
る回路動作が得られないために、従来は通常ゲート方向
を一方向に限っている。 先に述べた所謂ショートチャネル効果の原因として、ソ
ース及びドレイン領域１４に導入された高濃度の不純物
のチャネル層１２への侵入と、主として絶縁膜１５によ
って半導体基体に生ずる圧電分極の効果が注目されてい
る。 この圧電分極による特性の変動は、Ｍｌ！Ｓ ＦＥＴ素
子の半導体基体に接して設けられる絶縁膜１５、ゲート
電極１３などが半導体基体に及ぼす応力によって化合物
半導体基体に圧電分極を生じ、チャネル層１２における
キャリアの分布が変化してショットキ空乏層が伸縮する
ためにゲート閾値電圧Ｖｔｋが変動するものであり、応
力方向と晶帯軸方向とによって定まる圧電分極の極性に
より、その変動方向がプラス側又はマイナス側となる。 （例えばＰ、Ｍ、１ｓｂｅｃｋ ｅｔ ａｌ、； ＩＥ
ＥＨＴｒａｎｓａｃｔｉｏｎｓｏｎ Ｅｌｅｃｔｒｏｎ
Ｄｅｖｉｃｅｓ、 Ｖｏｌ、ＢＤ−３１＋ Ｎｏ
１０＋ Ｏｃｔ。 １９８４ 参照） またに値についても同様に、圧電分極で生じた電荷によ
るチャネル層の深さａの変化によってその変動が現れる
。 〔発明が解決しようとする問題点〕 以上の説明の如〈従来の構造では、化合物半導体電界効
果トランジスタのゲート閾値電圧、Ｋ値などの特性の変
動がゲート長の短縮とともに極めて大きくなり、集積回
路装置の素子の微細化、高集積化等を進めても素子特性
のばらつきが大きく、その実用化は甚だ困難である。 この様な現状をこえて、ＦＥＴ素子を一層微細化して特
性が安定し、集積度の増大が可能である半導体装置が強
く要望されている。 〔問題点を解決するための手段〕 前記問題点は、化合物半導体基体の（１１１）面に電界
効果トランジスタ素子が形成され、該基体面上の絶縁膜
によって該半導体基体に生ずる応力により、該電界効果
トランジスタ素子のチャネル領域の多数キャリア濃度を
減少させる極性の圧電分極が形成されてなる本発明によ
る半導体装置により解決される。 〔作 用〕 ＧａＡｓ半導体基体の（１１１）４面上に、ゲート幅方
向′が（１１２）及びＣｌｌ０）方向のゲート電極を例
えばタングステンシリサイド（ＷＳｉ）で形成し、二酸
化シリコン（Ｓｉｎｇ）膜を被着したときの圧電分極電
荷の分布を第４図（ａ）及び（１）ｌに示す。同図にお
いて、Ａはｌ ＸＩＱ”ｃｏ＋−”以上、Ｂは５Ｘ１０
”ａｍ−’以上、ＣはＩ ＸＩＯ”ａｍ−’以上、Ｄは
５Ｘ１０”ａｍ−’以上の濃度を、また−はマイナス、
無符号はプラスの電荷を表す。 同図に見られる様に、この（１１１）４面上の直交する
（１１２）方向と（ＩＩＯ）方向の圧電分極電荷の分布
は極めて良く一致し、この場合にはチャネル領域で実効
的にマイナスの電荷となる。 また（１１１）Ｂ面では同図の符号を反転した分布とな
り、圧電分極電荷はチャネル領域で実効的にプラスとな
る。更に絶縁膜として、半導体基体に圧縮応力を及ぼす
Ｓｉｎｇに代えて引張応力を及ぼす窒化シリコン（Ｓｉ
Ｊ、）を用いれば、（１１１）Ａ面ではチャネル領域で
実効的にプラスとなり、（１１１）Ｂ面ではチャネル領
域で実効的にマイナスとなる圧電分極電荷を生ずる。こ
れらの場合にも、基体面上で直交する（１１２）方向と
Ｃｌｌ０）方向の電荷の分布は相互に良く一致している
。 従ってこの（１１１）Ａ面及び（１１１）Ｂ面上では総
ての相互に直交する２方向について圧電分極の特性が−
敗し、短チャネルのＰＥＴを相互に直交する任意の２方
向に設定しても、方向の異なるＦＥＴ間に特性の差を生
じない。しかも直交に限らず３６０度全角度においてゲ
ート閾値電圧は均一である。 この様な特性を有する（１１１）面上で、チャネル領域
の導電形に応じて、その多数キャリア濃度を実効的に減
少させる極性の適量の圧電分極電荷を生ずる絶縁膜を選
択することにより、ショートチャネル効果によるゲート
閾値電圧の変動及びに値の減少を抑制して、ゲート長（
チャネル長）の如何にかかわらずゲート闇値電圧特性が
均一であり、かつに値がより高くなるＰＩＮ？素子を形
成すること。 が出来る。 （実施例〕 以下本発明を実施例により具体的に説明する。 第１図（ａｌはＧａＡｓ ＭＩＥＳ ＰＥＴにかかる本
発明の第１及び第２の実施例を示す模式側断面図である
。 第１の実施例はｎチャネル形のＧａＡｓ ＭＢＳ ＦＥ
Ｔであり、例えば下記の様に製造される。 半絶縁性ＧａＡｓ基板１の（１１１）Ｂ面に、例えばシ
リコン（Ｓｔ）をエネルギー５９ｋｅＶで、ドーズ量１
．０×１０″”３−”程度にイオン注入し、温度８５０
℃、時間１５分間程度の活性化熱処理を行ってｎ形チャ
ネル領域２を形成する。 基板１面上に、例えばタングステンシリサイド（ＷｓＳ
ｔｓ）を用いて、厚さ４００ｎｍ程度のゲート電極３を
形成する。 ゲート電極３をマスクとして、基板１に例えばＳｉをエ
ネルギー１７５ｋｅＶで、ドーズ量１．７×１０″ａｌ
ｌ−露程度にイオン注入し、温度７５０℃、時間１０分
間程度の活性化熱処理を行って、１形ソース、ドレイン
領域４を形成する。 例えばプラズマ化学気相成長方法（Ｐ−ＣＶＤ法）によ
り絶縁膜５として、ＳｉＪ＊を厚さ例えば３００ｎｍ程
度に、基板１面上に被着する。 なお比較試料として、絶縁膜５を厚さが同一のＳｉＯ２
、及びシリコン窒化酸化物（ＳｉＮｘＯｙ）とした試料
を準備している。 ♂形ソース、ドレイン領域４上で絶縁膜５に開口を設け
、例えば蒸着法により金ゲルマニウム／金（＾ｕＧｅ
／＾Ｕ）などを用いて、ソース、ドレイン電極６等を厚
さ３００ｎｍ程度に形成する。 更に比較試料として、半絶縁性ＧａＡｓ基板の（１１１
）Ａ面に前記全工程を同様に実施した試料を準備してい
る。 ｎチャネル形ＧａＡｓ ＭＥＳ ＦＥＴにかかる本第１
の実施例及び比較試料の特性の例を第２図に示す、同図
（ａ）及び（ｂｌは（１１１）Ｂ面、（Ｃ１及び（ｄｌ
は（１１１）Ａ面の場合について、それぞれゲート閾値
電圧Ｖｔｈ、 Ｋ値のゲート長との相関を表す。 （１１１）Ｂ面上では、５ｉｓＮ＊はゲート閾値電圧Ｖ
ｔｂのゲート長依存性が最少、ゲート長し５ｐｔａ程度
以下のに値が最大で、両特性は短チャネル長まで素直に
伸びている。これに比較して、ＳｉＯ□は変動が量も大
きく 、５ｔＮｘＯｙは両者の中間の特性を示している
。従って（１１１）Ｂ面のｎチャネルＰＢＴ素子では、
５ｉｓＮ＊膜がゲート閾値電圧Ｖいの均一化に有効であ
り、またに値の特性も良くなる。 また（１１１）Ａ面上では反対に、Ｓｉｎｇの両特性は
短チャネル長まで素直に伸びて最良で、５ｉｉＮ＊の変
動が最も大きい。よって（１１１）Ａ面のｎチャネルＦ
ＥＴ素子では、Ｓｉ０ｇ膜がゲート閾値電圧Ｖｔｈの均
一化に有効であり、またに値の特性も良くなる。 次ぎに第２の実施例はｐチャネル形のＧａＡｓ ＭＥＳ
ＦＩＥＴであり、前記ｎチャネル形とは下記の点が相違
する。 まず、半絶縁性ＧａＡｓ基板１の（１１１）Ａ面を用い
、ｐ形チャネル領域２は例えばマグネシウム（Ｍｇ）を
エネルギー５０ｋｅＶで、ドーズ量３．０Ｘ１０”ａｍ
−”程度にイオン注入し、温度１０００℃、時間６秒間
程度の活性化熱処理を行い、り形ソース、ドレイン領域
４は例えば？Ｉｇをエネルギー１５０ｋｅＶで、ドーズ
量６．０Ｘ１０Ｉｆｆロ一２程度にイオン注入し、温度
９５０℃、時間６秒間程度の活性化熱処理を行って形成
する。 またソース、ドレイン電極６等は例えば金亜鉛／金（Ａ
ｕＺｎ／Ａｕ）などを用いて形成する。 絶縁膜５は前記実施例と同様に厚さ３００ｎｍ程度の５
ｉＪｎ膜とし、他に比較試料として絶縁膜５を厚さが同
一の５ｉＯｔｓ及びＳｉＮ、０．とした試料を準備して
いる。更に前記実施例と同様に、半絶縁性ＧａＡｓ基板
の（１１１）Ｂ面に前記全工程を同様に実施した試料も
製作する。 ｐチャネル形ＧａＡｓ ＭＥＳ ＦＥＴにかかる本第２
の実施例及び比較試料のゲート閾値電圧■、いに値のゲ
ート長との相関を、（１１１）Ａ面を用いた例を第３図
（ａ）及び（ｂ）、（１１１）Ｂ面を用いた例を第３図
（Ｃ１及び（ｄｌに示す。 ｐチャネル形ではｎチャネル形とは反対に、（１１１）
Ａ面上ではＳｉＪオの両特性は短チャネル長まで素直に
伸びて最良で、ＳｉＯ□の変動が最も大きく、５ｉＮＸ
Ｏｙは両者の中間の特性を示し、また（１１１）Ｂ面上
では明らかにＳｉ０ｇ膜が最良である。 先に述べた如（５ｉＪ４は前記実施例のＧａＡｓ半導体
基体のチャネル領域に圧縮応力を及ぼして、そのチャネ
ル領域に（１１１）Ｂ面ならば実効的にマイナス、（１
１１）Ａ面ならば実効的にプラスの圧電分極電荷を生ず
る。圧電分極電荷がマイナスの場合にはｎチャネル形、
プラスの場合にはｐチャネル形のキャリア濃度が実効的
に減少して、ショートチャネル効果によるゲート閾値電
圧の変動及びに値の減少が抑制される。これに対して逆
の組合せでは、チャネル領域のキャリア濃度が実効的に
増加して特性変動が増加する。 この理由は未だ明確ではないが、ゲート長が短くなるに
つれてゲート電圧によるキャリヤの制御が不十分となり
、ソースからドレインへ向うキャリヤのうち、基板内の
チャネル領域の深い部分を走行するキャリヤの割合が増
大する。そのためにｎチャネルの場合はゲート閾値電圧
が下がり、ｐチャネルでは上がる。 そこで本発明は、例えばｎチャネルの場合においては、
基板のチャネル領域に圧電分極によるマイナスの電荷を
分布させ、チャネル領域の深い部分を走行するキャリヤ
の数を減らしてしまうことにより、上記のゲート闇値電
圧Ｖｔｈの低下を防止している。勿論チャネル領域の浅
い領域を走行するキャリヤについても圧電分極により分
布する電荷の影響を受けるが、元々その数が大であるた
めに深い領域のキャリヤの如き影響はないものと考察さ
れる。 またＳｉＯ□はＧａＡｓ半導体基体に引張応力を及ぼし
て、圧電分極電荷の符号が５ｉｓＮ＋の場合の反対とな
るが、圧電分極電荷の符号とチャネル導電形とが前記と
同一の組合せのときに同様の効果が得られる。 なおＳｉＮ、０アはＳｉ３Ｎ、とＳｉｎｇとの中間の性
賀を宵し、組成ｘ、ｙの値によっては半導体基体に応力
を及ぼさず圧電分極を生じない。従ってこの場合のＧａ
＾ｓ ｌ！Ｓ ＰＥＴの特性にはチャネル領域のキャリ
ア濃度の実効的増減の効果が現れない。 次に第１図（ｂ）は、ＧａＡｓ ＭＥＳ ＰＥＴ素子に
よるコンプリメンタリ回路を形成した本発明の第３の実
施例を示す模式側断面図であり、例えば下記の様に製造
される。 半絶縁性ＧａＡｓ基板１の（１１１）Ｂ面に、前記２実
施例と同様に、ｎ形チャネル領域２７及びｐ形チャネル
領域２．を形成し、ゲート電極３ｆｉ、３．を設けて、
１形ソース、ドレイン領域４７及びｐ＋形ソース、ドレ
イン領域４．を形成する。 例えばプラズマ化学気相成長方法（Ｐ−ＣＶＤ法）によ
り、まず５ｉ３Ｎ１を厚さ例えば４００ｎｍ程度にｎチ
ャネル形素子上に選択的に被着して絶縁膜５Ａとし、次
いでＳｉＯ□を厚さ例えば４００ｎｍ程度に基板１全面
上に被着して絶縁膜５Ｂとする。 ソース、ドレイン領域４．．４．上で絶縁膜５Ａ及び５
Ｂに開口を設けて、ソース、ドレイン電極６．．６．等
を形成する。 本実施例のｐチャネル形素子上の絶縁膜はＳｉＯ□より
なる５Ｂであって、基板１のチャネル領域２゜には引張
応力が加わる。ｎチャネル形素子上の絶縁膜は、Ｓｉ：
＋Ｎ＊よりなる５ＡとＳｉｎｇよりなる５Ｂとの２重構
造であるが、例えば前記の如くその厚さを選択すること
により基板１に所要の圧縮応力が加わる。 これらの応力により、先に述べた如くゲート閾値電圧の
変動及びに値の減少が抑制され、ショートチャネル効果
が改善されたコンプリメンタリ回路を形成することが出
来る。 本実施例では（１１１）Ｂ面のｎチャネル形素子上の絶
縁膜を２重構造としているが、この面のｐチャネル形素
子、（１１１）Ａ面の任意のチャネル形の素子上の絶縁
膜を２重構造として同様の効果を得ることも可能であり
、また各チャネル形素子にそれぞれ選択的に絶縁膜を設
けることも当然に可能である。 以上の説明はＧａＡｓ ＭＥＳ ＦＥＴを対象としてい
るが、他の化合物半導体材料、例えばインジウム燐（Ｉ
ｎＰ）、インジウムガリウム砒素燐（ＩｎＧａＡｓＰ）
等の閃亜鉛鉱構造のｍ−ｖ族又はｎ−ｖｉ族化合物半導
体を用いても同様の効果が得られる。これは基板表面の
結晶構造が圧電分極の電荷分布に影響を及ぼすからであ
る。 また接合形、ＭＩＳ形もしくはヘテロ接合近傍゛の２次
元キャリアガスをチャネルとする高移動度の電界効果ト
ランジスタについても、本発明の方法により同様の効果
が得られる。 〔発明の効果〕 以上説明した如く本発明によれば、ｎチャネル形及びｐ
チャネル形の化合物半導体電界効果トランジスタについ
て、チャネル長を短縮して、ゲート閾値電圧、Ｋ値等の
特性を均一に向上することが可能となり、化合物半導体
集積回路装置の実用化に大きい効果が得られる。 ４、図面の簡単な説明 第１図は本発明の実施例を示す模式側断面図、第２図及
び第３図は本発明の実施例及び比較例の特性を示す図、 第４図は（１１１）Ｂ面上、ゲート幅が（１１２）及び
Ｃｌｌ０）方向で、Ｓｉ０ｇ膜を被着したときの圧電分
極電荷の分布図、 第５図はＭｌ！Ｓ Ｆ［！Ｔの従来例を示す模式側断面
図、第６図はＭＢ２ ＦＥＴの特性の従来例を示す図で
ある。 図において、 １は半絶縁性ＧａＡｓ基板、 ２はチャネル領域、 ３はゲート電極、 ４はソース、ドレイン領域、 ５．５Ａ及び５Ｂは絶縁膜、 ６はソース、ドレイン電極、 添字ｎはｎチャネル形、 添字ｐはｐチャネル形を示す。 奈 ｚ ｙｖ （／／／）Ｂ面Ｇｏ
ＬＤ ２．０ ３．０ ４１） ５６ Ｇ、０り
一−Ｆ女 〔β代〕 （＆ｐ） ゲート長 〔μ九〕 ′Ｖ−２図 （／ＩＩ）Ａｒｆｌ （Ｃ）
？Ｌモヤ≠Ｉしｏ、ｏ ｒ、ｏ ｚｏ ユｏ
ｔ、ａ ｓ、ｏ ｃ、。 す′−１僅 Ｃμｍ−Ｊ （ｄ） ゲート長 （μ鱈） σＯ１，（ｌ ｚ、ｏ ｉｏ ｔ、ｏ ！Ａ
Ｃ，。 ケ゛−ト長 〔μ鴨Ｊ （し） ｅＬ＆ ０．８ ＋、０ ２．０ ３．０４Ｄ ５
．（１ヶ゛−１ｋ （Ｊ慨） ＜ｄ＞ 乞ト長 ＯＡ笈Ｊ 茶 ４ ［１（＋＋＋）Ａ面 （ａ＞ （）Ｃｔｔ２］ ７球 ＜ｂ＞ ＯｃＩＴｏ３ 亭 Ｃ図 （（ｏｏ）面
Claims (1)
- 【特許請求の範囲】 １、化合物半導体基体の（１１１）面に電界効果トラン
ジスタ素子が形成され、該基体面上の絶縁膜によって該
半導体基体に生ずる応力により、該電界効果トランジス
タ素子のチャネル領域の多数キャリア濃度を減少させる
極性の圧電分極が形成されてなることを特徴とする半導
体装置。 ２、前記電界効果トランジスタ素子がｎチャネル形であ
り、前記基体面が（１１１）Ａ面であって、前記絶縁膜
により前記半導体基体に圧縮応力を生ずることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ３、前記電界効果トランジスタ素子がｎチャネル形であ
り、前記基体面が（１１１）Ｂ面であって、前記絶縁膜
により前記半導体基体に引張応力を生ずることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ４、前記電界効果トランジスタ素子がｐチャネル形であ
り、前記基体面が（１１１）Ａ面であって、前記絶縁膜
により前記半導体基体に引張応力を生ずることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ５、前記電界効果トランジスタ素子がｐチャネル形であ
り、前記基体面が（１１１）Ｂ面であって、前記絶縁膜
により前記半導体基体に圧縮応力を生ずることを特徴と
する特許請求の範囲第１項記載の半導体装置。 ６、前記電界効果トランジスタ素子にｎチャネル形とｐ
チャネル形とが含まれ、少なくとも一方のチャネル形の
該素子に前記絶縁膜が選択的に設けられてなることを特
徴とする特許請求の範囲第１項乃至第５項記載の半導体
装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252512A JPS61129878A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置 |
| US06/801,782 US4777517A (en) | 1984-11-29 | 1985-11-26 | Compound semiconductor integrated circuit device |
| DE8585308647T DE3572568D1 (en) | 1984-11-29 | 1985-11-28 | Compound semiconductor device |
| EP85308647A EP0183550B1 (en) | 1984-11-29 | 1985-11-28 | Compound semiconductor device |
| KR8508952A KR890004496B1 (en) | 1984-11-29 | 1985-11-29 | Compound semiconductor ic device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59252512A JPS61129878A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61129878A true JPS61129878A (ja) | 1986-06-17 |
Family
ID=17238397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59252512A Pending JPS61129878A (ja) | 1984-11-29 | 1984-11-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61129878A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63248179A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 半導体装置 |
| JPS64770A (en) * | 1987-03-20 | 1989-01-05 | Agency Of Ind Science & Technol | Compound semiconductor integrated circuit |
| JPH0249439A (ja) * | 1988-08-10 | 1990-02-19 | Nec Corp | 電界効果トランジスタ |
| JPH02298040A (ja) * | 1989-03-18 | 1990-12-10 | Korea Electron Telecommun | ＡｌＧａＡｓ層のドーピング特性を改善したＨＥＭＴの製造方法 |
| JPH03227529A (ja) * | 1990-02-01 | 1991-10-08 | Nec Corp | ＧａＡｓを用いた半導体デバイス構造 |
| FR2701166A1 (fr) * | 1993-01-29 | 1994-08-05 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour la fabrication d'un tel transistor. |
-
1984
- 1984-11-29 JP JP59252512A patent/JPS61129878A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS64770A (en) * | 1987-03-20 | 1989-01-05 | Agency Of Ind Science & Technol | Compound semiconductor integrated circuit |
| JPS63248179A (ja) * | 1987-04-02 | 1988-10-14 | Nec Corp | 半導体装置 |
| JPH0249439A (ja) * | 1988-08-10 | 1990-02-19 | Nec Corp | 電界効果トランジスタ |
| JPH02298040A (ja) * | 1989-03-18 | 1990-12-10 | Korea Electron Telecommun | ＡｌＧａＡｓ層のドーピング特性を改善したＨＥＭＴの製造方法 |
| JPH03227529A (ja) * | 1990-02-01 | 1991-10-08 | Nec Corp | ＧａＡｓを用いた半導体デバイス構造 |
| FR2701166A1 (fr) * | 1993-01-29 | 1994-08-05 | Mitsubishi Electric Corp | Transistor à effet de champ et procédé pour la fabrication d'un tel transistor. |
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