KR20070038128A - Ｃｍｏｓｆｅｔ 구조 - Google Patents

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KR20070038128A
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머사이어스 파슬래크
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프리스케일 세미컨덕터, 인크.
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Abstract

CMOSFET 구조(100)는 두 개의 상보형 디바이스 중 단 한쪽 내에만 이온 임플란트(126, 128)를 포함한다. 트랜지스터 구조(100)는 일반적으로 화합물 반도체 기판(102)와, 에피택셜 층 구조에 대한 도전 유형을 확립하는 하나 이상의 도너 층을 포함하는 에피택셜 층 구조(104)를 포함한다. 이온 임플란트는 상보형 디바이스 중 한쪽 내의 에피택셜 층 구조(104)의 도전 유형을 "전환" 또는 "반전"시키는 기능을 한다. 일 실시예에서, p형 억셉터 임플란트는 p채널 디바이스(122) 내에 사용되지만, n 채널 디바이스(120)는 임플란트가 없는 상태로 남는다.
CMOSFET, 이온 임플란트, 억셉터, 채널, 도너, 반도체

Description

ＣＭＯＳＦＥＴ 구조{COMPLEMENTARY METAL-OXIDE SEMICONDUCTOR FIELD EFFECT TRANSISTOR STRUCTURE}
본 발명은 전반적으로 반도체 디바이스에 관한 것으로, 특히, 상보형 금속-산화물-반도체 전계 효과 트랜지스터(Complementary Metal-Oxide Semiconductor Field Effect Transistors: CMOSFET)에 관한 것이다.
종래 기술로서 상이한 CMOSFET 기술이 많이 존재한다. 예를 들어, 화합물 반도체(compound semiconductors) 상의 EMOSFET(Enhancement mode Metal-Oxide-Semiconductor Field Effect Transistor)는 약 4.6eV의 금속 일함수(metal work function)를 갖는 표준 리팩토리 금속 게이트(standard refactory metal gates), 증가 모드 동작(enhancement mode operation)을 제공하기 위한 비도핑 채널(undoped channel)(n 채널 및 p 채널 디바이스에 대해, 각각, 양 및 음의 임계 전압), 및 저저항 소스 및 드레인 확장과 오믹 컨택트 영역(Ohmic contact regions)을 형성하기 위한 자기 정렬 이온 임플란트(self-alignment ion implants)를 이용할 수 있다. 그러나, 과거에는 화합물 반도체 GaAs 상에 p 채널 EMOSFET만이 성공적으로 제조되었다. GaAs 상의 n 채널 EMOSFET에 있어서, 700℃를 초과하는 도너(donors)에 대한 임플란트 액티베이션 온도(implant activation temperature)는 Ga2O3-GaAs 인터페이스 안정성(interface stability)에 부합하지 못한다. Ga2O3-GaAs 인터페이스는 700℃ 이하의 온도에 대해서만 보존될 수 있고, 이 인터페이스는, 도너 임플란트의 액티베이션 어닐(activation anneal) 동안, 700℃를 초과하는 온도에서는 완전히 파괴된다.
또한, 종래 기술은, 약 4.3eV 내지 4.6eV의 금속 일함수를 갖는 표준 금속 게이트, 증가 모드 동작을 제공하기 위해 이온 주입(ion implantation)에 의해 반대의 도전 유형으로 도핑되는 채널(가령, n 채널 디바이스에 대한 양의 임계 전압), 및 저저항 소스 및 드레인 확장과 오믹 컨택트 영역을 형성하기 위한 이온 임플란트를 이용하는 화합물 EMOSFET 기술을 포함한다. n형 임플란트는 게이트 산화물 증착(gate oxide deposition) 이전에 어닐되기 때문에, 산화물-GaAs 인터페이스(oxide-GaAs interface)는 임플란트 액티베이션 동안 높은 온도에 의해 영향을 받지 않는다. 그러나, 후속하는 게이트 산화물 증착은 불가피하게 노출된 반도체 표면상에 수행되어, 산화물 반도체 인터페이스에 높은 결함 밀도(high defect density)를 초래한다. 높은 결함 밀도로 인해 예상되는 성능의 약 1%를 가지는 디바이스의 제조만이 가능하기 때문에, 디바이스는 실질적으로 실용성이 없게 된다.
따라서, 게이트 산화물 기술에 부합하는, 고성능의 상보형 반도체 FET 기술을 갖는 것이 바람직할 것이다. 또한, 본 발명의 따른 바람직한 특징 및 특성은, 첨부한 도면 및 상술한 기술 분야 및 배경과 함께, 후속하는 상세한 설명 및 첨부 된 클레임으로부터 명백하게 될 것이다.
본 발명의 일 실시예에 따르면, CMOSFET 구조는 단지 일 유형의 디바이스(n 채널 또는 p 채널 중 어느 한쪽)에 대해 이온 임플란트를 이용한다. 이 구조를 이용하면, 실질적인 열 예산(thermal budget) 내에서 100 Ohm/square 이하의 시트 저항(sheet resistivity)이 달성될 수 있으며, 이는 특히, 짧은 게이트 길이에서 고성능 디바이스를 허용한다.
본 발명의 소정 양태는, 화합물 반도체 기판, 기판상에 형성되는 n 채널 디바이스, 기판상에 형성되는 p 채널 디바이스, 및 디바이스들 중 한쪽 내에만 위치하는 이온 임플란트를 갖는 CMOSFET 구조에 의해 일 형태로 수행될 수 있다.
이하, 동일 번호가 동일 구성 요소를 나타내는 후속 도면과 함께 발명이 기술될 것이다.
도 1은 상보형 금속-산화물-화합물 반도체 전계 효과 트랜지스터 구조의 간략 단면도이다.
도 2는 금속-산화물-화합물 반도체 전계 효과 트랜지스터 구조의 간략 단면도이다.
후술하는 상세한 설명은 실제로 단지 예시적인 것이며, 본 발명, 또는 본 발명의 어플리케이션 및 이용을 한정하기 위한 것은 아니다. 또한, 상술한 기술 분 야, 배경, 간략한 요약 또는 후술할 상세한 설명에서 제공되는, 표현 또는 함축된 어떤 이론에 의해 제한하고자 하는 의도는 없다.
도 1은 본 발명의 일 실시예에 따라 구성된 상보형 금속-산화물-화합물 반도체 전계 효과 트랜지스터 구조(a complementary metal-oxide-compound semiconductor field effect transistor structure)(100)의 단면도이다. 일반적으로, 트랜지스터 구조(100)는 반도체 기판(102), 반도체 기판(102) 상에 형성되는 에피택셜 층 구조(104), 게이트 산화물 층(106), 오믹 컨택트들(108, 110, 112, 114), 및 게이트 전극(참조 번호 116과 118에 의해 식별됨)을 포함한다. 본 발명의 일 실시예에서, 반도체 기판(102)은 화합물 반도체 기판(a compound semiconductor substrate)이다. 트랜지스터 구조(100)는 두 개의 상보형 디바이스, 즉, 반도체 기판(102) 상에 형성되는 n 채널 디바이스(120)와 반도체 기판(102) 상에 형성되는 p 채널 디바이스(122)를 포함한다. 디바이스 아이솔레이션(device isolation)은 공지된 기술을 사용하여, 가령 산소 임플란트(oxygen implant)(124)에 의해 달성된다. 트랜지스터 구조(100)는 두 개의 디바이스 중 하나의 디바이스, 즉, n 채널 디바이스(120) 또는 p 채널 디바이스(122) 중 어느 하나의 디바이스 내에만 이온 임플란트를 사용하며, 양쪽 모두에 사용하지 아니한다. 본 발명의 일 실시예에서는, 이온 임플란트(참조 번호 126 및 128에 의해 식별됨)가 p 채널 디바이스(122) 내에 위치하며, n 채널 디바이스(120)에는 임플란트가 존재하지 않는 것으로 한다.
특히, 반도체 기판(102)은 GaAs와 같은 화합물 Ⅲ-Ⅴ족 물질로부터 형성된 다. 반도체 디바이스 제조에 있어서, Ⅲ-Ⅴ족 물질의 사용은 잘 공지되어 있으며, 따라서, 그러한 물질의 특징 및 특성은 여기서 더 이상 언급하지 않는다. 디바이스가 존재하는 화합물 반도체 웨이퍼 구조를 형성하기 위해, 에피택셜 층 구조(104)가 화합물 반도체 기판(102) 상에 층층이 성장된다. 본 발명의 일 실시예에서, 에피택셜 층 구조(104)는 화합물 반도체 기판(102) 상에 형성되는 버퍼 층(130), 버퍼 층(130) 상에 형성되는 채널 층(132), 및 채널 층(132) 상에 형성되는 스페이서 층(134)을 포함한다. 실질적인 실시예에서, 게이트 산화물 층(106)은 스페이서 층(134) 상에 증착되고, 통상의 기술을 이용하여, Ga2O3와 같은 임의의 적합한 물질로부터 형성될 수 있다. 게이트 산화물 층(106)의 상면은 웨이퍼 구조의 상면이다. 비록 전형적인 에피택셜 층 구조(104)가 도 1에 도시되어 있지만, 실제로는 다른 배치가 이용될 수 있다.
에피택셜 층 구조(104)의 개별 층 각각은 공지된 기술 및 공정을 이용하여 에피택셜 성장된다. 이 점에 대해서는, 버퍼 층(130)(이는 GaAs와 같은 임의의 적합한 Ⅲ-Ⅴ족 물질로부터 형성될 수 있음)이 화합물 반도체 기판(102) 상에 에피택셜 성장되고, 채널 층(132)(이는 InXGa1 - XAs와 같은 임의의 적합한 Ⅲ-Ⅴ족 물질로부터 형성될 수 있음)이 버퍼 층(130) 상에 성장될 수 있고, 스페이서 층(134)(이는 AlXGa1-XAs와 같은 임의의 적합한 Ⅲ-Ⅴ족 물질로부터 형성될 수 있음)이 채널 층(132) 상에 에피택셜 성장될 수 있다. 각 층의 두께는 원하는 디바이스 특성에 따라 선택되며, 이에 따라, 하나의 어플리케이션으로부터 다른 어플리케이션으로 변할 수 있다.
또한, 트랜지스터 구조(100)는 에피택셜 층 구조(104) 내에 형성되는 적어도 하나의 도펀트 층(dopant layer)을 포함한다. 도펀트 층은 도너 원자들(donor atoms)(n형 도전성을 제공) 또는 억셉터 원자들(acceptor atoms)(p형 도전성을 제공) 중 어느 하나를 포함할 수 있다. 도너 원자는 화합물 반도체 구현을 위해 바람직하다. 도 1은 버퍼 층(130) 내에 형성되는 제1 도너 층(136)과, 스페이서 층(134) 내에 형성되는 제2 도너 층(138)을 도시한다. 실제로, 도너 층은 채널 층(132) 위, 아래, 및/또는 내에서 구현될 수 있다(전형적으로, 디바이스는 하나 이상의 도너 층을 이용하며, 채널 층(132) 내의 도너 층은 드물다). 각 도너 층(136/138)은 화합물 반도체 기판(102) 위에 성장되는 실리콘 단일층(silicon monolayer)이다. 간략히 말하면, 버퍼 층(130)의 일부가 성장되고, 도너 층(136)이 제1 부분에 성장되고, 다음으로 버퍼 층(130)의 다른 부분이 도너 층(136) 상에 성장된다. 유사한 기술이 스페이스 층(134) 및 도너 층(138)을 성장시키기 위해 사용된다. 적어도 하나의 도너 층은 에피택셜 층 구조(104)에 대해 고유 도전 유형(natural conductivity type)을 확립한다. 예시적 실시예에서, 도너 층(136/138)은 에피택셜 층 구조(104)에 대해 n형 도전성 유형을 확립한다.
상술한 바와 같이, 이온 임플란트(126/128)가 두 상보형 디바이스 중 하나 내에만 도입된다. 예시적 실시예에서, 이온 인플란트(126/128)는 p 채널 디바이스(122) 내에 위치되는 p형 억셉터 임플란트로서 구현되며, n 채널 디바이스(120)는 임플란트가 없는 채로 존재한다. 다른 실시예(미도시)에서는 층(136/138)에 대 한 억셉터 원자, n 채널 디바이스 내에 위치된 도너 임플란트를 이용할 수 있으며, p 채널 디바이스는 임플란트가 없는 재로 존재할 수 있다. 이온 임플란트(126/128)는 에피택셜 층 구조(104)의 고유 도전 유형을 "인버트(invert)" 또는 "리버스(reverse)"시키는 역할을 한다. 예를 들어, 억셉터 임플란트의 경우, 이러한 도전성 인버트는 임플란트(126/128)의 이온화된 억셉터 농도가 도너 층(136/138)에 의해 제공된 이온화된 도너 농도를 초과하기 때문에 발생한다. 이 예에서, 이온 임플란트(126/128)는 에피택셜 층 구조(104)의 n형 도전성을 인버트시켜 p 채널 디바이스(122)를 형성한다. 도 1에 도시된 바와 같이, 이온 임플란트(126/128)는, 바람직하게, 소스 및 드레인 확장뿐만 아니라, 각각의 오믹 컨택트(112/114) 아래에 위치하고, 채널 임플란트는 이용될 필요가 없다. 다른 실시예에서, 채널 임플란트는 디바이스의 임계 전압을 조정하기 위한 수단으로서 구현될 수 있다.
게이트 전극(116/118)은 디바이스에 대한 전기적 게이트 컨택트(electrical gate contact)를 제공하기 위해 게이트 산화물 층(106) 상에 형성된다. 바람직한 실시예에서, 게이트 전극(116)은 높은 일함수를 갖는 금속 물질로부터 형성된다. 높은 일함수의 게이트 전극(116)에 적합한 물질은, 백금(platinum) 및 이리듐(iridium)을 포함하되, 이에 한정되는 것은 아니다. 또한, 오믹 컨택트(108/110/112/114)는, 디바이스에 대해 적절한 소스 및 드레인 컨택트를 제공하기 위해, 화합물 반도체 구조의 상면에 증착된다. 실질적인 예로서, 트랜지스터 구조(100)가 인버터 회로(inverter circuit)를 나타내는 경우, 오믹 컨택트(108)는 n형 디바이스(120)에 대한 소스 컨택트이고, 오믹 컨택트(110)는 n형 디바이스(120)에 대한 드레인 컨택트이며, 오믹 컨택트(112)는 p형 디바이스(122)에 대한 오믹 컨택트이고, 오믹 컨택트(114)는 p형 디바이스(122)에 대한 드레인 컨택트일 것이다. 오믹 컨택트(108/110/112/114)에 적합한 물질은 종래 기술에서 잘 공지되어 있다.
실질적인 실시예에서, n 채널 디바이스(120)의 임계 전압은 양이고, 임계 전압은 에피택셜 층 구조(104)의 적절한 디자인과 게이트 전극(116)에 적합한 물질(특정한 일함수를 가짐)의 선택에 의해 조정될 수 있다. p형 디바이스(122)의 임계 전압은 음이고, 임계 전압은 게이트 전극(118)에 적합한 물질의 선택에 의해 조정될 수 있다. 실질적인 일 실시예에 따라, n 채널 디비아스(120)의 임계 전압이 0.3V로 조정되는 경우, 양측 디바이스에 대해 동일한 게이트 금속을 사용할 때, p 채널 디바이스(122)의 임계 전압은 대략 0.3V에서 채널 층(132)의 밴드갭을 뺀 값이다. 트랜지스터 구조(100)가 1.2eV의 밴드갭을 갖는 In0 .2Ga0 .8As 채널 층(132)을 사용하는 경우, p 채널 디바이스(122)에 대해 -0.9V의 임계 전압이 얻어진다. 또한, 도 2와 관련하여 이하에서 설명되는 본 발명의 다른 실시예에서, p 채널 디바이스(122)의 임계 전압 조정이 개시된다.
트랜지스터 구조(100)는 몇 가지 이점을 갖는데, 이는 통상의 디바이스 구조를 참조하여 가장 잘 설명될 수 있다. 몇몇 통상의 구조는 n 채널 및 p 채널 디바이스 양측에 대해 약 4.6eV의 금속 일함수를 갖는 표준 리팩토리 금속 게이트, n 채널 디바이스에 대해 양의 임계 전압을 제공하고 p 채널 디바이스에 대해서는 음의 임계 전압을 제공하기 위한 비도핑 채널(undoped channel), 및 p 채널 및 n 채널 디바이스에 양측에 대해 저저항 소스 및 드레인 확장과 오믹 컨택트 영역을 형성하기 위한 자기 정렬 이온 임플란트를 사용하는 화합물 반도체 EMOSFET을 포함한다. 그러한 구조에 대한 트랜지스터 구조(100)의 이점은 다음과 같다. n 채널 디바이스(120) 내에서 에피택셜 도너 층(136/138)에 의한 n형 이온 임플란트의 대체는 열 자산을 줄이고, 기능적 n 채널 MOSFET의 제조와 기능적인 상보 기술의 제조를 교대로 허용한다. 본 발명에 따라 구성된 디바이스에 대한 가장 높은 처리 온도는 p 채널 디바이스(122) 내에 위치한 p형 임플란트(126/128)에 대해 요구되는 액티베이션 온도에 의해 결정된다. Mg와 같은 억셉터 임플란트는, 600℃만큼 낮은 어닐링 온도에서, p 채널 디바이스(122)의 액세스 영역에 대해 시트 저항 요구를 초과하는, 1014cm-2를 초과하는 시트 캐리어 농도를 제공한다. 따라서, 가장 높은 처리 온도는 100℃만큼, Ga2O3-GaAs 인터페이스 보존을 위한 최대 온도 이하로 떨어진다.
활성화된 억셉터 이온 임플란트(126/128)는, p 채널 디바이스(122)의 액세스 영역 내의 도너 층(136/138)에 의해 유입된 음의 전하를 과잉 보상(over-compensate)한다. 또한, n 채널 디바이스(120) 내에서 이온 임플란트의 부재는, DX 센터의 부재(이는 전형적으로, X>0.2에 대해 n 도핑된 AlXGa1 -X 내에서 발생함)로 인해 게이트 산화물 층(106)과 채널 층(132) 사이에 개재될 수 있는 AlXGa1 - XAs 스페 이서 층(134) 내의 Al의 더 높은 몰 분율의 사용을 허용한다. 스페이서 층(134) 내에서 더 높은 몰 분율의 AlXGa1 - XAs의 사용은, 산화물 에피택셜 층 인터페이스에 가까운 게이트 산화물 층(106) 내에 위치하는 보더 트랩(border traps)의 효과를 줄이기 때문에, 유리하다. 또한, 스페이서 층(134) 내에서의 높은 몰 분율의 AlXGa1-XAs의 사용은, n 채널 디바이스(120) 및 p 채널 디바이스(122) 내에서 각각 보다 나은 전자 및 홀 감금(electron and hole confinement)을 제공하기 때문에 유리하다. 다른 이점은, 얕은 에피택셜 층(136/138)의 사용으로 인해 달성가능한 높은 애스팩트 비(aspect ratio)로서, 이는 트랜지스터 구조(100)를 깊은 서브마이크론 기술에 적합하게 만든다.
도 2는 본 발명의 예시적 실시예에 따라 구성된 MOSFET 트랜지스터 구조(200)의 단순화된 단면도이다. 트랜지스터 구조(200)의 많은 특성 및 특징은 트랜지스터 구조(100)와 동일, 유사, 또는 등가이며, 이에 따라, 트랜지스터 구조(100)에 대해 상술한 부분은 트랜지스터 구조(200)에도 적용가능하다. 일반적으로, 트랜지스터 구조(200)는 화합물 반도체 기판(202), 화합문 반도체 기판(202) 상에 형성된 에피택셜 층 구조(204), 게이트 산화물 층(206), 오믹 컨택트(참조 번호 208 및 210에 의해 식별됨), 및 게이트 전극(212)을 포함한다. 일 실시예에서, 트랜지스터 구조(200)는 화합물 반도체 기판(202) 상에 형성된 p 채널 디바이스(214)를 포함하고, p 채널 디바이스(214) 내에 위치되는 이온 임플란트를 사용한다.
화합물 반도체 기판(202)은 GaAs와 같은 Ⅲ-Ⅴ족 물질로부터 형성되고, 에피택셜 층 구조(204)는 화합물 반도체 기판(202) 상에 형성되는 버퍼 층(216), 버퍼 층(216) 상에 형성되는 채널 층(218), 채널 층(218) 상에 형성되는 스페이서 층(220)을 포함한다. 또한, 트랜지스터 구조(200)는 에피택셜 층 구조(204) 내에 형성되는 적어도 하나의 도너 층을 포함한다. 도 2는 버퍼 층(216) 내에 형성되는 제2 도너 층(222)과 스페이서 층(220) 내에 형성되는 제2 도너 층(224)을 나타낸다. 상술한 바와 같이, 도너 층(들)은 에피택셜 층 구조(204)에 대한 고유 도전 유형, 가령, n형 도전성을 확립하고, 이온 임플란트는 도전성 유형을 인버트 또는 리버스시킨다. 이에 대해, 트랜지스터 구조(200)는 도 2에 도시된 것과 같은 이온 임플란트(226)를 이용한다.
예시적 실시예에서, 이온 임플란트(226)는 p 채널 디바이스(214) 내에 위치되는 p형 억셉터 임플란트로서 실현된다. 이온 임플란트(226)는 에피택셜 층 구조(204)의 고유 도전 유형을 "인버트" 또는 "리버스"시키는 역할을 한다. 이 도전성 인버트는, 임플란트의 이온화된 억셉터 농도가 도너 층에 의해 제공되는 이온하된 도너 농도를 초과하기 때문에 발생한다. 이 예에서, 이온 임플란트(226)는, p 채널 디바이스(214)를 형성하기 위해 에피택셜 층 구조(204)의 n형 도전성을 인버트한다. 도 2에 도시되는 바와 같이, 이온 임플란트(226)는 각 오믹 컨택트(208/210) 아래와 소스 및 드레인 확장 내에 위치되는 것이 바람직하다. 또한, 트랜지스터 구조(200)는 임계 전압 조정을 위해 사용되는 채널 임플란트(228)를 포함한다.
트랜지스터 구조(100)와 관련하여 상술한 바와 같이, p 채널 디바이스(214)의 임계 전압은 게이트 전극(212)을 위한 물질의 일 함수를 통해 조정될 수 있다. 또한, p 채널 디바이스(214)의 임계 전압은 게이트 전극(212)의 리세스 깊이, 및 억셉터 채널 임플란트(228)의 도즈(dose)를 통해 조정될 수 있다. 예를 들어, p 채널 임계 전압은, 게이트 전극(122)의 리세스 깊이를 변경, 및/또는 억셉터 채널 임플란트(228)의 도즈를 변경함으로써, 가령, -0.3V로 용이하게 조정된다. 게이트 전극(212)이 리세스되는 경우, p 채널 디바이스의 성능도 향상된다.
상술한 상세한 설명에서 적어도 하나의 예시적 실시예가 제공되었지만, 아주 많은 변경이 존재함이 이해될 것이다. 또한, 예시적 실시예 또는 예시적 실시예들은 단지 예일 뿐이고, 어떤 방식으로든, 본 발명의 범주, 적용가능성, 또는 구성을 한정하고자 하는 것은 아님이 이해되어야 한다. 오히려, 상술한 상세한 설명은 본 기술분야에 숙달된 자들에게, 예시적 실시예 또는 예시적 실시예들을 구현하기 위한 편리한 로드 맵을 제공할 것이다. 엘리먼트에 대한 기능 및 배치에 있어서, 첨부된 청구범위 및 법적인 그 등가물로 나타나는 본 발명의 범주를 벗어남이 없이도, 다양한 변화가 이루어질 수 있음이 이해될 것이다.

Claims (19)

  1. 반도체 기판과,
    상기 반도체 기판 상에 형성되는 n 채널 디바이스와,
    상기 반도체 기판 상에 형성되는 p 채널 디바이스와,
    상기 n 채널 디바이스 또는 p 채널 디바이스 중 단 하나의 디바이스 내에 위치하는 이온 임플란트를 포함하는 CMOSFET 구조.
  2. 제1항에 있어서,
    상기 이온 임플란트는 상기 p 채널 디바이스 내에 위치되는 억셉터 임플란트인 CMOSFET 구조.
  3. 제1항에 있어서,
    상기 반도체 기판은 화합물 반도체 기판인 CMOSFET 구조.
  4. 제1항에 있어서,
    상기 반도체 기판 상에 형성되는 에피택셜 구조와,
    상기 에피택셜 층 구조 내에 형성되는 적어도 하나의 도너 층
    을 더 포함하고,
    상기 이온 임플란트는 상기 에피택셜 층 구조의 도전 유형을 인버트(invert) 하는 CMOSFET 구조.
  5. 제4항에 있어서,
    상기 에피택셜 층 구조는 상기 반도체 기판 상에 형성되는 버퍼 층, 상기 버퍼 층 상에 형성되는 채널 층, 및 상기 채널 층 상에 형성되는 스페이서 층을 포함하는 CMOSFET 구조.
  6. 제5항에 있어서,
    상기 적어도 하나의 도너 층은 상기 버퍼 층 또는 상기 스페이서 층 중 한쪽 내에 형성되는 CMOSFET 구조.
  7. 반도체 기판과,
    상기 반도체 기판 상에 형성되는 에피택셜 층 구조와,
    상기 에피택셜 층 구조 내에 형성되는 적어도 하나의 도펀트 층 - 상기 적어도 하나의 도펀트 층은 상기 에피택셜 층 구조에 대한 도전 유형을 확립함 - 와,
    상기 반도체 기판 상에 형성되는 n 채널 디바이스와,
    상기 반도체 기판 상에 형성되는 p 채널 디바이스와,
    상기 n 채널 디바이스 또는 상기 p 채널 디바이스 중 한쪽 내에만 위치되는 이온 임플란트를 포함하며,
    상기 이온 임플란트는 상기 에피택셜 층 구조의 상기 도전 유형을 인버트하 는 CMOSFET 구조.
  8. 제7항에 있어서,
    상기 도펀트 층은 도너 원자를 포함하고, 상기 이온 임플란트는 상기 p 채널 디바이스 내에 위치되는 억셉터 임플란트인 CMOSFET 구조.
  9. 제7항에 있어서,
    상기 도펀트 층은 억셉터 원자를 포함하고, 상기 이온 임플란트는 상기 n 채널 디바이스 내에 위치되는 도너 임플란트인 CMOSFET 구조.
  10. 제7항에 있어서,
    상기 에피택셜 층 구조는 상기 반도체 기판 상에 형성되는 버퍼 층, 상기 버퍼 층 상에 형성되는 채널 층, 상기 채널 층 상에 형성되는 스페이서 층을 포함하는 CMOSFET 구조.
  11. 제10항에 있어서,
    상기 적어도 하나의 도펀트는 상기 버퍼 층 또는 상기 스페이서 층 중 한쪽 내에 형성되는 CMOSFET 구조.
  12. 제10항에 있어서,
    상기 적어도 하나의 도펀트 층은 상기 버퍼 층 내에 형성되는 제1 도너 층과, 상기 스페이서 층 내에 형성되는 제2 도너 층을 포함하는 CMOSFET 구조.
  13. 제7항에 있어서,
    상기 반도체 기판은 화합물 반도체 기판인 CMOSFET 구조.
  14. 반도체 기판과,
    상기 반도체 기판 상에 형성되는 에피택셜 층 구조와,
    상기 에피택셜 층 구조 내에 형성되는 적어도 하나의 도펀트 층 - 상기 적어도 하나의 도펀트 층은 상기 에피택셜 층 구조에 대한 도전 유형을 확립함 - 과,
    상기 에피택셜 층 구조 및 상기 반도체 기판 내에 위치되는 적어도 하나의 이온 임플란트 - 상기 적어도 하나의 이온 임플란트는 상기 에피택셜 층 구조의 도전 유형을 인버트함 - 를 포함하는 MOSFET 구조.
  15. 제14항에 있어서,
    상기 도전 유형은 n형이고,
    상기 적어도 하나의 이온 임플란트는 적어도 하나의 p형 억셉터 임플란트를 포함하는 MOSFET 구조.
  16. 제14항에 있어서,
    상기 에피택셜 층 구조는 상기 반도체 기판 상에 형성되는 버퍼 층과, 상기 버퍼 층 상에 형성되는 채널 층과, 상기 채널 층 상에 형성되는 스페이서 층을 포함하는 MOSFET 구조.
  17. 제16항에 있어서,
    상기 적어도 하나의 도펀트 층은 상기 버퍼 층 또는 상기 스페이서 층 중 한쪽 내에 형성되는 MOSFET 구조.
  18. 제16항에 있어서,
    상기 적어도 하나의 도펀트 층은 상기 버퍼 층 내에 형성되는 제1 도너 층과, 상기 스페이서 층 내에 형성되는 제2 도너 층을 포함하는 MOSFET 구조.
  19. 제14항에 있어서,
    상기 반도체 기판은 화합물 반도체 기판인 MOSFET 구조.
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