CN116646375A - 半导体元件及其制造方法 - Google Patents

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Abstract

本技术的目的在于提供具有IIIA族氮化物半导体并且以常闭进行动作的半导体元件及其制造方法。第3半导体层130A具有第3半导体层p型区域132A。第2区域R2是将使相对于第1半导体层110为上层的p型区域投影于基板Sub1的第1表面Sub1a所得的投影区域由垂直于投影区域的面进行包围的区域。栅电极G1是相对于第3半导体层p型区域132A为上层且位于第2区域R2。第2半导体层120A在第1区域R1具有第1非掺杂区域121，在第2区域R2的第1半导体层110的一侧具有第2非掺杂区域122，在第2区域R2的第3半导体层130的一侧具有第2半导体层p型区域123A。第3半导体层p型区域132A与第2半导体层p型区域123A连续。

Description

半导体元件及其制造方法
技术领域
发明的技术领域涉及具有IIIA族氮化物半导体的半导体元件及其制造方法。
背景技术
IIIA族氮化物半导体由于具有较大的带隙，因此为了作为高耐压、高频半导体设备应用而积极地进行了研究开发。
例如，专利文献1中公开了一种具有极化超结的场效应晶体管(专利文献1的段落[0044]和图3)。该场效应晶体管以常开进行动作(专利文献1的段落[0091]和图3)。另一方面，专利文献2中公开了如下技术：利用高压高温退火使Mg扩散于氮化物半导体基板(专利文献2的段落[0029])。
现有技术文献
专利文献
专利文献1：日本特开2016－146369号公报
专利文献2：日本特开2020－155468号公报
发明内容
专利文献1中记载了如下内容：为了使常开的半导体元件以常闭进行动作而导入级联电路(专利文献1的段落[0091])。但是，如果为了使半导体元件以常闭进行动作而导入其它电路等，则搭载半导体元件的设备会大型化或复杂化。并不一定容易实现以常闭进行动作的IIIA族氮化物半导体元件。
发明的所要解决的课题在于提供使用以常闭进行动作的IIIA族氮化物半导体而得的半导体元件及其制造方法。
发明的第1特征的半导体元件具备：具有第1表面的基板、相对于基板为上层的第1半导体层、第1半导体层之上的第2半导体层、第2半导体层之上的第3半导体层、栅电极、以及第1区域和第2区域。第1半导体层、第2半导体层和第3半导体层为IIIA族氮化物半导体层。第2半导体层的带隙大于第1半导体层的带隙。第3半导体层具有第3半导体层p型区域。第2半导体层在第1区域具有第1非掺杂区域，在第2区域的第1半导体层的一侧具有第2非掺杂区域，在第2区域的第3半导体层的一侧具有第2半导体层p型区域。第2区域是将使相对于第1半导体层为上层的p型区域投影于基板的第1表面而得的投影区域由垂直于投影区域的面包围的区域。第1区域为第2区域以外的区域。栅电极为相对于第3半导体层p型区域为上层且位于第2区域。第3半导体层p型区域和第2半导体层p型区域在第3半导体层与第2半导体层的界面连续。
第1特征中，可以在第3半导体层之上具有第4半导体层。第4半导体层为IIIA族氮化物半导体层，并且具有第4半导体层p型区域。
另外，第1区域的第2半导体层可以不具有p型区域。另外，优选第2区域的第2半导体层p型区域具有垂直于第1表面的方向的Mg的浓度梯度为2×1016cm－3/nm以下的第1浓度梯度区域。半导体元件具有源电极和漏电极。源电极和漏电极与第1区域的第2半导体层接触。源电极和漏电极也可以与2DEG的沟道连接。
发明的第2特征为半导体元件，其特征在于，是构成在施加控制电压的栅极区域的下方的异质结界面形成沟道的横向常闭型场效应晶体管的半导体元件，该半导体元件具有：由IIIA族氮化物半导体形成的沟道层、与沟道层接合并由晶格常数小于沟道层的晶格常数的IIIA族氮化物半导体形成的势垒层、位于栅极区域与势垒层之间且由掺杂了受体的IIIA族氮化物半导体形成的受体供给层、以及在栅极区域的下方将受体从受体供给层向势垒层供给并形成至实现常闭的深度的受体扩散区域。
IIIA族氮化物半导体中，晶格常数越小，带隙越大，晶格常数越大，带隙越小。根据基于接合的2个层的晶格常数差的应变而产生极化，在界面形成载流子浓度高的沟道。受体扩散区域存在离子化为负的受体所致的负电荷。因受体扩散区域的前端面存在的固定负电荷而使沟道层的界面的导带向高电子能级方向偏移，沟道的该部分耗尽。由此实现常闭。因此，受体扩散区域的前端面越靠近沟道，就能够使晶体管导通的阈值电压变得越高。为了使阈值电压为正，受体扩散区域的前端面到势垒层与沟道层的界面的距离优选为10.5nm以下。为10nm以下时阈值电压为1V以上，为5nm以下时阈值电压为2V以上。因此，优选为10nm以下，进一步优选为5nm以下。
IIIA族氮化物半导体一般为AlxInyGazN(x+y+z＝1，0≤x，y，z≥1)，也可以附加其它VA族元素。为了抑制沟道中的杂质散射，沟道层优选无添加杂质。一般优选使用无添加杂质的GaN。势垒层一般优选使用AlxGazN，优选无添加杂质。受体供给层优选使用由上述化学式定义的IIIA族氮化物半导体。一般优选使用p型GaN，但并不限定于此，只要是能够使受体向下方的层扩散的半导体即可。受体只要是可产生空穴的元素即可，优选形成浅杂质能级的元素。目前，普遍使用Mg。
势垒层的用语以对沟道的电子作为壁垒发挥功能的含义使用。栅极区域为在栅电极接合的层施加作为控制电压的栅电压的区域。将与栅电极相同或者比其更广的区域定义为栅极区域。
第2特征中，可以具有如下电场缓和层：与势垒层接合，由晶格常数大于势垒层的晶格常数的IIIA族氮化物半导体形成，在栅极区域的正投影区域的外侧与势垒层的界面中蓄积空穴；受体供给层以包含填埋电场缓和层的正投影区域中形成的凹蚀的掺杂了受体的再生长层的方式构成。
在电场缓和层与势垒层的界面的电场缓和层侧形成可俘获空穴的p沟道。p沟道由于几乎为栅极电位，因此通过该构成而抑制电流崩塌，提高耐压。电场缓和层的用语因具有该功能而得名。
另外，第2特征中，可以具有如下电场缓和层：与势垒层接合，由晶格常数大于势垒层的晶格常数的IIIA族氮化物半导体形成，在栅极区域的正投影区域的外侧与势垒层的界面蓄积空穴；受体扩散区域以与受体从受体供给层向电场缓和层扩散的区域一体化的方式构成。
受体从受体供给层向电场缓和层扩散，进而向势垒层扩散。因此，受体分布在从受体供给层到受体扩散区域的一体化区域。该结构的晶体管可以与上述晶体管同样地抑制电流崩塌，提高耐压。
上述任一第2特征中，都优选受体扩散区域的受体浓度的深度方向(朝向沟道层的方向)的变化率为2×1016cm－3/nm以下。势垒层的受体扩散区域的前端部的位置(深度)一般可以由受体浓度的深度方向的变化特性的拐点的位置定义。
另外，发明的第3特征为与制造方法相关的发明。在相对于基板为上层形成由IIIA族氮化物半导体构成的非掺杂的第1半导体层。在第1半导体层之上形成由IIIA族氮化物半导体构成、并且带隙大于第1半导体层的非掺杂的第2半导体层。在相对于第2半导体层为上层形成由IIIA族氮化物半导体构成的p型区域。通过以热处理温度下的IIIA族氮化物半导体的饱和蒸气压以上的压力进行热处理而使p型掺杂剂从p型区域扩散到第2半导体层的中途。形成不使p型掺杂剂从p型区域扩散到第2半导体层的第1区域、以及包含使p型掺杂剂从p型区域扩散到第2半导体层的区域的第2区域。在第2区域形成栅电极。第2区域为将使相对于第1半导体层为上层的p型区域投影于基板的第1表面所得的投影区域由垂直于投影区域的面包围的区域。
第3特征中，优选在第2半导体层之上形成非掺杂或p型的第3半导体层，通过第1蚀刻而除去第3半导体层的一部分形成露出第2半导体层的一部分的凹部并在凹部之上形成p型区域。通过热处理而使Mg从p型区域扩散到第2半导体层的中途。
另外，也可以在第2半导体层之上形成非掺杂或p型的第3半导体层，在第3半导体层之上形成p型半导体层。通过第1蚀刻而除去p型半导体层的一部分并残留p型区域的一部分。通过热处理而使Mg从p型区域扩散到第2半导体层的中途。
该半导体元件中，第2区域的第2非掺杂区域的膜厚足够薄，并在第2非掺杂区域邻接第2半导体层p型区域。因此，该半导体元件以常闭进行动作。
势垒层中的栅极区域的正投影区域的受体扩散区域通过受体的负离子电荷而能使沟道的导带上升而耗尽。由此，能够实现常闭的场效应晶体管。
本发明中，提供具有IIIA族氮化物半导体的以常闭进行动作的半导体元件及其制造方法。
附图说明
图1是第1实施方式的半导体元件100的简要构成图。
图2是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其1)。
图3是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其2)。
图4是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其3)。
图5是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其4)。
图6是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其5)。
图7是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其6)。
图8是第1实施方式的变形例中的半导体元件200的简要构成图。
图9是第2实施方式的半导体元件100A的简要构成图。
图10是用于对第2实施方式的半导体元件100A的制造方法进行说明的图(其1)。
图11是用于对第2实施方式的半导体元件100A的制造方法进行说明的图(其2)。
图12是用于对第2实施方式的半导体元件100A的制造方法进行说明的图(其3)。
图13是用于对第2实施方式的半导体元件100A的制造方法进行说明的图(其4)。
图14是用于对第2实施方式的半导体元件100A的制造方法进行说明的图(其5)。
图15是第2实施方式的变形例中的半导体元件300的简要构成图。
图16是示出模拟中使用的第1模型的结构的图。
图17是示出模拟中使用的第2模型的结构的图。
图18是示出第1模型的栅源电压(Vgs)与漏极电流Id之间的关系的图。
图19是示出第2模型的栅源电压(Vgs)与漏极电流Id之间的关系的图。
图20是示出第1模型的p型AlGaN层423的膜厚与阈值电压Vth之间的关系的表。
图21是示出第1模型的p型AlGaN层423的膜厚与阈值电压Vth之间的关系的图。
图22是示出第1模型的Id－Vd特性的图(其1)。
图23是示出第1模型的Id－Vd特性的图(其2)。
图24是示出第2模型的Id－Vd特性的图(其1)。
图25是示出第2模型的Id－Vd特性的图(其2)。
图26是示出第1模型的Id－Vd特性的图(其3)。
图27是示出GaN半导体的位置与Si浓度之间的关系的图。
图28是示出半导体的位置与Mg浓度之间的关系的图。
图29是示出图28的Mg浓度的值的表。
符号说明
100…半导体元件
110…第1半导体层
120…第2半导体层
121…第1非掺杂区域
122…第2非掺杂区域
123…第2半导体层p型区域
130…第3半导体层
131…第3半导体层非掺杂区域
132…第3半导体层p型区域
140…第4半导体层
141…p－GaN层
142…p+GaN层
S1…源电极
D1…漏电极
G1…栅电极
R1…第1区域
R2…第2区域
具体实施方式
以下，举出半导体元件及其制造方法为例对具体的实施方式参照附图进行说明。但是，本发明并不限定于这些实施方式。各层的宽度和厚度并非表示实际的大小之比。本说明书中，非掺杂区域是指未有意掺杂p型掺杂剂或n型掺杂剂的区域。
(第1实施方式)
第1实施方式的半导体元件是形成凹蚀直至势垒层的表面并以填埋该凹蚀的方式使受体供给层再生长而成的结构。半导体元件为横向常闭型晶体管。图1为第1实施方式的半导体元件100的简要构成图。半导体元件100是具有极化超结的场效应晶体管(FET)。半导体元件100具有IIIA族氮化物半导体。半导体元件100具有基板Sub1、第1半导体层(沟道层)110、第2半导体层(势垒层)120、第3半导体层(电场缓和层)130、第4半导体层(受体供给层的一部分，栅极区域)140、源电极S1、漏电极D1和栅电极G1。
基板Sub1为蓝宝石基板、Si基板、SiC基板、以及其它基板。基板Sub1具有第1表面Sub1a。第1表面Sub1a为半导体形成面。
第1半导体层(沟道层)110为非掺杂的IIIA族氮化物半导体层。第1半导体层110例如为GaN层。第1半导体层110形成在基板Sub1上。第1半导体层110的膜厚例如为1μm～5μm。也可以为上述以外的膜厚。
第2半导体层(势垒层)120为含有Al的IIIA族氮化物半导体层。第2半导体层120例如为AlGaN层。第2半导体层120形成在第1半导体层110上。第2半导体层120的带隙大于第1半导体层110的带隙。另外，第2半导体层(势垒层)120的晶格常数小于第1半导体层(沟道层)110的晶格常数。第2半导体层120的膜厚例如为20nm～150nm。也可以为上述以外的膜厚。
第3半导体层(电场缓和层)130为IIIA族氮化物半导体层。第3半导体层130例如为GaN层。第3半导体层130形成于第2半导体层120的一部分上。如图1所示，第3半导体层130的横向的宽度小于第2半导体层120的横向的宽度。即，在穿过源电极S1和漏电极D1和栅电极G1的纵截面中，第3半导体层130的与基板Sub1的第1表面Sub1a平行的方向的长度短于第2半导体层120的与基板Sub1的第1表面Sub1a平行的方向的长度。第3半导体层130的膜厚例如为20nm～150nm。也可以为上述以外的膜厚。
第4半导体层140(为再生长层，也为受体供给层)为p型的IIIA族氮化物半导体层。第4半导体层140例如为p型GaN层。第4半导体层140形成在第3半导体层130上。第4半导体层140具有p－GaN层141和p+GaN层(栅极区域)142。p－GaN层141在第3半导体层130上，p+GaN层142在p－GaN层141上。p－GaN层141与第3半导体层130接触。p+GaN层142与栅电极G1接触。p－GaN层141中的Mg的浓度例如为1×1018cm－3～8×1019cm－3。p+GaN层142中的Mg的浓度例如为8×1019cm－3～1×1021cm－3。这样p+GaN层142中的Mg的浓度高于p－GaN层141中的Mg的浓度。第4半导体层140的膜厚例如为20nm～200nm。也可以为上述以外的膜厚。
源电极S1和漏电极D1以与第2半导体层120接触的状态形成。第2半导体层120的同一面上形成源电极S1和漏电极D1和第3半导体层130。源电极S1和漏电极D1与第2半导体层120的第1非掺杂区域121接触。栅电极G1形成在第4半导体层140上。栅电极G1与p+GaN层(栅极区域)142接触。
第2半导体层120的带隙大于第1半导体层110和第3半导体层130的带隙。即，第2半导体层120的晶格常数小于第1半导体层110和第3半导体层130的晶格常数。对这些层施加晶格应变，半导体元件100可以在第1半导体层110与第2半导体层120的界面且第1半导体层(沟道层)110中的第2半导体层(势垒层)120的一侧产生二维电子气(2DEG)。同样，可以在第3半导体层(电场缓和层)130与第2半导体层(势垒层)120的界面且第3半导体层130中的第2半导体层120一侧产生二维空穴气(2DHG)。
2.第1区域和第2区域
如图1所示，半导体元件100具有第1区域R1和第2区域R2。第2半导体层120具有第1非掺杂区域121、第2非掺杂区域122和第2半导体层p型区域(受体扩散区域)123。第3半导体层130具有第3半导体层非掺杂区域131、以及第3半导体层p型区域132(再生长层的主要部份132R和横向扩散区域132T)。再生长层为主要部份132R和第4半导体层140。
第2区域R2为将使相对于第1半导体层110为上层的p型区域(再生长层和受体扩散的区域)正投影于基板Sub1的第1表面Sub1a所得的投影区域由垂直于投影区域的面进行包围的区域。如果不考虑横向扩散，则第2区域R2为第4半导体层140的正投影区域在垂直于基板的方向延伸的立体区域。使相对于第1半导体层110为上层的p型区域正投影于基板Sub1的第1表面Sub1a所得的投影区域的外缘是在第3半导体层p型区域132、第2半导体层p型区域123和第4半导体层140中p型掺杂剂沿与第1表面Sub1a平行的方向(横向)扩散最广的区域的外缘。
使第3半导体层p型区域132(再生长层的主要部份132R和受体从主要部份向横向扩散一部分的横向扩散区域132T)正投影于基板Sub1的第1表面Sub1a所得的投影区域最广。使第2半导体层p型区域123(受体扩散区域)正投影于基板Sub1的第1表面Sub1a所得的投影区域的广度与填埋第3半导体层的凹蚀的再生长层的主要部份132R的横截面相比横向的扩散相当。
p型区域包含第3半导体层p型区域132(再生长层的主要部份132R和受体横向扩散的横向扩散区域132T)、第2半导体层p型区域123(受体扩散区域)、以及第4半导体层140(再生长层的一部分)。图1的用点阴影化的区域表示p型区域。
第2区域R2为具有p型半导体的区域。第1区域R1为不具有p型半导体的区域。第1半导体层110为在第1区域R1和第2区域R2中未有意掺杂杂质的非掺杂区域。
第2半导体层120在第1区域R1存在第1非掺杂区域121，并在第2区域R2于第1半导体层110的一侧(横向扩散区域132T的下方)存在非掺杂区域。另外，在第2区域R2的第1半导体层110的一侧具有第2半导体层p型区域123(受体扩散区域)。应予说明，第1区域R1的第2半导体层120不具有p型区域。第1区域R1的第1非掺杂区域121例如为AlGaN层。第1非掺杂区域121为未有意掺杂杂质的区域。第2区域R2的第2非掺杂区域122例如为AlGaN层。第2非掺杂区域122为未有意掺杂杂质的区域。
第2区域R2的第2半导体层p型区域123(受体扩散区域)例如为p型AlGaN层。第2半导体层p型区域123的p型掺杂剂(受体)为从第4半导体层140和填埋第3半导体层的凹蚀的再生长层的主要部份132R通过热扩散进行扩散所得的。p型掺杂剂例如为Mg。在第2区域R2中，第2半导体层p型区域123(受体扩散区域)与第1非掺杂区域121之间的区域为非掺杂的。该非掺杂区域为通过后述的Mg的扩散而Mg在横向几乎不会达到的区域。
第3半导体层130(电场缓和层)具有位于第1区域R1的第3半导体层非掺杂区域131、以及位于第2区域R2的第3半导体层p型区域132(再生长层的主要部份132R和受体在横向扩散的横向扩散区域132T)。在第2区域R2中，第3半导体层p型区域132在第2半导体层120的一侧且第3半导体层非掺杂区域131的一侧(横向扩散区域132T的下方)具有非掺杂区域。该非掺杂区域为通过后述的Mg的扩散而Mg几乎不会达到的区域。因此，如图1所示，在垂直于基板Sub1的第1表面Sub1a的截面中，第3半导体层p型区域132为T字形状。既为再生长层也为受体供给层的第4半导体层140仅具有p型半导体。该p型半导体为第4半导体层p型区域。
第1区域R1不具有p型区域。第2区域R2具有非掺杂区域和p型区域。在第2区域R2中，在基板Sub1的一侧具有非掺杂区域，在栅电极G1的一侧具有p型区域。在第1区域R1中，第1半导体层110、第2半导体层120的第1非掺杂区域121和第3半导体层130的第3半导体层非掺杂区域131为非掺杂区域。在第2区域R2中，第1半导体层110和第2半导体层120的第2非掺杂区域122为非掺杂区域。
在第2区域R2中，第2半导体层120的第2半导体层p型区域123、第3半导体层130的第3半导体层p型区域132和第4半导体层140为一串连续的p型区域。第3半导体层130的第3半导体层p型区域132与第2半导体层p型区域123和第4半导体层140接触。第3半导体层p型区域132和第2半导体层p型区域123在第3半导体层130与第2半导体层120的界面连续。第3半导体层p型区域132和第4半导体层140在第3半导体层130与第4半导体层140的界面连续。
源电极S1和漏电极D1与第1区域R1的第1非掺杂区域121接触而形成。这样，源电极S1和漏电极D1位于第1区域R1的范围内。
栅电极G1形成于第2区域R2的p+GaN层(栅极区域)142上。即，栅电极G1是相对于第3半导体层p型区域132为上层且位于第2区域R2。这样，栅电极G1位于第2区域R2的范围内。
通过p型的第4半导体层140(再生长层的一部分)和第3半导体层p型区域132(再生长层的主要部份132R)的Mg扩散而形成第2半导体层p型区域123(受体扩散区域)。第3半导体层p型区域132所含有的Mg除了原本存在的Mg以外，也包含从第4半导体层140中扩散出的Mg。第4半导体层140的Mg浓度存在比第3半导体层p型区域132的Mg浓度高的趋势，第3半导体层p型区域132的Mg浓度存在比第2半导体层p型区域123的Mg浓度高的趋势。
另外，在测定装置的测定误差的范围内，垂直于基板Sub1的第1表面Sub1a的方向上的Mg浓度在第4半导体层140与第3半导体层p型区域132的边界上连续，在第3半导体层p型区域132与第2半导体层p型区域123的边界上连续。
另外，第2半导体层120的Al组成在测定装置的测定误差的范围内为均匀的。即，第1区域R1的第1非掺杂区域121、第2区域R2的第2非掺杂区域122和第2区域R2的第2半导体层p型区域123的Al组成为均匀的。
第1区域R1的第1非掺杂区域121和第2区域R2的第2非掺杂区域122为连续的。它们的组成在测定装置的测定误差的范围内为相同的。
第2区域R2的第2非掺杂区域122的膜厚例如为0.5nm～10.5nm。优选为1nm～10nm。
第2区域R2的Mg的浓度在第2半导体层p型区域123和第3半导体层p型区域132的内部随着朝向基板Sub1的第1表面Sub1a而减少。第2区域R2的第2半导体层p型区域123(受体扩散区域)在垂直于基板Sub1的第1表面Sub1a的方向具有Mg的浓度梯度缓慢的第1浓度梯度区域和Mg的浓度梯度陡峭的第2浓度梯度区域。第1浓度梯度区域位于第3半导体层130的一侧，第2浓度梯度区域位于第1半导体层110的一侧。
在第1浓度梯度区域，垂直于基板Sub1的第1表面Sub1a的方向的Mg的浓度梯度例如为1×1012cm－3/nm～2×1016cm－3/nm。
第2浓度梯度区域的Mg的浓度随着朝向基板Sub1的第1表面Sub1a而相对于第1浓度梯度区域的Mg的浓度急剧地减少。
第3半导体层p型区域132的Mg浓度与第2半导体层p型区域123的Mg浓度之差比较小。
这样，第2半导体层120在与基板Sub1的第1表面Sub1a平行的方向排列配置有第2半导体层p型区域123和第2非掺杂区域122、与第1非掺杂区域121。
应予说明，第2半导体层p型区域123与第2非掺杂区域122之间的边界可以通过Mg浓度来区分。Mg浓度在垂直于基板Sub1的第1表面Sub1a的方向从第2半导体层p型区域123向第2非掺杂区域122急剧地降低。边界是指例如SIMS分析中的半导体层的厚度方向的Mg分布中的Mg浓度的拐点。
3.二维电子气和二维空穴气
第2半导体层120的带隙大于第1半导体层110和第3半导体层130的带隙。因此，半导体元件100能够使第1半导体层110的第2半导体层120的一侧产生二维电子气(2DEG)，能够使第3半导体层130的第2半导体层120的一侧产生二维空穴气(2DHG)。
半导体元件100具有第2区域R2中的第2半导体层120的第2半导体层p型区域123。因此，在未施加栅极电场的状态下，第2区域R2的二维电子气的密度与第1区域R1的二维电子气的密度不同。
存在第2区域R2的第2半导体层p型区域123和第3半导体层p型区域132，存在很薄的第2非掺杂区域122。由于p型区域(受体扩散区域123)形成至第2半导体层120的中途，因此半导体的带结构变化。在受体扩散区域123存在负的固定电荷。因靠近沟道的受体扩散区域123的前端部分的固定电荷而使沟道的导带向电子能量的增大方向偏移。结果，通过栅极区域下的沟道耗尽而实现常闭晶体管。半导体元件100中的第2区域R2的二维电子气的浓度低于不存在第2区域R2的以往的半导体元件中的二维电子气的浓度。由此，半导体元件100的阈值电压与以往的元件相比上升。第1实施方式的半导体元件100以常闭进行动作。
4.半导体元件的制造方法
对半导体元件100的制造方法进行说明。对于制造工序的中途的层，进行与最终的元件的结构同样的记载。例如，形成p型区域之前的第2半导体层也记载为第2半导体层120。
4－1.非掺杂半导体层形成工序
图2是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其1)。如图2所示，使第1半导体层110、第2半导体层120和第3半导体层130在基板Sub1的第1表面Sub1a上生长。该阶段中，第3半导体层130均匀地覆盖第2半导体层120的上表面。
4－2.第1蚀刻工序
图3是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其2)。使用Cl2等氯系气体作为蚀刻气体对半导体层进行蚀刻。通过使用掩模的蚀刻除去第3半导体层130的一部分，使第2半导体层120的一部分露出。通过在蚀刻气氛中添加微量的氧而使表面的Al氧化。因此，AlGaN几乎不被蚀刻。换言之，第2半导体层120未被蚀刻而残留。露出的第2半导体层120和残留的第3半导体层130构成凹部U1。
4－3.p型半导体层形成工序(再生长层形成工序和受体供给层形成工序)
图4是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其3)。如图4所示，使p型半导体层在露出的第2半导体层120和残留的第3半导体层130(凹部U1)上生长。该p型半导体层为相当于第3半导体层130的第3半导体层p型区域132(再生长层的主要部份132R和受体供给层)和第4半导体层140(再生长层的一部分和受体供给层)的部分。
4－4.第2蚀刻工序
图5是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其4)。接下来，通过使用掩模的蚀刻除去第3半导体层130和第4半导体层140的一部分，残留剩余部分。在该阶段，大致形成第3半导体层p型区域132和第4半导体层140区域。另外，第2半导体层120中的用于形成源电极S1和漏电极D1的区域处于露出的状态。
4－5.热处理工序
图6是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其5)。通过在高压下实施热处理，从而第3半导体层p型区域132和第4半导体层140的Mg扩散，并扩散至第2半导体层120中。由此，在第2半导体层120的第2区域R2形成第2半导体层p型区域123(受体扩散区域)，并且残留第2非掺杂区域122。这样，使Mg扩散至第2半导体层120的中途，不扩散至第1半导体层110。在该阶段，形成第2半导体层p型区域123、第3半导体层p型区域132、与第2半导体层p型区域123邻接的非掺杂区域、以及与第3半导体层p型区域132邻接的非掺杂区域。
热处理工序的气氛气体例如为氮气。热处理工序的基板温度例如为1100℃～1400℃。热处理工序的压力为热处理温度下的IIIA族氮化物半导体的饱和蒸气压以上的压力。热处理工序的压力例如为100MPa～2GPa。热处理工序的处理时间例如为1分钟～60分钟。上述的数值范围仅为大致目标，也可以为上述以外的值。
4－6.电极形成工序
图7是用于对第1实施方式的半导体元件100的制造方法进行说明的图(其6)。在第2半导体层120之上且不形成第3半导体层130的区域形成源电极S1和漏电极D1。该情况下，源电极S1和漏电极D1与沟道(2DEG)以隧道传导进行电连接。源电极S1和漏电极D1也可以通过热处理所致的与半导体的合金化而延伸至沟道(2DEG)。另外，也可以在第2半导体层120形成元件间分离槽，介由该槽将源电极S1和漏电极D1与沟道(2DEG)连接。如此，沟道(2DEG)与源电极S1和漏电极D1可实现良好的欧姆接触。另外，在第4半导体层140上形成栅电极G1。
这样，在相对于基板Sub1为上层形成非掺杂的第1半导体层110。在第1半导体层110上形成非掺杂的第2半导体层120。在相对于第2半导体层120为上层形成p型区域。通过以热处理温度下的IIIA族氮化物半导体的饱和蒸气压以上的压力进行热处理而使p型掺杂剂从p型区域扩散到第2半导体层120的中途。形成不使p型掺杂剂从p型区域扩散到第2半导体层120的第1区域R1、以及包含使p型掺杂剂从p型区域扩散到第2半导体层120的区域的第2区域R2。在第2区域R2的范围内形成栅电极G1。
5.第1实施方式的效果
第1实施方式的半导体元件100具有第1区域R1和第2区域R2。第1区域R1具有第1半导体层110、第2半导体层120的第1非掺杂区域121和第3半导体层130的第3半导体层非掺杂区域131。第1区域R1具有非掺杂层，不具有掺杂层。第2区域R2具有第1半导体层110、第2半导体层120的第2非掺杂区域122、第2半导体层p型区域123、第3半导体层130的第3半导体层p型区域132、以及第4半导体层140。第2区域R2在栅电极G1侧具有掺杂层，在基板Sub1侧具有非掺杂层。
另外，第2区域R2的第2非掺杂区域122足够薄。因此，半导体元件100的阈值电压为正电压，半导体元件100以常闭进行动作。
6.变形例
6－1.不具有极化超结的半导体元件
图8是第1实施方式的变形例中的半导体元件200的简要构成图。半导体元件200为不具有极化超结的HEMT。半导体元件200具有基板Sub1、第1半导体层110、第2半导体层120A、p型半导体层240、源电极S1、漏电极D1和栅电极G1。另外，半导体元件200具有第1区域R1和第2区域R2。半导体元件200的第2区域R2具有第1半导体层110、第2半导体层120A和p型半导体层240。p型半导体层240为第3半导体层p型区域。第1半导体层110和第2非掺杂区域122为非掺杂层，第2半导体层p型区域123A(受体扩散区域)和p型半导体层240(受体供给层)为掺杂层。换言之，第2区域R2在基板Sub1侧具有非掺杂层，在栅电极G1侧具有掺杂层。该情况下，半导体元件200也以常闭进行动作。
6－2.第4半导体层的形状
第4半导体层140为使p型半导体在凹部U1上再生长而得的层。因此，第4半导体层140的位置有时相对于周围凹陷。例如，有时第4半导体层140的表面相对于第3半导体层130的表面位于靠近基板Sub1的第1表面Sub1a的一侧。
6－3.p型掺杂剂
可以使用Mg以外的p型掺杂剂。
6－4.层叠结构
半导体层的层叠结构可以为与第1实施方式的半导体元件100不同的层叠结构。例如，在基板Sub1与第1半导体层110之间可以有其它层。
6－5.组合
可以组合上述变形例。
(第2实施方式)
对第2实施方式进行说明。对与第1实施方式不同的点进行说明。本实施方式为不进行再生长而在第2半导体层(势垒层)形成受体扩散区域的例子。
1.半导体元件
图9是第2实施方式的半导体元件100A的简要构成图。半导体元件100A中，第2半导体层(势垒层)120A和第3半导体层(电场缓和层)130A与第1实施方式不同。第2半导体层120A具有第1非掺杂区域121、第2非掺杂区域122和第2半导体层p型区域(受体扩散区域)123A。第3半导体层130A具有第3半导体层非掺杂区域131和第3半导体层p型区域132A(受体扩散区域)。
第2半导体层p型区域123A和第3半导体层p型区域132A在第2区域R2的范围内几乎不具有非掺杂区域。第2半导体层p型区域123A与第3半导体层p型区域132A中的Mg的扩散区域的横向的宽度几乎相等。受体在横向几乎未扩散。
在该结构的晶体管中，通过受体供给层140中包含的受体的热扩散而形成受体扩散区域(123A，132A)。应予说明，栅极区域为栅电极G1接触的p型半导体层142。第2半导体层(势垒层)120A中的受体扩散区域123A存在负的受体离子，通过受体扩散区域123A的前端存在的负的固定电荷而使沟道层110形成的沟道的导带向高电子能级方向偏移。其结果，通过栅极区域的正投影区域的沟道耗尽而能够得到常闭型晶体管。另外，在第2半导体层120A与第3半导体层130A的界面形成二维空穴气。该二维空穴气与栅极电位几乎相等。其结果，该晶体管抑制电流崩塌，提高耐压。
1.半导体元件的制造方法
1－1.半导体层形成工序
图10是用于对第2实施方式的半导体元件100A的制造方法进行说明的图(其1)。使第1半导体层110、第2半导体层120A、第3半导体层130A、第4半导体层(受体供给层)140依次在基板Sub1的第1表面Sub1a上生长。其中，在该阶段，第2半导体层120A和第3半导体层130A为非掺杂层，第4半导体层140为p型半导体层。
1－2.第1蚀刻工序
图11是用于对第2实施方式的半导体元件100A的制造方法进行说明的图(其2)。通过使用掩模的干式蚀刻而除去第4半导体层140的一部分。此时，残留形成栅电极G1的区域。除去相当于第1区域R1的区域的第4半导体层140，残留作为相当于第2区域R2的p型区域的一部分的第4半导体层(受体供给层)140。
1－3.热处理工序
图12是用于对第2实施方式的半导体元件100A的制造方法进行说明的图(其3)。由此，第4半导体层140的Mg扩散到第3半导体层130A和第2半导体层120A的中途。由此，形成半导体元件100A的第2区域R2的p型区域。热处理的条件与第1实施方式同样。由于第2半导体层120A的正上方的半导体层(电场缓和层)为非掺杂层，因此可以使热处理的时间长于第1实施方式。
1－4.第2蚀刻工序
图13是用于对第2实施方式的半导体元件100A的制造方法进行说明的图(其4)。通过使用掩模的干式蚀刻而除去第3半导体层130A的一部分。由此，露出形成源电极S1和漏电极D1的区域。
1－5.电极形成工序
图14是用于对第2实施方式的半导体元件100A的制造方法进行说明的图(其5)。以与第1区域R1的第2半导体层120A接触的方式形成源电极S1和漏电极D1。在第2区域R2的第4半导体层(受体供给层)140上形成栅电极G1。
2.第2实施方式的效果
第2实施方式的半导体元件100A的制造方法中，在形成第2区域R2时，不将与第3半导体层130A面对的第2半导体层120A暴露于蚀刻气体中。因此，与第3半导体层130A面对的第2半导体层120A的表面不可能被粗糙化。另外，由于无需进行蚀刻后的再生长，因此不存在例如由Si等杂质所致的再生长界面的污染。因此，半导体元件的漏电流得到抑制。
3.变形例
3－1.半导体元件
图15是第2实施方式的变形例的半导体元件300的简要构成图。半导体元件300具有第1半导体层110、第2半导体层120A、第3半导体层130A、第4半导体层340、源电极S1、漏电极D1和栅电极G1。
第4半导体层340从第3半导体层130的一侧起具有p+GaN层341、p－GaN层342和p+GaN层343。p+GaN层341中的Mg的浓度例如为8×1019cm－3～1×1021cm－3。p－GaN层342中的Mg的浓度例如为1×1018cm－3～8×1019cm－3。p+GaN层343中的Mg的浓度例如为8×1019cm－3～1×1021cm－3。
也可以与第1实施方式的变形例组合。例如，在制造如图8所示的半导体元件200的情况下，在第2半导体层120上形成p型半导体。
(模拟)
1.模拟方法
在实施模拟时使用Silvaco公司制的Atlas。由此，对Id－Vd特性和阈值电压等进行评价。
图16是示出模拟中使用的第1模型的结构的图。图16中示出相当于第2实施方式的半导体元件100A的元件结构。第2区域R2的AlGaN层422与p型AlGaN层423的膜厚的合计与第1区域R1的AlGaN层421的膜厚相同。将第1区域R1的AlGaN层421的膜厚固定在25nm，改变第2区域R2的p型AlGaN层423的膜厚。
将AlGaN层421的膜厚设为25nm。将AlGaN层422和p型AlGaN层423的合计的膜厚设为25nm。将AlGaN层422和p型AlGaN层423的横向的长度设为4μm。将AlGaN层421的Al组成设为0.25(摩尔分率)。将AlGaN层422的Al组成和p型AlGaN层423的Al组成设为0.25。将AlGaN层421和AlGaN层422的供体浓度设为1×1015cm－3。该值与非掺杂GaN的供体浓度为相同程度。将p型AlGaN层423的受体浓度设为3×1019cm－3。模拟时，改变p型AlGaN层423的膜厚，与此相伴地还改变AlGaN层422的膜厚。
将GaN层410的膜厚设为1.5μm。将GaN层410的供体浓度设为1×1015cm－3。将GaN层431的膜厚设为10nm。将GaN层431的横向的长度设为6μm。将GaN层431的供体浓度设为1×1015cm－3。将p型GaN层432的膜厚设为10nm。将p型GaN层432的横向的长度设为4μm。将p型GaN层432的受体浓度设为3×1019cm－3。将p型GaN层440的膜厚设为30nm。将p型GaN层440的横向的长度设为4μm。将受体浓度设为3×1019cm－3。将极化超结长(LPSJ)设为6μm。将栅电极G1的横向的宽度设为3μm。
图17是示出模拟中使用的第2模型的结构的图。图17中公开了一种相当于以往的PSJ型的半导体元件的元件结构。图17所示的元件结构相当于在第1实施方式的半导体元件100的制造工序中未实施热处理工序的情况。即，Mg未从栅电极G1的正下方的p型GaN层540扩散到与p型GaN层540接触的GaN层530和AlGaN层520中。换言之，第2模型中，在相当于第2半导体层和第3半导体层的区域不存在p型半导体层。
将AlGaN层520的膜厚设为25nm。将AlGaN层520的Al组成设为0.25(摩尔分率)。将AlGaN层520的供体浓度设为1×1015cm－3。将GaN层530的膜厚设为10nm。将GaN层530的横向的长度设为10μm。将GaN层530的供体浓度设为1×1015cm－3。将p型GaN层540的膜厚设为30nm。将p型GaN层540的横向的长度设为4μm。将p型GaN层540的受体浓度设为3×1019cm－3。将极化超结长(LPSJ)设为6μm。将栅电极G1的横向的宽度设为3μm。
2.模拟结果
2－1.阈值电压
图18是示出第1模型中的栅源电压(Vgs)与漏极电流Id之间的关系的图。图18的横轴为栅源电压(Vgs)。图18的纵轴为漏极电流Id。应予说明，将p型AlGaN层423的膜厚设为20nm，将AlGaN层422的膜厚设为5nm。漏源电压(Vds)设为20V。
如图18所示，栅源电压(Vgs)为正值时，漏极电流Id上升。阈值电压约为2V左右。这样，通过Mg扩散到AlGaN层的中途而使阈值电压上升。此时的半导体元件以常闭进行动作。
图19是示出第2模型中的栅源电压(Vgs)与漏极电流Id之间的关系的图。图19的横轴为栅源电压(Vgs)。图19的纵轴为漏极电流Id。将漏源电压(Vds)设为20V。如图19所示，栅源电压(Vgs)为负值时，漏极电流Id上升。阈值电压约为－4V左右。此时的半导体元件以常开动作。
2－2.Mg的扩散区域与阈值电压之间的关系
图20是示出第1模型中的p型AlGaN层423的膜厚与阈值电压Vth之间的关系的表。p型AlGaN层423的膜厚越厚，存在阈值电压Vth越大的趋势。
图21是示出第1模型中的p型AlGaN层423的膜厚与阈值电压Vth之间的关系的图。图21的横轴为p型AlGaN层423的膜厚。图21的纵轴为阈值电压Vth。如图21所示，越使Mg扩散到第2半导体层120的一侧，阈值电压Vth越高。p型AlGaN层423的膜厚约为14.5nm以上，即，p型AlGaN层423的正下方的AlGaN层422的膜厚约为10.5nm以下的情况下，阈值电压Vth为正值。该条件的情况下，半导体元件以常闭进行动作。
2－3.Id－Vd特性
图22是示出第1模型的Id－Vd特性的图(其1)。图22的横轴为漏源电压(Vds)。图22的纵轴为漏极电流Id(10－5A)。如图22所示，在正的漏源电压(Vds)下流过顺向电流。
图23是示出第1模型的Id－Vd特性的图(其2)。图23的横轴为漏源电压(Vds)。图23的纵轴为漏极电流Id(pA)。图24是示出第2模型的Id－Vd特性的图(其1)。图24的横轴为漏源电压(Vds)。图24的纵轴为漏极电流Id(10－5A)。图25是示出第2模型的Id－Vd特性的图(其2)。图25的横轴为漏源电压(Vds)。图25的纵轴为漏极电流Id(pA)。图26是示出第1模型的Id－Vd特性的图(其3)。图26的横轴为漏源电压(Vds)。图26的纵轴为漏极电流Id(10－ 5A)。将p型AlGaN层423的膜厚设为20nm。
(实验)
1.Si的偏析
1－1.实验方法
在MOCVD炉的内部使GaN层生长于蓝宝石基板上后从MOCVD炉中取出基板，再次配置于MOCVD炉的内部使GaN层生长。通过对该GaN层SIMS来测定Si的浓度。
1－2.实验结果
图27是示出GaN半导体的位置与Si浓度之间的关系的图。图27的横轴为GaN半导体距表面的深度。图27的纵轴为Si浓度。如图27所示，在MOCVD炉的内部使GaN生长而得的区域中Si浓度在1×1014cm－3左右～1×1015cm－3左右的范围内。而且，认为从MOCVD炉取出时接触大气的GaN的区域中，Si浓度为1×1017cm－3左右，较大。
2.Mg的扩散
2－1.实验方法
在蓝宝石基板上使非掺杂的GaN层以2μm的厚度生长，在其上使Al组成为0.25的非掺杂的AlGaN层以25nm的厚度生长，在其上使掺杂Mg的p型GaN层以120nm的厚度生长。该p型GaN层的Mg浓度为3×1018cm－3。进而，在其上使高Mg掺杂的p型GaN层以3nm的厚度生长。该p型GaN层的Mg浓度为8×1019cm－3。实施热处理工序。热处理温度为1300℃或1400℃。炉内的压力为1GPa。处理时间为5分钟。气氛气体为氮气。
2－2.实验结果
图28是示出半导体距表面的深度方向的位置与Mg浓度之间的关系的图。图28的横轴为半导体距表面的深度。图28的纵轴为Mg浓度。图28中的UHPA是指热处理工序(超高压退火)。图28中示出实施热处理前的Mg浓度和实施热处理后的Mg浓度。如图28所示，通过实施高温高压的热处理而使Mg从半导体的表面侧朝向半导体的深度方向扩散。热处理温度高时，Mg扩散至更远的位置。通过使热处理温度变高，从而使垂直于基板的板面的方向上的Mg浓度的变化率变缓。
图29是示出图28的Mg浓度的值的表。在半导体的距表面30nm较深的位置，退火前的Mg浓度为5.1×1018cm－3，1300℃的退火后的Mg浓度为2.7×1018cm－3。在半导体的距表面119nm较深的位置，退火前的Mg浓度为7.4×1017cm－3，1300℃的退火后的Mg浓度为2.0×1018cm－3。这样，通过实施退火而使Mg浓度在接近半导体的表面的区域减少，在距半导体的表面较远的区域增加。

Claims (10)

1.一种半导体元件，其特征在于，具备：
具有第1表面的基板，
相对于所述基板为上层的第1半导体层，
所述第1半导体层之上的第2半导体层，
所述第2半导体层之上的第3半导体层，
栅电极，以及
第1区域和第2区域；
所述第1半导体层、所述第2半导体层和所述第3半导体层为IIIA族氮化物半导体层，
所述第2半导体层的带隙大于所述第1半导体层的带隙，
所述第3半导体层具有第3半导体层p型区域，
所述第2半导体层在所述第1区域具有第1非掺杂区域，在所述第2区域的所述第1半导体层的一侧具有第2非掺杂区域，在所述第2区域的所述第3半导体层的一侧具有第2半导体层p型区域，
所述第2区域是将使相对于所述第1半导体层为上层的p型区域投影于所述基板的所述第1表面而得的投影区域由垂直于所述投影区域的面进行包围的区域，
所述第1区域是所述第2区域以外的区域，
所述栅电极相对于所述第3半导体层p型区域为上层且位于所述第2区域，
所述第3半导体层p型区域与所述第2半导体层p型区域在所述第3半导体层与所述第2半导体层的界面连续。
2.根据权利要求1所述的半导体元件，其特征在于，具有所述第3半导体层之上的第4半导体层，
所述第4半导体层为IIIA族氮化物半导体层，并且具有第4半导体层p型区域。
3.一种半导体元件，其特征在于，是构成在施加有控制电压的栅极区域的下方的异质结界面形成有沟道的横向常闭型场效应晶体管的半导体元件，
所述半导体元件具有：
沟道层，由IIIA族氮化物半导体形成；
势垒层，与所述沟道层接合并由晶格常数小于所述沟道层的晶格常数的IIIA族氮化物半导体形成；
受体供给层，位于所述栅极区域与所述势垒层之间并由掺杂有受体的IIIA族氮化物半导体形成；以及
受体扩散区域，在所述栅极区域的下方将所述受体从所述受体供给层向所述势垒层供给并形成至实现常闭的深度。
4.根据权利要求3所述的半导体元件，其特征在于，具有如下电场缓和层：与所述势垒层接合，由晶格常数大于所述势垒层的晶格常数的IIIA族氮化物半导体形成，在所述栅极区域的正投影区域的外侧在与所述势垒层的界面蓄积空穴，
所述受体供给层包含填埋所述电场缓和层的所述正投影区域中形成的凹蚀的掺杂了受体的再生长层。
5.根据权利要求3所述的半导体元件，其特征在于，具有如下电场缓和层：与所述势垒层接合，由晶格常数大于所述势垒层的晶格常数的IIIA族氮化物半导体形成，在所述栅极区域的正投影区域的外侧在与所述势垒层的界面蓄积空穴，
所述受体扩散区域与受体从所述受体供给层向所述电场缓和层扩散的区域一体化。
6.根据权利要求1或2所述的半导体元件，其特征在于，所述第2区域的所述第2半导体层p型区域具有垂直于所述第1表面的方向的Mg的浓度梯度为2×1016cm－3/nm以下的第1浓度梯度区域。
7.根据权利要求1或2所述的半导体元件，其特征在于，具有源电极和漏电极，所述源电极和所述漏电极与所述第1区域的所述第2半导体层接触。
8.一种半导体元件的制造方法，其特征在于，在相对于基板为上层形成由IIIA族氮化物半导体构成的非掺杂的第1半导体层，
在所述第1半导体层之上形成由IIIA族氮化物半导体构成并且带隙大于所述第1半导体层的非掺杂的第2半导体层，
在相对于所述第2半导体层为上层形成由IIIA族氮化物半导体构成的p型区域，
通过以热处理温度下的IIIA族氮化物半导体的饱和蒸气压以上的压力进行热处理而使p型掺杂剂从所述p型区域扩散到所述第2半导体层的中途，
形成不使p型掺杂剂从所述p型区域扩散到所述第2半导体层的第1区域、以及包含使p型掺杂剂从所述p型区域扩散到所述第2半导体层的区域的第2区域，
在所述第2区域形成栅电极，
所述第2区域是将使相对于所述第1半导体层为上层的p型区域投影于所述基板的所述第1表面而得的投影区域由垂直于所述投影区域的面进行包围的区域。
9.根据权利要求8所述的半导体元件的制造方法，其特征在于，
在所述第2半导体层之上形成非掺杂或p型的第3半导体层，
通过第1蚀刻而除去所述第3半导体层的一部分形成露出所述第2半导体层的一部分的凹部，
在所述凹部之上形成所述p型区域，
通过所述热处理而使Mg从所述p型区域扩散到所述第2半导体层的中途。
10.根据权利要求8所述的半导体元件的制造方法，其特征在于，在所述第2半导体层之上形成非掺杂或p型的第3半导体层，
在所述第3半导体层之上形成p型半导体层，
通过第1蚀刻而除去所述p型半导体层的一部分并残留所述p型区域的一部分，
通过所述热处理而使Mg从所述p型区域扩散到所述第2半导体层的中途。
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