JPH0373542A - Ｇａ―Ａｓ電界効果トランジスタの製造方法 - Google Patents
Ｇａ―Ａｓ電界効果トランジスタの製造方法Info
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- JPH0373542A JPH0373542A JP20964489A JP20964489A JPH0373542A JP H0373542 A JPH0373542 A JP H0373542A JP 20964489 A JP20964489 A JP 20964489A JP 20964489 A JP20964489 A JP 20964489A JP H0373542 A JPH0373542 A JP H0373542A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上利用分野）
本発明は、ＦＥＴの特性を向上したＧ ａ −Ａ ｓ電
界効果トランジスタの製造方法に関する。
界効果トランジスタの製造方法に関する。
（従来の技術）
従来の一般的なＧ ａ −Ａ ｓ金属−半導体接合電界
効果トランジスタ（ＭＥＳＦＥＴ）の製造方法は。
効果トランジスタ（ＭＥＳＦＥＴ）の製造方法は。
第３図（ａ）〜（ｄ）に示す断面図のように、京ずＧａ
Ａｓ基板４１の表面に適宜のレジスト膜４２を形成し、
イオン注入によってチャネル層４３を形成しく第３図（
ａ））、その後、ゲート電極４４を形成し、このゲート
電極４４の両側に前記チャネル層４３よりやや深（ｎ
Ｊ型ソースＭ４５ｋｎ’型ドレイン層４６のｎ′型領領
域形成する（第３図（ｂ））。次に絶縁膜４７を全面に
堆積した後、この絶縁膜４７を通してイオン注入法によ
って高濃度のｎ”型ソース層４８ｋｎ“型ドレイン層４
９のｎ３型領域を形成しく第３図（ｅ））、、前記ｎ”
型ソース履４８こｎ０型ドレイン履４９の止にオーミッ
ク電極を形成しでソース電極５０ヒトレイン電極５１と
しく第３図（ｄ））、ＭＥＳＦＥＴを製造していた。
Ａｓ基板４１の表面に適宜のレジスト膜４２を形成し、
イオン注入によってチャネル層４３を形成しく第３図（
ａ））、その後、ゲート電極４４を形成し、このゲート
電極４４の両側に前記チャネル層４３よりやや深（ｎ
Ｊ型ソースＭ４５ｋｎ’型ドレイン層４６のｎ′型領領
域形成する（第３図（ｂ））。次に絶縁膜４７を全面に
堆積した後、この絶縁膜４７を通してイオン注入法によ
って高濃度のｎ”型ソース層４８ｋｎ“型ドレイン層４
９のｎ３型領域を形成しく第３図（ｅ））、、前記ｎ”
型ソース履４８こｎ０型ドレイン履４９の止にオーミッ
ク電極を形成しでソース電極５０ヒトレイン電極５１と
しく第３図（ｄ））、ＭＥＳＦＥＴを製造していた。
上記ＭＥＳＦＥＴにおいては、Ｇａ−Ａｓ基板４１表面
及びグー１−金属ヒＧ ａ −Ａ ｓ基板４１の界面に
高密度の界面準位れ□（ｎ 、、 ＝ １０’ｅＶ−’
（２）２）が存在するため、界面準位ｎ０による表面空
乏ＭＲｘが発生し、寄生抵抗が生じる上、ＦＥＴの閾値
の再現性も乏しかった。
及びグー１−金属ヒＧ ａ −Ａ ｓ基板４１の界面に
高密度の界面準位れ□（ｎ 、、 ＝ １０’ｅＶ−’
（２）２）が存在するため、界面準位ｎ０による表面空
乏ＭＲｘが発生し、寄生抵抗が生じる上、ＦＥＴの閾値
の再現性も乏しかった。
また、従来のＧａ−Ａｓ金凰−絶縁体−半導体接合電界
効果トランジスタ（ＭＩＳＦＥＴ）の製造方法は、第４
図（ａ）〜（ｄ）に示す断面図のように、まず、Ｇａ−
Ａｓ基板６１の表面に適宜のレジスト膜６２を形成し、
イオン注入によってチャネル層６３を形成しく第４図（
ａ））、その後、絶縁膜６４、例えば窒化珪素（ＳｉＮ
）膜を低温（約３００℃〜３５０℃）でプラズマＣＶＤ
法で堆積しく第４図（ｂ））、さらに金属。
効果トランジスタ（ＭＩＳＦＥＴ）の製造方法は、第４
図（ａ）〜（ｄ）に示す断面図のように、まず、Ｇａ−
Ａｓ基板６１の表面に適宜のレジスト膜６２を形成し、
イオン注入によってチャネル層６３を形成しく第４図（
ａ））、その後、絶縁膜６４、例えば窒化珪素（ＳｉＮ
）膜を低温（約３００℃〜３５０℃）でプラズマＣＶＤ
法で堆積しく第４図（ｂ））、さらに金属。
例えばアルミニュウムを堆積させ、これらを加工してゲ
ート電極６５を形成し、次にゲート電極６５の両側に前
記チャネル層６３より深くｎ型ソース層６６とｎ型ドレ
イン層６７のｎ型領域を形成しく第４図（ｃ））、前記
ｎ型ソース層６６とｎ型ドレイン層６７の上にオーミッ
ク電極を堆積させてソース電極６８とドレイン電極６９
を形成しく第４図（Ｃ））、ＭＩＳＦＥＴを製造してい
た。
ート電極６５を形成し、次にゲート電極６５の両側に前
記チャネル層６３より深くｎ型ソース層６６とｎ型ドレ
イン層６７のｎ型領域を形成しく第４図（ｃ））、前記
ｎ型ソース層６６とｎ型ドレイン層６７の上にオーミッ
ク電極を堆積させてソース電極６８とドレイン電極６９
を形成しく第４図（Ｃ））、ＭＩＳＦＥＴを製造してい
た。
上記ＭＩＳＦＥＴにおいては、上述したＧａ−ＡｓＭＥ
ＳＦＥＴと同様に、Ｇａ−Ａｓ基板６１表面あるいはＧ
ａ−Ａｓ基板６１と絶縁膜６４の界面に高密度の界面準
位が存在する。そのためＧａ−Ａｓ基板６１のフェルミ
準位（Ｅ２）はバンドギャップの略中央にピンニングさ
れ、半導体と絶縁膜６４の界面の半導体側に誘起される
２茨元電子をゲートバイアスによって充分に変調できず
（反転層が形成されない）、ＭＩＳＦＥＴ本来の性能が
実現できなかった・ そこで近年、上述の各問題点を解決する方法として注目
されているのがＧａ−Ａｓ基板表面の硫化処理法である
。
ＳＦＥＴと同様に、Ｇａ−Ａｓ基板６１表面あるいはＧ
ａ−Ａｓ基板６１と絶縁膜６４の界面に高密度の界面準
位が存在する。そのためＧａ−Ａｓ基板６１のフェルミ
準位（Ｅ２）はバンドギャップの略中央にピンニングさ
れ、半導体と絶縁膜６４の界面の半導体側に誘起される
２茨元電子をゲートバイアスによって充分に変調できず
（反転層が形成されない）、ＭＩＳＦＥＴ本来の性能が
実現できなかった・ そこで近年、上述の各問題点を解決する方法として注目
されているのがＧａ−Ａｓ基板表面の硫化処理法である
。
°第５図（ａ）〜（８）は硫化処理法を採用したＧａ−
ＡｓｆｌＥ界効果トランジスタの製造方法を示す断面図
である。同図において、基本的な製造方法はＭＥＳＦＥ
Ｔと同様であって、まずＧａ−Ａｓ基板７１の表面に適
宜のレジスト膜７２を形成し、イオン注入によってチャ
ネル［７３を形成する（第５図（ａ））。
ＡｓｆｌＥ界効果トランジスタの製造方法を示す断面図
である。同図において、基本的な製造方法はＭＥＳＦＥ
Ｔと同様であって、まずＧａ−Ａｓ基板７１の表面に適
宜のレジスト膜７２を形成し、イオン注入によってチャ
ネル［７３を形成する（第５図（ａ））。
そしてＧａ−Ａｓ基板７１を酸処理、例えば硫酸、過酸
化水素、水溶液（Ｈ２ＳＯ，： Ｈ２Ｏ２： Ｈ２Ｏ）
＆：より表面の自然酸化膜を除去した後、硫化ナトリウ
ム（Ｎａ、Ｓ）、あるいは硫化アンモニウム（（ＮＨ，
）、Ｓ）に浸漬し、乾操させる。この時、Ｇａ−Ａｓ基
板７１の表面には極く薄い組成式Ａｓｘ５．で表わせる
硫化膜７４が形成される（第５図（ｂ））、この表面処
理後、金属体を堆積して加工することによりゲート電極
７５を形成し、このゲート電極７５両側に前記チャネル
層７３よりやや深＜ ｎｚ型ソース層７６とｎ′型ドレ
イン層７７のｎ′型領域７６、７７を形成する（第５図
（ｃ））、次に絶縁膜７８を全面に堆積した後、この絶
縁膜７８を通してイオン注入によって高濃度のｎ″′型
ソース層７９とｎ０型ドレイン層８０のｎ“型領域を形
成しく第５図（ｄ））、ｎ０型ソ一ス層７９とｎ０型ド
レイン層８０の上にオーミック電極を形成し、ソース電
極８１とドレイン電極８２とする（第５図（ｅ））。
化水素、水溶液（Ｈ２ＳＯ，： Ｈ２Ｏ２： Ｈ２Ｏ）
＆：より表面の自然酸化膜を除去した後、硫化ナトリウ
ム（Ｎａ、Ｓ）、あるいは硫化アンモニウム（（ＮＨ，
）、Ｓ）に浸漬し、乾操させる。この時、Ｇａ−Ａｓ基
板７１の表面には極く薄い組成式Ａｓｘ５．で表わせる
硫化膜７４が形成される（第５図（ｂ））、この表面処
理後、金属体を堆積して加工することによりゲート電極
７５を形成し、このゲート電極７５両側に前記チャネル
層７３よりやや深＜ ｎｚ型ソース層７６とｎ′型ドレ
イン層７７のｎ′型領域７６、７７を形成する（第５図
（ｃ））、次に絶縁膜７８を全面に堆積した後、この絶
縁膜７８を通してイオン注入によって高濃度のｎ″′型
ソース層７９とｎ０型ドレイン層８０のｎ“型領域を形
成しく第５図（ｄ））、ｎ０型ソ一ス層７９とｎ０型ド
レイン層８０の上にオーミック電極を形成し、ソース電
極８１とドレイン電極８２とする（第５図（ｅ））。
上記表面処理によって、Ｇａ−Ａｓ基板７１表面及びＧ
ａ−Ａｓ基板７１と金属の界面の界面準位密度（Ｎｏ）
は最大でＮ、、！１０”ｅＶ−１ａｍ−”のオーダまで
下げることが可能であり、その結果、寄生抵抗の低減及
びＦＥＴの閾値のばらつきの低減ができ、さらにフェル
ミ準位Ｅ、がバンドギャップ中央にビン止めされなくな
ることにより、ゲート電極７５の金属材料（例えば、白
金）を選ぶことにより、ショットキーバリア高を従来の
ものより約０ 、８ｓＶから１ 、 ＯｅＶまで上げる
ことができる。
ａ−Ａｓ基板７１と金属の界面の界面準位密度（Ｎｏ）
は最大でＮ、、！１０”ｅＶ−１ａｍ−”のオーダまで
下げることが可能であり、その結果、寄生抵抗の低減及
びＦＥＴの閾値のばらつきの低減ができ、さらにフェル
ミ準位Ｅ、がバンドギャップ中央にビン止めされなくな
ることにより、ゲート電極７５の金属材料（例えば、白
金）を選ぶことにより、ショットキーバリア高を従来の
ものより約０ 、８ｓＶから１ 、 ＯｅＶまで上げる
ことができる。
またＧａ−ＡｓＭＩＳＦＥＴにおいても、ゲート電極下
に上述と同様の表面処理を施すことにより、半導体と絶
縁体界面の界面準位密度を低減でき、その結果、Ｇａ−
ＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔにおいても８３ＭＯ８ＦＥ
Ｔと同様に反転層を形成することが可能となり、駆動能
力の高いＭＩＳＦＥＴを実現できる。
に上述と同様の表面処理を施すことにより、半導体と絶
縁体界面の界面準位密度を低減でき、その結果、Ｇａ−
ＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔにおいても８３ＭＯ８ＦＥ
Ｔと同様に反転層を形成することが可能となり、駆動能
力の高いＭＩＳＦＥＴを実現できる。
（発明が解決しようとする課題）
上記従来技術の硫化処理によって、Ｇａ−Ａｓ基板界面
の界面準位密度は低減され、Ｇａ−ＡｓＭＥＳＦＥＴ及
びＧａ−ＡｓＭＩＳＦＥＴの性能向上を図ることが可能
である。
の界面準位密度は低減され、Ｇａ−ＡｓＭＥＳＦＥＴ及
びＧａ−ＡｓＭＩＳＦＥＴの性能向上を図ることが可能
である。
しかしながら、前記硫化処理の効果は数分〜数時間しか
持続しないため、作成されたＦＥＴの特性が作成時の条
件によって左右され易いという問題があった。
持続しないため、作成されたＦＥＴの特性が作成時の条
件によって左右され易いという問題があった。
本発明の目的は、硫化処理を施しても特性が安定するＧ
ａ−Ａｓ電界効果トランジスタの製造方法を提供するこ
とにある。
ａ−Ａｓ電界効果トランジスタの製造方法を提供するこ
とにある。
（課題を解決するための手段）
本発明は、上記課題を解決するため、ゲート電極とＧａ
Ａｓ基板との間に、非晶質硫化砒素の膜を形成する
こと、あるいはゲート電極とＧ ａ −Ａ ｓ基板との
間に、非晶質硫化砒素と絶縁膜との膜を形成することを
特徴とする。
Ａｓ基板との間に、非晶質硫化砒素の膜を形成する
こと、あるいはゲート電極とＧ ａ −Ａ ｓ基板との
間に、非晶質硫化砒素と絶縁膜との膜を形成することを
特徴とする。
（作 用）
上記手段を採用したことにより、Ｇ ａ −Ａ ｓ基板
表面に直接的に非晶質硫化砒素の硫化膜が設けられ、こ
の硫化膜は時間に依存した膜質の劣化がなく、加えて、
この硫化膜によってＧａ−Ａｓ表面の界面準位密度を低
減することになり、Ｇａ−ＡｓＭＥＳＦＥＴあるいはＧ
ａ −ＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔの性能向上が図れる
。
表面に直接的に非晶質硫化砒素の硫化膜が設けられ、こ
の硫化膜は時間に依存した膜質の劣化がなく、加えて、
この硫化膜によってＧａ−Ａｓ表面の界面準位密度を低
減することになり、Ｇａ−ＡｓＭＥＳＦＥＴあるいはＧ
ａ −ＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔの性能向上が図れる
。
（実施例）
以下、本発明の実施例を図面に基づいて説明する。
第１図（ａ）〜（ｅ）は本発明によるＧ ａ −Ａ ｓ
電界効果トランジスタ（Ｇａ −ＡｓＭ Ｅ Ｓ Ｆ
Ｅ Ｔ）の製造方法の工程を示す断面図である。
電界効果トランジスタ（Ｇａ −ＡｓＭ Ｅ Ｓ Ｆ
Ｅ Ｔ）の製造方法の工程を示す断面図である。
同図において、まずＧａ−Ａｓ基板１の表面に適宜のレ
ジスト膜２を形成し、所定部位にイオン注入、例えばＳ
ｉイオンを２！ＪｅＶの加速エネルギで６．０Ｘ１０”
ａｍ−”のドーズ量で注入し、チャネル層３を形成しく
第１図（ａ）） 、次に極く薄く（厚さは２０入〜５０
入）非晶質硫化砒素（ａ −Ａｓｘ５ 、） ４をスパ
ッタ法などの方法により堆積させる（第１図（ｂ））。
ジスト膜２を形成し、所定部位にイオン注入、例えばＳ
ｉイオンを２！ＪｅＶの加速エネルギで６．０Ｘ１０”
ａｍ−”のドーズ量で注入し、チャネル層３を形成しく
第１図（ａ）） 、次に極く薄く（厚さは２０入〜５０
入）非晶質硫化砒素（ａ −Ａｓｘ５ 、） ４をスパ
ッタ法などの方法により堆積させる（第１図（ｂ））。
この硫化Ｍ４の上にゲート金属５例えばＷ Ｓ ｊ Ｎ
をスパッタ法によって堆積の後、所定の長さに加工し、
ゲート電極５を形成する。さらに。
をスパッタ法によって堆積の後、所定の長さに加工し、
ゲート電極５を形成する。さらに。
このゲート電極５を利用し、自己整合的に前記チャネル
層３よりやや深（ｎ ／型ソース層６とｎ′型ドレイン
層７を、Ｓｉイオン加速エネルギ５０ＫｅＶ 。
層３よりやや深（ｎ ／型ソース層６とｎ′型ドレイン
層７を、Ｓｉイオン加速エネルギ５０ＫｅＶ 。
ドーズ量６．ＯＸ １０１２ｔｙａ−”で注入するイオ
ン注入により形成しく第１図（ｃ））、次に絶縁膜８と
して例えば二酸化珪素膜（Ｓ ｉ Ｏ２）を堆積して後
、絶縁膜８を通してＳｉイオンを加速エネルギ１５０Ｋ
ｅＶ 、ドーズｆｉ５．０Ｘ１０”ａｓ−”の条件でイ
オン注入して、ゲート電極５から略絶縁膜５の厚さだけ
離れたｎ０型ソ一ス層９とｎ０型ドレイン層１０を形成
し。
ン注入により形成しく第１図（ｃ））、次に絶縁膜８と
して例えば二酸化珪素膜（Ｓ ｉ Ｏ２）を堆積して後
、絶縁膜８を通してＳｉイオンを加速エネルギ１５０Ｋ
ｅＶ 、ドーズｆｉ５．０Ｘ１０”ａｓ−”の条件でイ
オン注入して、ゲート電極５から略絶縁膜５の厚さだけ
離れたｎ０型ソ一ス層９とｎ０型ドレイン層１０を形成
し。
所ｆｌ Ｌ Ｄ Ｄ （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ
Ｄｒａｉｎ）構造とする（第１−図（ｄ））。その後、
８２０℃、１５分間のアニール処理を行い、各イオン注
入層を活性化し、ソース電極１１とドレイン電極１２を
形成してＧａ−ＡｓＭＥＳＦＥＴを完成する（第１図（
ｅ））。
Ｄｒａｉｎ）構造とする（第１−図（ｄ））。その後、
８２０℃、１５分間のアニール処理を行い、各イオン注
入層を活性化し、ソース電極１１とドレイン電極１２を
形成してＧａ−ＡｓＭＥＳＦＥＴを完成する（第１図（
ｅ））。
第２図（ａ） 〜（ｃ）は本発明によるＧａ−ＡｓＭＩ
ＳＦＥＴの製造方法の工程を示す断面図である。
ＳＦＥＴの製造方法の工程を示す断面図である。
同図において、Ｇａ−Ａｓ基板２１表面の所定部分にイ
オン注入１例えばＳｉイオンを加速エネルギ２５ＫａＶ
、 ドーズ量５．０Ｘ１０″”ＣＨＩ−”で注入し
、チャネル層２２を形成した後、非晶質硫化砒素（ａ
−ＡｓｘＳ、）の膜２３をスパッタ法により極く薄く（
厚さは２０λ〜５０人）堆積し１次に絶縁膜２４として
例えば窒化珪素（ＳｉＮ）を約１ｏｏｏλ、プラズマＣ
ｖＤ法にて堆積しく第２図（ａ））、さらに絶縁膜２４
上に金属、例えばタングステン（Ｗ）をスパッタ法で堆
積し、所定の長さに加工し、ゲート電極２５を形成する
。そしてレジスト膜２６を形成し、前記ゲート電極２５
を利用し、自己整合的にイオン注入法によってｎ型ソー
ス層２７とｎ型ドレイン層２８を形成する。（第２図（
ｂ））。このイオン注入は、例えばＳｉイオンを加速エ
ネルギ１００ＫａＶ 、 ドーズ量５．０×１０１０１
３ａ’の条件で注入して行う、その後、８２０″Ｃ。
オン注入１例えばＳｉイオンを加速エネルギ２５ＫａＶ
、 ドーズ量５．０Ｘ１０″”ＣＨＩ−”で注入し
、チャネル層２２を形成した後、非晶質硫化砒素（ａ
−ＡｓｘＳ、）の膜２３をスパッタ法により極く薄く（
厚さは２０λ〜５０人）堆積し１次に絶縁膜２４として
例えば窒化珪素（ＳｉＮ）を約１ｏｏｏλ、プラズマＣ
ｖＤ法にて堆積しく第２図（ａ））、さらに絶縁膜２４
上に金属、例えばタングステン（Ｗ）をスパッタ法で堆
積し、所定の長さに加工し、ゲート電極２５を形成する
。そしてレジスト膜２６を形成し、前記ゲート電極２５
を利用し、自己整合的にイオン注入法によってｎ型ソー
ス層２７とｎ型ドレイン層２８を形成する。（第２図（
ｂ））。このイオン注入は、例えばＳｉイオンを加速エ
ネルギ１００ＫａＶ 、 ドーズ量５．０×１０１０１
３ａ’の条件で注入して行う、その後、８２０″Ｃ。
１５分間のアニール処理を行い、各イオン注入層を活性
化し、ソース電極２９とドレイン電極３ｏを形成し、Ｇ
ａ−ＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔを完成する（第２図（
Ｃ））。
化し、ソース電極２９とドレイン電極３ｏを形成し、Ｇ
ａ−ＡｓＭ Ｉ Ｓ Ｆ Ｅ Ｔを完成する（第２図（
Ｃ））。
一第１図（ａ）〜（ｅ）の工程によって製造されるＧａ
−ＡｓＭＥＳＦＥＴでは、非晶質硫化砒素の硫化膜４を
スパッタ法などにより物理的に堆積させるため、硫化ナ
トリウムあるいは硫化アンモニウムによる表面処理に比
べて表面膜質の劣化がないＧ ａ −Ａ ８表面が得ら
れる。またＧ ａ −Ａ ｓ表面に硫化膜４が存在する
ことによって、Ｇ ａ −Ａ Ｉ！衣表面るいはＧａ
Ａｓとゲート電極５を構成する金属の界面準位密度を
低減させることができ、その結果、寄生抵抗の低減によ
り、高い相互コンダクタンスｇｍ（ゲート長０．８μｍ
、ゲート幅１０μｍ）Ｍ Ｅ Ｓ Ｆ Ｅ′ｒにおいて
４００ｍ５／■）のＦＥＴを実現でき、またＦＥＴの閾
値のばらつきも低減できる。さらにゲ−ト電極５を構成
する金属の材料を選択することにより（例えば白金（Ｐ
ｔ）など）、ショットキー障壁高さを従来の０．８ｅＶ
から１ 、 ＯｅＶへ上げることができ、ＩＣを作製し
た場合のノイズマージンを大きくでき、チップ歩留りを
向上できる。
−ＡｓＭＥＳＦＥＴでは、非晶質硫化砒素の硫化膜４を
スパッタ法などにより物理的に堆積させるため、硫化ナ
トリウムあるいは硫化アンモニウムによる表面処理に比
べて表面膜質の劣化がないＧ ａ −Ａ ８表面が得ら
れる。またＧ ａ −Ａ ｓ表面に硫化膜４が存在する
ことによって、Ｇ ａ −Ａ Ｉ！衣表面るいはＧａ
Ａｓとゲート電極５を構成する金属の界面準位密度を
低減させることができ、その結果、寄生抵抗の低減によ
り、高い相互コンダクタンスｇｍ（ゲート長０．８μｍ
、ゲート幅１０μｍ）Ｍ Ｅ Ｓ Ｆ Ｅ′ｒにおいて
４００ｍ５／■）のＦＥＴを実現でき、またＦＥＴの閾
値のばらつきも低減できる。さらにゲ−ト電極５を構成
する金属の材料を選択することにより（例えば白金（Ｐ
ｔ）など）、ショットキー障壁高さを従来の０．８ｅＶ
から１ 、 ＯｅＶへ上げることができ、ＩＣを作製し
た場合のノイズマージンを大きくでき、チップ歩留りを
向上できる。
また第２図（ａ）〜（ｃ）の工程によって製造されるＧ
ａ−ＡｓＭＩＳＦＥＴでは、絶縁膜２４の下に非晶質硫
化砒素の硫化膜２３が存在するため、Ｇａ−Ａｓ基板２
１と絶縁膜２４の界面の界面準位密度を低減でき、その
結果、ゲートバイアスを変えることによってＧａ Ａ
ｓ基板２１表面に誘起される二次元電子を十分に変調で
き、Ｇａ−Ａｓ基板２１においてもＭＩＳＦＥＴを実現
できることになる。
ａ−ＡｓＭＩＳＦＥＴでは、絶縁膜２４の下に非晶質硫
化砒素の硫化膜２３が存在するため、Ｇａ−Ａｓ基板２
１と絶縁膜２４の界面の界面準位密度を低減でき、その
結果、ゲートバイアスを変えることによってＧａ Ａ
ｓ基板２１表面に誘起される二次元電子を十分に変調で
き、Ｇａ−Ａｓ基板２１においてもＭＩＳＦＥＴを実現
できることになる。
（発明の効果）
本発明によれば、Ｇａ−Ａｓ基板に非晶質硫化砒素膜を
形成することにより、膜質の変化がなく。
形成することにより、膜質の変化がなく。
安定した特性のＧａ−Ａｓ電界効果トランジスタが製造
可能な、Ｇａ−Ａｓ電界効果トランジスタの製造方法を
提供できる。
可能な、Ｇａ−Ａｓ電界効果トランジスタの製造方法を
提供できる。
第１図（ａ）、（ｂ）−（ｃ）、 （ｄ）、 （ｓ）は
本発明によるＧａ −ＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔの製
造方法を説明するための断面図、第２図（ａ）、 （ｂ
）、 （ｃ）は本発明によるＧａ−ＡｓＭ Ｉ Ｓ Ｆ
Ｅ Ｔの製造方法を説明するための断面図、第３図（
ａ） ＝ （ｂ） 、 （ｃ） 、 （ｄ）は従来のＧ
ａ−ＡｓＭＥ Ｓ Ｆ Ｅ Ｔの製造方法を説明するた
めの断面図、第４図（ａ）、 （ｂ）、 （ｃ）、 （
ｄ）は従来のＧａ−ＡｓＭＩ ５ＦＥＴの製造方法を説
明するための断面図、第５＠（ａ）、 （ｂ）、 （ｃ
）、 （ｄ）、 （ａ）は従来の硫化処理法を採用した
ＦＥＴの製造方法を説明するための断面図である。 １、Ｚｌ−Ｇａ−Ａｓ基板、 ４ 、２３−・・非晶質
硫化砒素の膜、 ５，２５・・・ゲート電極。 ２４・・・絶縁体の膜。
本発明によるＧａ −ＡｓＭ Ｅ Ｓ Ｆ Ｅ Ｔの製
造方法を説明するための断面図、第２図（ａ）、 （ｂ
）、 （ｃ）は本発明によるＧａ−ＡｓＭ Ｉ Ｓ Ｆ
Ｅ Ｔの製造方法を説明するための断面図、第３図（
ａ） ＝ （ｂ） 、 （ｃ） 、 （ｄ）は従来のＧ
ａ−ＡｓＭＥ Ｓ Ｆ Ｅ Ｔの製造方法を説明するた
めの断面図、第４図（ａ）、 （ｂ）、 （ｃ）、 （
ｄ）は従来のＧａ−ＡｓＭＩ ５ＦＥＴの製造方法を説
明するための断面図、第５＠（ａ）、 （ｂ）、 （ｃ
）、 （ｄ）、 （ａ）は従来の硫化処理法を採用した
ＦＥＴの製造方法を説明するための断面図である。 １、Ｚｌ−Ｇａ−Ａｓ基板、 ４ 、２３−・・非晶質
硫化砒素の膜、 ５，２５・・・ゲート電極。 ２４・・・絶縁体の膜。
Claims (2)
- （１）ゲート電極とＧａ−Ａｓの基板との間に、非晶質
硫化砒素の薄膜を形成したことを特徴とするＧａ−Ａｓ
電界効果トランジスタの製造方法。 - （２）ゲート電極とＧａ−Ａｓ基板との間に、非晶質硫
化砒素と絶縁体との膜を形成したことを特徴とするＧａ
−Ａｓ電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20964489A JPH0373542A (ja) | 1989-08-15 | 1989-08-15 | Ｇａ―Ａｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20964489A JPH0373542A (ja) | 1989-08-15 | 1989-08-15 | Ｇａ―Ａｓ電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0373542A true JPH0373542A (ja) | 1991-03-28 |
Family
ID=16576209
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20964489A Pending JPH0373542A (ja) | 1989-08-15 | 1989-08-15 | Ｇａ―Ａｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0373542A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03261147A (ja) * | 1990-03-12 | 1991-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法並びにその製造装置 |
| US6207976B1 (en) | 1997-12-17 | 2001-03-27 | Fujitsu Limited | Semiconductor device with ohmic contacts on compound semiconductor and manufacture thereof |
-
1989
- 1989-08-15 JP JP20964489A patent/JPH0373542A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03261147A (ja) * | 1990-03-12 | 1991-11-21 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法並びにその製造装置 |
| US6207976B1 (en) | 1997-12-17 | 2001-03-27 | Fujitsu Limited | Semiconductor device with ohmic contacts on compound semiconductor and manufacture thereof |
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