JPH04346442A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
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- JPH04346442A JPH04346442A JP12014691A JP12014691A JPH04346442A JP H04346442 A JPH04346442 A JP H04346442A JP 12014691 A JP12014691 A JP 12014691A JP 12014691 A JP12014691 A JP 12014691A JP H04346442 A JPH04346442 A JP H04346442A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は合金化により形成された
オーミック電極を有する電界効果型トランジスタの製造
方法に関する。
オーミック電極を有する電界効果型トランジスタの製造
方法に関する。
【０００２】
【従来の技術】電界効果型トランジスタ（以下、「ＦＥ
Ｔ」という。）の製造方法として、セルフアラインプロ
セスが知られている（“ＧａＡｓ ＬＳＩ−Ｄｉｒｅｃ
ｔｅｄ ＭＥＳＦＥＴ’ｓ ｗｉｔｈ Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄ Ｉｍｐｌａｎｔａｔｉｏｎ ｆｏｒ ｎ
＋ −Ｌａｙｅｒ Ｔｅｃｈｎｏｌｏｇｙ（ＳＡＩＮＴ
）”，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ Ｅ
ＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−２９
，ＮＯ．１１，ＮＯＶＥＭＢＥＲ １９８２，ｐｐ．１
７７２−１７７７ ）。
Ｔ」という。）の製造方法として、セルフアラインプロ
セスが知られている（“ＧａＡｓ ＬＳＩ−Ｄｉｒｅｃ
ｔｅｄ ＭＥＳＦＥＴ’ｓ ｗｉｔｈ Ｓｅｌｆ−Ａｌ
ｉｇｎｅｄ Ｉｍｐｌａｎｔａｔｉｏｎ ｆｏｒ ｎ
＋ −Ｌａｙｅｒ Ｔｅｃｈｎｏｌｏｇｙ（ＳＡＩＮＴ
）”，ＩＥＥＥ ＴＲＡＮＳＡＣＴＩＯＮＳ ＯＮ Ｅ
ＬＥＣＴＲＯＮ ＤＥＶＩＣＥＳ，ＶＯＬ．ＥＤ−２９
，ＮＯ．１１，ＮＯＶＥＭＢＥＲ １９８２，ｐｐ．１
７７２−１７７７ ）。
【０００３】この製造方法によると、両側にオーバハン
グのある断面Ｔ字型のダミーゲートをＳｉＮ膜を介して
半絶縁性ＧａＡｓ基板上に形成し、このダミーゲートを
マスクとしてソース形成領域及びドレイン形成領域にＳ
ｉＮ膜を介したスルー注入を施していた。このスルー注
入により、ＧａＡｓ基板内には表面にピークを有し、深
くなるにつれてキャリア濃度が減少するキャリア分布が
形成される。その後、ダミーゲートを除去し、ゲート電
極及びオーミック電極（ソース電極、ドレイン電極）を
形成する。オーミック電極としては例えばＡｕＧｅ系金
属が使用され、４６０℃のＨ２ 雰囲気中で合金化され
る。
グのある断面Ｔ字型のダミーゲートをＳｉＮ膜を介して
半絶縁性ＧａＡｓ基板上に形成し、このダミーゲートを
マスクとしてソース形成領域及びドレイン形成領域にＳ
ｉＮ膜を介したスルー注入を施していた。このスルー注
入により、ＧａＡｓ基板内には表面にピークを有し、深
くなるにつれてキャリア濃度が減少するキャリア分布が
形成される。その後、ダミーゲートを除去し、ゲート電
極及びオーミック電極（ソース電極、ドレイン電極）を
形成する。オーミック電極としては例えばＡｕＧｅ系金
属が使用され、４６０℃のＨ２ 雰囲気中で合金化され
る。
【０００４】
【発明が解決しようとする課題】しかし、従来の製造方
法によると、スルー注入により形成された基板内のキャ
リア分布は表面にピークが位置するので、表面からの深
さが深くなるにつれてキャリア濃度は減少する。一方、
オーミック電極を構成するＡｕＧｅ系金属は、合金化に
より基板表面から１０００〜２５００オングストローム
程度の深さまでシンタされる。その為、基板表面から離
れた深い位置になるとキャリア濃度はかなり減少するこ
とから、オーミック電極の基板に対する接触抵抗は十分
に低減することができず、ＦＥＴの相互コンダクタンス
が悪くなるという欠点があった。
法によると、スルー注入により形成された基板内のキャ
リア分布は表面にピークが位置するので、表面からの深
さが深くなるにつれてキャリア濃度は減少する。一方、
オーミック電極を構成するＡｕＧｅ系金属は、合金化に
より基板表面から１０００〜２５００オングストローム
程度の深さまでシンタされる。その為、基板表面から離
れた深い位置になるとキャリア濃度はかなり減少するこ
とから、オーミック電極の基板に対する接触抵抗は十分
に低減することができず、ＦＥＴの相互コンダクタンス
が悪くなるという欠点があった。
【０００５】そこで本発明は、オーミック電極における
基板に対する接触抵抗を十分に低減し、相互コンダクタ
ンスの高いＦＥＴを製造することを目的とする。
基板に対する接触抵抗を十分に低減し、相互コンダクタ
ンスの高いＦＥＴを製造することを目的とする。
【０００６】
【課題を解決するための手段】上記課題を達成するため
に、本発明はゲート電極が形成される半導体基板のゲー
ト形成領域上にダミーゲートを形成する工程と、オーミ
ック電極が合金化により形成されるオーミック形成領域
に、ダミーゲートをマスクとしてイオン注入を施す工程
と、オーミック形成領域上に絶縁膜を形成し、ダミーゲ
ートをマスクとして絶縁膜を介したスルー注入を施す工
程と、ダミーゲートを除去し、イオン注入及びスルー注
入がなされた領域をアニールする工程と、絶縁膜に開口
を形成してオーミック形成領域上にオーミック電極を形
成すると共に、ゲート形成領域上にゲート電極を形成す
る工程とを含んで構成される。
に、本発明はゲート電極が形成される半導体基板のゲー
ト形成領域上にダミーゲートを形成する工程と、オーミ
ック電極が合金化により形成されるオーミック形成領域
に、ダミーゲートをマスクとしてイオン注入を施す工程
と、オーミック形成領域上に絶縁膜を形成し、ダミーゲ
ートをマスクとして絶縁膜を介したスルー注入を施す工
程と、ダミーゲートを除去し、イオン注入及びスルー注
入がなされた領域をアニールする工程と、絶縁膜に開口
を形成してオーミック形成領域上にオーミック電極を形
成すると共に、ゲート形成領域上にゲート電極を形成す
る工程とを含んで構成される。
【０００７】
【作用】本発明に係るＦＥＴの製造方法によると、半導
体基板に対する複数のイオン注入により、異なる深さに
複数のピークを有するキャリア分布が形成される。その
為、少なくともオーミック電極を構成する金属が合金化
によりシンタされる深さに至りキャリア濃度の高い領域
が形成される。
体基板に対する複数のイオン注入により、異なる深さに
複数のピークを有するキャリア分布が形成される。その
為、少なくともオーミック電極を構成する金属が合金化
によりシンタされる深さに至りキャリア濃度の高い領域
が形成される。
【０００８】
【実施例】以下、本発明の一実施例について、添付図面
を参照して説明する。なお、説明において同一要素には
同一符号を用い、重複する説明は省略する。図１は一実
施例に係るＦＥＴの製造方法として、ＳＡＩＮＴ プロ
セスを用いたＭＥＳＦＥＴの製造方法を示す工程図であ
る。
を参照して説明する。なお、説明において同一要素には
同一符号を用い、重複する説明は省略する。図１は一実
施例に係るＦＥＴの製造方法として、ＳＡＩＮＴ プロ
セスを用いたＭＥＳＦＥＴの製造方法を示す工程図であ
る。
【０００９】まず、半絶縁性ＧａＡｓ基板１に、例えば
フォトレジストをマスクとしてＳｉイオンを注入し、Ｇ
ａＡｓ基板１の表面に動作層１ａを形成する。この動作
層１ａ上に断面がＴ字型のダミーゲート２を形成する。 このダミーゲート２は公知の方法で作製でき、例えば、
上層をＳｉＯ２ 層、下層をＦＰＭ層とする２層構造の
ダミーゲートを前述した“ＧａＡｓ ＬＳＩ−Ｄｉｒｅ
ｃｔｅｄ ＭＥＳＦＥＴ’ｓ ｗｉｔｈ Ｓｅｌｆ−Ａ
ｌｉｇｎｅｄ Ｉｍｐｌａｎｔａｔｉｏｎ ｆｏｒ ｎ
＋ −Ｌａｙｅｒ Ｔｅｃｈｎｏｌｏｇｙ（ＳＡＩＮ
Ｔ）”と題する論文に記載された方法により作成できる
。次に、このダミーゲート２をマスクとして用い、オー
ミック電極が形成されるＧａＡｓ基板１のオーミック形
成領域１ｓ、１ｄに、例えば１８０ｋｅＶ 、２×１０
１３／ｃｍ２ の高ドーズのＳｉイオンを直接注入する
（第１図（ａ））。このイオン注入により、基板表面か
ら離れた深い位置（表面から１５００〜２０００オング
ストロームの深さ）にピークを有する第１のキャリア分
布が形成される。
フォトレジストをマスクとしてＳｉイオンを注入し、Ｇ
ａＡｓ基板１の表面に動作層１ａを形成する。この動作
層１ａ上に断面がＴ字型のダミーゲート２を形成する。 このダミーゲート２は公知の方法で作製でき、例えば、
上層をＳｉＯ２ 層、下層をＦＰＭ層とする２層構造の
ダミーゲートを前述した“ＧａＡｓ ＬＳＩ−Ｄｉｒｅ
ｃｔｅｄ ＭＥＳＦＥＴ’ｓ ｗｉｔｈ Ｓｅｌｆ−Ａ
ｌｉｇｎｅｄ Ｉｍｐｌａｎｔａｔｉｏｎ ｆｏｒ ｎ
＋ −Ｌａｙｅｒ Ｔｅｃｈｎｏｌｏｇｙ（ＳＡＩＮ
Ｔ）”と題する論文に記載された方法により作成できる
。次に、このダミーゲート２をマスクとして用い、オー
ミック電極が形成されるＧａＡｓ基板１のオーミック形
成領域１ｓ、１ｄに、例えば１８０ｋｅＶ 、２×１０
１３／ｃｍ２ の高ドーズのＳｉイオンを直接注入する
（第１図（ａ））。このイオン注入により、基板表面か
ら離れた深い位置（表面から１５００〜２０００オング
ストロームの深さ）にピークを有する第１のキャリア分
布が形成される。
【００１０】次に、ＲＦマグネトロンスパッタリングに
よりＳｉＯ２ 膜（絶縁膜）３をダミーゲート２及びオ
ーミック形成領域１ｓ、１ｄ上に例えば１５００オング
ストロームの膜厚で堆積させ（同図（ｂ））、ダミーゲ
ート２の側壁に付着したＳｉＯ２ 膜３をバッファード
ＨＦ溶液（ＮＨ４ Ｆ：ＨＦ＝１２０：１）を用いたス
ライトエッチングで除去する（同図（ｃ））。
よりＳｉＯ２ 膜（絶縁膜）３をダミーゲート２及びオ
ーミック形成領域１ｓ、１ｄ上に例えば１５００オング
ストロームの膜厚で堆積させ（同図（ｂ））、ダミーゲ
ート２の側壁に付着したＳｉＯ２ 膜３をバッファード
ＨＦ溶液（ＮＨ４ Ｆ：ＨＦ＝１２０：１）を用いたス
ライトエッチングで除去する（同図（ｃ））。
【００１１】次に、このダミーゲート２をマスクとして
、オーミック形成領域１ｓ、１ｄにＳｉＯ２ 膜３を介
してスルー注入を行い、前回のキャリア分布とは異なる
位置にピークを有する第２のキャリア分布を形成する（
同図（ｄ））。この第２のキャリア分布は、例えば２０
０ｋｅＶ 、２×１０１３／ｃｍ２ の高ドーズのＳｉ
イオンを注入することにより形成でき、これによりキャ
リア分布は表面にもピークを有するものとなる。したが
って、直接のイオン注入及びＳｉＯ２ 膜３を介したス
ルー注入により、オーミック金属が合金化によりシンタ
される領域にはキャリア濃度の高いｎ＋ 層が形成され
る。いずれのキャリア分布も同一のＴ字型ダミーゲート
２を用いた自己整合により形成されているので、オーミ
ック形成領域１ｓ、１ｄからゲート形成領域の端部まで
の間隔は高精度に規定されている。この後、ダミーゲー
ト２をアセトン溶液でリフトオフし、ダミーゲート２の
反転パターンを得る（同図（ｅ））。
、オーミック形成領域１ｓ、１ｄにＳｉＯ２ 膜３を介
してスルー注入を行い、前回のキャリア分布とは異なる
位置にピークを有する第２のキャリア分布を形成する（
同図（ｄ））。この第２のキャリア分布は、例えば２０
０ｋｅＶ 、２×１０１３／ｃｍ２ の高ドーズのＳｉ
イオンを注入することにより形成でき、これによりキャ
リア分布は表面にもピークを有するものとなる。したが
って、直接のイオン注入及びＳｉＯ２ 膜３を介したス
ルー注入により、オーミック金属が合金化によりシンタ
される領域にはキャリア濃度の高いｎ＋ 層が形成され
る。いずれのキャリア分布も同一のＴ字型ダミーゲート
２を用いた自己整合により形成されているので、オーミ
ック形成領域１ｓ、１ｄからゲート形成領域の端部まで
の間隔は高精度に規定されている。この後、ダミーゲー
ト２をアセトン溶液でリフトオフし、ダミーゲート２の
反転パターンを得る（同図（ｅ））。
【００１２】次に、イオン注入及びスルー注入により形
成されたオーミック形成領域１ｓ、１ｄの表面にキャッ
プ膜４を形成し、このキャップ膜４を介して活性化アニ
ールを行う（同図（ｆ））。最後に、キャップ膜４およ
び、ＳｉＯ２膜３にＲＩＥなどで開口を形成し、オーミ
ック形成領域１ｓ、１ｄ上にオーミック金属を被着する
。オーミック電極はオーミック金属を合金化することに
より得られ、この合金化によりオーミック金属は基板表
面から１０００〜２５００オングストロームの深さまで
シンタされる。さらに、オーミック形成領域１ｓ、１ｄ
の間の動作層１ａ上にゲート電極を形成する。オーミッ
ク電極及びゲート電極は、いずれも公知の方法（例えば
“ＧａＡｓ ＬＳＩ−Ｄｉｒｅｃｔｅｄ ＭＥＳＦＥＴ
’ｓ ｗｉｔｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｉｍｐｌ
ａｎｔａｔｉｏｎ ｆｏｒ ｎ ＋ −Ｌａｙｅｒ Ｔ
ｅｃｈｎｏｌｏｇｙ（ＳＡＩＮＴ）”と題する論文に記
載された方法）により形成できる。
成されたオーミック形成領域１ｓ、１ｄの表面にキャッ
プ膜４を形成し、このキャップ膜４を介して活性化アニ
ールを行う（同図（ｆ））。最後に、キャップ膜４およ
び、ＳｉＯ２膜３にＲＩＥなどで開口を形成し、オーミ
ック形成領域１ｓ、１ｄ上にオーミック金属を被着する
。オーミック電極はオーミック金属を合金化することに
より得られ、この合金化によりオーミック金属は基板表
面から１０００〜２５００オングストロームの深さまで
シンタされる。さらに、オーミック形成領域１ｓ、１ｄ
の間の動作層１ａ上にゲート電極を形成する。オーミッ
ク電極及びゲート電極は、いずれも公知の方法（例えば
“ＧａＡｓ ＬＳＩ−Ｄｉｒｅｃｔｅｄ ＭＥＳＦＥＴ
’ｓ ｗｉｔｈ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｉｍｐｌ
ａｎｔａｔｉｏｎ ｆｏｒ ｎ ＋ −Ｌａｙｅｒ Ｔ
ｅｃｈｎｏｌｏｇｙ（ＳＡＩＮＴ）”と題する論文に記
載された方法）により形成できる。
【００１３】本実施例によるＦＥＴの製造方法によると
、オーミック金属がシンタされる深さに至る領域が２度
に亘るイオン注入により高濃度化されているので、オー
ミック電極の接触抵抗が低減される。その為、ソース抵
抗が低減し、相互コンダクタンスの高いＦＥＴを作製で
きる。
、オーミック金属がシンタされる深さに至る領域が２度
に亘るイオン注入により高濃度化されているので、オー
ミック電極の接触抵抗が低減される。その為、ソース抵
抗が低減し、相互コンダクタンスの高いＦＥＴを作製で
きる。
【００１４】なお、本発明は上記実施例に限定されるも
のではない。上記実施例ではＦＥＴとしてＧａＡｓＭＥ
ＳＦＥＴを用いたが、基板材料、ＦＥＴはそれぞれＧａ
Ａｓ、ＭＥＳＦＥＴに限定されるものではない。
のではない。上記実施例ではＦＥＴとしてＧａＡｓＭＥ
ＳＦＥＴを用いたが、基板材料、ＦＥＴはそれぞれＧａ
Ａｓ、ＭＥＳＦＥＴに限定されるものではない。
【００１５】また、スルー注入に用いる材料はＳｉＯ２
膜に限定されるものではなく、例えばＳｉＮｘ 膜で
もよい。
膜に限定されるものではなく、例えばＳｉＮｘ 膜で
もよい。
【００１６】さらに、本実施例では２回のイオン注入に
よりオーミック電極の接触抵抗を低減する方法を一例と
して示したが、イオン注入の回数は２回に限定されるも
のではない。表面からの直接イオン注入を複数回行う多
重イオン注入により、より均一化した高濃度キャリア領
域を形成することができる。
よりオーミック電極の接触抵抗を低減する方法を一例と
して示したが、イオン注入の回数は２回に限定されるも
のではない。表面からの直接イオン注入を複数回行う多
重イオン注入により、より均一化した高濃度キャリア領
域を形成することができる。
【００１７】
【発明の効果】以上説明したように、本発明に係るＦＥ
Ｔの製造方法によると、複数のピークを有するキャリア
分布が形成されるイオン注入により、オーミック電極の
接触抵抗が低減化し、相互コンダクタンスの高いＦＥＴ
を製造することができる。
Ｔの製造方法によると、複数のピークを有するキャリア
分布が形成されるイオン注入により、オーミック電極の
接触抵抗が低減化し、相互コンダクタンスの高いＦＥＴ
を製造することができる。
【図１】本発明に係るＦＥＴの製造方法の一実施例とし
て、ＭＥＳＦＥＴの製造方法を示す工程図である。
て、ＭＥＳＦＥＴの製造方法を示す工程図である。
１…ＧａＡｓ基板
２…ダミーゲート
３…ＳｉＯ２ 膜
４…キャップ膜
Claims (1)
- 【請求項１】 合金化により形成されたオーミック電
極を有する電界効果型トランジスタの製造方法において
、ゲート電極が形成される半導体基板のゲート形成領域
上にダミーゲートを形成する工程と、オーミック電極が
形成される半導体基板のオーミック形成領域に、前記ダ
ミーゲートをマスクとして直接イオン注入を施す工程と
、前記オーミック形成領域上に絶縁膜を形成し、前記ダ
ミーゲートをマスクとして前記絶縁膜を介したスルーイ
オン注入を施す工程と、前記ダミーゲートを除去し、前
記直接イオン注入及び前記スルーイオン注入がなされた
領域をアニールする工程と、前記絶縁膜に開口を形成し
て前記オーミック形成領域上にオーミック電極を形成す
ると共に、前記ゲート形成領域上にゲート電極を形成す
る工程とを含んで構成される電界効果型トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12014691A JPH04346442A (ja) | 1991-05-24 | 1991-05-24 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12014691A JPH04346442A (ja) | 1991-05-24 | 1991-05-24 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04346442A true JPH04346442A (ja) | 1992-12-02 |
Family
ID=14779106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12014691A Pending JPH04346442A (ja) | 1991-05-24 | 1991-05-24 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04346442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106876274A (zh) * | 2015-12-11 | 2017-06-20 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
-
1991
- 1991-05-24 JP JP12014691A patent/JPH04346442A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106876274A (zh) * | 2015-12-11 | 2017-06-20 | 中芯国际集成电路制造(上海)有限公司 | 晶体管的形成方法 |
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