JPS62259472A - 半導体装置 - Google Patents
半導体装置Info
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- JPS62259472A JPS62259472A JP10200586A JP10200586A JPS62259472A JP S62259472 A JPS62259472 A JP S62259472A JP 10200586 A JP10200586 A JP 10200586A JP 10200586 A JP10200586 A JP 10200586A JP S62259472 A JPS62259472 A JP S62259472A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、半導体装置に係り、特に閾値電圧制御に好適
な超高速電界効果型トランジスタの製造方法に関する。
な超高速電界効果型トランジスタの製造方法に関する。
最近化合物半導体、特にＧａＡｓを用いた超高速集積回
路が実用化されつつある（たとえば特開昭５０−１２９
８５号公報参照）。
路が実用化されつつある（たとえば特開昭５０−１２９
８５号公報参照）。
第２図に従来の自己整合型ｎチャネルＧａＡｓＭＥＳＦ
ＲＴの断面構造例を示す、第２図に於いて、１は半絶縁
性ＧａＡｓ基板、２はｎ＋ ＧａＡｓ層、３はｎＧ５
Ａｓ層、４はソース電極下チング法ト電極、６とドレイ
ン電極をそれぞれ示す。なお、ゲート電極はｎ−ＧａＡ
ｓ層とショットキー接合を形成し、ソース・ドレイン電
極はｎ＋ −ＧａＡｓ層とオーミック接合を形成してい
る。
ＲＴの断面構造例を示す、第２図に於いて、１は半絶縁
性ＧａＡｓ基板、２はｎ＋ ＧａＡｓ層、３はｎＧ５
Ａｓ層、４はソース電極下チング法ト電極、６とドレイ
ン電極をそれぞれ示す。なお、ゲート電極はｎ−ＧａＡ
ｓ層とショットキー接合を形成し、ソース・ドレイン電
極はｎ＋ −ＧａＡｓ層とオーミック接合を形成してい
る。
第２図の構造の肝５ＦＩＥＴのゲート長りぎと閾値電圧
Ｖｔｈとの関係を調べたところ、集積回路で問題となる
ゲート長１μｍ以下では閾値電圧が負に大きくシフトす
る短チヤネル効果が発生した。短チヤネル効果の原因は
、ゲート長が短い場合、ソース電極４とドレイン電極６
との間に電圧を印加すると、ソース電極下のｎ中層２か
らドレイン電極下のｎ＋十層に向けて本来高抵抗である
べき半絶縁性ＧａＡｓ基板１を通りドレイン側に電子が
移動するためと考えられる。集積回路を作製する時、ゲ
ート長の加工誤差は避けられないが、ゲート長がわずか
に変わるだけで閾値電圧が大きく変動するのは、集積回
路動作上大きな問題となる。従ってこのような閾値電圧
のゲート長依存性は少ない方が望ましい。
Ｖｔｈとの関係を調べたところ、集積回路で問題となる
ゲート長１μｍ以下では閾値電圧が負に大きくシフトす
る短チヤネル効果が発生した。短チヤネル効果の原因は
、ゲート長が短い場合、ソース電極４とドレイン電極６
との間に電圧を印加すると、ソース電極下のｎ中層２か
らドレイン電極下のｎ＋十層に向けて本来高抵抗である
べき半絶縁性ＧａＡｓ基板１を通りドレイン側に電子が
移動するためと考えられる。集積回路を作製する時、ゲ
ート長の加工誤差は避けられないが、ゲート長がわずか
に変わるだけで閾値電圧が大きく変動するのは、集積回
路動作上大きな問題となる。従ってこのような閾値電圧
のゲート長依存性は少ない方が望ましい。
また、従来の自己整合型ｎチャネルＧａＡｓＭＥＳＦＥ
Ｔのゲート電極５は、ホトレジストをマスクに蒸着法で
形成され、１１＋ −ＧａＡｑ層２はゲート電極をマス
クにイオン打込み法で形成される。ホトレジストの精度
は０．７μｍ程度であるが、超高速素子としては、更に
短いチャネル長のＦＥＴを作製することが望ましい。
Ｔのゲート電極５は、ホトレジストをマスクに蒸着法で
形成され、１１＋ −ＧａＡｑ層２はゲート電極をマス
クにイオン打込み法で形成される。ホトレジストの精度
は０．７μｍ程度であるが、超高速素子としては、更に
短いチャネル長のＦＥＴを作製することが望ましい。
本発明の目的は、閾値電圧がゲート長に依存せず、製造
方法が簡単で、かつチャネル長の短い構造を有する電界
効果型トランジスタを提供することにある。
方法が簡単で、かつチャネル長の短い構造を有する電界
効果型トランジスタを提供することにある。
〔発明の概要〕
本発明者等は、ＦＥＴの閾値電圧のゲート長依存性をな
くすためには、第２図しこ於けるチャネル層下の８の部
分をキャリアが移動しないように、チャネル層下に２層
を形成すればよいと考えた。
くすためには、第２図しこ於けるチャネル層下の８の部
分をキャリアが移動しないように、チャネル層下に２層
を形成すればよいと考えた。
その製造方法として、基板全面にｎ＋オーミック層を形
成した後、ｎ中層の上からＰ型イオンを打込みｎ層を形
成する。この時ｐ型イオンを強く打込むとｎ層の下にＰ
層ができる。またチャネル長を短くするにはホトレジス
トをマスクに加工する以上に微細加工可能な手法を使う
必要があり、イオン打込み層を０．１μｍの幅に形成可
能なＦＩＢ（Ｆｏｃｕｓｅｄ工ｏｎ Ｂｅａｍ）を使用
すればよい６本発明は、チャネル長が０．７μｍ以下に
もかかわらず短チヤネル効果を減少させたＦＥＴの製造
方法および構造に関するものである。
成した後、ｎ中層の上からＰ型イオンを打込みｎ層を形
成する。この時ｐ型イオンを強く打込むとｎ層の下にＰ
層ができる。またチャネル長を短くするにはホトレジス
トをマスクに加工する以上に微細加工可能な手法を使う
必要があり、イオン打込み層を０．１μｍの幅に形成可
能なＦＩＢ（Ｆｏｃｕｓｅｄ工ｏｎ Ｂｅａｍ）を使用
すればよい６本発明は、チャネル長が０．７μｍ以下に
もかかわらず短チヤネル効果を減少させたＦＥＴの製造
方法および構造に関するものである。
次に通常のｎチャネルＭＥＳＦＥＴ （Ｍａｔａｌ Ｓ
ｅｍ１ｃｏｎ−ｄｕｃｔｏｒ ：１ｅｌｄ ｑｆｆｅｃ
ｔ工ｒａｎｓｉｓｔｏｒ）に本発明を実施する製造方法
について説明する。
ｅｍ１ｃｏｎ−ｄｕｃｔｏｒ ：１ｅｌｄ ｑｆｆｅｃ
ｔ工ｒａｎｓｉｓｔｏｒ）に本発明を実施する製造方法
について説明する。
まず基板全面にエピタキシャル成長、またはイオン打込
み法を使ってｎ中層を形成する（第１図（ａ））。次に
このｎ中層の上からｐ型イオンを打込んでｎ型能動層を
形成する。ｎ中層より深くｐ型イオンが入り込むように
ｐ型イオンを高エネルギーで打込むことによりｎ型能動
層の下に２層が形成される（第１図（ｂ））。そして、
スパッタ法やリフトオフ法などで電極を付着する（第１
図（ｃ） ） 。
み法を使ってｎ中層を形成する（第１図（ａ））。次に
このｎ中層の上からｐ型イオンを打込んでｎ型能動層を
形成する。ｎ中層より深くｐ型イオンが入り込むように
ｐ型イオンを高エネルギーで打込むことによりｎ型能動
層の下に２層が形成される（第１図（ｂ））。そして、
スパッタ法やリフトオフ法などで電極を付着する（第１
図（ｃ） ） 。
この様に、高濃度層の上から高濃度層と逆の電荷のキャ
リアを発生するイオンを高エネルギーで打込んで能動層
とその下に逆の電荷のキャリアを持つ層を形成すること
が本発明の要点である。ここではｎチャネルＭＩＥＳＦ
ＥＴの場合について説明したが、本発明はゲート構造の
種類に関係なく、能動層を有するあらゆるＦＥＴにおい
て適用可能である。
リアを発生するイオンを高エネルギーで打込んで能動層
とその下に逆の電荷のキャリアを持つ層を形成すること
が本発明の要点である。ここではｎチャネルＭＩＥＳＦ
ＥＴの場合について説明したが、本発明はゲート構造の
種類に関係なく、能動層を有するあらゆるＦＥＴにおい
て適用可能である。
したがって選択ドープヘテロ接合構造、ＭＩＳ型ＦＥＴ
構造、ＪＦＥＴ構造などのデバイスの場合に於いても本
発明は有効であり、又ｐチャネルデバイスに於いてもｎ
層と２層を入れ換えるだけで形成可能なので本発明が有
効であることは言うまでもない。
構造、ＪＦＥＴ構造などのデバイスの場合に於いても本
発明は有効であり、又ｐチャネルデバイスに於いてもｎ
層と２層を入れ換えるだけで形成可能なので本発明が有
効であることは言うまでもない。
以下、本発明を化合物半導体に適用した場合を、実施例
を通して更に詳しく説明する。
を通して更に詳しく説明する。
実施例１
第３図（ａ）に示すように半絶縁性ＧａＡｓ基板１の全
体に厚さ１０００人のＳｉＯｘ をスルー膜として、打
込みエネルギー１７５ｋｅＶ、ドーズ量１．５×１０１
８ａ＋＋−”でＳｉ＋イオンを打込みｎ中層を形成する
。そしてホトレジストをマスクに反応性イオンエツチン
グで５ｉＯｚ膜を８００人エツチングし、Ｍｇ÷イオン
を打込みエネルギー１００ｋａＶ、ドースｆｆ１２ Ｘ
１０ 工８ｃｘｒ−”で厚さ２００人の８１０２スル
ー膜を通してイオン注入を行う（第３図（ｂ））。
体に厚さ１０００人のＳｉＯｘ をスルー膜として、打
込みエネルギー１７５ｋｅＶ、ドーズ量１．５×１０１
８ａ＋＋−”でＳｉ＋イオンを打込みｎ中層を形成する
。そしてホトレジストをマスクに反応性イオンエツチン
グで５ｉＯｚ膜を８００人エツチングし、Ｍｇ÷イオン
を打込みエネルギー１００ｋａＶ、ドースｆｆ１２ Ｘ
１０ 工８ｃｘｒ−”で厚さ２００人の８１０２スル
ー膜を通してイオン注入を行う（第３図（ｂ））。
その後弗酸を使って５ｉＯｚを除去後、裔耐熱ショット
キーゲート金属としてＷＳｉ５をスパッタ法で蒸着する
。更に不純物イオンの活性化のために９００℃、５秒の
フラッシュアニールを行った後、オーミック電極４，６
としてＡｕＧｅ／ Ｎ ｉ ／Ａｕをリフトオフ法で形
成し、Ｉ−Ｉｚｆｆ囲気中で４００℃、３分のアロイを
行う（第３図（Ｃ））。
キーゲート金属としてＷＳｉ５をスパッタ法で蒸着する
。更に不純物イオンの活性化のために９００℃、５秒の
フラッシュアニールを行った後、オーミック電極４，６
としてＡｕＧｅ／ Ｎ ｉ ／Ａｕをリフトオフ法で形
成し、Ｉ−Ｉｚｆｆ囲気中で４００℃、３分のアロイを
行う（第３図（Ｃ））。
Ｍｇ＋イオン打込み時に注意しなければいけないことは
、Ｍｇ＋イオンがｎ中層より深く注入されろようにＭｇ
＋イオンの打込みエネルギーを大きくしなければならな
い。
、Ｍｇ＋イオンがｎ中層より深く注入されろようにＭｇ
＋イオンの打込みエネルギーを大きくしなければならな
い。
上記の実施例では、ｎ中層形成をスルー膜厚１０００人
、打込みエネルギー１７５ｋｅＶの条件で形成したが、
通常では打込みエネルギーを６０〜２００ｋｅＶ、スル
ー膜厚を５００〜１５００人で形成してもよい。この時
Ｍｇ＋イオンの打込みエネルギーも同時に変化させなけ
ればならず、この場合、打込みエネルギー３０〜１２５
ｋｅＶ、スルー膜厚０〜５００人である。実施例１の工
程によれば。
、打込みエネルギー１７５ｋｅＶの条件で形成したが、
通常では打込みエネルギーを６０〜２００ｋｅＶ、スル
ー膜厚を５００〜１５００人で形成してもよい。この時
Ｍｇ＋イオンの打込みエネルギーも同時に変化させなけ
ればならず、この場合、打込みエネルギー３０〜１２５
ｋｅＶ、スルー膜厚０〜５００人である。実施例１の工
程によれば。
ｎ層の下にＰ層を有するトランジスタができる。
本実施例では、ｎ中層をイオン打込み法で形成した例を
示したが、エピタキシャル成長を利用して、密度Ｉ Ｘ
１０ ”ａｍ−”のｎ中層を形成すれば更に効果的で
ある。
示したが、エピタキシャル成長を利用して、密度Ｉ Ｘ
１０ ”ａｍ−”のｎ中層を形成すれば更に効果的で
ある。
実施例２
実施例１では、能動層の形成を、ホトレジストをマスク
に５ｉＯｚ膜を加工してＭｇ＋イオンを注入したが、チ
ャネル長が短ければ更によい電気特性をもつトランジス
タができる。このトランジスタの実施例を第４図に示す
。
に５ｉＯｚ膜を加工してＭｇ＋イオンを注入したが、チ
ャネル長が短ければ更によい電気特性をもつトランジス
タができる。このトランジスタの実施例を第４図に示す
。
第４図（ａ）に示すように半絶縁性ＧａＡｓ基板１の上
に、基板温度８００’Ｃ，ドーピングレベルＩＸ １０
”ａ１″″８の条件でＳｉをドーパントとした厚さ１
０００人のｎ十型オーミック層２をＭＩＢＥ（分子線エ
ピタキシャル法）で形成する。そしてイオン注入時にマ
スクの不要なＦＩＢを使ってＭｇ＋イオンを０．３μｍ
の幅で打込みエネルギー８０ｋｅＶドーズ量２ Ｘ Ｉ
Ｑ ”ｒｍ−２で打込む（第４図（ｂ））。
に、基板温度８００’Ｃ，ドーピングレベルＩＸ １０
”ａ１″″８の条件でＳｉをドーパントとした厚さ１
０００人のｎ十型オーミック層２をＭＩＢＥ（分子線エ
ピタキシャル法）で形成する。そしてイオン注入時にマ
スクの不要なＦＩＢを使ってＭｇ＋イオンを０．３μｍ
の幅で打込みエネルギー８０ｋｅＶドーズ量２ Ｘ Ｉ
Ｑ ”ｒｍ−２で打込む（第４図（ｂ））。
その後９００℃、５秒のフラッシュアニールを行い、シ
ョットキー電極５として、ＷＳｉをスパッタで形成し、
９００℃、５秒のフラッシュアニールを行う。そして、
オーミック電極４，６としてＡｕＧｅ／ Ｎ ｉ ／
Ａ ｕをリフトオフ法で形成し、！−工ｙ。
ョットキー電極５として、ＷＳｉをスパッタで形成し、
９００℃、５秒のフラッシュアニールを行う。そして、
オーミック電極４，６としてＡｕＧｅ／ Ｎ ｉ ／
Ａ ｕをリフトオフ法で形成し、！−工ｙ。
雰囲気中で４００℃、３分間のアロイを行う（第４図（
Ｑ） ） 。
Ｑ） ） 。
実施例２の場合、能動層形成時にホトレジストを使った
イオン打込み用防御収の加工を必要としないので、プロ
セス工程が簡単である。また、ＦＩＢは０．１μｍ幅の
イオン注入が可能であり。
イオン打込み用防御収の加工を必要としないので、プロ
セス工程が簡単である。また、ＦＩＢは０．１μｍ幅の
イオン注入が可能であり。
超短チャネルＦＥＴの作製が可能である。
以上実施例１，２において主にデプレッション型ＦＥＴ
の製造工程について説明してきた。集積回路を作製する
場合、同一面内にデプレッション型Ｆ Ｅ Ｔ （ＤＦ
ＥＴ）とエンハンスメント型ＦＥＴ（ＥＦ［ＥＴ）を同
時に作る必要があるが、この場合製造工程は同じで、た
だ能動層のドース量またはドーピングレベルを変えるだ
けでＤＦＩＥＴとＥＦＥＴを作り分けることができろ１
本実施の場合、ＤＦＥＴを作製するのにＭｇ＋イオンの
ドース量は２Ｘ１０１３■−２であるが、ＥＦＲＴを作
製するにはＭｇ＋イオンのドース量は３Ｘ１０１８引−
２である。
の製造工程について説明してきた。集積回路を作製する
場合、同一面内にデプレッション型Ｆ Ｅ Ｔ （ＤＦ
ＥＴ）とエンハンスメント型ＦＥＴ（ＥＦ［ＥＴ）を同
時に作る必要があるが、この場合製造工程は同じで、た
だ能動層のドース量またはドーピングレベルを変えるだ
けでＤＦＩＥＴとＥＦＥＴを作り分けることができろ１
本実施の場合、ＤＦＥＴを作製するのにＭｇ＋イオンの
ドース量は２Ｘ１０１３■−２であるが、ＥＦＲＴを作
製するにはＭｇ＋イオンのドース量は３Ｘ１０１８引−
２である。
本発明によれば、ソース・ドレイン間に電圧を印加した
時、チャネル層下を通るキャリアがなく、しきい電圧の
ゲート長依存性が少ないＦＥＴが作製できるという効果
がある。
時、チャネル層下を通るキャリアがなく、しきい電圧の
ゲート長依存性が少ないＦＥＴが作製できるという効果
がある。
デプレッション型ＦＥＴの素子を用いて改良前後のしき
い電圧のゲート長依存性を測定した結果、改良前、すな
わちｎ型能動層の下が半絶縁性ＧａＡｓ基板の場合、ゲ
ート長２μｍと０．７μｍでのしきい電圧の差は６００
ｍ Ｖであった。しかし、本発明の構造、すなわちｎ
型能動層と半絶縁性基板の間にＰ層を有する場合、ゲー
ト長２μｍと０．７μｍでのしきい電圧の差は１００ｍ
Ｖになり、更に２μｍと０．３μｍでのしきい電圧の差
は２００ｍＶであった。したがって本発明の構造（ｎ型
能動層の下にｐ層がある）と従来の構造（能動層の下が
ＧａＡｓ基板である）を比べるとしきい電圧の変動幅を
５００ｍＶ低減できた。また、ＦＩＢを使い、ｐ型イオ
ンをｎ＋オーミック層より深く注入することにより、短
ゲート効果の少ないチャネル長０．１μｍのＦＥＴを作
製できた。
い電圧のゲート長依存性を測定した結果、改良前、すな
わちｎ型能動層の下が半絶縁性ＧａＡｓ基板の場合、ゲ
ート長２μｍと０．７μｍでのしきい電圧の差は６００
ｍ Ｖであった。しかし、本発明の構造、すなわちｎ
型能動層と半絶縁性基板の間にＰ層を有する場合、ゲー
ト長２μｍと０．７μｍでのしきい電圧の差は１００ｍ
Ｖになり、更に２μｍと０．３μｍでのしきい電圧の差
は２００ｍＶであった。したがって本発明の構造（ｎ型
能動層の下にｐ層がある）と従来の構造（能動層の下が
ＧａＡｓ基板である）を比べるとしきい電圧の変動幅を
５００ｍＶ低減できた。また、ＦＩＢを使い、ｐ型イオ
ンをｎ＋オーミック層より深く注入することにより、短
ゲート効果の少ないチャネル長０．１μｍのＦＥＴを作
製できた。
またプロセス工程の面から見ると、ＦＩＢはイオン打込
み時の防御販を必要としないので、ホト−ジス１一工程
とＳ’＋、Ｏｘ膜のエツチング工程を省くことができ、
簡単な工程でＦＥＴを作製できろ。
み時の防御販を必要としないので、ホト−ジス１一工程
とＳ’＋、Ｏｘ膜のエツチング工程を省くことができ、
簡単な工程でＦＥＴを作製できろ。
第１図は本発明の主要工程図、第２図は従来型ＭＥＳＦ
ＥＴの断面図、第３図はＳｉＣ２を防御膜に使ったイオ
ン打込み法で能動層を形成するＦＥＴの主要工程図、第
４図はＦ丁Ｒを使って能動層を形成するＦＥＴの主要工
程図をそれぞれ示す。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ十型ＧａＡ
ｓ層、３・・・ｎ型ＧａＡｓ層、４・・・ソース電極、
５・・・ゲート電極、第 １ 面 （とｌ、ン 第２ｍ ｙ ｊ 児 ３ 図 ＋！！Ｊ！ （ｂン ＣＣ） 第４図 （し） Ｍネ （Ｃ）
ＥＴの断面図、第３図はＳｉＣ２を防御膜に使ったイオ
ン打込み法で能動層を形成するＦＥＴの主要工程図、第
４図はＦ丁Ｒを使って能動層を形成するＦＥＴの主要工
程図をそれぞれ示す。 １・・・半絶縁性ＧａＡｓ基板、２・・・ｎ十型ＧａＡ
ｓ層、３・・・ｎ型ＧａＡｓ層、４・・・ソース電極、
５・・・ゲート電極、第 １ 面 （とｌ、ン 第２ｍ ｙ ｊ 児 ３ 図 ＋！！Ｊ！ （ｂン ＣＣ） 第４図 （し） Ｍネ （Ｃ）
Claims (1)
- １、基板の表面に能動層、又はそれに準する層となる半
導体層（ I ）と、その能動層中又は能動層近傍の担体
を制御する少なくとも１つの電極（ゲート電極）と、半
導体層（ I ）の両側に設けられた半導体層（ I ）より
も担体濃度が高い半導体層（II）と、前記半導体層（I
I）と電気的に接続する少なくとも一対の電極を有し、
前記半導体層（ I ）と逆電荷の担体を持つ半導体層（
III）がゲート電極下部の領域に形成されたことを特徴
とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200586A JPS62259472A (ja) | 1986-05-06 | 1986-05-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10200586A JPS62259472A (ja) | 1986-05-06 | 1986-05-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62259472A true JPS62259472A (ja) | 1987-11-11 |
Family
ID=14315668
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10200586A Pending JPS62259472A (ja) | 1986-05-06 | 1986-05-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62259472A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2673044A1 (fr) * | 1991-02-14 | 1992-08-21 | Mitsubishi Electric Corp | Transistor a effet de champ comprenant une couche enterree, et procede de fabrication. |
-
1986
- 1986-05-06 JP JP10200586A patent/JPS62259472A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2673044A1 (fr) * | 1991-02-14 | 1992-08-21 | Mitsubishi Electric Corp | Transistor a effet de champ comprenant une couche enterree, et procede de fabrication. |
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