JPS6251269A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6251269A JPS6251269A JP18959785A JP18959785A JPS6251269A JP S6251269 A JPS6251269 A JP S6251269A JP 18959785 A JP18959785 A JP 18959785A JP 18959785 A JP18959785 A JP 18959785A JP S6251269 A JPS6251269 A JP S6251269A
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- semiconductor
- gate
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- semiconductor layer
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
杏発明は、半導体装置に係り、特に閾値電圧制御に好適
な電界効果型トランジスタに関する。
な電界効果型トランジスタに関する。
最近化合物半導体、特にＧ ａ Ａ ｓを用いた超高速
集積回路が実用化−されつつある。（たとえば特開昭５
０−１２９８５号公報参照）。
集積回路が実用化−されつつある。（たとえば特開昭５
０−１２９８５号公報参照）。
第１図に従来の自己整合型ｎチャンネルＧ ａ ’Ａ’
ｓ ＭＥＳＦＩ！Ｔの断面構造例を示す。第１図に於
いて、１は′半絶縁性Ｇ ａ Ａ ｓ基板、２はｎ−Ｇ
ａ Ａ ｇ層、３゛はｎ＋−ＧａＡｓ層、４はゲート
電極、５はソース電極、６はドレイン電極をそれぞれ示
す。なお、ゲート電極はｎ −Ｇ ａ Ａ ｓ層とショ
ットキー接合を、ソース・ドレイン電極はｎ層−Ｇ ａ
Ａ ｓ 層とオーミック接合を形成している。
ｓ ＭＥＳＦＩ！Ｔの断面構造例を示す。第１図に於
いて、１は′半絶縁性Ｇ ａ Ａ ｓ基板、２はｎ−Ｇ
ａ Ａ ｇ層、３゛はｎ＋−ＧａＡｓ層、４はゲート
電極、５はソース電極、６はドレイン電極をそれぞれ示
す。なお、ゲート電極はｎ −Ｇ ａ Ａ ｓ層とショ
ットキー接合を、ソース・ドレイン電極はｎ層−Ｇ ａ
Ａ ｓ 層とオーミック接合を形成している。
第１図に示すＭＥＳＦＥＴのゲート長Ｌｇとしきい電圧
ｖｔＴｈとの関係を調べた。第２図の実線で示すように
集積回路で重要となるゲート長１μｍ以下ではしきい電
圧が負に大きくシフトするという問題が発生した。この
原因は、ゲート長が短かい時、ソース電極５とドレイン
電極６との間に電圧を印加すると、ソース電極下のｎ″
″″層３ドレイン電極下のｎ１層３に向けて、本来高抵
抗であるべき半絶縁性Ｇ ａ Ａ ｓ基板１を通リドレ
イン側に電子が移動するためと考えられる。集積回路を
作製する時、ゲート長Ｌｇの加工誤差は避けられないが
、第２図に示すようにゲート長がわずかに変わるだけで
しきい電圧が大きく変動するのは、集積回路動作上大き
な問題となる。従って、このようなしきい電圧のゲート
長依存性は少ない方が望ましい。
ｖｔＴｈとの関係を調べた。第２図の実線で示すように
集積回路で重要となるゲート長１μｍ以下ではしきい電
圧が負に大きくシフトするという問題が発生した。この
原因は、ゲート長が短かい時、ソース電極５とドレイン
電極６との間に電圧を印加すると、ソース電極下のｎ″
″″層３ドレイン電極下のｎ１層３に向けて、本来高抵
抗であるべき半絶縁性Ｇ ａ Ａ ｓ基板１を通リドレ
イン側に電子が移動するためと考えられる。集積回路を
作製する時、ゲート長Ｌｇの加工誤差は避けられないが
、第２図に示すようにゲート長がわずかに変わるだけで
しきい電圧が大きく変動するのは、集積回路動作上大き
な問題となる。従って、このようなしきい電圧のゲート
長依存性は少ない方が望ましい。
第３図に従来のイオン注入法を用いた自己整合型ｎ−選
択ドープヘテロ接合トランジスタの構造を示す。第３図
に於いて１〜６は第１−図と同じ材料であり、７はｎ
−Ａ Ｑ Ｇ ａ Ａ ｓ層、８はアンドープＧａＡｓ
層である。
択ドープヘテロ接合トランジスタの構造を示す。第３図
に於いて１〜６は第１−図と同じ材料であり、７はｎ
−Ａ Ｑ Ｇ ａ Ａ ｓ層、８はアンドープＧａＡｓ
層である。
ヘテロ接合型トランジスタの場合も上記ＭＩＥＳＦＥＴ
の場合と同様に第２図で示すような、ゲート長１μｍ以
下のＦＥＴではしきい電圧が負に大きくシフトするとい
う問題があり、集積回路動作上問題となる。
の場合と同様に第２図で示すような、ゲート長１μｍ以
下のＦＥＴではしきい電圧が負に大きくシフトするとい
う問題があり、集積回路動作上問題となる。
本発明の目的は、しきい値電圧がゲート長に対し、依存
しない構造を有する電界効果型トランジスタを提供する
ことにある。
しない構造を有する電界効果型トランジスタを提供する
ことにある。
本発明者等は、ＦＥＴのしきい電圧のゲート長依存性を
なくすためには、第１図に於ける能動層下の１０および
第３図に於ける１１の部分をキャリアが移動しないよう
にすればよいと考え、ＭＥＳＦＥＴ構造の場合、第４図
（ａ）に示すように能動層２の厚さより高濃度層３の厚
さを薄くした結果、能動層下のキャリア移動が少なくな
ることを発見した。また選択ドープヘテロ構造の場合は
、高濃度層の厚さをＧａＡＱＡＱ層の厚さ程度とすれば
良いことも分かった。
なくすためには、第１図に於ける能動層下の１０および
第３図に於ける１１の部分をキャリアが移動しないよう
にすればよいと考え、ＭＥＳＦＥＴ構造の場合、第４図
（ａ）に示すように能動層２の厚さより高濃度層３の厚
さを薄くした結果、能動層下のキャリア移動が少なくな
ることを発見した。また選択ドープヘテロ構造の場合は
、高濃度層の厚さをＧａＡＱＡＱ層の厚さ程度とすれば
良いことも分かった。
本発明は、上記のような能動層と高濃度層との厚さの関
係を利用して、しきい電圧のゲート長依存性を減少させ
たものである。
係を利用して、しきい電圧のゲート長依存性を減少させ
たものである。
次に、通常のｎチャネル肛５ＦＥＴ （見ｅｔａｌＳｅ
ｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ工
ｒａｎｓｉｓｔｏｒ）に本発明を実施するための製造方
法について説明する。
ｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ工
ｒａｎｓｉｓｔｏｒ）に本発明を実施するための製造方
法について説明する。
（Ｉ）イオン打込み法で作る場合
基板表面からの深さとキャリア濃度の関係は一般にガウ
ス関数で表現される。
ス関数で表現される。
ここでＣ（Ｘ）はＸの深さのキャリア濃度、φはドーズ
量、ＲＰ ＋ σの打込みエネルギーに依存する量であ
りそれぞれガウス分布のピークの位置とその広がり幅で
ある。能動層と高濃度層のキャリア分布は第４図（ｂ）
のようにする。すなわち、能動層と高濃度層のキャリア
ピーク濃度をＣｐ。
量、ＲＰ ＋ σの打込みエネルギーに依存する量であ
りそれぞれガウス分布のピークの位置とその広がり幅で
ある。能動層と高濃度層のキャリア分布は第４図（ｂ）
のようにする。すなわち、能動層と高濃度層のキャリア
ピーク濃度をＣｐ。
Ｃ′ ｐとすると
Ｃｐ ＜ Ｃｐ ’ ・・・・・・（２）表
面から深い部分（ｘ ＝ Ｌ ）でのキャリア濃度の関
係は ｃ（ｒ、）≧ｃ’Ｂ、） ・・・（３）となるよう
に製造する。
面から深い部分（ｘ ＝ Ｌ ）でのキャリア濃度の関
係は ｃ（ｒ、）≧ｃ’Ｂ、） ・・・（３）となるよう
に製造する。
（２）エピタキシャル成長法で作る場合基板全体にｎ層
を成長し、その上にゲート金属を蒸着した後、ゲートの
両脇をｎ層の部分にｎ１層を成長させる。
を成長し、その上にゲート金属を蒸着した後、ゲートの
両脇をｎ層の部分にｎ１層を成長させる。
（３）ｎ層層の厚さをｐｎ接合で調整する場合ｎ１−高
濃度層と２層では、ｎ１層の濃度の方が高いからｎ１側
に空乏層はほとんど広がらない。
濃度層と２層では、ｎ１層の濃度の方が高いからｎ１側
に空乏層はほとんど広がらない。
ｎ−能動層、ｎ”−高濃度層、２層をイオン打込みで形
成した場合、キャリア分布は（Ｉ）式に従う。それぞれ
のキャリア分布をＣｎ（ｘ）、Ｃｎ”（ｘ）ｙＣＰ （
ｘ）とし、ｎ層の深い部分（ｘ ＝ Ｌ）でのキャリア
濃度の関係を大略第７図（ｄ）で示すように、深さＬで
一致するようにする。
成した場合、キャリア分布は（Ｉ）式に従う。それぞれ
のキャリア分布をＣｎ（ｘ）、Ｃｎ”（ｘ）ｙＣＰ （
ｘ）とし、ｎ層の深い部分（ｘ ＝ Ｌ）でのキャリア
濃度の関係を大略第７図（ｄ）で示すように、深さＬで
一致するようにする。
Ｃｎ” （Ｌ）＝Ｃｐ （Ｌ） −（４）Ｌの深
さでＰｎ接合を形成するから、９４層の厚さはｎ層の厚
さより薄くなる。
さでＰｎ接合を形成するから、９４層の厚さはｎ層の厚
さより薄くなる。
ｐｎ接合でｎ９層の膜厚を調整する場合、９４層の下に
伸びるｎ層はなくなり空乏層が拡がるだけである。この
ため９４層のシート抵抗を下げずに短チヤネル効果をな
くすことができる。又、９４層の膜厚が能動層の膜厚よ
り薄くできれば厳密には（２）を満たさなくてもよい。
伸びるｎ層はなくなり空乏層が拡がるだけである。この
ため９４層のシート抵抗を下げずに短チヤネル効果をな
くすことができる。又、９４層の膜厚が能動層の膜厚よ
り薄くできれば厳密には（２）を満たさなくてもよい。
この様に、高濃度層の厚さを能動層の厚さより厚く形成
することが本発明の要点であり、ここではｎチャネルＭ
Ｈ５ＦＥＴの場合について説明したが、本発明は直接ゲ
ート構造の種類に関係なく、能動層を有するあらゆるＦ
ＥＴにおいて適用可能である。
することが本発明の要点であり、ここではｎチャネルＭ
Ｈ５ＦＥＴの場合について説明したが、本発明は直接ゲ
ート構造の種類に関係なく、能動層を有するあらゆるＦ
ＥＴにおいて適用可能である。
したがって選択ドープヘテロ接合構造、ＭＩＳ型ＦＥＴ
構造、ＪＦＥＴ構造などのデバイスの場合に於いても、
能動層厚さより高濃度層厚さを薄くすればしきい電圧の
ゲート長依存性は低減可能であり、又Ｐチャネルデバイ
スに於いても、ｎ層とｐ層を入れ換えるだけでなく本発
明は有効であることは言うまでもない。
構造、ＪＦＥＴ構造などのデバイスの場合に於いても、
能動層厚さより高濃度層厚さを薄くすればしきい電圧の
ゲート長依存性は低減可能であり、又Ｐチャネルデバイ
スに於いても、ｎ層とｐ層を入れ換えるだけでなく本発
明は有効であることは言うまでもない。
以下、本発明を化合物半導体に適用した実施例を通して
更に詳しく説明する。
更に詳しく説明する。
実施例１：ｎチャネルＧ ａ Ａ ｓ ＭＥＳＦＥＴに
対して本発明を適用した場合の実施例の主要工程を第５
図に示す。
対して本発明を適用した場合の実施例の主要工程を第５
図に示す。
第５図（ａ）に示すように半絶縁性Ｇ ａ Ａ ｓ基板
１の全体に１５０人ＳｉＯ２をスルー膜として、打込み
エネルギー７５ｋｅＶ、ドーズ量４Ｘ１０”ａｎ−”で
Ｓｉ＋イオンを打込み、ｎ層を形成する。そしテ２００
０Ａ Ｓ ３． Ｏ，をキャップ膜として８ｏｏ℃で２
０分間アニールを行い、Ｓｉｏ２除去後高耐熱ショトキ
−ゲートメタルとしてＷ Ｓ ｉ ４をスパッタ法で蒸
着する。次にオーミック層３をゲートをマスクとして形
成する。この時Ｓｉ＋を打込みエネルギー３０ ｋ ｅ
Ｖ 、ドーズ量Ｉ Ｘ １０”ａｍ−”で打込み、第
５図（ｂ）３に示すように９４層を形成した。
１の全体に１５０人ＳｉＯ２をスルー膜として、打込み
エネルギー７５ｋｅＶ、ドーズ量４Ｘ１０”ａｎ−”で
Ｓｉ＋イオンを打込み、ｎ層を形成する。そしテ２００
０Ａ Ｓ ３． Ｏ，をキャップ膜として８ｏｏ℃で２
０分間アニールを行い、Ｓｉｏ２除去後高耐熱ショトキ
−ゲートメタルとしてＷ Ｓ ｉ ４をスパッタ法で蒸
着する。次にオーミック層３をゲートをマスクとして形
成する。この時Ｓｉ＋を打込みエネルギー３０ ｋ ｅ
Ｖ 、ドーズ量Ｉ Ｘ １０”ａｍ−”で打込み、第
５図（ｂ）３に示すように９４層を形成した。
７００℃、１５分のＳ ｉ Ｏ，２０００人のキャップ
アニールを行った後オーミック電極５，６としてＡ ｕ
Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕをリフトオフ法で形
成し、Ｈ２雰囲気中で４００”Ｃ，３分のアロイを行う
。
アニールを行った後オーミック電極５，６としてＡ ｕ
Ｇ ｅ ／ Ｎ ｉ ／ Ａ ｕをリフトオフ法で形
成し、Ｈ２雰囲気中で４００”Ｃ，３分のアロイを行う
。
ｎ１層形成時に注意しなければいけないことは、しきい
電圧における空乏層端の深さ部分でのＳｉ濃度がオーミ
ック電極下の先に示した同じ深さでの８５濃度より大き
くならないように、ｎ＋層層形待時打込みエネルギーを
充分小さくしなければいけない。
電圧における空乏層端の深さ部分でのＳｉ濃度がオーミ
ック電極下の先に示した同じ深さでの８５濃度より大き
くならないように、ｎ＋層層形待時打込みエネルギーを
充分小さくしなければいけない。
上記の実施例では、ｎ層形成を７５ｋｅＶの打込みエネ
ルギーで形成しているが、通常には１０〜１００ｋｅＶ
の打込みエネルギーで形成してもよい。この時ｎ０層の
打込みエネルギーも同時に変化させなければならず、こ
の場合、１〜５０ｋａＶである。実施例１の工程によれ
ば、９４層がｎ層より浅く形成されたトランジスタがで
きる。
ルギーで形成しているが、通常には１０〜１００ｋｅＶ
の打込みエネルギーで形成してもよい。この時ｎ０層の
打込みエネルギーも同時に変化させなければならず、こ
の場合、１〜５０ｋａＶである。実施例１の工程によれ
ば、９４層がｎ層より浅く形成されたトランジスタがで
きる。
本実施例では、通常のアニールを行なった例を示したが
、９００℃１０秒程度のフラシュアニールを行えば更に
効率的である。
、９００℃１０秒程度のフラシュアニールを行えば更に
効率的である。
実施例２：実施例１では、まずｎ層を行成したが、ｎ４
層を最初に形成してもかまわない。この場合、第５図（
ｄ）に示すような構造になる。
層を最初に形成してもかまわない。この場合、第５図（
ｄ）に示すような構造になる。
このデバイスの製造方法について簡単に述べる。
まず、基板全体に深いｎ９層３を形成し、ゲート部分を
深くエツチングする。エツチングしたあとのｎ＋層３の
深い領域の場所が能動層２になるように、不純物のイオ
ン打込みを行い、ゲート電極４を付着する。第５図（ｃ
）のデバイスは、ｎ＋層３のシート抵抗が小さくなり、
高いｇｍのＦＥＴができる。したがって第５図（ｂ）よ
りさらに精能のよりＦＥＴができる。
深くエツチングする。エツチングしたあとのｎ＋層３の
深い領域の場所が能動層２になるように、不純物のイオ
ン打込みを行い、ゲート電極４を付着する。第５図（ｃ
）のデバイスは、ｎ＋層３のシート抵抗が小さくなり、
高いｇｍのＦＥＴができる。したがって第５図（ｂ）よ
りさらに精能のよりＦＥＴができる。
実施例３：エピタキシャル成長法で形成したｎチャネル
Ｇ ａ Ａ ｓ ＭＩＥＳＦＩＥＴに対して本発明を適
用した場合の実施例、の主要工程を第６図に示す。
Ｇ ａ Ａ ｓ ＭＩＥＳＦＩＥＴに対して本発明を適
用した場合の実施例、の主要工程を第６図に示す。
第６図（ａ）に示すように、半絶縁性Ｇ ａ Ａ ｓ基
板１の上にアンドープＧ ａ Ａ ｓ層１′を１μｍ成
長後引き続き基板温度６００℃で５ Ｘ １０”ａｎ−
”のＳｉをドーパントとして、ＭＢＥ（分子線エピタキ
シャル法）でｎ−ＧａＡｓ層２を６００人成ζ１０） 長しショットキーゲート電極４としてＷＳｉを全面にス
パッタ蒸着し、ホトレジストをマスクにＮＦ４ガスを用
いてゲート加工する。次に第６図（ｂ）に示すようにＣ
ＣＵ ２Ｆ 、 ／ Ｈｅガスを使ってゲートメタル４
をマスクとしてＧａＡｓを５５０人エツチング後再びＭ
ＢＥ法でｎ”−ＧａＡｓ 層３を６００人成長する。
板１の上にアンドープＧ ａ Ａ ｓ層１′を１μｍ成
長後引き続き基板温度６００℃で５ Ｘ １０”ａｎ−
”のＳｉをドーパントとして、ＭＢＥ（分子線エピタキ
シャル法）でｎ−ＧａＡｓ層２を６００人成ζ１０） 長しショットキーゲート電極４としてＷＳｉを全面にス
パッタ蒸着し、ホトレジストをマスクにＮＦ４ガスを用
いてゲート加工する。次に第６図（ｂ）に示すようにＣ
ＣＵ ２Ｆ 、 ／ Ｈｅガスを使ってゲートメタル４
をマスクとしてＧａＡｓを５５０人エツチング後再びＭ
ＢＥ法でｎ”−ＧａＡｓ 層３を６００人成長する。
この時の基板温度は６００℃、ドーパントはＳｉ、ドー
ピングベルは２Ｘ１０”（２）−３である。ｎ１層形成
後、ソース５．ドレイン６としてＴ ｉ ／ Ｐ ｔ
／ Ａ ｕをリフトオフで形成し、Ｔ−１２゜４００℃
、３分のアロイを行った（第６図（Ｃ））。
ピングベルは２Ｘ１０”（２）−３である。ｎ１層形成
後、ソース５．ドレイン６としてＴ ｉ ／ Ｐ ｔ
／ Ａ ｕをリフトオフで形成し、Ｔ−１２゜４００℃
、３分のアロイを行った（第６図（Ｃ））。
実施例３でｎ −Ｇ ａＡ ｓ層の選択エッチを行う時
注意することが２つある。０７００人より深くエツチン
グしないこと。０５５０人より薄すぎないことである。
注意することが２つある。０７００人より深くエツチン
グしないこと。０５５０人より薄すぎないことである。
前者は、短いゲート効果防止のため重要であり、後者は
、シート抵抗を２００Ω／口におさえるために重要なポ
イントである。
、シート抵抗を２００Ω／口におさえるために重要なポ
イントである。
実施例４：エピタキシャル成長法で形成したＰチャネル
Ｇ ａ ’Ａ ｓ ＭＥＳＦＥＴに対して本発明を適用
した場合の実施例について述べる。この時の断面構造は
第６図と類似の構造となるので省略する。
Ｇ ａ ’Ａ ｓ ＭＥＳＦＥＴに対して本発明を適用
した場合の実施例について述べる。この時の断面構造は
第６図と類似の構造となるので省略する。
まず、半絶縁性Ｇ ａ Ａ ｓ基板」二に、基板温度６
００″ｃＳｊを１． Ｘ １０ ” ｃｘｎ−３程度含
有するＧａＡ ｓ バッファ一層１′を１μｍ成長し、
ドーピングレベル２ Ｘ １０１７ｒａ−”のＢｅをド
ーパントした厚さ６００人のＰ −Ｇ ａ Ａｓ層をＭ
ＢＥ法で成長する。その後、ウェハ全面にＷＳｉをスパ
ッタ法で蒸着し、ホトレジストをマスクに、ＣＦ４ガス
を用いてＷＳｉをゲート加工する。次にゲートメタルを
マスクとしてＣＣＱ ２Ｆ ２／ Ｈｅガスを使ってＰ
−Ｇ ａ Ａ ｓ層を５５０人選択エツチングする。
００″ｃＳｊを１． Ｘ １０ ” ｃｘｎ−３程度含
有するＧａＡ ｓ バッファ一層１′を１μｍ成長し、
ドーピングレベル２ Ｘ １０１７ｒａ−”のＢｅをド
ーパントした厚さ６００人のＰ −Ｇ ａ Ａｓ層をＭ
ＢＥ法で成長する。その後、ウェハ全面にＷＳｉをスパ
ッタ法で蒸着し、ホトレジストをマスクに、ＣＦ４ガス
を用いてＷＳｉをゲート加工する。次にゲートメタルを
マスクとしてＣＣＱ ２Ｆ ２／ Ｈｅガスを使ってＰ
−Ｇ ａ Ａ ｓ層を５５０人選択エツチングする。
その後ドーピングレベルｉ Ｘ １０１９ａｎ−３のＢ
ｅをドーパントした厚さ６００人のＰ”−ＧａＡｓ
層をＭＴ３Ｅ法で成長する。ホ１〜レジスト除去後、オ
ーミック電極としてＡ ｕ Ｇ ｅ ／ Ｎ ｊ／ Ａ
ｕをリフトオフ形成し、Ｈ２雰囲気中で４００℃、３
分のアロイを行った。
ｅをドーパントした厚さ６００人のＰ”−ＧａＡｓ
層をＭＴ３Ｅ法で成長する。ホ１〜レジスト除去後、オ
ーミック電極としてＡ ｕ Ｇ ｅ ／ Ｎ ｊ／ Ａ
ｕをリフトオフ形成し、Ｈ２雰囲気中で４００℃、３
分のアロイを行った。
実施例４でＰ −Ｇ ａ Ａ ｓ層の選択エッチを行う
時注意すべきことは実施例３の場合と同様に２つあり０
７００人より深くエツチングしすぎないこと、０５５０
人よりエツチングが浅すぎないことである。、９１層の
厚さを５’５０〜７００人の間で形成すればシート抵抗
は２００Ω／口以下になる。
時注意すべきことは実施例３の場合と同様に２つあり０
７００人より深くエツチングしすぎないこと、０５５０
人よりエツチングが浅すぎないことである。、９１層の
厚さを５’５０〜７００人の間で形成すればシート抵抗
は２００Ω／口以下になる。
実施例５：第７図は、ｎ ” −Ｇ ａ Ａ ｓ 層３
の下にｐ ” −Ｇ ａ Ａ ｓ層９を有するｎ型Ｇ
ａ ’Ａ ｓ ＭＩＥＳＦＥＴに対して本発明を通常使
われているゲート先行プロセスを応用して実施した時の
製造工程を示している。
の下にｐ ” −Ｇ ａ Ａ ｓ層９を有するｎ型Ｇ
ａ ’Ａ ｓ ＭＩＥＳＦＥＴに対して本発明を通常使
われているゲート先行プロセスを応用して実施した時の
製造工程を示している。
まず、半絶縁性Ｇ 、ａ Ａ ｓ基板１の全面に、ドー
ズ量４ Ｘ １０１２■−２のＳｉ１イオンを打込みエ
ネルギー７５ｋｅＶで１５０人Ｓ ｉ Ｏ２スルー膜を
通してイオン注入し、Ｈ２雰囲気中で８００℃、２０分
間、’２０００人Ｓ ｉ Ｏ２キャップアニールを行い
、ＳｉＯ□除去後全面にＷＳｉをスパッタ蒸着する。
ズ量４ Ｘ １０１２■−２のＳｉ１イオンを打込みエ
ネルギー７５ｋｅＶで１５０人Ｓ ｉ Ｏ２スルー膜を
通してイオン注入し、Ｈ２雰囲気中で８００℃、２０分
間、’２０００人Ｓ ｉ Ｏ２キャップアニールを行い
、ＳｉＯ□除去後全面にＷＳｉをスパッタ蒸着する。
さらにホトレジストをマスクにＣＦ４ガスを使ってＷＳ
ｉのゲート加工を行い、このゲート４をマスクにドーズ
量１．５Ｘ１０”■−２のＭｇ３イオンを打込みエネル
ギー１７５ ｋ ｅ Ｖで、５００人Ｓ ｉ Ｏ，スル
ー膜を通してイオン注入を行う。（第７図（ａ））さら
にゲート４をマスクにドーズ量３ｘｉ、ｏ１ａ■″２の
Ｓｉ＋イオンを打込みエネルギー５０ｋｅＶで５００人
Ｓｉ、Ｏ□をスＪｌ／−膜ニシティオン注入を行う。（
第７図（ｂ））そして、Ｈ２雰囲気中で７００℃、１５
分間２０００人ＳｉＯ２キャップアニールを行い、Ｓ
ｉ Ｏ２除去後、ソース５、ドレイン６をリフトオフ法
で形成し、■■２雰囲気中で４００℃、３分間アロイを
行ってオーミック電極を作る。（第７図（Ｃ））。
ｉのゲート加工を行い、このゲート４をマスクにドーズ
量１．５Ｘ１０”■−２のＭｇ３イオンを打込みエネル
ギー１７５ ｋ ｅ Ｖで、５００人Ｓ ｉ Ｏ，スル
ー膜を通してイオン注入を行う。（第７図（ａ））さら
にゲート４をマスクにドーズ量３ｘｉ、ｏ１ａ■″２の
Ｓｉ＋イオンを打込みエネルギー５０ｋｅＶで５００人
Ｓｉ、Ｏ□をスＪｌ／−膜ニシティオン注入を行う。（
第７図（ｂ））そして、Ｈ２雰囲気中で７００℃、１５
分間２０００人ＳｉＯ２キャップアニールを行い、Ｓ
ｉ Ｏ２除去後、ソース５、ドレイン６をリフトオフ法
で形成し、■■２雰囲気中で４００℃、３分間アロイを
行ってオーミック電極を作る。（第７図（Ｃ））。
実施例５で注意すべきことは、ｐ”−ＧａＡｓ層９とｎ
”−ＧａＡｓ 層３とのｐ＋ ％接合で生じる空乏層
の延び幅であり、ｎ１側の空乏層端は、ｎ層の裾より上
側にあること、ｎ９側の空乏層端はｎ層の裾より下側に
あることの２点である。そのためには、第７図（ｄ）で
示すように、層部分の深さの装置に丁度ｐ＋−ｎＯ接合
ができるようにイオン打込み層を形成すればよい。この
ような状態で、ｎ層２．ｎ１層３ｔＰ＋層９が形成され
れば上記実施例で述べたように打込みエネルギーがそれ
ぞれ７５ｋｅＶ、５０ｋｅＶ、１７５ｋｅＶではなくて
もよく、ｎ層は３０〜１００ｋｅｖ、 ｎ層層は１〜８
０ｋｅ■、ｐ＋層は５０〜２００ｋｅＶを使用してもか
まわない。
”−ＧａＡｓ 層３とのｐ＋ ％接合で生じる空乏層
の延び幅であり、ｎ１側の空乏層端は、ｎ層の裾より上
側にあること、ｎ９側の空乏層端はｎ層の裾より下側に
あることの２点である。そのためには、第７図（ｄ）で
示すように、層部分の深さの装置に丁度ｐ＋−ｎＯ接合
ができるようにイオン打込み層を形成すればよい。この
ような状態で、ｎ層２．ｎ１層３ｔＰ＋層９が形成され
れば上記実施例で述べたように打込みエネルギーがそれ
ぞれ７５ｋｅＶ、５０ｋｅＶ、１７５ｋｅＶではなくて
もよく、ｎ層は３０〜１００ｋｅｖ、 ｎ層層は１〜８
０ｋｅ■、ｐ＋層は５０〜２００ｋｅＶを使用してもか
まわない。
実施例６：選択ドープヘテロ接合電界効果型トランジス
タに対して本発明を適用した場合の実施例の主要工程を
第８図に示す。
タに対して本発明を適用した場合の実施例の主要工程を
第８図に示す。
半絶縁性Ｇ ａ Ａ ｓ基板１の上に５０００人アンド
ープＧ ａ Ａ ｓ層８．６０人アンドープＡｎ、Ｇａ
１−。
ープＧ ａ Ａ ｓ層８．６０人アンドープＡｎ、Ｇａ
１−。
Ａｓ層（ｘ〜０．３）５００Ａｎ−ＡＱ、Ｇａ、−。
Ａｓ層（ｘ”０．２） ７，２００Ａｎ Ｇ ａ
Ａ ｓ層を通常使用されているＭＢＥ装置を使って結晶
成長する基板温度６００℃、ｒｌ−ＡＱＧａＡｓ層７と
ｎ −Ｇ ａ Ａ ｓ層のドーパントにはＳｉを用い、
ドーピングレベルはそれぞれ１． Ｘ １０”ｒｎ−”
である。成長後ウェハ全面にＷＳｉをスパッタ法で蒸着
し、ホトレジストをマスクにＣＦ４ガスを使って、ＷＳ
ｉのゲート加工を行う。その後ゲート４ゲート４をマス
クにしてドーズ量３ Ｘ １０”α−２のＳｉ＋を打込
みエネルギー８０ｋｅＶで５００人スルー膜を通して打
込む。（第８図（ｂ））さらにＨ２雰囲気中で７００℃
、１５分間、２０００人Ｓ ｉ Ｏ，キャップアニール
を行い、Ｓｉｏ２除去後ンース５、ドレイン６としてＡ
ｕ Ｇ ｅ ／ Ｎ ｉ／Ａｕを通常行なわれている
リフトオフ法で形成し、Ｈ２雰囲気中で４００℃、３分
間のアロイを行う。
Ａ ｓ層を通常使用されているＭＢＥ装置を使って結晶
成長する基板温度６００℃、ｒｌ−ＡＱＧａＡｓ層７と
ｎ −Ｇ ａ Ａ ｓ層のドーパントにはＳｉを用い、
ドーピングレベルはそれぞれ１． Ｘ １０”ｒｎ−”
である。成長後ウェハ全面にＷＳｉをスパッタ法で蒸着
し、ホトレジストをマスクにＣＦ４ガスを使って、ＷＳ
ｉのゲート加工を行う。その後ゲート４ゲート４をマス
クにしてドーズ量３ Ｘ １０”α−２のＳｉ＋を打込
みエネルギー８０ｋｅＶで５００人スルー膜を通して打
込む。（第８図（ｂ））さらにＨ２雰囲気中で７００℃
、１５分間、２０００人Ｓ ｉ Ｏ，キャップアニール
を行い、Ｓｉｏ２除去後ンース５、ドレイン６としてＡ
ｕ Ｇ ｅ ／ Ｎ ｉ／Ａｕを通常行なわれている
リフトオフ法で形成し、Ｈ２雰囲気中で４００℃、３分
間のアロイを行う。
実施例５の工程で重要なポイントは、ｎ−Ａ ｎ Ｇａ
Ａｓ層７とアンドープＧａ Ａ ｓ層８との界面に発生
する二次元電子ガス層の深さより、ｎ＋−ｐ＋接合で生
じるｎ＋側の空乏層端の深さを浅くするように、Ｍｇ＋
イオンとＳｉ＋イオンの打込みエネルギーを決めること
である。そのためには、第８図（ｄ）に示すように２次
元電子ガスが発生する深さの位置にｎ＋−ｐ＋接合を形
成すればよい。
Ａｓ層７とアンドープＧａ Ａ ｓ層８との界面に発生
する二次元電子ガス層の深さより、ｎ＋−ｐ＋接合で生
じるｎ＋側の空乏層端の深さを浅くするように、Ｍｇ＋
イオンとＳｉ＋イオンの打込みエネルギーを決めること
である。そのためには、第８図（ｄ）に示すように２次
元電子ガスが発生する深さの位置にｎ＋−ｐ＋接合を形
成すればよい。
以上実施例１〜６において、実にデプレション型ＦＥＴ
の製造工程について説明してきた。集積回路を作製する
場合、同一面内にデプレション型ＦＥＴ （ＤＦＥＴ）
とエンハンスメント型ＦＥＴ（Ｅ −Ｆ Ｅ Ｔ）を同
時に作る必要があるが、この場合製造工程は同じで、た
だ能動量のドーズ量またはドーピングレベルを変えるだ
けでＤ−ＦＥＥＴとＥ −ＦＥＴを作り分けることがで
きる。例えば実施例１で述べたｎチャネルＧａＡｓＭＥ
ＳＦＩＥＴの場合、ｎ−Ｇ ａ Ａ ｓ層２のドーズ量
はＤ７ＦＥＴで４×１０”ａｍ−” Ｅ −Ｆ Ｅ Ｔ
で１．５ Ｘ １０”ａｎ−”となる。
の製造工程について説明してきた。集積回路を作製する
場合、同一面内にデプレション型ＦＥＴ （ＤＦＥＴ）
とエンハンスメント型ＦＥＴ（Ｅ −Ｆ Ｅ Ｔ）を同
時に作る必要があるが、この場合製造工程は同じで、た
だ能動量のドーズ量またはドーピングレベルを変えるだ
けでＤ−ＦＥＥＴとＥ −ＦＥＴを作り分けることがで
きる。例えば実施例１で述べたｎチャネルＧａＡｓＭＥ
ＳＦＩＥＴの場合、ｎ−Ｇ ａ Ａ ｓ層２のドーズ量
はＤ７ＦＥＴで４×１０”ａｍ−” Ｅ −Ｆ Ｅ Ｔ
で１．５ Ｘ １０”ａｎ−”となる。
実施例３で述べたエピタキシャル法で作ったｎチャネル
ＧａＡｓ ＭＥＳＦＥＴの場合、ｎ−ＧａＡｓ層２のド
ーピングレベルはＤ−ＥＦＴで５ Ｘ １０１７．ｃｎ
−” Ｅ−Ｆ”Ｅ Ｔで２ Ｘ １０”α−３である。
ＧａＡｓ ＭＥＳＦＥＴの場合、ｎ−ＧａＡｓ層２のド
ーピングレベルはＤ−ＥＦＴで５ Ｘ １０１７．ｃｎ
−” Ｅ−Ｆ”Ｅ Ｔで２ Ｘ １０”α−３である。
実施例４で述べたＰチャネルＧａＡｓＭＥＳＦＥＴの場
合ｐ−Ｇ ａ Ａ ｓ層のドーピングレベルはＤ−ＦＥ
Ｔで４Ｘ １０１７国−３、Ｅ−ＦＥＴでＩ Ｘ １０
１７ｍｍ−＋である。実施例５で述べた９層埋込みｎ型
Ｇ ａ Ａ ｓＭＥＳＦＥＴの場合ｎ −Ｇ ａ Ａ
ｓ層２のドーズ量は、Ｄ−ＦＥＴで４ Ｘ １０”ａｍ
−”Ｅ−ＦＥＴで１．５ Ｘ １０”α−２である。実
施例５で述べたヘテロ接合型電界効果型トランジスタの
場合のｎ −Ａ Ｑ Ｇ ａ Ａ ｓ層７のドーピング
レベルはＤ −ＦＥＴでＩ Ｘ １０”ａｎ−”、Ｅ−
ＦＥＴテア Ｘ １０１７ａｎ−”ｔ’ある。
合ｐ−Ｇ ａ Ａ ｓ層のドーピングレベルはＤ−ＦＥ
Ｔで４Ｘ １０１７国−３、Ｅ−ＦＥＴでＩ Ｘ １０
１７ｍｍ−＋である。実施例５で述べた９層埋込みｎ型
Ｇ ａ Ａ ｓＭＥＳＦＥＴの場合ｎ −Ｇ ａ Ａ
ｓ層２のドーズ量は、Ｄ−ＦＥＴで４ Ｘ １０”ａｍ
−”Ｅ−ＦＥＴで１．５ Ｘ １０”α−２である。実
施例５で述べたヘテロ接合型電界効果型トランジスタの
場合のｎ −Ａ Ｑ Ｇ ａ Ａ ｓ層７のドーピング
レベルはＤ −ＦＥＴでＩ Ｘ １０”ａｎ−”、Ｅ−
ＦＥＴテア Ｘ １０１７ａｎ−”ｔ’ある。
本発明によれば、ソース・ドレイン間に電圧を印加した
時、チャネル層の下の高抵抗層を通るキャリアの移動が
少ないので、しきい電圧のゲート長−存性が低減できる
という効果がある。
時、チャネル層の下の高抵抗層を通るキャリアの移動が
少ないので、しきい電圧のゲート長−存性が低減できる
という効果がある。
デプレション型ＦＥＴの素子を用いて改良前後のしきい
電圧のゲート長依存性を測定した結果を第２図に示す。
電圧のゲート長依存性を測定した結果を第２図に示す。
改良前、すなわち能動層の厚さよりオーミック層の方が
厚い場合（実線）、ゲート長２μｍと０．７μｍでのし
きい電圧の差は６００ｍ Ｖであった。しかし、本発明
の構造をもつデプレション型ＭＥＳＦＥＴ （実施例１
）では、第２図破線で示すようにゲート長２μｍと０．
７μｍでのしきい電圧の差は１００ｍＶになった。した
がって本発明の□構造（能動層の厚さよりオーミック層
を薄くする）と従来の構造（能動層の厚さよりオーミッ
ク層が厚い）を比べるとしきい電圧の変動幅を５００ｍ
Ｖ低減できた。また、従来構造のゲート長０．５μｍの
ＦＥＴではゲートに負の電圧を印加してもなかなかピン
チオフしなかった（第２図）が本発明の構造をもつＦＥ
Ｔでは、ゲート長０．３μｍ までは正常にピンチオフ
するという効果もある。したがって本発明の構造を用い
るとゲート長０．３μｍのＦＥＴまで集積回路に使用で
きる。
厚い場合（実線）、ゲート長２μｍと０．７μｍでのし
きい電圧の差は６００ｍ Ｖであった。しかし、本発明
の構造をもつデプレション型ＭＥＳＦＥＴ （実施例１
）では、第２図破線で示すようにゲート長２μｍと０．
７μｍでのしきい電圧の差は１００ｍＶになった。した
がって本発明の□構造（能動層の厚さよりオーミック層
を薄くする）と従来の構造（能動層の厚さよりオーミッ
ク層が厚い）を比べるとしきい電圧の変動幅を５００ｍ
Ｖ低減できた。また、従来構造のゲート長０．５μｍの
ＦＥＴではゲートに負の電圧を印加してもなかなかピン
チオフしなかった（第２図）が本発明の構造をもつＦＥ
Ｔでは、ゲート長０．３μｍ までは正常にピンチオフ
するという効果もある。したがって本発明の構造を用い
るとゲート長０．３μｍのＦＥＴまで集積回路に使用で
きる。
第１図は従来ＭＥＳＦＥＴの断面図、第２図はゲート長
としきい電圧の関係図、第３図はへテロ接合ＦＥＴの従
来例の断面図、第４図（ａ）は本発明ＦＥＴの断面図、
第４図（ｂ）はキャリア分布状態図、第５図はイオン打
込み法で作製した本発明ＭＥＳＦＥＴの主要工程図、第
６図はエピタキシャル成長法で作製した本発明ＭＥＳＦ
ＥＴの主要工程図、第７図はｐ型埋込み層を有する本発
明ＭＥＳＦＥＴの主要工程図とイオン打込み層のキャリ
ア分布状態図、第８図は本発明へテロ接合型ＦＥＴの主
要工程図と基板表面からの深さと不純物分布の関係図を
それぞれ示す。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２− ｎ −Ｇ
ａ Ａ ５層、３・・・ｎ”ＧａＡｓ層、４・・・ゲ
ート電極、５・・・ソース電極、６・・・ドレイン電極
、７・・・ｎ −Ａ ｎ Ｇ ａ Ａ ５層、８・・・
アンドープＧ ａ Ａ ５層、９”・ｐＧａＡｓ層。
としきい電圧の関係図、第３図はへテロ接合ＦＥＴの従
来例の断面図、第４図（ａ）は本発明ＦＥＴの断面図、
第４図（ｂ）はキャリア分布状態図、第５図はイオン打
込み法で作製した本発明ＭＥＳＦＥＴの主要工程図、第
６図はエピタキシャル成長法で作製した本発明ＭＥＳＦ
ＥＴの主要工程図、第７図はｐ型埋込み層を有する本発
明ＭＥＳＦＥＴの主要工程図とイオン打込み層のキャリ
ア分布状態図、第８図は本発明へテロ接合型ＦＥＴの主
要工程図と基板表面からの深さと不純物分布の関係図を
それぞれ示す。 １・・・半絶縁性Ｇ ａ Ａ ｓ基板、２− ｎ −Ｇ
ａ Ａ ５層、３・・・ｎ”ＧａＡｓ層、４・・・ゲ
ート電極、５・・・ソース電極、６・・・ドレイン電極
、７・・・ｎ −Ａ ｎ Ｇ ａ Ａ ５層、８・・・
アンドープＧ ａ Ａ ５層、９”・ｐＧａＡｓ層。
Claims (1)
- 【特許請求の範囲】 １、能動層（又はそれに準ずる層）を形成する半導体層
（ I ）と、その能動層中又は能動層近傍の担体を制御
する少なくとも１つの電極（ゲート電極）と、半導体層
（ I ）の両側に設けられた半導体層（ I ）よりも担体
濃度が高い半導体（II）と、前記半導体層（II）と電子
的に接続する少なくとも一対の電極を有し、前記半導体
層（II）と該半導体層（II）下の層からなる界面は、前
記ゲート電極下の半導体層（ I ）の表面を有する平面
からみて、前記半導体層（ I ）と該半導体層（ I ）下
の層からなる界面と等しいかまたは浅いことを特徴とす
る半導体装置。 ２、特許請求の範囲第１項において、半導体層（II）を
イオン注入法を用いて形成することを特徴とする半導体
装置。 ３、特許請求の範囲第１項において、半導体層（II）下
に、反対符号の導電半導体層（III）を有することを特
徴とする半導体装置。 ４、特許請求の範囲第２項又は第３項において、高耐熱
ゲート金属をマスクとして半導体層（II）、（III）を
形成することを特徴とする半導体装置。 ５、特許請求の範囲第１項乃至第４項のいずれかにおい
て、半絶縁性ＧａＡｓ基板中に、半導体層（ I ）、（
II）、（III）を形成することを特徴とする半導体装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18959785A JPS6251269A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18959785A JPS6251269A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6251269A true JPS6251269A (ja) | 1987-03-05 |
Family
ID=16243977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18959785A Pending JPS6251269A (ja) | 1985-08-30 | 1985-08-30 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6251269A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329677B1 (en) | 1998-11-09 | 2001-12-11 | Fujitsu Quantum Devices Limited | Field effect transistor |
-
1985
- 1985-08-30 JP JP18959785A patent/JPS6251269A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6329677B1 (en) | 1998-11-09 | 2001-12-11 | Fujitsu Quantum Devices Limited | Field effect transistor |
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