JPS61177780A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置特にＧａＡｓ−ｐｎ接合型電界効
果トランジスタ（以下接合型ＦＥＴと称す）の製造方法
に関し、さらに詳述すｎばセルフアラインプ四セスを用
いて接合型ＦＥＴのソースおよびドレイン領域間の距離
を短縮することができる接合型ＦＥＴ ｆ）製造方法に
関するものである。
果トランジスタ（以下接合型ＦＥＴと称す）の製造方法
に関し、さらに詳述すｎばセルフアラインプ四セスを用
いて接合型ＦＥＴのソースおよびドレイン領域間の距離
を短縮することができる接合型ＦＥＴ ｆ）製造方法に
関するものである。
接合型ＦＥＴは、周知のようにゲートに電圧を加えてｐ
ｎ接合部に生じる空乏層の拡がシを制御することにより
、ソースおよびドレイン間に流詐る電流を変調するもの
で、ショットキバリアゲート型構造のＦＥＴと比較して
多くの優ｎた特性を有している。一般に、ＧａＡｓ Ｉ
Ｃはその構成トリアゲート型ＦＥＴに比べて、（ｉ）ｌ
ｉｔ方向耐圧が高いので、論理振幅が大きくとｎるｏ
（ｉｉ）接合が結晶内部にあるので、安定であるｏ （
ｉｉ＋）放射線損傷に強い。などの点で優ｎている。
ｎ接合部に生じる空乏層の拡がシを制御することにより
、ソースおよびドレイン間に流詐る電流を変調するもの
で、ショットキバリアゲート型構造のＦＥＴと比較して
多くの優ｎた特性を有している。一般に、ＧａＡｓ Ｉ
Ｃはその構成トリアゲート型ＦＥＴに比べて、（ｉ）ｌ
ｉｔ方向耐圧が高いので、論理振幅が大きくとｎるｏ
（ｉｉ）接合が結晶内部にあるので、安定であるｏ （
ｉｉ＋）放射線損傷に強い。などの点で優ｎている。
第２図は従来の接合型ＦＥＴの一例を示す素子構造の断
面図であシ、１はゲート電極、２および３はそ扛ぞｎソ
ースおよびドレイン電極、４はＶ層とゲート電極の位置
合わせのための窒化膜などからなる絶縁膜、５はＰ＋層
、６はｎｕ能動層、７はそｎぞｎソースおよびドレイン
領域となるｎ層である。
面図であシ、１はゲート電極、２および３はそ扛ぞｎソ
ースおよびドレイン電極、４はＶ層とゲート電極の位置
合わせのための窒化膜などからなる絶縁膜、５はＰ＋層
、６はｎｕ能動層、７はそｎぞｎソースおよびドレイン
領域となるｎ層である。
かかる構造の接合型ＦＥＴの製造プロセスの概要を第２
図を参照して説明すると、従来では、まず、半絶縁性Ｇ
ａ Ａ ａ基板上にイオン注入技術を用いてＰ＋層５
．ｎ型能動層６およびｎ＋層７を形成した後、前記ｎ＋
層Ｔ上に蒸着法等によりソースおよびドレイン電＆２，
３を形成する０次いで、図示するような形状に絶縁膜４
でゲート電極部の位置合わせと加工を行ない、ゲート電
極用の金属をＰ＋層５の上に蒸着してゲート電極１を形
成する。こｎによりＰ＋層５とｎｆｆ１能動層６によっ
てゲートのＰ＋ｎ接合を形成して接合型ＦＥＴが作成さ
れている０ 〔発明が解決しようとする問題点〕 しかし、このようにして作成さｎた従来の接合型ＦＥＴ
においては、以上のように構成さｎているので、ゲート
電極用金属を蒸着する際に、マスク合せを再度行う必要
がある０そのため、ソースおよびドレイン電極とゲート
金属が短紮各しないようにある程度の寸法的余裕が必要
である。従来ではその解決法としてｎ＋層７を設けてい
るが、こｎもマスク合せの精度で限定さする。その結果
、接合ｆｉＦＥＴのソースおよびドレイン領域間の距離
を短くシ、抵抗を下げることができないという問題があ
った０ 本発明は、かかる問題点を解決するためになさｎたもの
で、ゲート電極に高融点金属を用いてセルフアラインプ
ロセスを採用することにより、ソースおよびドレイン領
域間の距離を短縮することができる接合型ＦＥＴの製造
方法を提供することを目的としている。
図を参照して説明すると、従来では、まず、半絶縁性Ｇ
ａ Ａ ａ基板上にイオン注入技術を用いてＰ＋層５
．ｎ型能動層６およびｎ＋層７を形成した後、前記ｎ＋
層Ｔ上に蒸着法等によりソースおよびドレイン電＆２，
３を形成する０次いで、図示するような形状に絶縁膜４
でゲート電極部の位置合わせと加工を行ない、ゲート電
極用の金属をＰ＋層５の上に蒸着してゲート電極１を形
成する。こｎによりＰ＋層５とｎｆｆ１能動層６によっ
てゲートのＰ＋ｎ接合を形成して接合型ＦＥＴが作成さ
れている０ 〔発明が解決しようとする問題点〕 しかし、このようにして作成さｎた従来の接合型ＦＥＴ
においては、以上のように構成さｎているので、ゲート
電極用金属を蒸着する際に、マスク合せを再度行う必要
がある０そのため、ソースおよびドレイン電極とゲート
金属が短紮各しないようにある程度の寸法的余裕が必要
である。従来ではその解決法としてｎ＋層７を設けてい
るが、こｎもマスク合せの精度で限定さする。その結果
、接合ｆｉＦＥＴのソースおよびドレイン領域間の距離
を短くシ、抵抗を下げることができないという問題があ
った０ 本発明は、かかる問題点を解決するためになさｎたもの
で、ゲート電極に高融点金属を用いてセルフアラインプ
ロセスを採用することにより、ソースおよびドレイン領
域間の距離を短縮することができる接合型ＦＥＴの製造
方法を提供することを目的としている。
本発明に係る半導体装置の製造方法は、半絶縁性基板上
にｐｎ接合ｕＦＥＴを形成する際に、半絶縁性基板上に
ｎｕの能動層を形成してこの能動層上にレジストを塗布
した後、該レジストのゲートを形成すべき部分にゲート
開口を形成する工程と、前記レジストをマスクとして前
記能動層に、ｐ型層を形成してゲート接合を形成する工
程と、前記レジストのゲート開口を含む面上に高融点金
属を被着形成したうえ、このゲート開口内の高融点金属
のみを残してその他の高融点金属および前記レジストを
除去することにより、前記高融点金属をゲート電極とし
て形成する工程と、前記高融点金属のゲート電極をマス
クとしてセルファラインにより高濃度のｎ型層を形成し
てソースおよびドレイン領域を形成する工程とを具備す
るものである０ 〔作用〕 本発明においては、ゲートの接合部を形成したのち、ゲ
ート電極を高融点金属で形成して、そのゲート電極をマ
スクとしてセルフアラインによつ゛てソースおよびドレ
イン領域を形成することにより、これらソースおよびド
レイン領域間の距離を近づけることができる。
にｐｎ接合ｕＦＥＴを形成する際に、半絶縁性基板上に
ｎｕの能動層を形成してこの能動層上にレジストを塗布
した後、該レジストのゲートを形成すべき部分にゲート
開口を形成する工程と、前記レジストをマスクとして前
記能動層に、ｐ型層を形成してゲート接合を形成する工
程と、前記レジストのゲート開口を含む面上に高融点金
属を被着形成したうえ、このゲート開口内の高融点金属
のみを残してその他の高融点金属および前記レジストを
除去することにより、前記高融点金属をゲート電極とし
て形成する工程と、前記高融点金属のゲート電極をマス
クとしてセルファラインにより高濃度のｎ型層を形成し
てソースおよびドレイン領域を形成する工程とを具備す
るものである０ 〔作用〕 本発明においては、ゲートの接合部を形成したのち、ゲ
ート電極を高融点金属で形成して、そのゲート電極をマ
スクとしてセルフアラインによつ゛てソースおよびドレ
イン領域を形成することにより、これらソースおよびド
レイン領域間の距離を近づけることができる。
以下、本発明を図面に示す実施例に基づいて説明する。
第１図（、）乃至（ｆ）は本発明の一実施例による接合
ｆｆ１ＦＥＴの製造方法を示す工程断面図である。第１
図（ａ）において、まず半絶縁性Ｇ ａ Ａ ｓ基板１
１上に不純物としてＳｉを用いてＳｉのイオン注入法に
よりｎ型の能動層１２を形成し、次いでこのｎ型能動層
１２の表面にレジスト１３を塗布する。
ｆｆ１ＦＥＴの製造方法を示す工程断面図である。第１
図（ａ）において、まず半絶縁性Ｇ ａ Ａ ｓ基板１
１上に不純物としてＳｉを用いてＳｉのイオン注入法に
よりｎ型の能動層１２を形成し、次いでこのｎ型能動層
１２の表面にレジスト１３を塗布する。
そしてレジスト１３のゲートを形成すべき部分にゲート
開口１４を形成した後、このレジスト１３をマスクとし
てイオン注入法によｐＢｅ （ベリリウム）を前記能動
層１２に注入してゲート開口１４の寸法に相幽する領域
にｐ＋層１５を形成してゲートのｐ＋ｎ接合を形成する
。
開口１４を形成した後、このレジスト１３をマスクとし
てイオン注入法によｐＢｅ （ベリリウム）を前記能動
層１２に注入してゲート開口１４の寸法に相幽する領域
にｐ＋層１５を形成してゲートのｐ＋ｎ接合を形成する
。
次に、第１図（ｂ）に示すように、レジスト１３のゲー
ト開口１４を含む面上に高融点金属としてＷＳｉ（タン
グステンシリサイド）をスパッタ法により被着してＷＳ
ｉ腹１６を形成する。次いで第１図（ｃ）に示すように
、前記ゲート開口１４内のＷＳｉ膜１Ｔのみをゲート電
極として残してその他のＷＳｉＳ基膜をリアクティブイ
オンエツチング（ＲＩＥ）法で除去する。次いで、第１
図（ｄ）に示すように、レジスト１３を除去することに
より、前記ＷＳｉ膜１Ｔをゲート電極として形成する。
ト開口１４を含む面上に高融点金属としてＷＳｉ（タン
グステンシリサイド）をスパッタ法により被着してＷＳ
ｉ腹１６を形成する。次いで第１図（ｃ）に示すように
、前記ゲート開口１４内のＷＳｉ膜１Ｔのみをゲート電
極として残してその他のＷＳｉＳ基膜をリアクティブイ
オンエツチング（ＲＩＥ）法で除去する。次いで、第１
図（ｄ）に示すように、レジスト１３を除去することに
より、前記ＷＳｉ膜１Ｔをゲート電極として形成する。
次いで、第１図（＠）に示すように、ゲート電極のＷＳ
ｉＳｉ膜管７スクとしてＳｉのイオン注入によるセルフ
ァラインプロセスにより前記Ｇ ａ Ａ ｓ基板１１上
に達するｎ＋層を形成したうえ、この段階でアニールを
行うことによ、？、ｎ”膚からなるソースおよびドレイ
ン領域１８．１９を形成する。このとき、ｐ十注入物質
としてはＢ・を使用しているので、ソースおよびドレイ
ン領域１８゜１９となるｎ＋層を活性化するアニール条
件で同時にｐ＋層１５を活性化することができる。最後
に、第１図（ｆ）に示すように、各ソースおよびドレイ
ン領域１８，１９上に所定の金属を、写真製版を行い、
蒸着後り７トオフしてソースおよびドレイン電極２０．
２１を形成することにより、セルファライン接合型ＦＥ
Ｔを作成することができる。
ｉＳｉ膜管７スクとしてＳｉのイオン注入によるセルフ
ァラインプロセスにより前記Ｇ ａ Ａ ｓ基板１１上
に達するｎ＋層を形成したうえ、この段階でアニールを
行うことによ、？、ｎ”膚からなるソースおよびドレイ
ン領域１８．１９を形成する。このとき、ｐ十注入物質
としてはＢ・を使用しているので、ソースおよびドレイ
ン領域１８゜１９となるｎ＋層を活性化するアニール条
件で同時にｐ＋層１５を活性化することができる。最後
に、第１図（ｆ）に示すように、各ソースおよびドレイ
ン領域１８，１９上に所定の金属を、写真製版を行い、
蒸着後り７トオフしてソースおよびドレイン電極２０．
２１を形成することにより、セルファライン接合型ＦＥ
Ｔを作成することができる。
このようにして作成された接合型ＦＥＴは、その動作原
理は第２図に示す従来のものと同様であるが、ゲート電
極のＷＳｉ膜１Ｔをマスクとするセルファライン化によ
ってソースおよびドレイン領域１８．１９間の寸法を小
さくシ、抵抗値を下げることができるので、高速、高性
能の接合型ＦＥＴが得られる。
理は第２図に示す従来のものと同様であるが、ゲート電
極のＷＳｉ膜１Ｔをマスクとするセルファライン化によ
ってソースおよびドレイン領域１８．１９間の寸法を小
さくシ、抵抗値を下げることができるので、高速、高性
能の接合型ＦＥＴが得られる。
また、本発明のプロセスは、絶縁膜を使用しないので、
接合型ＦＥＴの製造プロセスを簡略化できる利点がある
。
接合型ＦＥＴの製造プロセスを簡略化できる利点がある
。
なお、上記実施例では、イオン注入法を用いた場合につ
いて示したが、本発明はとｎに限定さｎるものではなく
、拡散法によるセルフアラインプ四セスを用いてもよい
。また、上記基板材料、ｎ型とｐ型の注入物質およびゲ
ート電極の金属を他の物質に変えても、上記実施例と同
様の効果を奏する。
いて示したが、本発明はとｎに限定さｎるものではなく
、拡散法によるセルフアラインプ四セスを用いてもよい
。また、上記基板材料、ｎ型とｐ型の注入物質およびゲ
ート電極の金属を他の物質に変えても、上記実施例と同
様の効果を奏する。
以上説明したように本発明によｎば、ゲートの接合部を
形成したうえ、ゲート電極を高融点金属で形成して、そ
のゲート電極をマスクとしてセルファラインによってソ
ースおよびドレイン領域を形成することにより、とｎら
ソースおよびドレイン領域間の距離を短縮できるので、
高速で高性能の接合型ＦＥＴの構造が可能になると共に
、絶縁膜を使用しないので、プロセスが簡略化さｎる等
のすぐｎた効果がある。
形成したうえ、ゲート電極を高融点金属で形成して、そ
のゲート電極をマスクとしてセルファラインによってソ
ースおよびドレイン領域を形成することにより、とｎら
ソースおよびドレイン領域間の距離を短縮できるので、
高速で高性能の接合型ＦＥＴの構造が可能になると共に
、絶縁膜を使用しないので、プロセスが簡略化さｎる等
のすぐｎた効果がある。
第１図（ａ）乃至（ｆ）は本発明の一実施例による接合
型ＦＥＴの製造方法を示す工程断面図、第２図は従来例
による接合ＵＦＥＴの構造を示す断面図である。 １１・・・・半絶縁性ＧａＡｓ基板、１２１１・−・ｎ
星能動層、１３拳・・・レジスト、１４・・・・ゲート
開口、１５・・・・ｐ＋層、１６＠・・・ＷＳｉ膜、１
７・・・・ゲート電極＜ ＷＳ を膜）、１８・・・・
ソース領域（ｎ＋層）、１９・・・・ドレイン領域（ｎ
＋層）、２０・・・・ソース電極、２１・・・・ドレイ
ン電極。
型ＦＥＴの製造方法を示す工程断面図、第２図は従来例
による接合ＵＦＥＴの構造を示す断面図である。 １１・・・・半絶縁性ＧａＡｓ基板、１２１１・−・ｎ
星能動層、１３拳・・・レジスト、１４・・・・ゲート
開口、１５・・・・ｐ＋層、１６＠・・・ＷＳｉ膜、１
７・・・・ゲート電極＜ ＷＳ を膜）、１８・・・・
ソース領域（ｎ＋層）、１９・・・・ドレイン領域（ｎ
＋層）、２０・・・・ソース電極、２１・・・・ドレイ
ン電極。
Claims (2)
- （１）半絶縁性基板上にｐｎ接合型電界効果トランジス
タを形成する際に、前記半絶縁性基板上にｎ型の能動層
を形成しこの能動層上にレジストを塗布した後、該レジ
ストのゲートを形成すべき部分にゲート開口を形成する
工程と、前記レジストをマスクとして前記能動層にＰ型
層を形成してゲート接合を形成する工程と、前記レジス
トのゲート開口を含む面上に高融点金属を被着形成した
うえ、このゲート開口内の高融点金属のみを残してその
他の高融点金属および前記レジストを除去することによ
り、前記高融点金属をゲート電極として形成する工程と
、前記高融点金属のゲート電極をマスクとしてセルフア
ラインにより高濃度のｎ型層を形成してソースおよびド
レイン領域を形成する工程とを具備することを特徴とす
る半導体装置の製造方法。 - （２）半絶縁性のＧａＡｓ基板上に、Ｓｉのイオン注入
によつてｎ型能動層を形成すると共に、この能動層に選
択的にＢｅのイオン注入によりＰ型層を形成してゲート
接合を形成し、かつ高融点金属としてＷＳｉを用いてゲ
ート電極を形成し、このＷＳｉのゲート電極をマスクと
してＳｉのイオン注入によるセルフアラインによつて高
濃度のｎ型層を形成してソースおよびドレイン領域を形
成することを特徴とする特許請求の範囲第１項記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1889585A JPS61177780A (ja) | 1985-02-01 | 1985-02-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1889585A JPS61177780A (ja) | 1985-02-01 | 1985-02-01 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61177780A true JPS61177780A (ja) | 1986-08-09 |
Family
ID=11984304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1889585A Pending JPS61177780A (ja) | 1985-02-01 | 1985-02-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61177780A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0195564A (ja) * | 1987-10-08 | 1989-04-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPH01268070A (ja) * | 1988-04-20 | 1989-10-25 | Toshiba Corp | ヘテロ接合型電界効果トランジスタ |
| JP2008053534A (ja) * | 2006-08-25 | 2008-03-06 | Sanyo Electric Co Ltd | 接合型ｆｅｔおよびその製造方法 |
-
1985
- 1985-02-01 JP JP1889585A patent/JPS61177780A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0195564A (ja) * | 1987-10-08 | 1989-04-13 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0543291B2 (ja) * | 1987-10-08 | 1993-07-01 | Tokyo Shibaura Electric Co | |
| JPH01268070A (ja) * | 1988-04-20 | 1989-10-25 | Toshiba Corp | ヘテロ接合型電界効果トランジスタ |
| JP2008053534A (ja) * | 2006-08-25 | 2008-03-06 | Sanyo Electric Co Ltd | 接合型ｆｅｔおよびその製造方法 |
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