JPH0278228A - 電界効果トランジスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は半導体集積回路の主要部を構成するＭＯ８型電
界効果トランジスタに関する。

〈従来技術〉 ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ
）やスタティック・ランダム・アクセス・メモリ（ＳＲ
ＡＭ）等に代表される超ＬＳＩは、３年に４倍の割合で
容量が増大しており、ＤＲＡＭでは２５６ｋｂ、　Ｉ　
Ｍｂが現在主に生産されている。

また、今後の主流となる４Ｍｂ、＋６Ｍｂに関しても脱
色検討が進められており、さらには６４　Ｍｂ。

２５６Ｍｂと発展していくものと予想される。

限られたチップ面積内でのこのような集積度の向上は、
集積回路を構成する各素子の微細化によりらたらされた
ものである。例えば、現在ＩＭｂＤＲＡＭに使用されて
いるＭＯＳトランジスタの最小寸法はおよそ１μｍ弱で
あり、今後０．５μｍ。

０．２５μｍと、さらに微細化されているのは確実であ
る。

しかし、こういった素子の微細化に伴い、新たな問題が
生じてきた。その一つは、ゲート電極材料に関する問題
で、従来のゲート電極材料として用いられてきた多結晶
シリコンは、その高い抵抗率（≧ＩＸＩ／１０−３Ωｃ
ｍ）のために、抵抗−容贋て決定される遅延時間が増大
して、回路の高速化の妨げとなっている。このため、高
い抵抗率を持つ多結晶シリコンに代わり、抵抗率の低い
タングステン（Ｗ）やモリブデン（Ｍｏ）等の金属、あ
るいはそれら金属のンリザイドをゲート電極材料として
用いることや、これらの材料と多結晶シリコンとの積層
構造でゲート電極を構成することが検討され、それらの
実用化が図られている。

また、ＭＯＳトランジスタにおいては、サイズの縮小に
より、耐圧の低下、ポットエレクトロン効果による短寿
命化、短チヤネル効果による特性劣化などの問題が顕在
化してきた。これらの問題は、トランジスタサイズの縮
小に比べて駆動電圧が減少されないために、トランジス
タ構造に高電界が生じることに起因している。

特にドレイン近傍では非常に高い電界が発生ずるため、
この対策として、「ドレインエンジニアリング」と呼ば
れるドレイン近傍の不純物プロファイルを工夫したトラ
ンジスタ構造が提唱されている。ダブル・ディフユーズ
ド・ドレイン（ＤＤＤ）構造あるいはライトリ−・ドー
プド・トレイン（ＬＤＩ））構造はその一例である。

ＤＤＤ構造とは、第２図に示すように、ヒ素による口“
領域５１の周辺を、緩傾斜型不純物プロファイルを持つ
リンによるロー領域５２が取り囲むドレイン構造で、こ
のリンネ鈍物の緩傾斜型プロファイルによりドレイン近
傍の電界抑制を図ろうとするものである。このＤＤＤ構
造においては、一般にｎ−のリン濃度の増加に伴いドレ
イン耐圧は向上するが、リンの拡散深さも増加するため
、実効チャネル長が短くなり、微細加工性が失われてし
まう。したがって、トレイン耐圧の向上に限界があると
いう問題がある。

一方、ＬＤＤ構造は、第３図に示すように、ヒ素による
ｎ＋領域６２のヂャン不ル側に、抵抗部として低濃度の
リンのｎ−領域６１を設けて、トレイン端に発生ずる高
電界を抑制しようとするものである。このＬＤＤ構造は
次のようにして製作されたものである。まず、ゲート電
極６３をマスクとしてリンのイオン打ち込みをして、上
記抵抗部としてドレイン端の電界を弱める働きを持つｎ
−領域６１を形成する。次に、ゲート電極６３の側面に
側壁酸化膜６４．６４を形成した後に、この側壁酸化膜
６４．６４をマスクとしてヒ素のイオン打ち込みを行っ
て上記ｎ“領域６２を形成したものである。このＬＤＤ
構造においては、ＤＤＤ構造とは逆に、ｎ−領域６１の
低いリン濃度でドレイン耐圧は向上するため、拡散深さ
を浅くでき、微細加工性を損なうことはない。

〈発明が解決しようとずろ課題〉 しかしながら、上記ＬＤＤ構造においては、耐圧を向上
させるためｎ−抵抗を高くすると、オン電流の低下、伝
達コンダクタンスの低下という問題が生じる。さらに、
ｎ−抵抗部６１には比較的高い電界がかかっているため
、ホットエレクトロンが発生し、これが側壁酸化膜６４
へ注入、捕獲され、その結果、ｎ−領域６１をピンチオ
フするというＬＤＤ構造特有の問題がある。

これは、高電界緩和を目的とするｎ−領域６１が、ゲー
ト電極６３により覆われていないことに起因する。ｎ−
領域６１にはゲート電極６３からの垂直方向への電界が
かからず、そのため、上述のようなｎ−抵抗によるトラ
ンジスタ特性の劣化、ロー領域上部の側壁酸化膜６４へ
のホットエレクトロンｔＦ人による劣化が引き起こされ
るのである。

そこで、本発明の目的は、１μｍ未満に微細化された電
界効果トランジスタにおいて、オン電流の低下や伝達コ
ンダクタンスの低下といったトランジスタ特性の劣化な
らびに側壁酸化膜へのホットエレクトロン注入による劣
化を引き起こすことなくドレイン耐圧を向上させて、高
性能、高信頼性を実現することである。

〈課題を解決するための手段〉 ＬＤＤ構造におけろｎ−領域をゲート電極で被覆するこ
とが可能となれば、トランジスタサイズにはロー領域に
おいてら電子が誘起されるためｎ−抵抗が低減し、オン
電流、伝達コンダクタンスの低下を防ぐことが可能とな
るはずである。また、ｎ−領域で発生するホットエレク
トロンも、ｎ−領域をゲート電極が覆っていれば、側壁
酸化膜への注入、捕獲現象は解消され、トランジスタの
信頼性向上を達成できろはずである。

しかし従来のゲート電極をマスクとして自己整合的にｎ
−領域を形成するのでは、ゲート電極下にｎ−領域が存
在する構造を実現するのは非常に困難である。この場合
、イオン注入時には、ゲート電極下には不純物が添加さ
れないため、熱拡散によりｎ−領域をデー１−フｒｉ極
下に広げることが考えられる。だが、これでは前述のＤ
　Ｉ）　Ｄ構造と同様に、拡散深さとの兼合いからトラ
ンジスタの微細化に限界が生じてしまう。また、ｎ−領
域形成後に、この領域を覆うゲー）７１極を形成するこ
とら考えられるが、このようにずれぼりソゲラフイエ程
の追加が必要になるのみならず、Ｏ１μｍ未満でのマス
ク位置合わせ技術が要求されるため、生産性を考慮すれ
ば非現実的である。

本発明は以上のような思索を経てなされたもので、ソー
スとドレインのうち少なくともドレインは、半導体基板
表面に高い濃度で不純物を添加して形成された高濃度領
域と、上記高濃度領域のチャンネル側に接続されると共
に、低い濃度で上記不純物と同族の不純物か添加された
低濃度領域とからなり、ゲート電極は上記ヂャンネルお
よびドレインの低濃度領域の一部らしくは全域を覆う第
１導電層と上記第１導電層上にこの第１導電層に対して
選択的に加工し得る材料で形成された第２導電層とを汀
することを特徴としている。

まノこ、上記第１導電層は少なくとし多結晶シリコン膜
を含み、上記第２導電層は少なくとも抵抗率の低いモリ
ブデン膜、タングステン膜等の金属薄膜あるいはこれら
金属のノリサイド薄膜を含むのか好ましい。

まノこ、」二記第２導７［層に接する第１導電層の表面
は、チタンタングステン膜らしくは窒化チタン膜よりな
るのが好ましい。

〈作用〉 この発明の電界効果トランジスタは、通常のｌ７ＤＤ型
トランジスタと同様に、ドレイン端に低濃度領域すなわ
ちｎ−領域を有することにより、この低濃度領域が直列
抵抗として動き、高いソース、ドレイン耐圧が得られる
。また、トランジスタオン時には、低濃度領域の一部も
しくは全域を覆うゲート電極の第１導電層からこの低濃
度領域に垂直方向に電界がかかるため、その抵坑値が低
減される。したがって、伝達コンダクタンス、オン電流
は低下しない。つまり、ＬＤＤ構造では背反関係にあっ
たドレイン耐圧の向上と、高い伝達コンダクタンスの両
立が達成される。また、低濃度領域を覆うゲート電極の
第１導電層により、側壁酸化膜へのポットエレクトロン
の注入、捕獲現象が抑制され、ポットエレクトロンに起
因するトランジスタ特性の経時劣化が少なくなり、高い
信頼性が得られる。

また、第１導電層が少なくとも多結晶シリコン膜を含み
、第２導電層が少なくとも、抵抗率の低いモリブデン膜
、タングステン膜等の金属薄膜あるいはこれら金属のシ
リサイド薄膜を含む場合は、上記第２導電層の低抵抗に
より配線抵抗が低減し、回路での高速動作が実現される
。また、多結晶シリコン単層での配線に比べ、薄い配線
膜厚とすることができる。これにより、隣接する配線間
に生ずる寄生容量が低減され、抵抗低減と同様に回路の
高速化に寄与するほか、配線間雑音の低減も可能となる
。

また、本発明の構成の電界効果トランジスタにおけるゲ
ート電極の総ての加工は、１回のりフグラフィによって
自己整合的に行うことが可能である。したがって、新た
なフォトマスクの追加を必要とけず、容易に製作できる
。

〈実施例〉 以下、本発明を図示の実施例により詳細に説明する。

第１図は本発明の一実施例であるｎチャンネルＭＯ９型
電界効果トランジスタ（以下、ＭＯＳＦＥＴと言う。）
の断面を模式的に示した図である。

この図において、ｌはＰ型シリコン基板、Ｄ、Ｓはそれ
ぞれ上記Ｐ型シリコン基板ｌに形成されたトレインとソ
ース、Ｇはゲート絶縁膜４を介して上記Ｐ型シリコン基
板！上に形成されたゲート電極である。

上記ドレインＤとソースＳにおいて、２は上記Ｐ型シリ
コン基板ｌの表面にヒ素が高濃度に添加されたｎ′″頭
域、３は上記ｎ“領域のチャンネル５側に接続されると
共に、ヒ素と同族の元素であるリンが低濃度に添加され
たｎ−領域である。この実施例のＭＯＳＦＥＴの実効チ
ャンネル長は０゜５μｍである。

また、ゲート電極Ｇにおいて、６はゲート絶縁膜４を介
して上記チャンネル５とドルインＤ、ソースＳにおける
ｎ−領域２．２の全域を覆って形成された多結晶シリコ
ン膜、７は上記多結晶シリコン膜６の上に形成され、耐
エツチング性を有する窒化チタン膜でこれら２つの膜６
．７とで第１導電層８をなす。また、９は上記第１導電
層８の上に形成され上記チャンネル５と同じ幅を有する
第２導電層としてのタングステン膜、１ｏはタングステ
ン膜９の上に形成されたシリコン酸化膜である。

上記タングステン膜９とシリコン酸化膜１ｏの側壁には
シリコン酸化膜からなる側壁絶縁膜すなわちゲート側壁
酸化膜１１が形成されている。そして、」二足ドレイン
ＤとソースＳには保護絶縁膜１２を開口して金属配線１
３が形成されている。

」二足構成のＭＯＳＦＥＴは第４図に概略的に示した工
程によって製作されたものである。以下、この製作工程
の説明を第４図（ａ）〜（ｇ）に対応させて行う。

（ａ）　　膜堆積とりソグラフィ まず、Ｐ型シリコン基板ｌの上に、熱酸化法によりゲー
ト絶縁膜４を１２ｎｍ形成する。続いて、威圧ＣＶＤ法
を用いて多結晶シリコン膜６を３０ｎｍ堆積させ、さら
にスパッタ法を用いて窒化チタン膜７をＩＯｎｍ堆積さ
せる。この多結晶ノリコン膜６と窒化チタン膜７とで第
１導電層８を構成−４〜る。さらに、スパッタ法を用い
て第２導電層であるタングステン膜９を２００ｎｍ形成
した後、ＣＶＤ法によりシリコン酸化膜ＩＯを堆積させ
る。

次に、電子ピー、ム描画装置を用いてリソグラフィを行
ってレジストパターン１５を形成する。このレジストパ
ターン１５をマスクとして、リアクティブ・イオン・エ
ツチング（ＲＩ　Ｅ）法によりシリコン酸化膜１０をエ
ツチング加工する。

（ｂ）　　第２導電層の加工 レジスト１５の除去後、今度はシリコン酸化膜ｌＯをマ
スクとして第２導電層であるタングステン膜９をＨＩＥ
法によりエツチング加工する。このときのエツチングは
第２導電層９に接触している第１導電層８の窒化チタン
膜７で停止される。

これは、窒化チタン膜７が耐エツチング性を有するため
である。つまり、タングステン膜９はこの窒化チタン膜
７に対して選択的に加工し得るわけである。

（ｃ）　　リンのイオン注入 次に、ソースＳ、トレインＤのｎ−領域３．３を形成す
るために、リンのイオン注入を行う。このイオン注入は
タングステン膜９をマスクとして自己整合的に行われる
もので、リンイオンは第１導電層８およびゲート絶縁膜
４を通してＰ型シリコン基板■の表面に注入される。イ
オン注入時の加速エネルギーは７５〜８５ｋｅＶ、最大
濃度は０゜５〜２　Ｘ　Ｉ　Ｏ１７ｃｍ−’である。こ
のように、ｎ−領域３，３はタングステン膜９をマスク
として形成するので、チャンネル５の長さはタングステ
ン膜９の幅と同じになる。したがって、チャンネル５の
長さは（ａ）の工程においてレジストパターン１５を調
節することにより任意の長さにすることができる。

（ｄ）　　ゲート側壁酸化膜の形成 次に、ＣＶＤ法によりシリコン酸化膜を全面に堆積した
後、ＲＩＥ法によりシリコン酸化膜に対して垂直に異方
性エツチングを行う。この結果、第４図（ｄ）に示すよ
うに、第２導電層９およびノリコン酸化膜１０の段差部
にゲート側壁酸化膜１１が残される。このようにして、
ｎ−領域３，３を決定するゲート側壁酸化膜１１が形成
される。

（ｅ）　　第１導電層の加工 次に、上記ゲート側壁酸化膜１１をマスクとしてＲＩＥ
法により第１導電層８である窒化チタン膜７および多結
晶ノリコン膜６をエツチング加工する。

（ｆ）　　ヒ素のイオン注入 続いて、第１導電層８をマスクとして自己整合的に高濃
度のヒ素のイオン注入を行う。この結果、第１導電層８
の開口部８ａからゲート絶縁膜４を通してシリコン基板
ｌの表面に高濃度に添加され、ソースＳおよびドレイン
Ｄの１４領域２．２が形成される。

（ｇ）　　金属配線の形成 最後に、保護絶縁膜１２の堆積、ならびにＡＩ。

ＡｌＳｉ、ＷＳｉ、ＭｏＳｉ等の金属による配線１３を
通常のプロセスに従って形成する。

以上の工程により第１図のＭＯＳＦＥＴが完成する。

このＭ　ＯＳ　Ｆ　Ｅ　’ｒを測定した結果、同じ実効
チャンネル長（０，５μ）を有するＬ　Ｉ）　Ｄ型トラ
ンジスタに比べて、ドレイン耐圧で約２Ｖ、パンチスル
ー耐圧で約３Ｖ高い電圧を得た。また、オン電流および
伝達コンダクタンスとも約１．３倍になった。

このように、上記実施例によれば、第３図に示したＬ　
Ｄ　Ｄ構造と同様に、ドレインＤの端部に抵抗部として
のｎ−領域３を有ずろために、高いドレイン耐圧を得る
ことができた。しかも、ＬＤＤ構造ではドレイン耐圧の
向上に反比例して伝達コンダクタンスが低下するという
問題かあったが、上記実施例ではｎ−領域３をゲート電
極Ｇの第１導電層８が被覆しているため、ゲート電極Ｇ
からの垂直方向への電界がｎ−領域３にかかることによ
って、その抵抗を低減するため、高い伝達コンダクタン
スを維持することが可能となった。また、ゲート電極か
らの垂直電界は、空乏層を押し広げるため、ｎ−領域の
基板表面に集中する水平方向への強電界を分散して、よ
り高いドレイン耐圧を得ることができた。また、このよ
うな水平方向への強電界の低減は、トランジスタ特性時
にソースＳ１　ドレイン０間が導通してしまうパンデス
ルー電圧を高めるため、短ヂャンネルトランノスタでし
きい値電圧が低下する短チャンネル効果も抑制された。

さらに、ｎ−領域３がゲート電極Ｇの第１導電層８によ
って完全に覆われているため、ホットエレクトロンのゲ
ート側壁酸化膜１１への注入、捕獲現象が起こらず、劣
化の少ない高い信頼性を有するトランジスタ特性が得ら
れた。

また、ゲート電極Ｇは、第２導電層９を低抵抗率を持つ
タングステンで形成したため、ＣＲ時定数として働く配
線抵抗が低減でき、回路の高速化が可能となった。さら
に、ゲート電極配線の薄層化により、隣接配線間での信
号雑音および寄生客用を低減することができた。

また、−１−記実施例のＭＯＳＦＥＴは、第４図の製作
］二程よりも明らかなように、従来のＬ　Ｄ　Ｄ型ｌ・
ランジスタに比べて導電膜の堆積工程および加工工程が
多いが、ゲート電極の加工ならびにイオン注入は、リソ
グラフィを最初に１回行うだけで、後は堆積された膜自
身をマスクとして働かせて自己整合的に行えるため、新
たなフォトマスクの追加を必要と仕ず、容易に実現でき
る。また、正確な不純物濃度制御が要求されるドレイン
ｎ−領域３は、第１導電層８を通してイオン注入される
ため、その層ＩＩに対して高い精度が要求されるのであ
るが、上記実施例では第２導電層９の加工に対して耐エ
ツチング性を有する窒化チタン膜を第１導電層表面に形
成したために、第１１？ｕ層８は第２導電層９の加工時
に損なわれることなく、堆積時の層厚が維持される。

このように、上記実施例のＭ　ＯＳ　Ｆ　Ｅ　Ｔは微細
化の進む半導体集積回路の主要部を構成するＭＯＳＦＥ
Ｔとして、高性能、高信頼性かつ高生産性を実現するも
のである。

なお、上記実施例においては、第１導電層８の第２導電
層９と接する側に窒化チタン膜７を形成したが、チタン
タングステン膜であってもよい。

また、第２導電層９はタングステンを用いたが、モリブ
デンを用いてもよく、また、これらの金属のノリサイド
を用いてもよい。

また、リソグラフィは電子ビーム装置を用いたが、ンン
クロトロン・オービタル・レソナンス（ＳＯＲ）Ｘ線や
エキシマレーザ等の他の露光技術を用いて乙よい。

また、上記実施例のｎチャンネルＭＯ８ＦＥＴは第４図
に示す工程にしたがって製作したが、製作方法は言うま
でもなくこれに限るものでない。

また、ｎチャンネルではなく、ｐチャンネルであってら
よい。

く効果〉 以上より明らかなように、本発明によれば、ソースとト
レインのうち少なくともドレインにおいて、半導体基板
に不純物が高濃度に添加された高濃度領域のヂャンネル
側に、低い濃度で上記不純物と同族の不純物が添加され
た低濃度領域が接続されると共に、ゲート電極か上記低
濃度領域の一部もしくは全域を覆っているので、１μｍ
より小さく微細加工されても、オン電流および伝達コン
ダクタンスを低下さけることなく、高いドレイン耐圧を
確保できる上、経時特性劣化の大きい要因であるホット
エレクトロン効果が抑制でき、高い信頼性が得られる。

また、本発明の電界効果トランジスタは、ゲート電極を
第１導電層と第１導電層に対して選択的に加工し得る材
料からなる第２導電層によって形成しているため、ゲー
ト電極の膜加工や不純物の添加を自己整合的に行い得る
ため、従来のＬＤＤ型トランジスタの製作プロセスに対
して、若干の工程の追加で対応でき、したがって、今後
さらに高集積化していく半導体集積回路への適用は容易
であり、高い生産性を確保できるため、極めて高い産業
的、社会的効果を有する。

また、第１導電層が少なくとも多結晶シリコン膜を含み
、第２導電層が少なくとも、抵抗率の低いモリブデン膜
、タングステン膜等の金属薄膜あるいはこれら金属のン
リサイド薄膜を含む場合は、上記第２導電層の低抵抗に
より配線抵抗が低減し、回路での高速動作が実現できる
。また、多結晶シリコン単層での配線に比べ、薄い配線
膜塵とすることがてきるので、隣接する配線間に生ずる
寄生容量を低減でき、したがって、回路を高速化できる
と共に、配線間雑音の低減も可能となる。

【図面の簡単な説明】

第１図は本発明の電界効果トランジスタの一実施例であ
るｎチャンネルＭＯ９型電界効果トランジスタの断面模
式図、第２図は従来のＤＤＤ型トランジスタ構造を示す
断面模式図、第３図は従来のＬ　Ｄ　Ｄ型トランジスタ
構造を示す模式図、第４図は第１図のＭＯ９型電界効果
トランジスタの製作工程図である。 １・・Ｐ型シリコン基板、２・・・高濃度領域、３・・
・低濃度領域、４・・・ゲート絶縁膜、５・・チャンネ
ル、８・・第１導電層、９・・・第２導電層、ＩＯ・・
・シリコン酸化膜、１１・・ゲート側壁酸化膜、１２・
・・保護絶縁膜、１３・・金属配線。

Claims (1)

【特許請求の範囲】
1. （１）ソースとドレインのうち少なくともドレインは、
   半導体基板表面に高い濃度で不純物を添加して形成され
   た高濃度領域と、上記高濃度領域のチャンネル側に接続
   されると共に、低い濃度で上記不純物と同族の不純物が
   添加された低濃度領域とからなり、 ゲート電極は上記チャンネルおよびドレインの低濃度領
   域の一部もしくは全域を覆う第１導電層と上記第１導電
   層上にこの第１導電層に対して選択的に加工し得る材料
   で形成された第２導電層とを有することを特徴とする電
   界効果トランジスタ。