JPS6149478A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6149478A JPS6149478A JP59171772A JP17177284A JPS6149478A JP S6149478 A JPS6149478 A JP S6149478A JP 59171772 A JP59171772 A JP 59171772A JP 17177284 A JP17177284 A JP 17177284A JP S6149478 A JPS6149478 A JP S6149478A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor
- power consumption
- gate electrode
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 32
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 18
- 230000000295 complement effect Effects 0.000 abstract description 11
- 239000000758 substrate Substances 0.000 abstract description 9
- 230000004888 barrier function Effects 0.000 abstract description 5
- 239000012212 insulator Substances 0.000 abstract 1
- 238000010030 laminating Methods 0.000 abstract 1
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 14
- 150000001875 compounds Chemical class 0.000 description 7
- 230000005669 field effect Effects 0.000 description 5
- 108091006146 Channels Proteins 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 239000010931 gold Substances 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 239000011701 zinc Substances 0.000 description 2
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- BYDQGSVXQDOSJJ-UHFFFAOYSA-N [Ge].[Au] Chemical compound [Ge].[Au] BYDQGSVXQDOSJJ-UHFFFAOYSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 239000007791 liquid phase Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 238000010248 power generation Methods 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000001947 vapour-phase growth Methods 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置、イ「にショットキバリア形電界効
果トランジスタ素子により相補形回路を構成する半溝１
体装置の構造に西づ−る。
果トランジスタ素子により相補形回路を構成する半溝１
体装置の構造に西づ−る。
マイク〔１エレクトロニクスは現代産業進展の基盤とな
り、また社会的にも大きな効果を与えている。現在この
マイクロエレクトロニクスの主役はシリコン（Ｓｉ）集
積回路装置であるが、相補形１．４０Ｓ（ＣＭＯＳ）回
路によっ゛Ｃ低消費電力化に大きい効果が得られている
。
り、また社会的にも大きな効果を与えている。現在この
マイクロエレクトロニクスの主役はシリコン（Ｓｉ）集
積回路装置であるが、相補形１．４０Ｓ（ＣＭＯＳ）回
路によっ゛Ｃ低消費電力化に大きい効果が得られている
。
他方シリコンの物性に基づ（限界をこえる高速化を実現
するために、電子移動度が大きい砒化ガリウム（ＧａＡ
ｓ）などの化合物半導体を用いる半導体装置が開発され
ているが従来ロチャ不ル形に限られている。
するために、電子移動度が大きい砒化ガリウム（ＧａＡ
ｓ）などの化合物半導体を用いる半導体装置が開発され
ているが従来ロチャ不ル形に限られている。
しかしながらこの化合物半導体装置についても相補形回
路を構成して、消費電力を低減することが要望されてい
る。
路を構成して、消費電力を低減することが要望されてい
る。
定常状態では原理的に電力を消費しないために低消費霜
、力化の効果が大きい相補形回路の一例として、ＣＭＯ
Ｓインバータは４１２図（ａ）に示１−回路図で表わさ
れる。
、力化の効果が大きい相補形回路の一例として、ＣＭＯ
Ｓインバータは４１２図（ａ）に示１−回路図で表わさ
れる。
図において、ＴＩ及び′ｒ２は互に反対極汁で句作スル
エンハンスメントモードのＭＯ８９効果トランジスタ（
ＭＯ８ＰＥＴ）であり、例えばドライ／（Ｔ、をｎチャ
ネル、負荷Ｔ２をｐチャネルとする。
エンハンスメントモードのＭＯ８９効果トランジスタ（
ＭＯ８ＰＥＴ）であり、例えばドライ／（Ｔ、をｎチャ
ネル、負荷Ｔ２をｐチャネルとする。
この回路で入力電圧ＶＩＮＫ充分低くてれば負荷Ｔ２が
オン、ドライバＴ、がオフとなって出力電圧力電圧ＶＩ
Ｎを充分高くすれば、ドライバＴ１がオン、負荷Ｔ２が
オフと１よって出力電圧Ｖ。ＵＴはｖ８８にほぼ等しい
低電圧となる。これら二つの状態にあるときには殆んど
電流が流れず、ただ状態を遷移するときのみ両ＭＯ８Ｆ
Ｅ’ｒ Ｔ＋及びＴ２がオン状態となり電流が流れる。
オン、ドライバＴ、がオフとなって出力電圧力電圧ＶＩ
Ｎを充分高くすれば、ドライバＴ１がオン、負荷Ｔ２が
オフと１よって出力電圧Ｖ。ＵＴはｖ８８にほぼ等しい
低電圧となる。これら二つの状態にあるときには殆んど
電流が流れず、ただ状態を遷移するときのみ両ＭＯ８Ｆ
Ｅ’ｒ Ｔ＋及びＴ２がオン状態となり電流が流れる。
相補形回路は上述の如く、静的−力消費が非常に少ない
こと、消費を力、＃Ｉ作時間積か／」＼さいことに加え
て雑音余裕が大きいことなどの利点を有して、現在Ｓｉ
半導体装置に広く用いられているか、これを構成するに
は例えば第２図ｔｂｌに１ｉｌｌｌ断面模式図を示す構
造が行ｌよりれでいる。
こと、消費を力、＃Ｉ作時間積か／」＼さいことに加え
て雑音余裕が大きいことなどの利点を有して、現在Ｓｉ
半導体装置に広く用いられているか、これを構成するに
は例えば第２図ｔｂｌに１ｉｌｌｌ断面模式図を示す構
造が行ｌよりれでいる。
図において、３１はｎｆｆ１ｓｉ基板であり、フィール
ド酸化膜３２によってｎチャネル及びｎチャネルＦＥＴ
の領域か画定されていて、ｎチャネルＦＥＴの領域には
ｐ−型ウェル層３３＊ ｎ＋ｍソース及びドレイン領域
３４及びｐ十型チャネルカット３５か、またｎチャネル
ＦＥＴの領域にはｐ十型ソース及びドレイン領域３６及
びｎ生型チャネルカット３７がそれぞれ形成されている
。
ド酸化膜３２によってｎチャネル及びｎチャネルＦＥＴ
の領域か画定されていて、ｎチャネルＦＥＴの領域には
ｐ−型ウェル層３３＊ ｎ＋ｍソース及びドレイン領域
３４及びｐ十型チャネルカット３５か、またｎチャネル
ＦＥＴの領域にはｐ十型ソース及びドレイン領域３６及
びｎ生型チャネルカット３７がそれぞれ形成されている
。
またＳｓ基板３】上にゲート酸化膜３８を介してゲート
電極３９がそれぞれ設けられ、各ソース及びドレイン領
域３４及び３６並びにゲート電極３９に、絶縁膜４０を
介して金属配線４１が配設されろ。
電極３９がそれぞれ設けられ、各ソース及びドレイン領
域３４及び３６並びにゲート電極３９に、絶縁膜４０を
介して金属配線４１が配設されろ。
０Ｍ０８回路では上述の如き構造を必要とするために、
前記利点の反面構造が比較的に複雑で、集積密度が制限
され製作工程が増加することが欠点となっている。
前記利点の反面構造が比較的に複雑で、集積密度が制限
され製作工程が増加することが欠点となっている。
他方化合物半導体トランジスタとしては、その製造工程
が簡単であるなどの理由によって電界効果トランジスタ
の開発が先行しているが、Ｓｉ電界効果トランジスタと
して通常行なわれているＭＯＳ乃至ＭＩＳ形は表面準位
等によって実現困難であって、ショットキバリア形及び
接合形の開発が進められており、特に構造が最も簡単な
ショットキバリア形が最も普通に行なわれている。
が簡単であるなどの理由によって電界効果トランジスタ
の開発が先行しているが、Ｓｉ電界効果トランジスタと
して通常行なわれているＭＯＳ乃至ＭＩＳ形は表面準位
等によって実現困難であって、ショットキバリア形及び
接合形の開発が進められており、特に構造が最も簡単な
ショットキバリア形が最も普通に行なわれている。
トランジスタに化合物半導体を用いる第１０理由は、そ
の電子移動度が例えばＧａＡｓでは３ｉの６倍程度と大
きく、かつ飽和ドリフト速度も太きいために、Ｓｉ以上
の高速化が可能となることにある。しかしながら化合物
半導体の正孔の移動度は電子より大幅に小さく、例えば
ＧａＡｓではＳｉ よりも小である。従って従来化合物
半導体電界効果トランジスタは殆んどｎチャネル形に限
られている。
の電子移動度が例えばＧａＡｓでは３ｉの６倍程度と大
きく、かつ飽和ドリフト速度も太きいために、Ｓｉ以上
の高速化が可能となることにある。しかしながら化合物
半導体の正孔の移動度は電子より大幅に小さく、例えば
ＧａＡｓではＳｉ よりも小である。従って従来化合物
半導体電界効果トランジスタは殆んどｎチャネル形に限
られている。
化合物半導体装置は上述の如き状況にあるが、その消費
電力及びエネルギーすなわち消費電力。
電力及びエネルギーすなわち消費電力。
動作時間積を低減するために相補形回路が要望されてい
る。
る。
なおその構造は、先に述べた如き従来の０ＭＯ８構造よ
り基板面積が縮少されることが望ましい。
り基板面積が縮少されることが望ましい。
前記問題点は、−導電型の第１の半導体層に積層して反
対導電型の第２の半導体層が設けられ、該両半導体層間
に埋め込まれて接合面を二分し、かつ該両生導体、鳴に
ショットキ接触するゲート電極を備えて、該ゲート電極
を挾む１対のオーミック接触電極が該第１及び第２の半
導体層にそれぞれ設けられてなる本発明による半導体装
置により解決される。
対導電型の第２の半導体層が設けられ、該両半導体層間
に埋め込まれて接合面を二分し、かつ該両生導体、鳴に
ショットキ接触するゲート電極を備えて、該ゲート電極
を挾む１対のオーミック接触電極が該第１及び第２の半
導体層にそれぞれ設けられてなる本発明による半導体装
置により解決される。
本発明の半導体装置では導電型がｎ型とｐ型の半導体層
が積層されてそれぞれチャネル層を構成し、この両半導
体層間にショットキ、ゲート電極が埋め込まれ、各ソー
ス及びドレイン電極はゲート電極を挾んで、両半導体層
にそれぞれ設けられる。
が積層されてそれぞれチャネル層を構成し、この両半導
体層間にショットキ、ゲート電極が埋め込まれ、各ソー
ス及びドレイン電極はゲート電極を挾んで、両半導体層
にそれぞれ設けられる。
ｎチャネルとｐチャネルの半導体層相互間はｐｎ接合に
よって分離されて、ショットキバリア形電界効果トラン
ジスタ（ＭＥＳ ＦＥＴ）のゲート電極を共有する相補
形の組合せが構成される。
よって分離されて、ショットキバリア形電界効果トラン
ジスタ（ＭＥＳ ＦＥＴ）のゲート電極を共有する相補
形の組合せが構成される。
本構造では両チャネルのＦＥＴが積層されるために、帥
記ＣＭＯ８構造等に比較して基板面積が減少し、集積密
度を高めることができる。
記ＣＭＯ８構造等に比較して基板面積が減少し、集積密
度を高めることができる。
以下本発明を第１図に工程順断面図を示す実施例により
具体的に説明する。
具体的に説明する。
第１図ｆａｔ参照
半絶縁性Ｇａ Ａｓ基板１上に、例えば不純物濃度Ｉ
Ｘ ＩＱ １７ｃｍ−３程度、厚さ０，１μｍ程度のｎ
型ＧａＡｓ層２をエピタキシャル成長する。
Ｘ ＩＱ １７ｃｍ−３程度、厚さ０，１μｍ程度のｎ
型ＧａＡｓ層２をエピタキシャル成長する。
ｎ型ＧａＡｓ層２上にゲート電極３を設ける。このゲー
ト電極３はＧａＡｓとのショットキ接触が後に行なうエ
ピタキシャル成長温度においても保たれる材料、例えば
タングステンシリサイド（ＷＳｉ）を用いて、厚さ例え
ば５０ ｎｍ程度とする。
ト電極３はＧａＡｓとのショットキ接触が後に行なうエ
ピタキシャル成長温度においても保たれる材料、例えば
タングステンシリサイド（ＷＳｉ）を用いて、厚さ例え
ば５０ ｎｍ程度とする。
第１図（ｂ）参照
前記半導体基体上に、例えば不純物濃度１刈０１７の一
３程度のｐ型Ｇａ Ａｓ層４をｎ型Ｇａ Ａｓ層層上上
厚さ例えば０２μｍ程度にエピタキシャル成長する。
３程度のｐ型Ｇａ Ａｓ層４をｎ型Ｇａ Ａｓ層層上上
厚さ例えば０２μｍ程度にエピタキシャル成長する。
このエピタキシャル成長は、例えば有機金属熱、
分解気相成長方法・分子線”ｅ’）朴＋ル
成長方法、液相エピタキシャル成長方法などによりて行
なうことができる。
分解気相成長方法・分子線”ｅ’）朴＋ル
成長方法、液相エピタキシャル成長方法などによりて行
なうことができる。
第１図ｆｃｌ参照
ｐ型ＧａＡｓ層４を選択的にエツチングして絶縁層５を
設け、ｎチャネルＭＥＳ ＦＥＴのソース及びドレイン
電極６を例えば金ゲルマニウム／金輸βｅ／Ａｕ）を用
いて、またｐチャネルＭＥＳ ＦＥＴのソース及びド
レイン電極７を例えば金／亜鉛（Ａｕ／Ｚｎ）を用いて
順次形成する。
設け、ｎチャネルＭＥＳ ＦＥＴのソース及びドレイン
電極６を例えば金ゲルマニウム／金輸βｅ／Ａｕ）を用
いて、またｐチャネルＭＥＳ ＦＥＴのソース及びド
レイン電極７を例えば金／亜鉛（Ａｕ／Ｚｎ）を用いて
順次形成する。
なおソース及びドレイン電、極６及び７は、不純物濃度
がＩ Ｘ １０１８ｃｍ−３程度以上のコンタクト層を
介して形式してもよい。この電極間を接続すれば第２図
ｆａｌに示す相補形インバータ回路を構成することがで
きる。
がＩ Ｘ １０１８ｃｍ−３程度以上のコンタクト層を
介して形式してもよい。この電極間を接続すれば第２図
ｆａｌに示す相補形インバータ回路を構成することがで
きる。
本実施徊では、例えば電源電圧ＶＤＤ＝０．６Ｖ。
ケート閾に電圧をｎチャネルＭＥＳ ＦＥＴについ１□
てｏｖ 、ｐチャネルＭＥＳ ＦＥＴ Ｋ−）イテ＋０
．４ Ｖとしている。また本実施例によってリング発振
器を構成して、消費電力約０．３ ｍＷ、伝播遅延時間
約１００ｐｓ、＠費電力、遅延時間積約１０ ｆＪの結
果が得られている。従来のｎチャネルＧａＡｓ ＭＥＳ
ＦＥＴによるゲートでは、消費電力約１ｙｘＷ、伝播遅
延時間２０乃至３０ｐ’ｓ、消費電力、遅延時間積２０
乃至３０ ｆＪ ；ＨＣｔであって、伝播遅延時間は増
大するものの消費電力及びエネルギーの低減が実証され
た。
．４ Ｖとしている。また本実施例によってリング発振
器を構成して、消費電力約０．３ ｍＷ、伝播遅延時間
約１００ｐｓ、＠費電力、遅延時間積約１０ ｆＪの結
果が得られている。従来のｎチャネルＧａＡｓ ＭＥＳ
ＦＥＴによるゲートでは、消費電力約１ｙｘＷ、伝播遅
延時間２０乃至３０ｐ’ｓ、消費電力、遅延時間積２０
乃至３０ ｆＪ ；ＨＣｔであって、伝播遅延時間は増
大するものの消費電力及びエネルギーの低減が実証され
た。
〔発明の効果〕
以上説明した如く本発明によれば、ショットキバリア形
電界効果トランジスタにょる相補形回路を容易に構成す
ることができて、消費電力及びエネルギーの低減を達成
することができる。
電界効果トランジスタにょる相補形回路を容易に構成す
ることができて、消費電力及びエネルギーの低減を達成
することができる。
特に本発明によれば、”＋９両チャネル領域が重畳され
るために、相当する従来構造より所要面積が縮少されて
、高い集積密度が実現される。
るために、相当する従来構造より所要面積が縮少されて
、高い集積密度が実現される。
第１図は本発明の実施例を示す工程順断面図、第２図（
ａ）は相補形インバータの回路図、第２図（ｂｌは０Ｍ
Ｏ８構造の従来例を示す断面図であある。 商において、 １は半絶縁性ＧａＡｓ基板、 ２はｎ型Ｇａ Ａｓ層、 ３はゲート電極、 ４はｐ型ＧａＡｓ層、 ５は絶縁層、 ６及び７はソース及びドレイン電極、 を示す。 代理人 弁理士 松 岡 宏四部ｉｔニーｉ１亡で
ミん 第 ｌＩ２１ 篇 ２ 図
ａ）は相補形インバータの回路図、第２図（ｂｌは０Ｍ
Ｏ８構造の従来例を示す断面図であある。 商において、 １は半絶縁性ＧａＡｓ基板、 ２はｎ型Ｇａ Ａｓ層、 ３はゲート電極、 ４はｐ型ＧａＡｓ層、 ５は絶縁層、 ６及び７はソース及びドレイン電極、 を示す。 代理人 弁理士 松 岡 宏四部ｉｔニーｉ１亡で
ミん 第 ｌＩ２１ 篇 ２ 図
Claims (1)
- 一導電型の第１の半導体層に積層して反対導電型の第２
の半導体層が設けられ、該両半導体層間に埋め込まれて
接合面を二分し、かつ該両半導体層にショットキ接触す
るゲート電極を備えて、該ゲート電極を挾む１対のオー
ミック接触電極が該第１及び第２の半導体層にそれぞれ
設けられてなることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171772A JPS6149478A (ja) | 1984-08-18 | 1984-08-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171772A JPS6149478A (ja) | 1984-08-18 | 1984-08-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149478A true JPS6149478A (ja) | 1986-03-11 |
Family
ID=15929391
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171772A Pending JPS6149478A (ja) | 1984-08-18 | 1984-08-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149478A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244099A (ja) * | 1988-03-23 | 1989-09-28 | Fujita Corp | シールド工法 |
-
1984
- 1984-08-18 JP JP59171772A patent/JPS6149478A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01244099A (ja) * | 1988-03-23 | 1989-09-28 | Fujita Corp | シールド工法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH11163339A (ja) | Ｍｏｓゲートショットキートンネルトランジスタおよびこれを用いた集積回路 | |
| JPH027532A (ja) | 積層チャネル電界効果トランジスタ | |
| US4807001A (en) | Heterojunction field-effect device | |
| US5227644A (en) | Heterojunction field effect transistor with improve carrier density and mobility | |
| JPS61147577A (ja) | 相補型半導体装置 | |
| JPS58147158A (ja) | 化合物半導体電界効果トランジスタ | |
| JPS6149478A (ja) | 半導体装置 | |
| JPS6228586B2 (ja) | ||
| JPH0691264B2 (ja) | 半導体装置の製造方法 | |
| EP0093557A2 (en) | High-speed complementary semiconductor integrated circuit | |
| JP3248791B2 (ja) | 半導体装置 | |
| JPS60259021A (ja) | 論理回路装置 | |
| JP2792295B2 (ja) | トンネルトランジスタ | |
| JPH0695532B2 (ja) | 半導体装置 | |
| JPS61296754A (ja) | 半導体装置とその製造方法 | |
| JP2680821B2 (ja) | ヘテロ構造電界効果トランジスタ | |
| JPS58148466A (ja) | 半導体装置 | |
| JP3272966B2 (ja) | 半導体装置 | |
| JPS60180172A (ja) | 集積回路 | |
| JPS6279673A (ja) | 電界効果トランジスタ | |
| JPS62268165A (ja) | 電界効果トランジスタ | |
| JPS62242419A (ja) | 化合物半導体集積回路 | |
| JPS6276680A (ja) | ＧａＡｓ集積回路装置 | |
| JP3071819B2 (ja) | 絶縁ゲート型半導体装置 | |
| JPS63316482A (ja) | ショットキ−障壁接合ゲ−ト型電界効果トランジスタ |