JPS61296754A

JPS61296754A - 半導体装置とその製造方法

Info

Publication number: JPS61296754A
Application number: JP60137934A
Authority: JP
Inventors: Toshiyuki Terada; 俊幸寺田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-06-26
Filing date: 1985-06-26
Publication date: 1986-12-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］本発明は、半導体装置及びその製造方法に関わり、特に
基板にＧａＡｓを用いた場合の相補型回路に関する。

［発明の技術的背景とその問題点］近年、半導体技術の進歩はめざましく、１チツプ上に数
千〜数万個の素子を集積化することが可能となってきた
。このような高集積化に伴い、チップの発熱を防ぐため
に素子の低消費電力化が必要となる。このため、基板に
Ｓｉを用いた大規模集積回路（ＬＳ　Ｉ）技術において
は、相補型金属−酸化膜一半導体（Ｃｏｍｐｌｅａ＋ｅ
ｎｔａｒｙ　　Ｍ　ｅｔａｌ　−０ｘｉｄｅ　−Ｓ　ｃ
ｎｉｃｏｎｄｕｃｔｏｒ　：　ＣＭ　ＯＳ　）技術が主
流となりつつある。

一方、Ｓｔに変わる半導体材料として、高電子移動度を
有する砒化ガリウム（ＧａＡｓ）が近年注目され、研究
・開発がさかんに行われている。

このＧａＡｓを基板に用いた集積回路においても、前述
したチップ発熱の問題は同様であり、素子の低消費電力
化が必要である。しかし、ＧａＡｓでは、表面に高密度
の準位が存在するため、良好な半導体−絶縁膜界面が得
られず、基本デバイスとしてはショットキ接合をゲート
に用いた電界効果トランジスタ（以下ＭＥＳＦＥＴと略
す）、あるいはｐ−ｎ接合をゲートに用いた電界効果ト
ランジスタ（以下Ｊ−ＦＥＴと略す）が用いられている
のが現状である。このため、前述した相補性回路を実現
しようとした場合にはこれらのデバイスを用いざるを得
ない。しかし、ｐ型ＧａＡｓに対する金属のショットキ
・バリア・ハイドは一般に低く、０．４〜０．５Ｖ程度
しかない。このため、第５図に示すようなノーマリ−オ
フ型の相補型回路をＭＥＳＦＥＴだけで作成した場合に
は論理振幅が０．３〜０．４ｖ程度しか得られず。動作
マージンがほとんどとれないという、集積回路作成上致
命的な欠点があった。また、第６図に示すように、ｐ型
、ｎ型ともＪ−ＦＥＴで相補型回路を作成する場合には
、ｎ型及びｐ型能動層の形成（３１）、（２２）それら
に対する接合部の形成（２１）、（３２）が必要となり
、プロセスが複雑となるとともに、ゲート部に対する高
濃度のソース・ドレイン領域のセルフ・アライン化が難
しく、ゲート・ソース間、ゲート・ドレイン間の直列抵
抗を低減することが困難であった。さらに、接合部（２
１）　、　（３２）をイオン注入あるいは拡散で形成す
る場合には、接合部が横方向にも拡散するため、ゲート
の微細化が難しかった。

さらに、ＦＥＴの有、する本質的な問題点として、ゲー
ト長の微細化に伴う短チヤネル効果があげられている。

ＧａＡｓにおいても、上述した様なソース・ゲート、ゲ
ート・ドレイン間の直列抵抗を低減するため、ゲート電
極に対し高濃度のソース・ドレイン領域を形成する方法
が一般にとられるが、ゲート長が微細化されるに伴い高
濃度ソース・ドレイン領域が近接し、これらの間の基板
を流れる電流が増大して前述した短チヤネル効果を増長
させる。この効果を避けるため、チャネルの下部に反対
型の導電層を埋め込み、高濃度ソース・ドレイン間のポ
テンシャル・バリアを向上させる構造が提案されている
。（例えば松本他電子通信学会技術研究報告５ＳＤ８３
−１１４）ｔ、かじ、この方法を、前述した様なＭＥＳ
−あるいはＪ−ＦＥＴを用いた相補型回路の作成に適用
しようとすると、プロセスがさらに複雑となる。

［発明の目的コ本発明は前記の欠点を鑑みなされたもので、ｎ型ＧａＡ
ｓ相補型回路を、簡便なプロセスで、かつ短チヤネル効
果を避ける構造で得られる半導体装置及びその製造方法
を提供するものである。

［発明の概要コ本発明にかかる半導体装置は、ｎ型能動層のＭＥＳＦＥ
Ｔと、ｎ型能動層のＪ−ＦＥＴで相補型回路を構成する
ことを特徴とする。

また、このような相補型回路を製造する本発明の方法は
、半絶縁性基板上に、Ｊ−ＦＥＴの能動層となるｐ型層
、ＭＥＳＦＥＴの能動層となるｎ型層を順次形成した後
、まず、ＭＥ　Ｓ　Ｆ　ＥＴのゲート金属を耐熱性金属
で形成する。次に、このゲート電極に対しセルファライ
ンで高濃度のｎ　ソース・ドレイン領域を形成するとと
もに、Ｊ−ＦＥＴの接合部ｎ＋層を同時に形成する。こ
の場合両者のｎ　層の形成を、例えばＭＯＣＶＤなどを
用いた選択エピタキシャル成長により行えば、接合部の
横波がりを抑制できる。

また、Ｊ−ＦＥＴのｐ型動作層を形成する際、同時にＭ
ＥＳＦＥＴのｎ型動作層の下部に同じｐ型層を形成する
こともできる。

［発明の効果］本発明にかかる相補型半導体装置は、最高入力電圧がｎ
型ＭＥＳＦＥＴのゲート電極のショットキー障壁高さで
クランプされるため、通常のＭＥＳ−ＦＥＴロジックと
同程度の０．７〜０，８Ｖと大きい論理振幅が得られ、
動作マージンが大きくとれる。

さらに、ｎ型ＭＥ　Ｓ　Ｆ　ＥＴの動作層下部にｐ型層
−ＦＥＴの動作層と同一のｐ型層を形成した場合には、
ｎ型ＭＥＳＦＥＴの動作層を実効的に薄くすることがで
き、短チヤネル化に伴う２次元効果を抑制できるととも
に、ｐ型層が電子に対するポテンシャル・バリアとして
働くため、短チヤネル効果を抑えられる。

また、本発明の方法によれば、従来のＭＥＳＦＥＴの製
造工程に、ｐ型層の形成及びｎ＋層の選択エピタキシャ
ル成長を付加するだけで上記のごとき優れた素子特性を
実現することができる。さらに、ｐ型層−ＦＥＴの接合
部を、横波のない選択エピタキシャル成長で形成してい
るため、容易に微細化することができる。

特に本発明の素子及び方法は、集積回路に適用すれば高
集積化にとって極めて有用であるＯＣ発明の実施例］以下、本発明の詳細な説明する。

第１図は一実施例のＧａＡｓ相補型素子である。

１１は抵抗率１０７〜１０８Ω・ｃｍ程度の半絶縁性基
板であり、１２．１３はそれぞれｎ型層、ｐ型層である
。図中左半分がｎ型ＭＥＳＦＥＴであり、右半分がｐ型
層−ＦＥＴである。ＭＥＳＦＥＴにおいて、ｎ型動作層
１２の表面に４０００人の窒化タングステン（ＷＮｘ）
からなるショットキゲート電極１４が形成されている。

ゲート電極１４をはさんで両側には、選択エピタキシャ
ル成長により３０００人のｎ　　−ＧａＡｓがソース・
ドレイン領域１５．１６として形成されている。

また、ｐ型層−ＦＥＴの接合部１７にも同じｎ＋−Ｇａ
Ａｓが形成されている。１８．１８−２はそれぞれｎ型
ＭＥＳＦＥＴのソースドレイン電極、１９．１９−２は
ｐ型層−ＦＥＴのソース・ドレイン電極である。

このような相補型素子を製造する実施例を、第２図（ａ
）〜（ｄ）を参照にして次に説明する。

まず、半絶縁性ＧａＡｓ基板１１に、ｎ型不純物として
Ｓｉ＋を５０　Ｋ　ｅ　Ｖ　　２．ＯＸ　１０１２ｃｍ
−２で選択的にイオン注入し、ｎ型活性層１２を形成す
る。次に、ｐ型不純物としてＢｅを選択的にイオン注入
し、ｎ型活性層１３を形成する（第２図（ａ））。

次に、注入不純物活性化のためのアニールを行った後、
基板上にＷＮｘ膜を４０００人形成し、公知のフォト・
リソグラフィ技術及びドライエツチング技術を用いて　
１．０μｍ幅のｎ型ＭＥＳＦＥＴのショットキ・ゲート
電極１４を形成する（第２図（ｂ））。

次に、ｎ型ＭＥＳＦＥＴの領域と、ＬＯｕ　ｍ幅のｐ型
層−ＦＥＴの接合部となる部分を残して全面を５ｉ０２
膜２０で覆ったのち、この５１０２膜２０とゲート電極
１４をマスクとして、ＭＯＣＶＤ法により、濃度３×１
０１８ｃ［ｌｌ−３のｎ”　−ＧａＡｓを、３０００人
の厚さに選択的に成長する。

この結果、ｎ型ＭＥＳＦＥＴのソース・ドレイン領域１
５．１６及びｐ型層−ＦＥＴの接合部１７にのみｎ　　
ＧａＡｓが形成される（第２図（Ｃ））。

最後に、ｎ型ＭＥＳＦＥＴのソース・ドレイン電極１８
．１８−２をＡｕＧｅ合金で、またｐ型−■ Ｊ−ＦＥＴのソース・ドレイン電極１９．１９−２をＡ
ｕＺｎ合金で形成することにより、ＧａＡｓ相補型素子
が完成する（第２図（ｄ））。

本実施例により得られた素子を、相補型として接続し用
いたところ、従来のｎ型ＭＥ　Ｓ　Ｆ　ＥＴのみを用い
たＤＣＦＬ回路に比べて消費電力が１／１０と、大幅に
低減された。また、ＧａＡｓのＭＥＳＦＥＴのみを用い
た相補型回路と本実施例によるものを比較すると、前者
の論理振幅が０．４５Ｖであったのに対し後者は０．８
Ｖと極めて大きく、動作マージンが大きくとれるために
、高集積化に適していることがわかった。

また、本実施例ではゲート長をともに１．０μｍとした
が、特にＪ−ＦＥＴにおいて接合部をイオン注入や拡散
により形成しておらず、接合が横方向に拡がる効果がな
いため、１．０μｍ以下の微細化に対しても充分に対応
できる。

［発明の他の実施例］本発明は上記実施例に限られず、種々の変形が可能であ
る。

例えば第３図のように、ＭＥＳＦＥＴのｎ型動作層１２
の下部に、Ｊ−ＦＥＴのｐ型動作層１３と同一のｐ型層
１３−２を形成することもできる。

このような構造にすることにより、接合電位によってｎ
型層１２の薄層化が達成され、短ゲート化に伴う２次元
効果を抑制することができる。また、ｐ型層１３−２が
電子に対するポテンシャル・バリアとして働くため、基
板電流を抑制できる。これらの効果により、ｎ型ＭＥＳ
ＦＥＴの短チヤネル効果が大幅に低減される。プロセス
的にはｎ型層１２形成の際に同じマスクを用いて注入す
るが、あるいはｐ型層１３を形成する際に同時に注入す
ればよく、複雑化することはない。

また、ＭＥＳＦＥＴのゲート電極１４と　＋　１５．１
６を確実に分離するため、第２図（Ｃ））において選択
成長のマスクとなるＳ　ｉＯ２を形成した後、ＳｉＯ２
０のエツチングをＲＩＥなどの異方性エツチングで行な
い、ゲート電極１４の両側にのみＳｉＯ２を残置させた
後に、ｎ”　−ＧａＡｓの選択成長を行うこともできる
。

その池水発明は、用いる物質・材料についても種々変形
可能である。例えばＭＥＳＦＥＴのゲート電極としては
、ｎ型ＧａＡｓと良好なショットキ障壁を形成し、かつ
熱処理後もその特性が保持されるものであればよく、Ｗ
ＮＸの他、Ｗ、ＷＳｉ　ｘ、　Ｗ−Ａｊ！、　Ｍｏ、　
Ｍｏ　Ｓ　ｉ　ｘ、　ＭｏＮｘなどを用いることができ
る。また、オーミック電極、注入不純物についても、所
期の目的を達成できるものであれば、上記実施例のもの
に限られない。

【図面の簡単な説明】

第１図は本発明の一実施例のＧａＡｓ相補型素子を示す
図、第２図　　　　　　　はその製造上Ａｓ相補型素子
を示す一図である。１１・・・ＧａＡｓ基板　　１２・・・ｎ型層１３・・
・ｐ型層１４・・・ショットキゲート電極１５．１６・・・ｎ　ソース・ドレイン電極１７・・・
ｎ＋接合ゲート部１８．１８−２・・・ＭＥ　Ｓ　Ｆ　ＥＴのソース・ド
レイン電極１９．１９”−２・・・Ｊ−ＦＥＴのソース・ドレイン
電極２０・・・Ｓ　Ｉ　Ｏ２膜代理人　弁理士　則　近　憲　佑（ほか１名）

Claims

【特許請求の範囲】

（１）半絶縁性化合物半導体基板を用いた半導体装置に
おいて、同一基板表面上にｎ型の動作層を有するショッ
トキゲート型電界効果トランジスタと、ｐ型の動作層を
有するｐ−ｎ接合型電界効果トランジスタを有すること
を特徴とする半導体装置。
（２）ｐ−ｎ接合型電界効果トランジスタの接合部のｎ
＾＋層は、ショットキゲート型電界効果トランジスタの
高濃度ソース・ドレイン領域のｎ＾＋層と同一であるこ
とを特徴とする特許請求の範囲第１項記載の半導体装置
。
（３）ｎ型ショットキゲート型電界効果トランジスタの
ｎ型動作層の下部に、ｐ−ｎ接合型電界効果トランジス
タのｐ型動作層と同一のｐ−型層を有することを特徴と
する特許請求の範囲第１項及び第２項記載の半導体装置
。
（４）前記ショットキゲート型電界効果トランジスタ及
び前記接合型電界効果トランジスタは、ともにノーマリ
ー・オフ型であることを特徴とする特許請求の範囲第１
乃至第３項記載の半導体装置。
（５）前記ショットキゲート型電界効果トランジスタと
前記接合型電界効果トランジスタとを接続し、相補型回
路として用いることを特徴とする特許請求の範囲第１項
乃至第４項記載の半導体装置。
（６）前記化合物半導体基板は半絶縁性ＧａＡｓ基板で
あることを特徴とする特許請求の範囲第１項記載の半導
体装置。
（７）半絶縁性化合物半導体基板上に、ｎ型動作層を形
成する工程と、ｐ型動作層を形成する工程と、ｎ型動作
層に対するショットキゲート電極を形成する工程と、該
ゲート電極に対しセルフアラインで高濃度のソース・ド
レイン領域を形成すると同時にｐ型接合型電界効果トラ
ンジスタの接合部を形成する工程とを備えたことを特徴
とする半導体装置の製造方法。
（８）ｎ型ショットキゲート型電界効果トランジスタの
高濃度ソース・ドレイン領域及び、ｐ型接合型電界効果
トランジスタの接合部を選択エピタキシャル成長により
形成することを特徴とする特許請求の範囲第７項記載の
半導体装置の製造方法。
（９）ショットキゲート型電界効果トランジスタのｎ型
動作層の下部に、接合型電界効果トランジスタのｐ型動
作層と同一の工程で形成することを特徴とする特許請求
の範囲第７項記載の半導体装置の製造方法。
（１０）半導体基板は半絶縁性ＧａＡｓ基板であること
を特徴とする特許請求の範囲第７項〜第９項記載の半導
体装置の製造方法。