JPS58148466A - 半導体装置 - Google Patents
半導体装置Info
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- JPS58148466A JPS58148466A JP3201382A JP3201382A JPS58148466A JP S58148466 A JPS58148466 A JP S58148466A JP 3201382 A JP3201382 A JP 3201382A JP 3201382 A JP3201382 A JP 3201382A JP S58148466 A JPS58148466 A JP S58148466A
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- JP
- Japan
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- layer
- type fet
- electrode
- fet
- buffer layer
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 8
- 229910001218 Gallium arsenide Inorganic materials 0.000 claims abstract description 5
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 claims description 5
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 24
- 230000005669 field effect Effects 0.000 description 3
- 230000000881 depressing effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
Landscapes
- Engineering & Computer Science (AREA)
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、エンハンスメント形の電界効果トランジスタ
とデプレッシッン形の電界効果トランジスタを同一の砒
化ガリウム基板上に集積化できる構造を有する半導体装
置に関する。
とデプレッシッン形の電界効果トランジスタを同一の砒
化ガリウム基板上に集積化できる構造を有する半導体装
置に関する。
従来、砒化ガリウム（ＧａＡｓ ）を材料としたショッ
トキー障壁接合ゲート型電界効果トランジスタ（以下Ｆ
ＥＴと略す）として第１図に示す構造のものがあった。
トキー障壁接合ゲート型電界効果トランジスタ（以下Ｆ
ＥＴと略す）として第１図に示す構造のものがあった。
以下ＮチャネルＦＥＴについて説明するが、Ｐチャネル
ＦＥＴについてもＮ型をＰ型とするだけで同じである。
ＦＥＴについてもＮ型をＰ型とするだけで同じである。
第１図において、１は、半絶縁性ＧａＡｓ基板、２は、
低濃度のＮ型Ｑバッフ１層であり通常気相成長法により
約１〜２μｍ程度成長させる。８は、高濃度のＮ型のコ
ンタクト層であり、ＦＥＴのソース電極やドレイン電極
とオーミック接続をとるための領域である。５はソース
電極、６はゲート電極、７はドレイン電極である。
低濃度のＮ型Ｑバッフ１層であり通常気相成長法により
約１〜２μｍ程度成長させる。８は、高濃度のＮ型のコ
ンタクト層であり、ＦＥＴのソース電極やドレイン電極
とオーミック接続をとるための領域である。５はソース
電極、６はゲート電極、７はドレイン電極である。
また第２図は、第１図の等価回路である。
一般にＦＥＴにはエンハンスメント形ＦＥＴとデプレッ
シ暫ン形ＦＥＴの２種類の動作モードのＦＥＴがある。
シ暫ン形ＦＥＴの２種類の動作モードのＦＥＴがある。
エンハンスメント形ＦＥＴは、ゲート電圧（ｖｃ ）が
印加されない状態（ＶＧ＝０）においてはソース、ドレ
イン間が電気的に遮断している状態、即ちノーマリ−・
オフであり、そして、デブレッシ、ン形ＦＥＴはｖＧ
＝ ｏにおいてはソース、ドレイン間が電気的に導通し
ている状態、即ち、ノーマリ−・オンになっている。
印加されない状態（ＶＧ＝０）においてはソース、ドレ
イン間が電気的に遮断している状態、即ちノーマリ−・
オフであり、そして、デブレッシ、ン形ＦＥＴはｖＧ
＝ ｏにおいてはソース、ドレイン間が電気的に導通し
ている状態、即ち、ノーマリ−・オンになっている。
第１図の構造をもつＦＥＴの場合、ゲート電極６の電圧
が、ＶＣ＝Ｏでバッファ層２の中に拡がる空乏層が半絶
縁性基板１に到達しているものがエンハンスメント形、
また、空乏層が半絶縁性基板１に到達していないものが
デプレッション形である。
が、ＶＣ＝Ｏでバッファ層２の中に拡がる空乏層が半絶
縁性基板１に到達しているものがエンハンスメント形、
また、空乏層が半絶縁性基板１に到達していないものが
デプレッション形である。
第１図に示した従来の構造のＦＥＴでは、空乏層の拡が
るバッファ層２の厚みを変えることによってエンハンス
メント形とデプレッション形のＦＥＴを作り別ける。し
かし、バッファ層２は気相成長法によって作られるため
エンハンスメント形ＦＥＴにするための厚さの制御が難
しく、集積回路のように多くのＦＥＴを一つのチップに
入れる場合などには、厚さのバラツキによっても歩留が
変わるという欠点を持っていた。
るバッファ層２の厚みを変えることによってエンハンス
メント形とデプレッション形のＦＥＴを作り別ける。し
かし、バッファ層２は気相成長法によって作られるため
エンハンスメント形ＦＥＴにするための厚さの制御が難
しく、集積回路のように多くのＦＥＴを一つのチップに
入れる場合などには、厚さのバラツキによっても歩留が
変わるという欠点を持っていた。
本発明は、上記のような従来の欠点を改善し、集積回路
に適した構造を提供することを目的としている。
に適した構造を提供することを目的としている。
本発明の一実施例を第８図に示す。第８図において、第
１図と同じ符号は相当部分を示し、４は、半絶縁性Ｇａ
Ａｓ基板１に埋め込まれたＰ型の埋め込み層、８はこの
埋め込み層に電圧を印加するため（Ｄ電極、９は、ソー
ス電極、１ｏはゲート電極、１１はドレイン電極である
。また、第８図において電極５，６，７をもつＦＥＴは
従来の構造のデプレッション形ＦＥＴを構成し、電極８
、９ 、１０．１１をもつＦＥＴは、本発明になる構
造のエンハンスメント形ＦＥＴを構成している。
１図と同じ符号は相当部分を示し、４は、半絶縁性Ｇａ
Ａｓ基板１に埋め込まれたＰ型の埋め込み層、８はこの
埋め込み層に電圧を印加するため（Ｄ電極、９は、ソー
ス電極、１ｏはゲート電極、１１はドレイン電極である
。また、第８図において電極５，６，７をもつＦＥＴは
従来の構造のデプレッション形ＦＥＴを構成し、電極８
、９ 、１０．１１をもつＦＥＴは、本発明になる構
造のエンハンスメント形ＦＥＴを構成している。
第８図に示した本発明の構造になるエンハンスメント形
ＦＥＴは、通常のデプレッション形ＦＥＴを作る場合と
同程度のバッフ１層の厚さでよく、厚さの制御は従来の
エンハンスメント形ＦＥＴを作る場合のように精密な制
御は必要ない。エンハンスメント形ＦＥＴは、デプレッ
ション形ＦＥＴのゲート下のバッフ１層２に埋め込まれ
たＰ型の埋め込み層４から第８図中に破線で示したよう
な空乏層がバッファ層２へ拡がるように電極８に電圧を
与える。その結果、ゲート電極１勃）らバッファ層２へ
拡がった空乏層とつながり、ソース、ドレイン間を遮断
し、エンハンスメント形ＦＥＴとして動作可能になる。
ＦＥＴは、通常のデプレッション形ＦＥＴを作る場合と
同程度のバッフ１層の厚さでよく、厚さの制御は従来の
エンハンスメント形ＦＥＴを作る場合のように精密な制
御は必要ない。エンハンスメント形ＦＥＴは、デプレッ
ション形ＦＥＴのゲート下のバッフ１層２に埋め込まれ
たＰ型の埋め込み層４から第８図中に破線で示したよう
な空乏層がバッファ層２へ拡がるように電極８に電圧を
与える。その結果、ゲート電極１勃）らバッファ層２へ
拡がった空乏層とつながり、ソース、ドレイン間を遮断
し、エンハンスメント形ＦＥＴとして動作可能になる。
第８図に示した電極８，９，１０．１１で構成されるエ
ンハンスメント形ＦＥＴの等価回路を第４図に示す。
ンハンスメント形ＦＥＴの等価回路を第４図に示す。
以上のように、本発明では、通常のデプレッション形Ｆ
ＥＴのバッファ層に埋め込み層を設は電圧を与えること
により、容易にエンハンスメント形ＦＥＴが構成できる
。またバッファ層の厚さのバラツキに対しても、埋め込
み層からバッファ層への空乏層の拡がりを変えることに
よって容易に補正できるためバッファ層の厚さを精密に
制御する必要が無い等の利点がある。
ＥＴのバッファ層に埋め込み層を設は電圧を与えること
により、容易にエンハンスメント形ＦＥＴが構成できる
。またバッファ層の厚さのバラツキに対しても、埋め込
み層からバッファ層への空乏層の拡がりを変えることに
よって容易に補正できるためバッファ層の厚さを精密に
制御する必要が無い等の利点がある。
第１図は、従来のエンハンスメント形ＦＥＴの構造図、
第２図は第１図の等価回路、第８図は、本発明の一実施
例よるエンハンスメント形ＦＥＴとデプレッション形Ｆ
ＥＴの構造図、第４図は第８図の等価回路である。 １ ・半絶縁性ＧａＡｓ基板、２・・・バッファ層、８
・・・コンタクト層、４・・・埋め込み層、６．１０・
・・ゲート電極、５，９・・・ソース電極、７．１１・
・・ドレイン電極、８・・・埋め込み層に電圧を印加す
るための電極。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛野信−
第２図は第１図の等価回路、第８図は、本発明の一実施
例よるエンハンスメント形ＦＥＴとデプレッション形Ｆ
ＥＴの構造図、第４図は第８図の等価回路である。 １ ・半絶縁性ＧａＡｓ基板、２・・・バッファ層、８
・・・コンタクト層、４・・・埋め込み層、６．１０・
・・ゲート電極、５，９・・・ソース電極、７．１１・
・・ドレイン電極、８・・・埋め込み層に電圧を印加す
るための電極。 なお、図中同一符号は同一または相当部分を示す。 代理人 葛野信−
Claims (1)
- （１）半絶縁性の砒化ガリウム基板上に形成された第１
導電型の低濃度の第１半導体層と、前記第１半導体層の
両側に配置された第１導電型の高濃度の第２．第８半導
体層と、前記第１半導体層上に設けられたゲート電極と
、少なくとも前記ゲート電極直下の前記第１半導体層中
に設けられ所定電圧が印加される第２導電型の第４半導
体層を具備したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201382A JPS58148466A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3201382A JPS58148466A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58148466A true JPS58148466A (ja) | 1983-09-03 |
Family
ID=12346971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3201382A Pending JPS58148466A (ja) | 1982-02-26 | 1982-02-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58148466A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184869A (ja) * | 1984-10-03 | 1986-04-30 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPS63308389A (ja) * | 1987-06-10 | 1988-12-15 | Toshiba Corp | 半導体装置 |
| JPS6422071A (en) * | 1987-07-17 | 1989-01-25 | Nec Corp | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381087A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Gallium aresenide field effect transistor |
| JPS5768078A (en) * | 1980-10-15 | 1982-04-26 | Nippon Telegr & Teleph Corp <Ntt> | Normally off type field effect transistor |
-
1982
- 1982-02-26 JP JP3201382A patent/JPS58148466A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5381087A (en) * | 1976-12-27 | 1978-07-18 | Fujitsu Ltd | Gallium aresenide field effect transistor |
| JPS5768078A (en) * | 1980-10-15 | 1982-04-26 | Nippon Telegr & Teleph Corp <Ntt> | Normally off type field effect transistor |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6184869A (ja) * | 1984-10-03 | 1986-04-30 | Hitachi Ltd | 半導体装置及びその製造方法 |
| JPS63308389A (ja) * | 1987-06-10 | 1988-12-15 | Toshiba Corp | 半導体装置 |
| JPS6422071A (en) * | 1987-07-17 | 1989-01-25 | Nec Corp | Semiconductor device |
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