JPH01303762A - ショットキー障壁接合ゲート型電界効果トランジスタ - Google Patents
ショットキー障壁接合ゲート型電界効果トランジスタInfo
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- JPH01303762A JPH01303762A JP13401988A JP13401988A JPH01303762A JP H01303762 A JPH01303762 A JP H01303762A JP 13401988 A JP13401988 A JP 13401988A JP 13401988 A JP13401988 A JP 13401988A JP H01303762 A JPH01303762 A JP H01303762A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、大出力用のガリウム砒素ショットキー障壁接
合ゲート型電界効果トランジスタに関する。
合ゲート型電界効果トランジスタに関する。
［従来の技術］
■族と■族の元素からなる化合物半導体であるＧａＡｓ
は、周知のように、電子移動後が大きく、且つ、飽和ド
リフト速度が大きい。また、ＧａＡＳは高抵抗の結晶を
得ることができ、これを半絶縁性基板として使用するこ
とにより、寄生容量を小さくでき、且つ、素子間分離が
容易となる。
は、周知のように、電子移動後が大きく、且つ、飽和ド
リフト速度が大きい。また、ＧａＡＳは高抵抗の結晶を
得ることができ、これを半絶縁性基板として使用するこ
とにより、寄生容量を小さくでき、且つ、素子間分離が
容易となる。
このため、ショットキー障壁接合ゲート型電界効果トラ
ンジスタ（以下、ＭＥＳＦＥＴと称する）において、特
に半絶縁性基板に高抵抗ＧａＡｓ結晶を使用すると共”
に、活性層としてｎ型ＧａＡｓ結晶を使用したＧａＡｓ
ＭＥＳＦＥＴは、高速・高周波デバイスとして優れ
た特性を有し、高周波増幅素子に代表されるものが開発
され、商品化がなされている。
ンジスタ（以下、ＭＥＳＦＥＴと称する）において、特
に半絶縁性基板に高抵抗ＧａＡｓ結晶を使用すると共”
に、活性層としてｎ型ＧａＡｓ結晶を使用したＧａＡｓ
ＭＥＳＦＥＴは、高速・高周波デバイスとして優れ
た特性を有し、高周波増幅素子に代表されるものが開発
され、商品化がなされている。
第３図は、従来のこの種のＧａＡｓ ＭＥＳＦＥＴを
示す要部の縦断面図である。
示す要部の縦断面図である。
半絶縁性ＧａＡｓ基板３１上には、キャリア密度が１×
１０１０１７ａｔｏ／ｃｒｄ、膜厚が１０００人のｎ型
ＧａＡｓ活性層３２が形成されている。また、このｎ型
ＧａＡｓ活性層３２上には、この活性層３２とショット
キー接合をなす膜厚が６０００人の高融点金属、例えば
タングステンシリサイド（Ｗ−３ｉ）からなるゲート電
極３３が形成されている。そして、このゲート電極３３
の両側のソース領域及びドレイン領域には、エピタキシ
ャル成長によりキャリア密度が５ Ｘ １０１８ａｔｏ
ｍｓ／ｃｒｄで膜厚が２０００人のｎ＋型ＧａＡｓ結晶
Ｍ３４．３５が形成されている。更に、これらのｎ＋型
ＧａＡｓ結晶層３４゜３５上には、これらと夫々オーミ
ック接合をなすソース電極３６及びドレイン電極３７が
形成されている。
１０１０１７ａｔｏ／ｃｒｄ、膜厚が１０００人のｎ型
ＧａＡｓ活性層３２が形成されている。また、このｎ型
ＧａＡｓ活性層３２上には、この活性層３２とショット
キー接合をなす膜厚が６０００人の高融点金属、例えば
タングステンシリサイド（Ｗ−３ｉ）からなるゲート電
極３３が形成されている。そして、このゲート電極３３
の両側のソース領域及びドレイン領域には、エピタキシ
ャル成長によりキャリア密度が５ Ｘ １０１８ａｔｏ
ｍｓ／ｃｒｄで膜厚が２０００人のｎ＋型ＧａＡｓ結晶
Ｍ３４．３５が形成されている。更に、これらのｎ＋型
ＧａＡｓ結晶層３４゜３５上には、これらと夫々オーミ
ック接合をなすソース電極３６及びドレイン電極３７が
形成されている。
ここで、ＧａＡｓ ＭＥＳＦＥＴは、一般に、ソース
電極３６を接地し、ドレイン電極３７を正電位にし、ま
た、ゲート電極３３を負電位にバイアスして使用される
。このとき、ソース電極３６とドレイン電極３７との間
に、ある臨界電圧以上の電圧が印加されると、アバラン
シェ効果により降伏が起こり、トレイン電流が急激に増
大し、ついにはＦＥＴが破壊する。この臨界電圧はドレ
イン耐圧と称されており、特に、高出力用のＧａＡｓＭ
ＥＳＦＥＴにとっては、このドレイン耐圧の向上が、出
力電力限界及び信頼度の向上等の性能向上のために重要
である。
電極３６を接地し、ドレイン電極３７を正電位にし、ま
た、ゲート電極３３を負電位にバイアスして使用される
。このとき、ソース電極３６とドレイン電極３７との間
に、ある臨界電圧以上の電圧が印加されると、アバラン
シェ効果により降伏が起こり、トレイン電流が急激に増
大し、ついにはＦＥＴが破壊する。この臨界電圧はドレ
イン耐圧と称されており、特に、高出力用のＧａＡｓＭ
ＥＳＦＥＴにとっては、このドレイン耐圧の向上が、出
力電力限界及び信頼度の向上等の性能向上のために重要
である。
また、寄生抵抗としてソース抵抗を低減させることによ
り、相互コンダクタンスｇｍの増大、遮断周波数ｆＴの
向上及び雑音特性の向上等を実現することができる。
り、相互コンダクタンスｇｍの増大、遮断周波数ｆＴの
向上及び雑音特性の向上等を実現することができる。
［発明が解決しようとする課題］
しかしながら、上述した従来のＧａＡｓ ＭＥＳＦＥ
Ｔでは、ドレイン電極３７の下層のトレイン領域に、５
Ｘ １０１８ａｔｏｍｓ／ｃｎｆと高濃度のキャリア
密度を有するｎ＋型Ｇ ａ Ａ ｓ結晶層３５が設けら
れている。このため、ドレイン領域の結晶層３５がアバ
ランシェ破壊を起こす臨界電界が小さく、約１０Ｖのド
レイン耐圧しが得ることができない。
Ｔでは、ドレイン電極３７の下層のトレイン領域に、５
Ｘ １０１８ａｔｏｍｓ／ｃｎｆと高濃度のキャリア
密度を有するｎ＋型Ｇ ａ Ａ ｓ結晶層３５が設けら
れている。このため、ドレイン領域の結晶層３５がアバ
ランシェ破壊を起こす臨界電界が小さく、約１０Ｖのド
レイン耐圧しが得ることができない。
従って、従来のＧａＡｓ ＭＥＳＦＥＴはドレイン耐
圧が低く、高出力用ＦＥＴとして機能させるには不十分
である。
圧が低く、高出力用ＦＥＴとして機能させるには不十分
である。
本発明はかかる問題点に鑑みてなされたものであって、
ソース抵抗を小さく維持すると共に、ドレイン耐圧を向
上することができるショットキー障壁接合ゲート型電界
効果トランジスタを提供することを目的とする。
ソース抵抗を小さく維持すると共に、ドレイン耐圧を向
上することができるショットキー障壁接合ゲート型電界
効果トランジスタを提供することを目的とする。
［課題を解決するための手段］
本発明に係るショットキー障壁接合ゲート型電界効果ト
ランジスタは、半絶縁性ガリウム砒素基板上に形成され
たｎ型ガリウム砒素活性層と、このｎ型ガリウム砒素活
性層上に形成されたショットキー障壁接合のゲート電極
と、このゲート電極の両側のソース領域及びドレイン領
域上に夫々形成されたオーミック電極とを具備するショ
ットキー障壁接合ゲート型電界効果トランジスタにおい
て、前記ソース領域にのみ高濃度ｎ型ガリウム砒素結晶
層が形成されていることを特徴とする。
ランジスタは、半絶縁性ガリウム砒素基板上に形成され
たｎ型ガリウム砒素活性層と、このｎ型ガリウム砒素活
性層上に形成されたショットキー障壁接合のゲート電極
と、このゲート電極の両側のソース領域及びドレイン領
域上に夫々形成されたオーミック電極とを具備するショ
ットキー障壁接合ゲート型電界効果トランジスタにおい
て、前記ソース領域にのみ高濃度ｎ型ガリウム砒素結晶
層が形成されていることを特徴とする。
［作用］
以上のように構成された本発明によれば、ソース領域及
びドレイン領域のうち、ソース領域にのみ高不純物濃度
のｎ＋型ガリウム砒素結晶層が形成されているので、ソ
ース抵抗を小さくすることができる。また、ドレイン領
域には、例えば、比較的低濃度のｎ型ガリウム砒素結晶
層を形成することにより、トレイン耐圧を向上すること
ができる。
びドレイン領域のうち、ソース領域にのみ高不純物濃度
のｎ＋型ガリウム砒素結晶層が形成されているので、ソ
ース抵抗を小さくすることができる。また、ドレイン領
域には、例えば、比較的低濃度のｎ型ガリウム砒素結晶
層を形成することにより、トレイン耐圧を向上すること
ができる。
従って、本発明によれば、高性能の大出力用のショット
キー障壁接合ゲート型電界効果トランジスタを得ること
ができる。
キー障壁接合ゲート型電界効果トランジスタを得ること
ができる。
［実施例］
以下、添付の図面を参照して、本発明の実施例について
具体的に説明する。
具体的に説明する。
第１図は本発明の第１の実施例を示す要部の縦断面図で
ある。
ある。
半絶縁性Ｇ ａ Ａ ｓ基板１１上には、キャリア密度
がＩ Ｘ １０１７ａｔｏｍｓ／ｃｆｆｌで、膜厚が２
０００人のｎ型ＧａＡｓ活性１１２が形成されている。
がＩ Ｘ １０１７ａｔｏｍｓ／ｃｆｆｌで、膜厚が２
０００人のｎ型ＧａＡｓ活性１１２が形成されている。
また、このｎ型ＧａＡｓ活性Ｍ１２上の所定位置には、
この活性層１２とショットキー接合をなす６０００人の
膜厚を有するタングステンシリサイド（Ｗ−３ｉ）から
なるゲート電極１３が形成されている。このｎ型ＧａＡ
ｓ活性層１２中には、このゲート電極１３との間に生じ
る障壁電位により、空乏層（図示せず）が広がっている
。
この活性層１２とショットキー接合をなす６０００人の
膜厚を有するタングステンシリサイド（Ｗ−３ｉ）から
なるゲート電極１３が形成されている。このｎ型ＧａＡ
ｓ活性層１２中には、このゲート電極１３との間に生じ
る障壁電位により、空乏層（図示せず）が広がっている
。
そして、ゲート電極１３の一方の側には、ｎ型ＧａＡｓ
活性層１２を介して半絶縁性ＧａＡｓ基板ｌｌ上に、ソ
ース領域として、キャリア密度が５ Ｘ １０１８ａｔ
ｏｍｓ／ＣｒＡで、膜厚が２０００人のエピタキシャル
成長されたｎ＋型ＧａＡｓ結晶層１４が形成されている
。ゲート電極１３の他方の側には、ドレイン領域として
、イオン注入法を使用することによりｎ型ＧａＡｓ結晶
層１５が半絶縁性ＧａＡｓ基板１１中に形成されている
。この場合、例えば、ドーパントにＳｉイオンを使用し
、そのイオン注入条件は、加速エネルギーが１００ｋｅ
Ｖで、ドース量が５ Ｘ １０１２ａｔｏｍｓ／ｃｒＡ
である。更に、ｎ″″型ＧａＡｓ結晶層１４及びｎ型Ｇ
ａＡｓ結晶層１５上には、夫々これらの層とオーミック
接合をなすソース電極１６及びトレイン電極１７が形成
されている。
活性層１２を介して半絶縁性ＧａＡｓ基板ｌｌ上に、ソ
ース領域として、キャリア密度が５ Ｘ １０１８ａｔ
ｏｍｓ／ＣｒＡで、膜厚が２０００人のエピタキシャル
成長されたｎ＋型ＧａＡｓ結晶層１４が形成されている
。ゲート電極１３の他方の側には、ドレイン領域として
、イオン注入法を使用することによりｎ型ＧａＡｓ結晶
層１５が半絶縁性ＧａＡｓ基板１１中に形成されている
。この場合、例えば、ドーパントにＳｉイオンを使用し
、そのイオン注入条件は、加速エネルギーが１００ｋｅ
Ｖで、ドース量が５ Ｘ １０１２ａｔｏｍｓ／ｃｒＡ
である。更に、ｎ″″型ＧａＡｓ結晶層１４及びｎ型Ｇ
ａＡｓ結晶層１５上には、夫々これらの層とオーミック
接合をなすソース電極１６及びトレイン電極１７が形成
されている。
以上のような構成を有する本実施例デバイスによれば、
高電界がかかり易いドレイン電極１７直下のドレイン領
域には、従来のようなアバランシェ破壊を起こし易い高
不純物濃度の結晶層が介在せず、その替わりにイオン注
入法による比較的低不純物濃度のｎ型ＧａＡｓ結晶層１
５が形成されている。このため、トレイン耐圧を従来の
倍以上の２５Ｖと向上させることができる。また、ソー
ス電極１６直下のソース領域には、従来と同様にエピタ
キシャル成長により高不純物濃度のｎ＋型ＧａＡｓ結晶
層１４が設けられているので、ソース抵抗は０．７Ω・
ｍｍと小さく維持することができる。
高電界がかかり易いドレイン電極１７直下のドレイン領
域には、従来のようなアバランシェ破壊を起こし易い高
不純物濃度の結晶層が介在せず、その替わりにイオン注
入法による比較的低不純物濃度のｎ型ＧａＡｓ結晶層１
５が形成されている。このため、トレイン耐圧を従来の
倍以上の２５Ｖと向上させることができる。また、ソー
ス電極１６直下のソース領域には、従来と同様にエピタ
キシャル成長により高不純物濃度のｎ＋型ＧａＡｓ結晶
層１４が設けられているので、ソース抵抗は０．７Ω・
ｍｍと小さく維持することができる。
第２図は、本発明の第２の実施例を示す要部の縦断面図
である。なお、第２図において、第１図と同一物には同
一符号を付してその説明を省略する。
である。なお、第２図において、第１図と同一物には同
一符号を付してその説明を省略する。
本実施例デバイスの場合、トレイン領域側と同様に、ソ
ース領域側においても、イオン注入法を使用することに
より、ｎ型Ｇ ａ Ａ ｓ結晶層１８が形成されている
。このソース領域側のｎ型ＧａＡｓ結晶層１８を形成す
る場合のイオン注入条件は、ドレイン領域側のｎ型Ｇａ
Ａｓ結晶層１５を形成する場合と同一でよい。そうする
ことにより、ｎ型ＧａＡｓ活性層１２は、ゲート電極１
３の直下からその両側の比較的狭い領域に延在して形成
される。
ース領域側においても、イオン注入法を使用することに
より、ｎ型Ｇ ａ Ａ ｓ結晶層１８が形成されている
。このソース領域側のｎ型ＧａＡｓ結晶層１８を形成す
る場合のイオン注入条件は、ドレイン領域側のｎ型Ｇａ
Ａｓ結晶層１５を形成する場合と同一でよい。そうする
ことにより、ｎ型ＧａＡｓ活性層１２は、ゲート電極１
３の直下からその両側の比較的狭い領域に延在して形成
される。
また、本実施例デバイスの場合、ドレイン領域は、上述
したｎ型ＧａＡｓ結晶層１８及びこの結晶層１８上にエ
ピタキシャル成長により形成されたｎ＋型ＧａＡｓ結晶
層１４により構成される。
したｎ型ＧａＡｓ結晶層１８及びこの結晶層１８上にエ
ピタキシャル成長により形成されたｎ＋型ＧａＡｓ結晶
層１４により構成される。
本実施例デバイスによれば、トレイン領域は前述の第１
の実施例デバイスの場合と同一の構成を有しているので
、ドレイン耐圧は同様に２５Ｖと高耐圧化されている。
の実施例デバイスの場合と同一の構成を有しているので
、ドレイン耐圧は同様に２５Ｖと高耐圧化されている。
また、ソース領域においても、イオン注入法によるｎ型
ＧａＡｓ結晶層１８が形成されているので、第１の実施
例デバイスの場合よりもソース抵抗を小さくすることが
できる。
ＧａＡｓ結晶層１８が形成されているので、第１の実施
例デバイスの場合よりもソース抵抗を小さくすることが
できる。
［発明の効果］
以上説明したように、本発明によれば、ソース領域にの
み高不純物濃度を有するｎ＋型ガリウム砒素結晶層が形
成されているので、ソース抵抗を小さく、且つ、ドレイ
ン耐圧を大きくすることができる。このため、高性能の
大出力用ショットキー障壁接合ゲート型電界効果トラン
ジスタを実現することができる。
み高不純物濃度を有するｎ＋型ガリウム砒素結晶層が形
成されているので、ソース抵抗を小さく、且つ、ドレイ
ン耐圧を大きくすることができる。このため、高性能の
大出力用ショットキー障壁接合ゲート型電界効果トラン
ジスタを実現することができる。
第１図は本発明の第１の実施例デバイスを示す要部の縦
断面図、第２図は本発明の第２の実施例デバイスを示す
要部の縦断面図、第３図は従来例を示す要部の縦断面図
である。 １１．３１；半絶縁性ＧａＡｓ基板、１２，３２；ｎ型
ＧａＡｓ活性層、１３．３３；ケート電極、１４，３４
，３５；ｎ＋型ＧａＡｓ結晶層（エピタキシャル成長）
−１５，１８；ｎ型ＧａＡｓ結晶層（イオン注入）、１
６，３６；ソース電極、１７．３７．ドレイン電極
断面図、第２図は本発明の第２の実施例デバイスを示す
要部の縦断面図、第３図は従来例を示す要部の縦断面図
である。 １１．３１；半絶縁性ＧａＡｓ基板、１２，３２；ｎ型
ＧａＡｓ活性層、１３．３３；ケート電極、１４，３４
，３５；ｎ＋型ＧａＡｓ結晶層（エピタキシャル成長）
−１５，１８；ｎ型ＧａＡｓ結晶層（イオン注入）、１
６，３６；ソース電極、１７．３７．ドレイン電極
Claims (1)
- （１）半絶縁性ガリウム砒素基板上に形成されたｎ型ガ
リウム砒素活性層と、このｎ型ガリウム砒素活性層上に
形成されたショットキー障壁接合のゲート電極と、この
ゲート電極の両側のソース領域及びドレイン領域上に夫
々形成されたオーミック電極とを具備するショットキー
障壁接合ゲート型電界効果トランジスタにおいて、前記
ソース領域にのみ高濃度ｎ型ガリウム砒素結晶層が形成
されていることを特徴とするショットキー障壁接合ゲー
ト型電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13401988A JPH01303762A (ja) | 1988-05-31 | 1988-05-31 | ショットキー障壁接合ゲート型電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13401988A JPH01303762A (ja) | 1988-05-31 | 1988-05-31 | ショットキー障壁接合ゲート型電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01303762A true JPH01303762A (ja) | 1989-12-07 |
Family
ID=15118476
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13401988A Pending JPH01303762A (ja) | 1988-05-31 | 1988-05-31 | ショットキー障壁接合ゲート型電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01303762A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0461807A2 (en) * | 1990-06-11 | 1991-12-18 | Mitsubishi Denki Kabushiki Kaisha | MESFET and manufacturing method therefor |
-
1988
- 1988-05-31 JP JP13401988A patent/JPH01303762A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0461807A2 (en) * | 1990-06-11 | 1991-12-18 | Mitsubishi Denki Kabushiki Kaisha | MESFET and manufacturing method therefor |
| US5225703A (en) * | 1990-06-11 | 1993-07-06 | Mitsubishi Denki Kabushiki Kaisha | Dual field effect transistor structure employing a single source region |
| EP0461807A3 (ja) * | 1990-06-11 | 1994-03-16 | Mitsubishi Electric Corp | |
| US5360755A (en) * | 1990-06-11 | 1994-11-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a dual field effect transistor |
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