JPS6119177A - 分割した自己アラインメントゲ−ト構造をもつ電界効果型トランジスタ− - Google Patents
分割した自己アラインメントゲ−ト構造をもつ電界効果型トランジスタ−Info
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- JPS6119177A JPS6119177A JP13916184A JP13916184A JPS6119177A JP S6119177 A JPS6119177 A JP S6119177A JP 13916184 A JP13916184 A JP 13916184A JP 13916184 A JP13916184 A JP 13916184A JP S6119177 A JPS6119177 A JP S6119177A
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- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
との発明はソース側のゲート自己アラインメントを有し
ながら、ドレイン側のスペース（ｇａｔｅ−ｔｏ−１ｒ
ａｉｎ ５ｐａｃｅ ） （１１）を拡げた構造の電界
効果型トランジスター（以下、ＦＥＴを用いる）である
。
ながら、ドレイン側のスペース（ｇａｔｅ−ｔｏ−１ｒ
ａｉｎ ５ｐａｃｅ ） （１１）を拡げた構造の電界
効果型トランジスター（以下、ＦＥＴを用いる）である
。
高速スイッチング、高周波特性を向上する為、ＦＥＴの
ゲート長或はチャネル長をサブミクロン（１μ重位か、
それ以下）の長さに縮小されると、ゲートとソース端と
のアラインメント（ａｌｉｇｎｍｅｎｔ）を自動的に取
ったり、ソース・ドレイン間距離（１１）を設定するの
は非常に重要となる。
ゲート長或はチャネル長をサブミクロン（１μ重位か、
それ以下）の長さに縮小されると、ゲートとソース端と
のアラインメント（ａｌｉｇｎｍｅｎｔ）を自動的に取
ったり、ソース・ドレイン間距離（１１）を設定するの
は非常に重要となる。
近年、ゲートとソース、ドレイン両端間を自動的に保持
するプロセス技術は改良され、自己アラインメントゲー
トを有するＦＥＴは各種発表され（例として、自己アラ
イン９７字形ゲート（ｓｅｌｆ−ａｌｉｇｎｅｄ Ｔ−
ｂａｒ ｇａｔｅ）構造、５ＡＩＮＴ （ｓｅＩｆ−ａ
ｌｌｇｎｅｄｉｍｐｌａｎｔａｔｉｏｎ ｆｏｒ ｎ”
−１ａｙｅｒ ｔｅｃｈｎｏｌｏｇｙ）等がある）腫
々の優れた特性をもつ事が示された。自己アラインメン
トゲートＰＥＴとは多層のゲートマスク（ゲート物質で
ある金属層（複数）の場合や多層フォトレジスト）を用
いて、ソース、ドレイン両♂域とゲートＳ極間にごくわ
ずかのスペースを有する様に、プロセスを工夫して作成
されるＦＥＴの事で、このスペースはプロセスパラメー
ターの調整等により自動的に設定できる。
するプロセス技術は改良され、自己アラインメントゲー
トを有するＦＥＴは各種発表され（例として、自己アラ
イン９７字形ゲート（ｓｅｌｆ−ａｌｉｇｎｅｄ Ｔ−
ｂａｒ ｇａｔｅ）構造、５ＡＩＮＴ （ｓｅＩｆ−ａ
ｌｌｇｎｅｄｉｍｐｌａｎｔａｔｉｏｎ ｆｏｒ ｎ”
−１ａｙｅｒ ｔｅｃｈｎｏｌｏｇｙ）等がある）腫
々の優れた特性をもつ事が示された。自己アラインメン
トゲートＰＥＴとは多層のゲートマスク（ゲート物質で
ある金属層（複数）の場合や多層フォトレジスト）を用
いて、ソース、ドレイン両♂域とゲートＳ極間にごくわ
ずかのスペースを有する様に、プロセスを工夫して作成
されるＦＥＴの事で、このスペースはプロセスパラメー
ターの調整等により自動的に設定できる。
しかし、これらはいずれもその自己アラインメントがゲ
ート両端とソース側とドレイン側の両方を取っているも
ので、必然的にソース・ゲート開側Ｆｉｌ （ｓｏｕｒ
ｃｅ−ｇａｔｅ ５ｐａｃｅ） （１０）とゲート−ド
レイン開用１５ｉ （ｇａｔｅ−ｄｒａｌｎ ５ｐａｃ
ｅ） （１１）は固定され、等しくなる。ところが、Ｆ
ＥＴの構造上最良の素子特性を引き止すのには、ソース
・ゲート開側Ｍ （１０）がゲート・ドレイン開用！
（１１）より短い方が理想的とされている。
ート両端とソース側とドレイン側の両方を取っているも
ので、必然的にソース・ゲート開側Ｆｉｌ （ｓｏｕｒ
ｃｅ−ｇａｔｅ ５ｐａｃｅ） （１０）とゲート−ド
レイン開用１５ｉ （ｇａｔｅ−ｄｒａｌｎ ５ｐａｃ
ｅ） （１１）は固定され、等しくなる。ところが、Ｆ
ＥＴの構造上最良の素子特性を引き止すのには、ソース
・ゲート開側Ｍ （１０）がゲート・ドレイン開用！
（１１）より短い方が理想的とされている。
ソース・ゲート間スペース（１ｏ）の減少は、直接、ソ
ース抵抗（Ｒｓ）の減少につながる。このソース抵抗は
相互フンダクタンス（ｇｍ）に影響し、素子中のノイズ
特性等に大きな効果を及ばす。又、素子中、高電界域を
含むゲート・ドレイン間スペース（１１）を長くできる
事で（すなわち電界を低減し、且つ高電界地点から離れ
られる）、この高電界域が関与する種々の望ましくない
諸現象（ゲート・ドレイン間の絶縁破壊、インパクト・
イオン化、高電界ドメインの形成等）の影響を軽減でき
る。同時にゲート両端のスペース（１０と１１）を調整
した結果、ゲート長が減少すれば、ゲート容量が減少し
、高速スイッチング、高周波特性が更に向上できる。
ース抵抗（Ｒｓ）の減少につながる。このソース抵抗は
相互フンダクタンス（ｇｍ）に影響し、素子中のノイズ
特性等に大きな効果を及ばす。又、素子中、高電界域を
含むゲート・ドレイン間スペース（１１）を長くできる
事で（すなわち電界を低減し、且つ高電界地点から離れ
られる）、この高電界域が関与する種々の望ましくない
諸現象（ゲート・ドレイン間の絶縁破壊、インパクト・
イオン化、高電界ドメインの形成等）の影響を軽減でき
る。同時にゲート両端のスペース（１０と１１）を調整
した結果、ゲート長が減少すれば、ゲート容量が減少し
、高速スイッチング、高周波特性が更に向上できる。
ところでサブミクロン域では、パンチスルー現象、大き
なピンチオフｍ流（サブ閾値電流）等ｆｌＥＭ著となり
、ソース・ドレイン両？域接合部を浅くする（−例とし
て深さ１００ＯＡ〜２５００Ａ）構造で軽減できる。又
、高品質のバッファ一層を挿入する事により、基板やそ
の界面を伝わる漏洩電流や界面深準位トラップの影響を
制限したり、埋め込み型チャネル（ｂｕｒｉｅｄ ｃｈ
ａｎｎｅｌ）構造を取る事により、表面からの種々の悪
影響を抑制できる事は従来のＰＥＴと同様である。欲に
、素子の使用目的、バイアス領域によって、これら上記
のものとこの発明による新構造を組み合わせるのが非常
に有効となる場合がある。
なピンチオフｍ流（サブ閾値電流）等ｆｌＥＭ著となり
、ソース・ドレイン両？域接合部を浅くする（−例とし
て深さ１００ＯＡ〜２５００Ａ）構造で軽減できる。又
、高品質のバッファ一層を挿入する事により、基板やそ
の界面を伝わる漏洩電流や界面深準位トラップの影響を
制限したり、埋め込み型チャネル（ｂｕｒｉｅｄ ｃｈ
ａｎｎｅｌ）構造を取る事により、表面からの種々の悪
影響を抑制できる事は従来のＰＥＴと同様である。欲に
、素子の使用目的、バイアス領域によって、これら上記
のものとこの発明による新構造を組み合わせるのが非常
に有効となる場合がある。
この発明は反転型モードＦＥＴを除く、エンハンスメン
トモード（ａｎｈａｎｅｅｍｅｌ ｍｏｌ）デプレツシ
冨ンモード（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ）いずれの
型の半導体トランジスターに適用できる。ゲート物質の
種類もＭＥＳＦＥＴ （ｗｅｌｌ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ ＦＥＴ）のみばかりでなく、自己ゲートアラ
インメントを取る事ができるすべてのＦＥＴに適用でき
る。又、ゲート漏洩電流を防ぐ等の為にゲート金属（７
）とチャネル（２）の間に絶縁層を挿入する場合も含む
。更に一例として、ヘテロ接合部チャネルを用いるＭＯ
ＤＦＥＴ（ｍｏｄｕｌａｔｌｏｎｄｏｐｅｌ ＦＥＴ
、或いはＨＥ Ｍ Ｔ）にも、この発明の新構造を取る
事ができる（第５、第６図）。このＭＯＤＦＥＴは一種
の埋め込みチャネルｆＭＦＥＴとも考えられる。
トモード（ａｎｈａｎｅｅｍｅｌ ｍｏｌ）デプレツシ
冨ンモード（ｄｅｐｌｅｔｉｏｎ ｍｏｄｅ）いずれの
型の半導体トランジスターに適用できる。ゲート物質の
種類もＭＥＳＦＥＴ （ｗｅｌｌ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ ＦＥＴ）のみばかりでなく、自己ゲートアラ
インメントを取る事ができるすべてのＦＥＴに適用でき
る。又、ゲート漏洩電流を防ぐ等の為にゲート金属（７
）とチャネル（２）の間に絶縁層を挿入する場合も含む
。更に一例として、ヘテロ接合部チャネルを用いるＭＯ
ＤＦＥＴ（ｍｏｄｕｌａｔｌｏｎｄｏｐｅｌ ＦＥＴ
、或いはＨＥ Ｍ Ｔ）にも、この発明の新構造を取る
事ができる（第５、第６図）。このＭＯＤＦＥＴは一種
の埋め込みチャネルｆＭＦＥＴとも考えられる。
第１、第２囚は従来の自己アラインメントゲート構造の
ＭＩＥＳＦＥＴで、第１図は丁字形ゲート、第２図は５
ＡＩＮＴ型の断面図である。 Ｎ３、第４図はこの発明による新構造のＭＥＳＦＥＴで
ある。第５、第６図は同様に新構造のＭＯＤＦＥＴを示
す。 第１Ｉ３！！Ｉ中の各部の説明は以下に記しである（ｎ
型チャネル素子を示す）。１はソース領域（高濃度ドー
プされた半導体、ｎｆｉ！チャネル素子ではｎ型、略し
てｎ＋領領域記す）、２はチャネルａ域、３はドレイン
？領域、４は基板、５はソース部オーミックコンタクト
金属（合金）、６はドレイン部オーミックコンタクト金
属（合金）、７はシミツトキーゲート金属（下層）、８
はゲート金１！（上層）でプロセスによってはこの上層
は最終的に残らない場合がある。９はゲート長、１０は
ソース・ゲートスペース、１１はゲート・ドレインスペ
ースを示す。 第２図も８の絶縁体層（単層か多層）を除き、他の各部
は第１図と同じである。第３、第４図中の各部はそれぞ
れ第１、第２図と同じである。 第５図中の各部は、１は上層の半導体、２は界面に形成
されたチャネル部、３は下層の半導体（１と３の半導体
は興なる物質で電子親和力が異なる）、４〜１１は第１
図各部の説明と同じ、１２は８のゲート上層（一種のマ
スクとなる）上に蒸着したオーミックコンタクト用金属
層を示す。 第６図中°、１〜６は第５図と、７〜１１は第２図中の
説明と同じ、１２はソースｎｌｌ域、１３はドレイン♂
領域を丞している。 菓 ２ 口 第 ３ 日 箋 ４ 臼 箋 ５ 口 箋 ６ 口
ＭＩＥＳＦＥＴで、第１図は丁字形ゲート、第２図は５
ＡＩＮＴ型の断面図である。 Ｎ３、第４図はこの発明による新構造のＭＥＳＦＥＴで
ある。第５、第６図は同様に新構造のＭＯＤＦＥＴを示
す。 第１Ｉ３！！Ｉ中の各部の説明は以下に記しである（ｎ
型チャネル素子を示す）。１はソース領域（高濃度ドー
プされた半導体、ｎｆｉ！チャネル素子ではｎ型、略し
てｎ＋領領域記す）、２はチャネルａ域、３はドレイン
？領域、４は基板、５はソース部オーミックコンタクト
金属（合金）、６はドレイン部オーミックコンタクト金
属（合金）、７はシミツトキーゲート金属（下層）、８
はゲート金１！（上層）でプロセスによってはこの上層
は最終的に残らない場合がある。９はゲート長、１０は
ソース・ゲートスペース、１１はゲート・ドレインスペ
ースを示す。 第２図も８の絶縁体層（単層か多層）を除き、他の各部
は第１図と同じである。第３、第４図中の各部はそれぞ
れ第１、第２図と同じである。 第５図中の各部は、１は上層の半導体、２は界面に形成
されたチャネル部、３は下層の半導体（１と３の半導体
は興なる物質で電子親和力が異なる）、４〜１１は第１
図各部の説明と同じ、１２は８のゲート上層（一種のマ
スクとなる）上に蒸着したオーミックコンタクト用金属
層を示す。 第６図中°、１〜６は第５図と、７〜１１は第２図中の
説明と同じ、１２はソースｎｌｌ域、１３はドレイン♂
領域を丞している。 菓 ２ 口 第 ３ 日 箋 ４ 臼 箋 ５ 口 箋 ６ 口
Claims (1)
- 【特許請求の範囲】 １）自己アラインメントしたゲート（ｓｅｌｆ−ａｌｉ
ｇｎｅｄｇａｔｅ）を２分割（ｄｉｓｓｅｃｔ）し、そ
のうちのドレイン側のゲート部分を除去した構造を有す
る電界効果型半導体トランジスター（ｆｉｅｌｄｅｆｆ
ｅｃｔｔｒａｎｓｉｓｔｏｒ、略してＦＥＴ）で、反転
モード（ｉｎｖｅｒｓｉｏｎｍｏｄｅ）ＦＥＴは含まな
い。 ２）ゲート・ドレイン間距離（１１）は常に自己アライ
ンメントによって調整されたソース・ゲート間距離（１
０）よりも必然的に長くなる構造の特許請求の範囲１項
記載のＦＥＴ。 ３）ソース・ゲート間の自己アラインメントを保持しな
がら（ソース・ゲート間距離（１０）は最適値を選べる
）、ゲート・ドレイン間距離（１１）を別々に最適値を
選べる事ができる特許請求の範囲２項記載のＦＥＴ。 ４）高品質のバッフアー（ｂｕｆｆｅｒ）層挿入や埋め
込み型チャネル構造と組み合わせる事が可能で、素子性
能を更に改善できる（漏洩電流や表面、界面による影響
を軽減する等の）効果を期待できる特許請求の範囲３項
記載のＦＥＴ。 ５）サブミクロン長（すなわち１μｍにほぼ等しいか、
より短い）のゲート長或いはチャネル長を有する特許請
求の範囲４項記載のＦＥＴ。 ６）ソース及びドレインｎ＾＋接合部（ｎ型チャネル素
子の場合）を浅くした構造をもつ特許請求の範囲５項記
載のＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13916184A JPS6119177A (ja) | 1984-07-06 | 1984-07-06 | 分割した自己アラインメントゲ−ト構造をもつ電界効果型トランジスタ− |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13916184A JPS6119177A (ja) | 1984-07-06 | 1984-07-06 | 分割した自己アラインメントゲ−ト構造をもつ電界効果型トランジスタ− |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6119177A true JPS6119177A (ja) | 1986-01-28 |
Family
ID=15238998
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13916184A Pending JPS6119177A (ja) | 1984-07-06 | 1984-07-06 | 分割した自己アラインメントゲ−ト構造をもつ電界効果型トランジスタ− |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6119177A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0275905A2 (en) * | 1987-01-20 | 1988-07-27 | International Standard Electric Corporation | A self-aligned field effect transistor including method |
| US9406750B2 (en) | 2014-11-19 | 2016-08-02 | Empire Technology Development Llc | Output capacitance reduction in power transistors |
| US9524960B2 (en) | 2014-04-01 | 2016-12-20 | Empire Technoogy Development Llc | Vertical transistor with flashover protection |
-
1984
- 1984-07-06 JP JP13916184A patent/JPS6119177A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0275905A2 (en) * | 1987-01-20 | 1988-07-27 | International Standard Electric Corporation | A self-aligned field effect transistor including method |
| US9524960B2 (en) | 2014-04-01 | 2016-12-20 | Empire Technoogy Development Llc | Vertical transistor with flashover protection |
| US9406750B2 (en) | 2014-11-19 | 2016-08-02 | Empire Technology Development Llc | Output capacitance reduction in power transistors |
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