JPS6378574A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6378574A JPS6378574A JP22265586A JP22265586A JPS6378574A JP S6378574 A JPS6378574 A JP S6378574A JP 22265586 A JP22265586 A JP 22265586A JP 22265586 A JP22265586 A JP 22265586A JP S6378574 A JPS6378574 A JP S6378574A
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Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
未発Ｉ’ｌｌは、ゲート長０．５７ｈｍ以下の電界効果
型トランジスタ（以下ＦＥＴと略称する。〕の製製造性
において、１．ｔｌ値電圧（Ｖ ｔｈ）がゲートｉの加
工ばらつきに対して大きく変動したり、ドレイン電圧依
存性が大きくなってＩＣ誤動作の原因になるという問題
点を解決する。能動層（チャネル層ともいう、）の下部
にバリア層を埋め込み形成し、かつこのバリア層内の不
純物Ｃ度をドレイン側で高濃度とすることにより、ドレ
イン電圧による空乏層がチャネルのソース側端まで伸び
ることを防ぐことによって目的を達成する。
型トランジスタ（以下ＦＥＴと略称する。〕の製製造性
において、１．ｔｌ値電圧（Ｖ ｔｈ）がゲートｉの加
工ばらつきに対して大きく変動したり、ドレイン電圧依
存性が大きくなってＩＣ誤動作の原因になるという問題
点を解決する。能動層（チャネル層ともいう、）の下部
にバリア層を埋め込み形成し、かつこのバリア層内の不
純物Ｃ度をドレイン側で高濃度とすることにより、ドレ
イン電圧による空乏層がチャネルのソース側端まで伸び
ることを防ぐことによって目的を達成する。
本発明は半導体装この製造方法に関するものであり、特
に高速の情報処理に適したＧａＡｓＭ Ｅ Ｓ ＦＥＴ
を基本素子とする半導体集積回路の製造方法の改良に関
する。
に高速の情報処理に適したＧａＡｓＭ Ｅ Ｓ ＦＥＴ
を基本素子とする半導体集積回路の製造方法の改良に関
する。
高速集積回路（ＶＨ３・ＩＣ）の基本票子としては、近
年、電子移動度が大きいという材料自体の物性及び製造
工程が容易であるという利点に注目し、従来のＳｉバイ
ポーラトランジスタに代わってＧａＡｓ′Ｓの化合物半
導体を利用する試みが盛んになっている、中でも構造が
単純、かつ製造が容易な点でＭＥＳＦＥＴ技術が先行し
ている。現在、セルファライン工程による寄生抵抗の低
減やチャネル薄層化等の努力により、容量４にビット程
度のＳＲＡＭや１６Ｘ１６ビツト乗算器が試作されるに
及んでいる。
年、電子移動度が大きいという材料自体の物性及び製造
工程が容易であるという利点に注目し、従来のＳｉバイ
ポーラトランジスタに代わってＧａＡｓ′Ｓの化合物半
導体を利用する試みが盛んになっている、中でも構造が
単純、かつ製造が容易な点でＭＥＳＦＥＴ技術が先行し
ている。現在、セルファライン工程による寄生抵抗の低
減やチャネル薄層化等の努力により、容量４にビット程
度のＳＲＡＭや１６Ｘ１６ビツト乗算器が試作されるに
及んでいる。
ところが回路の集積度としてはＳｉ基板製のものに比べ
てまだ小さく、現状の信号処理速度をより速く、さらに
集積度を高くするためには、基本素子であるＦＥＴ単体
の電流駆動ｆｔ力を改みする必要がある。
てまだ小さく、現状の信号処理速度をより速く、さらに
集積度を高くするためには、基本素子であるＦＥＴ単体
の電流駆動ｆｔ力を改みする必要がある。
従来より知られているように、ＦＥＴの電流駆動１克力
は、 に比例する（ε：誘電率、鉢：キャリア移動度。
は、 に比例する（ε：誘電率、鉢：キャリア移動度。
ａ：チャネル厚さ、Ｗｇ：ゲート幅、Ｌｇ：ゲートＬ９
）。
）。
ところでＫ （ｌ’ｉを上げるためにはＷ９を広く。
ａを小さく、Ｌ９を小さくすればよい、しかしＷ、を広
げることは素子サイズの増大を招き、高４ＪＳ積化には
適さない、またａを減少させるには。
げることは素子サイズの増大を招き、高４ＪＳ積化には
適さない、またａを減少させるには。
チャネル・ゲー） ’ｉｔ：極間の耐圧上、ＩＦ！Ｉ題
がある。
がある。
このため、ゲート長り、を短くする方法が一般的である
。
。
しかしＬ９があまり短いと、次のような問題が生じる。
第４図（ａ）、（ｂ）はこれを説明するＭＥＳＦＥＴの
断面図である０図において、点線で示す領域はソース・
ドレイン２．３の影響を受けて生成されるキャリアの分
布を示しており、この領域が実効１’７ｅＪなチャネル
層を示している。
断面図である０図において、点線で示す領域はソース・
ドレイン２．３の影響を受けて生成されるキャリアの分
布を示しており、この領域が実効１’７ｅＪなチャネル
層を示している。
第４図（ａ）に示すように、Ｌｇが比較的長いときには
、ソース番ドレイン２．３の影響もゲート電極７の下の
中心付近に達しないので、あまりＶｔｈの変動やバラツ
キも生じない、しかしＬｇが短くなると（同図（ｂ）
）、その影響はゲート電極７の下のチャネル層４全体に
及ぶため実効的なチャネル層（点線で示す領域）の厚さ
が増加し。
、ソース番ドレイン２．３の影響もゲート電極７の下の
中心付近に達しないので、あまりＶｔｈの変動やバラツ
キも生じない、しかしＬｇが短くなると（同図（ｂ）
）、その影響はゲート電極７の下のチャネル層４全体に
及ぶため実効的なチャネル層（点線で示す領域）の厚さ
が増加し。
”／ｌｈのバラツキが太きくなったり、あるいはドレイ
ン電圧によってＶｔｈが大きく変化する。またゲート電
極７に負の′電圧を印加してもピンチオフせず、ＦＥＴ
として正常な動作をしなくなる。
ン電圧によってＶｔｈが大きく変化する。またゲート電
極７に負の′電圧を印加してもピンチオフせず、ＦＥＴ
として正常な動作をしなくなる。
そこでこれを防ぐため、チャネル層の下にバリア層を埋
め込み形成する方法が知られている。しかしバリア層内
の不純物濃度を高くすると、Ｖｔｈの変動を防止するこ
とばでさるが、チャネル層とバリア層との間の寄生台（
よが大きくなり、ＦＥＴの動作速度が遅くなる。このた
めバリア層の不純物濃度をあまり高くできないので、特
にり、が０．５ｇｍ以下（ｙ）ＦＥＴではＶ ｔｈ（７
）ばらつき抑制の効果が小さく、ＶＬｈのドレイン電圧
依存性に対する改善はほとんどない。
め込み形成する方法が知られている。しかしバリア層内
の不純物濃度を高くすると、Ｖｔｈの変動を防止するこ
とばでさるが、チャネル層とバリア層との間の寄生台（
よが大きくなり、ＦＥＴの動作速度が遅くなる。このた
めバリア層の不純物濃度をあまり高くできないので、特
にり、が０．５ｇｍ以下（ｙ）ＦＥＴではＶ ｔｈ（７
）ばらつき抑制の効果が小さく、ＶＬｈのドレイン電圧
依存性に対する改善はほとんどない。
そこで、ドレイン゛１し圧にｉるＶｔｈの変化を抑える
ため、第４図（ｅ）に示すように、埋め込みバリア層を
形成するとともに、ゲート電極・ドレイン電極間の距離
をゲート電極・ソース電極間の距離よりも長くした非対
称構造のＦＥＴが提案されており、一応の改善が見られ
ている。しかし、ゲート電極台ドレイン電極間の距離の
増加に伴ってドレイン側の寄生抵抗が増大し、ＦＥＴの
゛上流駆動ずｔ力が低下するという問題が生じる。
ため、第４図（ｅ）に示すように、埋め込みバリア層を
形成するとともに、ゲート電極・ドレイン電極間の距離
をゲート電極・ソース電極間の距離よりも長くした非対
称構造のＦＥＴが提案されており、一応の改善が見られ
ている。しかし、ゲート電極台ドレイン電極間の距離の
増加に伴ってドレイン側の寄生抵抗が増大し、ＦＥＴの
゛上流駆動ずｔ力が低下するという問題が生じる。
本発明は、従来の埋め込みバリア層９を形成する工程に
加えて、第１図に示すようにソース側部分のみを覆うレ
ジスト１ｉｌＯのマスクを用いてバリア層９と同導電型
不純物原子を注入し、ドレイン領域に隣接する部分に、
より高濃度のバリア層１１を形成する。
加えて、第１図に示すようにソース側部分のみを覆うレ
ジスト１ｉｌＯのマスクを用いてバリア層９と同導電型
不純物原子を注入し、ドレイン領域に隣接する部分に、
より高濃度のバリア層１１を形成する。
本発明によるＦＥＴは、ドレイン領域に隣接する部分で
不純物濃度が高くなった埋め込み形成バリア層１１をチ
ャネル層の下部にもつ構造になる。このためドレイン電
圧による電界は、ドレイン領域近くに集中することにな
るので、チャネル層４の下部のポテンシャルを変調する
ことによるＶｔｈ変動の影響は除去される。
不純物濃度が高くなった埋め込み形成バリア層１１をチ
ャネル層の下部にもつ構造になる。このためドレイン電
圧による電界は、ドレイン領域近くに集中することにな
るので、チャネル層４の下部のポテンシャルを変調する
ことによるＶｔｈ変動の影響は除去される。
また通常、ドレイン電極は正の電圧を印加されるため、
高濃度埋め込みバリア層１１はほぼ完全に空乏化され、
寄生容量は十分に小さくなる。
高濃度埋め込みバリア層１１はほぼ完全に空乏化され、
寄生容量は十分に小さくなる。
次に図を参照しながら本発明の実施例について説明する
。第２図は本発明の実施例に係る半導体装置の製造工程
を示す図である。
。第２図は本発明の実施例に係る半導体装置の製造工程
を示す図である。
（１）まず半絶縁性のＧａＡｓ基板１の上にレジスト膜
１２を被着した後に、該レジスト膜をパターニングする
０次いでレジスト１ｌＱ１２をマスクとして、例えば６
０ＫｅＶ、１．５Ｘ１０’２ｃｍ−２のＳｉ・イオンを
注入して基板ｌの表面にｎ型チャネル層４を形成する（
同図（ａ））。
１２を被着した後に、該レジスト膜をパターニングする
０次いでレジスト１ｌＱ１２をマスクとして、例えば６
０ＫｅＶ、１．５Ｘ１０’２ｃｍ−２のＳｉ・イオンを
注入して基板ｌの表面にｎ型チャネル層４を形成する（
同図（ａ））。
（２）次いで同じレジスト膜１２をマスクとして、例え
ば７０ＫｅＶ、ｌＸ１０１２ｃｍ−２のＢｅ・ イオン
を注入してｎ型チャネル層４の下゛にｐ型バリア層９を
形成する（同図（ｂ））、この後、レジスト膜１２を除
去し、不図示の膜厚１０００人のＡ文Ｎキャップ層を被
着した後に。
ば７０ＫｅＶ、ｌＸ１０１２ｃｍ−２のＢｅ・ イオン
を注入してｎ型チャネル層４の下゛にｐ型バリア層９を
形成する（同図（ｂ））、この後、レジスト膜１２を除
去し、不図示の膜厚１０００人のＡ文Ｎキャップ層を被
着した後に。
８５０℃で１０分間の７ニール処理を施すことにより、
チャネル層４およびバリア層９内の注入イオンを活性化
する。
チャネル層４およびバリア層９内の注入イオンを活性化
する。
（３）次にチャネル層４の上にスパッタ法により膜厚５
ｏｏｏ人のＷＳｉ膜を形成した後、ＣＦ４プラズマＲＩ
Ｅ加工によりパターニングして高耐熱ゲート電極７を形
成する（同図（Ｃ））。
ｏｏｏ人のＷＳｉ膜を形成した後、ＣＦ４プラズマＲＩ
Ｅ加工によりパターニングして高耐熱ゲート電極７を形
成する（同図（Ｃ））。
（４）次いでレジス）［１３およびゲート電極７をマス
クとして、例えば１７５ＫｅＶ、１ 。
クとして、例えば１７５ＫｅＶ、１ 。
７Ｘ１０１ｃｍ−２のＳｉｏ イオンを注入してソー
ス・ドレイン２，３用のｎ型領域を形成する（同図（ｄ
））。
ス・ドレイン２，３用のｎ型領域を形成する（同図（ｄ
））。
（５）次にレジスト膜１４を被着した後に該レジスト膜
ヲパターニングし、レジスト膜１４およびゲート電極７
をマスクとして、例えば７０ＫｅＶでｌＸｌ０１２ｃｍ
−２のＢｅ・ イオンを注入する。
ヲパターニングし、レジスト膜１４およびゲート電極７
をマスクとして、例えば７０ＫｅＶでｌＸｌ０１２ｃｍ
−２のＢｅ・ イオンを注入する。
この後レジスト膜１４を除去し、不図示の膜厚１ｏｏｏ
人のＡｆＬＮキャップ層を被着して７５０℃で１５分間
の７ニール処理を施す、これによりＳｉｏ イオンが活
性化してソース・ドレイン２．３が形成されるとともに
、Ｂｅ” イオンが活性化してドレイン３の近傍にのみ
高濃度のｐ５！バリア層１１が形成される（同図（ｅ）
。
人のＡｆＬＮキャップ層を被着して７５０℃で１５分間
の７ニール処理を施す、これによりＳｉｏ イオンが活
性化してソース・ドレイン２．３が形成されるとともに
、Ｂｅ” イオンが活性化してドレイン３の近傍にのみ
高濃度のｐ５！バリア層１１が形成される（同図（ｅ）
。
（６）次いで膜厚３０００ＡのＳｉＮ膜からなる層間絶
縁膜１５を形成した後にコンタクト用の窓を形成し、更
にＡｕＧｅ／Ａｕ膜からなるソース−ドレイン電極５，
６を形成することにより所定のＦＥＴが完成する（同図
（ｅ））。
縁膜１５を形成した後にコンタクト用の窓を形成し、更
にＡｕＧｅ／Ａｕ膜からなるソース−ドレイン電極５，
６を形成することにより所定のＦＥＴが完成する（同図
（ｅ））。
同図（ｅ）に示すように１本発明の実施例によればゲー
ト電極７およびレジスト膜１４をマスクとしてＢｅ・イ
オンを注入することにより、ドレイン３に隣接して高濃
度のバリア層１１を形成することができる。
ト電極７およびレジスト膜１４をマスクとしてＢｅ・イ
オンを注入することにより、ドレイン３に隣接して高濃
度のバリア層１１を形成することができる。
このため本発明の実施例によって製造されたＦＥＴは、
チャネル層４の下側にバリア層９が設けられているので
、実効的なチャネル層の厚さが増加するのを防止してＶ
ｔｈの変動やＶｔＪの大きさがばらつくのを抑えること
が可能となる。
チャネル層４の下側にバリア層９が設けられているので
、実効的なチャネル層の厚さが増加するのを防止してＶ
ｔｈの変動やＶｔＪの大きさがばらつくのを抑えること
が可能となる。
特に実施例によれば高濃度のバリア層１１をドレイン３
の近傍に設けてドレイン電圧による影響を防止している
ので、ＦＥＴのゲート長を短くした場合にもドレイン電
圧によるＶＬｈの変動を抑えることができる。すなわち
ドレイン電圧の変化に伴ってＶｔｈが変動して回路が誤
動作する従来の問題点を解決することができる。なおチ
ャネル層４に隣接するバリア層９の濃度は比較的低いの
で、寄生容量は小さい、従って該ＦＥＴは短チヤネル化
により所望の高速動作を行うことが可能となる。
の近傍に設けてドレイン電圧による影響を防止している
ので、ＦＥＴのゲート長を短くした場合にもドレイン電
圧によるＶＬｈの変動を抑えることができる。すなわち
ドレイン電圧の変化に伴ってＶｔｈが変動して回路が誤
動作する従来の問題点を解決することができる。なおチ
ャネル層４に隣接するバリア層９の濃度は比較的低いの
で、寄生容量は小さい、従って該ＦＥＴは短チヤネル化
により所望の高速動作を行うことが可能となる。
第３図（ａ）は本発明の製造方法によって実際に作成し
たｎチャネル型ＧａＡｇＭ Ｅ Ｓ Ｆ Ｅ Ｔのｖｔ
ｈのゲート長（Ｌｇ）依存性を示す図である。
たｎチャネル型ＧａＡｇＭ Ｅ Ｓ Ｆ Ｅ Ｔのｖｔ
ｈのゲート長（Ｌｇ）依存性を示す図である。
図示するように、Ｌｇに対するＶＬｈの変動率（ΔＶｔ
ｈ ／ ΔＬ ｑ ）は、Ｌｇ ＝０．５ＪＬｍで比較
すると、従来例のＦＥＴ （破線）では１９０ｍＶ１０
．２ｇｍであるのに対し、本発明のＦＥＴ （実ＳＱ）
では４０ｍＶ１０．２ｐｍと、約５倍の制御性が得られ
ている。
ｈ ／ ΔＬ ｑ ）は、Ｌｇ ＝０．５ＪＬｍで比較
すると、従来例のＦＥＴ （破線）では１９０ｍＶ１０
．２ｇｍであるのに対し、本発明のＦＥＴ （実ＳＱ）
では４０ｍＶ１０．２ｐｍと、約５倍の制御性が得られ
ている。
また第３図（ｂ）はＶｔｈのドレイン電圧依存性を説明
する図である。この場合にも、ドレイン電圧に対するｖ
ｔｈの変動率（ΔＶｔｈ ／ΔＶＯは従来例のＦＥＴ
（破線）では０．５であるのに対し、末完ＩＪＪのＦＥ
Ｔ （実線〕では０．０５となっており、極めて変動の
少ない安定な特性が得られている。
する図である。この場合にも、ドレイン電圧に対するｖ
ｔｈの変動率（ΔＶｔｈ ／ΔＶＯは従来例のＦＥＴ
（破線）では０．５であるのに対し、末完ＩＪＪのＦＥ
Ｔ （実線〕では０．０５となっており、極めて変動の
少ない安定な特性が得られている。
以上説明したように、本発明によればドレイン領域近傍
に高濃度のバリア層が設けられているので、ドレイン電
圧によって実効的なチャネル層の厚さが変動するのを抑
えることができる。このためゲート長を短くした場合に
もＦＥＴのＶＬｈは安定である。またチャネル層の下に
バリア層を設けてＶｌｈのバラツキやＶｔｈの変動を防
止しているが、このバリア層の不純物濃度は比較的低い
ので寄生容量も小さく、従ってＦＥＴの高速動作を維持
することができる。
に高濃度のバリア層が設けられているので、ドレイン電
圧によって実効的なチャネル層の厚さが変動するのを抑
えることができる。このためゲート長を短くした場合に
もＦＥＴのＶＬｈは安定である。またチャネル層の下に
バリア層を設けてＶｌｈのバラツキやＶｔｈの変動を防
止しているが、このバリア層の不純物濃度は比較的低い
ので寄生容量も小さく、従ってＦＥＴの高速動作を維持
することができる。
第１図は本発明の製造方法の原理説ＩＪＩ図、第２図は
本発明の実施例に係る製造方法を説４１する図、 第３図は末完■」の製造方法によって作成されたＦＥＴ
と従来例の製造方法によって作成されたＦＥＴの特性を
示す図、 第４図は従来例の製造方法を説明する図である。 （符号の説１！１） １・・・基板。 ２・・・ソース、 ３・・・ドレイン。 ４・・・チャネル層。 ５・・・ソース電極、 ６・・・ドレイン電極。 ７・・・ゲート電極。 ８・・・空乏層、 ９・・・バリア層。 １０．１２〜１４・・・レジスト膜、 １１・・−高濃度バリア層。 １５・・・層間絶縁ＩＫＩ＃ ４′″′！！！８５Ｐ Ｒ＊ Ｊ’ｒ−ｆｒ吐″、２：
′？ ト ′ｔ’Ｘ１ ：フ ェ ア ＼ ＢＬ士 （ｌｒン 」）ζ５士ニー・日り下）ｊｌりざｔ、イ１チ１］Ｃド
ヂ「く言つ同第２図（モめ匍 （α） ０ １ ２ ３ Ｖｏ（Ｖ）
ＣＩ−） 本文）月のＦＥＴめ１斗１２ 第 ３ 図 哨寸
本発明の実施例に係る製造方法を説４１する図、 第３図は末完■」の製造方法によって作成されたＦＥＴ
と従来例の製造方法によって作成されたＦＥＴの特性を
示す図、 第４図は従来例の製造方法を説明する図である。 （符号の説１！１） １・・・基板。 ２・・・ソース、 ３・・・ドレイン。 ４・・・チャネル層。 ５・・・ソース電極、 ６・・・ドレイン電極。 ７・・・ゲート電極。 ８・・・空乏層、 ９・・・バリア層。 １０．１２〜１４・・・レジスト膜、 １１・・−高濃度バリア層。 １５・・・層間絶縁ＩＫＩ＃ ４′″′！！！８５Ｐ Ｒ＊ Ｊ’ｒ−ｆｒ吐″、２：
′？ ト ′ｔ’Ｘ１ ：フ ェ ア ＼ ＢＬ士 （ｌｒン 」）ζ５士ニー・日り下）ｊｌりざｔ、イ１チ１］Ｃド
ヂ「く言つ同第２図（モめ匍 （α） ０ １ ２ ３ Ｖｏ（Ｖ）
ＣＩ−） 本文）月のＦＥＴめ１斗１２ 第 ３ 図 哨寸
Claims (1)
- 【特許請求の範囲】 半導体基板表面に一導電型の能動層を形成する工程と、 前記能動層に隣接し、該能動層よりも深い領域に反対導
電型の第１のバリア層を形成する工程と、 前記能動層上にゲート電極を形成する工程と、前記ゲー
ト電極の両側にソース・ドレイン領域を形成する工程と
、 前記ドレイン領域に隣接する領域に反対導電型の不純物
イオンを注入することにより該第１のバリア層よりも高
濃度の第２のバリア層を形成することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22265586A JPS6378574A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22265586A JPS6378574A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378574A true JPS6378574A (ja) | 1988-04-08 |
Family
ID=16785853
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22265586A Pending JPS6378574A (ja) | 1986-09-20 | 1986-09-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378574A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744371A (en) * | 1996-10-01 | 1998-04-28 | Kadosh; Daniel | Asymmetrical p-channel transistor having a boron migration barrier and LDD implant only in the drain region |
| US5893739A (en) * | 1996-10-01 | 1999-04-13 | Advanced Micro Devices, Inc. | Asymmetrical P-channel transistor having a boron migration barrier and a selectively formed sidewall spacer |
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-
1986
- 1986-09-20 JP JP22265586A patent/JPS6378574A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744371A (en) * | 1996-10-01 | 1998-04-28 | Kadosh; Daniel | Asymmetrical p-channel transistor having a boron migration barrier and LDD implant only in the drain region |
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