JPS62286265A - 絶縁ゲ−ト型半導体装置およびその製造方法 - Google Patents

絶縁ゲ−ト型半導体装置およびその製造方法

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JPS62286265A
JPS62286265A JP61130661A JP13066186A JPS62286265A JP S62286265 A JPS62286265 A JP S62286265A JP 61130661 A JP61130661 A JP 61130661A JP 13066186 A JP13066186 A JP 13066186A JP S62286265 A JPS62286265 A JP S62286265A
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    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ３、発明の詳細な説明 ［発明の目的］ （産業上の利用分野） この発明は、微細化された絶縁ゲート型トランジスタを
用いて構成される絶縁ゲート型半導体装置およびその製
造方法に関する。
（従来の技術） 半導体装置の分野において、〜１０Ｓ型集積回路の素子
の微細化には目覚ましいものがある。特に、Ｍｏ８　ｌ
−ランジスタのスイッチング速度の改善の１！！点から
チャネル長の縮小化が図られている。
しかしながら、チャネル長が縮小されるのに伴い、素子
特性の面から次のような間頂が生じている。
まず、一つにはチャネル長が減少するにつれて短チヤネ
ル傾城でのトランジスタの閾値電圧が浅くなる、いわゆ
るショートチャネル効果が生じる。
具体的には、ゲートチャネル艮しと閾値電圧ｖｔｈとの
関係を示す第７図の特性曲線図のように、短チヤネル傾
城でトランジスタの閾値電圧ｔｈが急激に低下し、素子
の製造工程での僅かな変化によって閾値電圧が大幅に変
動する。これはソース、ドレイン領域間の間隔が短くな
るため、チャネル領域おいて、ソース、トレイン領域の
近傍に生じる空乏層の影響が無視できなくなり、その結
果、実効的にチャネル領域表面を反転させるに要するゲ
ート電圧が低くなることにより説明される。一般に、チ
ャネル領域を形成する基板の電位はソース領域の電位と
等しいか、もしくは非常に近いので、ソース、ドレイン
領域間の電界は集中的にドレイン領域近傍のチャネル領
域表面で強くなる。従って、閾ｉ電圧の低下に及ぼす影
響もこの部分で最も強くなる。
また、チャネル長が減少するにつれ、ソース、ドレイン
領域間に印加される電圧によりチャネル領域に生じる電
界が強くなり、その結果、チャネル電流によりインパク
トアイオニピージョンの起こる確率が大きくなる。この
インパクトアイオニピージョンで発生するニレクロンま
たはホールの一部は、半導体基板とゲート絶縁物間のエ
ネルギー障壁を越えてゲート絶縁物の中に飛込み、ゲー
ト電極に流れ出してゲート電流を生じさせるが、その一
部はゲート絶縁物内にトラップされて溜る。
これによりトランジスタの閾値電圧の変動、あるいはチ
ャネルコンダクタンスの変化等、トランジスタの動作特
性が変化し、デバイスの信頼性を損う大きな原因となる
。しかるにソース、トレイン領域間の電界は集中的にド
レイン領域近傍のチャネル領域で強くなるため、インパ
クトアイオニピージョンは主としてこの領域で起こる。
このようなことから、第８図の断面図に示すように、ト
レイン領域を形成する不純ｍ領域のうちチャネル領域に
近い領域に不純ｖＪＪ濃度が比較的低い領域を設けたＬ
ＤＤ　（ライトリ−・ドープド・ドレイン）構造のＭＯ
Ｓトランジスタが開発されている。すなわち、第８図に
おいて８０は例えばＰ型の半導木基板であり、この基板
８０中のフィールド絶縁、暎８１で分離された素子領域
にはソース領域となるＮ型不純物拡散領域８２と８３、
ドレイン領域となるＮ型不純物拡散領域８４と８５が互
いに分離して設けられている。ここでソース、ドレイン
［を構成するＮ型不純物拡散領域８２ないし８５のうち
、領域８２と８４は比較的不純物濃度が高いＮ＋型領領
域あり、その濃度は例えば〜１０２０ｃｍ’程度にされ
ている。これに対して領域８３と８５は比較的不純物濃
度が低いＮ−型領域であり、その濃度は例えば〜１０”
ｃｔｘ’程度にされている。これらソース、ドレイン領
域間の基板８０上にはゲート絶縁膜８６を介してゲート
電極８７が設けられている。そして全面に層間絶縁膜８
８が設けられると共に、この絶縁膜８８上にはコンタク
トホール８９を介して前記ソース、トレイン領１ｔＸ８
２．８４それぞれと接続されるアルミニュームによる配
線９０が設けられている。
このような構造のＭｏＳトランジスタでは、チせネル領
域に接する部分のドレイン領域が不純物濃度の低いＮ型
不純物拡散領域８５にされているので、ソース、ドレイ
ン間に印加される電圧の一部をこの部分で受は持つこと
ができ、ドレイン領域近傍のチャネル領域に集中してい
た電界を弱めることができる。従って、上記のようなチ
ャネル長の減少による閾値電圧の変ｖＪやデバイスの信
頼性を改善することができる。
しかしながら、第８図のような構造のＭＯＳトランジス
タにあっては、チャネルｆＷ［に接するソース、ドレイ
ン領域が低濃度の不純物拡散領域で構成されているため
、必然的にその部分の抵抗値が高くなる。このため、ト
ランジスタのスイッチング速度が低下し、高速性を損う
原因となる。このトランジスタのソース、ドレイン領域
の低濃度化による抵抗値の増大現象は、特にトランジス
タが何段にもわたって直列接続された場合に著しく、動
作速度を大幅に低下させることになる。
第９図は、上記のようにソース、ドレイン領域それぞれ
が高ａｒｘ、拡散領域と低濃度拡散領域とで構成された
２個のエンハンスメント型ＮチャネルＭＯＳトランジス
タ　１０１および１０２と、負荷用のデプレッション型
Ｎチャネル〜１０Ｓトランジスタ１０３を用いて２人力
のＮＡＮＤ回路を構成した場合の素子構造を示す断面図
である。図において１１０はＰ型半導体基板、１１１お
よび１１２は一方のＭＯ８Ｉ−ランジスタ　１０２のソ
ース領域を構成する高濃度および低濃度のＮ型不純物拡
散ｆ！４域、１１３および１１４はこのＭＯＳトランジ
スタ　１０２のドレイン領域を構成する高濃度および低
濃度のＮ型不純物拡散ｇＡ域、　１１５はこのＭＯＳト
ランジスタ＋０２のゲート電極、１１６および１１７は
他方のＭＯＳトランジスタ　１０１のソース領域を構成
する高濃度および低濃度のＮ型不純物拡散領域、１１８
および１１９はこのＭＯＳトランジスタ　１０１のドレ
イン領域を構成する高濃度および低濃度のＮ型不純物拡
散領域、　１２０はこのＭＯＳトランジスタ１０１のゲ
ート′！１１極、１２１は負荷用のＭＯＳトランジスタ
　１０３のソースｆａ域であるＮ型不純物拡散領域、　
１２２はこのＭＯＳトランジスタ　１０３のドレイン領
域であるＮ型不純物拡散領域、１２３はこのＭＯＳトラ
ンジスタ　１０３のチャネル拡散領域、１２４はゲート
電極である。そして上記Ｎ型不純物拡散領域１２２は高
電位の電源電圧Ｖｆ）Ｄに、Ｎ型不純物拡散領域１１１
は低電位の電源電圧Ｖｓｓにそれぞれ接続され、ゲート
電極１２０．１１５には入力信号Ａ１、Ａ２がそれぞれ
入力され、Ｎ型不純物拡散領域１１３と　１１６が共通
接続され、ざらにゲート電極１２４とＮ型不純物拡散領
域１２１および１１８が共通接続されてここから上記入
力信号Ａ１、Ａ２に応じた論理の出力信号ｖｏｕｔが取
り出されるようになっている。
このような素子構造を持つ２人力ＮＡＮＤ回路の等何回
路を第１０図に示す。第１０図において、：′ｖ１０Ｓ
トランジスタ　１０１、１０２のソース、トＬ／インに
三角印を付した箇所が上記のような低Ｉｌ！度Ｎ型不純
物拡散領域を持つ構造にされ、この部分で抵抗値が高く
なっている。この２人力Ｎ　Ａ　Ｎ　Ｄ回路では、入力
信号Ａ１、Ａ２として例えば゛０°ルベルまたは゛１″
レベルの論理レベルに対応してＶｓｓまたはｏｏの電圧
が入力され、出力信号ｖｏｕｔとして両入力信＠Ａ１、
Ａ２のＮＡＮＤ論理信号が出力される。すなわち、電源
電圧Ｖｏｏ、■ＢＢとして例えば通常の５ＶおよびＯＶ
が使用される場合、信号Ａ１をゲート入力とするエンハ
ンスメン１〜型ＭＯ’Ｓトランジスタ　１０１のトレイ
ン領域側には、デプレッション型ＭＯＳトランジスタ　
１０３を介して５ｖの電圧が印加され、入力信号Ａ１．
Ａ２の論理レベルに応じてＭＯＳトランジスタ　１０１
．１０２が導通制御され、〜１０Ｓトランジスタ　１０
１．１０２が共に導通した場合には出力信号ｖｏｕｔと
して０■が出力され、ＭＯＳトランジスタ　１０１．１
０２のうちいずれか一方が非導通の場合には出力信号Ｖ
ｏｕｔとして５■が出力される。ここで上記両ＭＯＳト
ランジスタ　１０１．１０２はそれぞれＬＤＤ構造にさ
れているので、各ソース、ドレイン領域部分でそれぞれ
高い抵抗値を持つことになる。そしてこれら抵抗は信号
■Ｏｕｔの出力端子とＶｓｓとの間に直列接続されるこ
とになり、これらの抵抗はＶＯｕｔが例えば５ｖからＯ
Ｖに変化する時の時定数を大きくする。
従って、このＮＡＮＤ回路の動作速度は著しく低下する
ことになる。この速度低下は、信号ｖｏｕｃの出力端子
とＶｓｓとの間に直列接続されるＭＯＳトランジスタの
数が増加するのに伴って増す。このようなことはデプレ
ッション型の負荷用ＭｏＳトランジスタを使用する回路
のみならず、高電位の電［！圧ＶＯＯ側にＰチャネルＭ
ＯＳトランジスタを設けるようにしたＣＭＯ８ＩＩ造の
回路でも同様である。
（発明が解決しようとする問題点） 上述したように、従来の絶縁ゲート型半導体装置は、微
細化すると各トランジスタの特性を損ったり、動作速度
が低下したりする欠点がある。
この発明は上記のような事情を考慮してなされたもので
あり、その目的とするところは、微細化された絶縁ゲー
ト型トランジスタを使用する半導体装置において、各ト
ランジスタの特性を損うことなしに動作速度の向上を図
ることができる絶縁ゲート型半導体装ＭＩ３よびその製
造方法を提供することにある。
［発明の構成］ （問題点を解決するための手段と作用）この発明では、
出力端子に直接に接続されたＮチャネルトランジスタの
ドレイン領域の一部を不純物濃度が比較的低い第１の拡
散領域で構成し、このＮチャネルトランジスタのソース
領域を不純ｖＡ濃度が上記第１の拡散領域より比較的高
い第２の拡散領域で構成し、このＮチャネルトランジス
タと低電位との間に接続される他のＮチャネルトランジ
スタのドレイン領域およびソース領域それぞれを上記第
２の拡散領域で構成するようにしている。
すなわち、微細化された絶縁ゲート型トランジスタにお
いて、インパクトアイオニゼーションが問題となるのは
トレイン領域に高電位である電源電圧が直接印加される
部分のみであることに着目し、高電位の電８１！圧が直
接印加される位置である出力端子に直接に接続されたＮ
チャネルトランジスタのドレイン領域の一部を不純物濃
度が比較的低い拡散領域で構成することにより、出力端
子と低電位の電源との間に挿入される抵抗の値を大幅に
減少させ、これにより回路の１７１作速度合向上させる
ようにしている。
（実厖例） 以下、この発明の一実施例について図面を参照してを説
明する。第１図はこの発明による絶縁ゲート型半導体装
置の素子構造を示す断面図で、この発明を２人力ＮＡＮ
Ｄ回路に適用したものである。図において、１０はＰ型
半導体基板である。この基板１０はフィールド絶縁１１
１１で分離され、三箇所の素子頭ｗｔ１２．１３．１４
が形成されている。このうち一つの素子領域１２には不
純物濃度が比較的高くされ、ＭＯＳトランジスタのソー
ス、ドレイン領域となる一対のＮ型不純物拡散領域１５
および１６が互いに分離して形成され、ざらにＮ型不純
物領域１５および１６のチャネル領域側には、これらの
領域に接するように不純物濃度が比較的低く設定された
Ｎ型下ＷＡ物拡散領域１５Ｂおよび１６［３が形成され
ている。これらａ域１５および１６間の基板１０上には
図示しないゲート絶縁膜を介してゲート電極１７が設け
られている。素子１ｉ１ｉ１３には、不純物濃度が比較
的高くされ、ＭＯＳトランジスタのソース、ドレイン領
域となる一対のＮ型不純物拡散領［１８および１９が互
いに分離して形成され、さらにドレイン領域となる一方
のＮ型不純物拡散領域１つのチャネル領域側には、この
領域１９と接するように、ドレイン領域の一部となり不
純物濃度が比較的低くされたＮ型不純物拡散領域２０が
形成されている。
また、ソース領域となる一方の不純物拡散領域１８のチ
ャネル側にはこの領域１８と接するようにＮ型不純物拡
散領域１８Ｂが形成されている。そして上記第１ａ１８
および２０間の基板１０上には、図示しないゲート絶縁
膜を介してゲート電極２１が設けられている。さらに残
りの素子領域１４には、不純物濃度が比較的高くされ、
ＭＯＳ　ｔ−ランジスタのソース、ドレイン領域となる
一対のＮ型不純物拡散領域２２および２３が互いに分離
して形成されている。上記両領域２２と２３間の基板１
０には、基板と逆導電型、すなわちＮ型の不純物拡散領
域２４が形成されている。また領域２２および２３間の
基板１０上には、図示しないゲート絶縁膜を介してゲー
ト電極２５が設けられている。ここで上記各Ｎ型不純物
拡散領域のうち、領域１５．１６．１８．１９．２２．
２３は不純物濃度が比較的高く設定されており、その１
度が例えば〜１０２０α゛３程度にされ、上記Ｎ型不純
物拡散領域２０は不純物濃度が比較的低く設定され、そ
のａ度が例えば〜１０１８ｃｍ”程度にされており、上
記Ｎ型不純物拡散領域１５８．１６Ｂ、　１８Ｂは不純
物ｍ度が比較的低く設定され、その濃度が例えば〜ＩＱ
！！乍゛３程度に設定されている。
そして、上記Ｎ型不純物拡散領域２３＆ｚ高電位の電源
電圧Ｖｏｏに、Ｎ型不純物拡散領域１５は低電位の電源
電圧Ｖｓｓにそれぞれ接続され、ゲート電Ｎｉ２１．１
７には入力信号ＡＩ、Ａ２がそれぞれ入力され、Ｎ型不
純物拡散領域１６と１８が共通接続され、ざらにゲート
電極２５とＮ型不純物拡散領域２２および１９が共通接
続されてここから上記入力信号Ａ１、Ａ２に応じた論理
の出力信号ＶＯｕｔが取り出されるようになっている。
第２図は、上記実施例半導体装置の等価回路図である。
図においてＭＯＳトランジスタ３１は前記素子領域１３
に形成され、ゲートに信＠Ａ１が供給されるエンハンス
メント型のものであり、同様にＭＯＳトランジスタ３２
は前記素子領域１２に形成され、ゲートに信号Ａ２が供
給されるエンハンスメント型のものであり、さらにＭＯ
Ｓトランジスタ３３は前記素子領域１４に形成され、ゲ
ートがソースに接続された負荷用のデプレッション型の
ものである。
このような２人力ＮＡＮＤ回路において、図中丸印を付
して示すように、出力信号ｖｏｕｔの端子に直接接続さ
れているＮチャネルＭＯＳトランジスタ３１のドレイン
のみが上記のような不純物濃度が比較的低く設定された
Ｎ型不純物拡散領域２０を持つｔｉ造にされ、図中四角
中を付して示したソースならびにドレインのチャネル領
域に接した部分は上記Ｎ型不純物拡散領域２０よりも約
−桁濃度を高くしたＮ型不純物拡散領域１５Ｂ、　１６
８．１８８を持つ構造にされ、Ｎ型不純物拡散領域２０
でのみ抵抗値が高くなっている。このため、信号ＯＵｔ
の出力端子とＶｓｓとの間に接続される抵抗は主として
Ｎ型不純物拡散領域２０に起因するもののみとなり、例
えばＶｏｕｒを５ＶからＯｖに変化させる際の時定数を
従来よりも十分に小さくすることができる。従って、動
作の高速化を達成することができる。また、Ｎ型不純物
拡散領域１５Ｂ、　１６Ｂ。
１８Ｂは、Ｎ型子Ｉｉ！ｉ物拡散領域１５．１６．１８
．１９．２２゜２３よりも低濃度の不純物拡散層で構成
されるため、後工程での熱処理工程による不純物の拡散
が抑えられ浅い接合が実現されるため、素子の微細化に
取り有利となる。
さらに、トランジスタの微細化によるドレイン領域近隣
でのインパクトアイオニゼーションによる特性の劣化が
最も問題になる出力信号ｙｏｕｔにＭ接１妾続されたＭ
ＯＳトランジスタ３１については、そのトレイン領域が
低３１度のＮ型不純物拡散領域２０によるＬＤＤｔＭ造
にされており、ホットキャリアによる劣化の少ないＲ通
な構造にされているので、ホットキャリアの発生による
信頼性の低下を防止することができる。
第３図は、上記実施例の装置を３人力ＮＡＮＤ回路に実
施した場合の等価回路図である。この実施例による回路
では、前記第２図回路における信号Ａ２がゲートに供給
されるＭｏＳトランジスタ３２とＶｓｅとの間に、ソー
ス、トレイン領域がＭＯＳトランジスタ３２と同様に高
濃度（１０２０α３）のＮ型不純物拡散領域とチャネル
に接続される比較的低濃度（１０１９ｃｍ　’３　）の
Ｎ型不純物拡散領域とで構成されたエンハンスメント型
のベチャネル〜１０Ｓトランジスタ３４を挿入し、この
ＭＯＳトランジスタ３４のゲートに入力信＠Ａ３を供給
するようにしたものである。この場合にも信号ｖｏｕｔ
の出力端子とＶｓｓとの間に接続される抵抗は〜１０Ｓ
トランジスタ３１のドレイン部分のＮ型不純物拡散領域
２０に起因する抵抗だけが高くなり、ｖｏｕｔを例えば
５Ｖから○Ｖに変化させる時の時定数を従来よりも十分
に小さくすることができ、これにより動作の高速化を達
成することができる。さらにトランジスタの微細化によ
るドレイン領域近傍でのインパクトアイオニゼーション
による特性の劣化についても、この問題が最も大きい出
力信号ｖｏｕｃに直接に接続されたＭＯＳトランジスタ
３１については、そのドレイン領域がＮ型不純物拡散領
域２０で構成されたＬＤＤ構造にされているので、ホッ
トキャリアの発生による信頼性の低下を防止する口とが
できる。なお、前述したように信号ＶＯＵｔの出力端子
とＶｓｓとの間に接続される抵抗は主としてＮ型不純物
拡散領域２０に起因するので、前記第２図および第３図
において、トランジスタ３１．３２および３４のソース
領域側の低濃度不純物拡散領域をドレイン領域側の低濃
度不純物拡散領域の不純物濃度より高く設定しても同じ
効果が得られる。
第４図はこの発明に係る絶縁ゲート型半導体装置の他の
実施例による素子構造を示す断面図あり、この発明を２
人力の０ＭＯ３−ＮＡＮＤ回路に実施したものである。
この実施例装置でもＰ型半導体基板４０が使用され、こ
の基板４０にはＮウェル頭載４１が形成されている。上
記Ｐ型の基板４０にはフィールド絶縁１１１４２で分離
された二箇所の素子領域４３．４４が形成されている。
このうち一つの素子領域４３には不純物濃度が比較的低
く設定されたＮ型不純物拡散領域４５Ｂおよび４６ｊ３
が形成され、〜１０Ｓトランジスタのソース、ドレイン
［どなる一対の高濃度のＮ型不純物拡散領域４５および
４６が互いに分離して形成されている。これら領域４５
および４６間のチャネル領域側には、不純物１度が比較
的低く設定されたＮ型不純物拡散領域４５Ｂおよび４６
Ｂが形成されている。これら領域４５および４６間の基
板４０上には図示しないゲート絶縁膜を介してゲート電
極４７が設けられている。もう一つの素子領域４４には
、不純物濃度が比較的高くされ、ＭＯＳトランジスタの
ソース、ドレイン領域となる一対のＮ型不純物拡散領域
４８．４９がそれぞれ分離して形成され、ざらにドレイ
ン領域となる上記Ｎ型不純物拡散領域４９のチャネル領
域側にはこの領域４９と接するように、ドレイン領域の
一部となり不純物１度が比較的低く設定されたＮ型不純
物拡散領域５１が形成されている。ざらにソース領域と
なるＮ型不純物拡散領域４９３のチャネル領域側には、
Ｎ型不純物拡散領域４８３が形成されている。
そして上記領域４８［３；！３よび５１間の基板４０上
には図示しないゲート絶縁膜を介してゲート電極５２が
設けられている。ここで上記各Ｎ型不純物拡散領域のう
ち、領域４５．４６．４８．４９の不純物濃度は例えば
〜１０”ｃＩＲ’程度にされ、上記Ｎ型不純物拡散領域
５１の不純物濃度は例えば〜１０１８ｃｍ”程度にされ
ており、上記Ｎ型不純物拡散領１ｄ４５［３゜４６８．
４．８Ｂの不純物濃度は例えば〜１０”　ａｓ”程度に
設定されている。
上記Ｎウェル領域４１には、フィールド絶縁膜４２で分
離された二箇所の素子領域５３．５４が形成されている
。このうち一つの素子領域５３にはＭＯＳトランジスタ
のソース、ドレイン１ｍとなる一対のＰ型不純物拡散領
域５５．５６がそれぞれ分離して形成されている。上記
領域５５および５６間のＮウェル領域４１上には、図示
しないゲート絶縁膜を介してゲート型１ｉ５８が設けら
れている。もう一つの素子領域５４にもＭＯＳトランジ
スタのソース、ドレイン領域となる一対のＰ型不純物拡
散Ｗ４域５９および６０が互いに分離して形成さ、れて
いる。そして上記領域５９および６０間のＮウェル領域
４１上には、図示しないゲート絶縁膜を介してゲート電
極６１が設けられている。
上記Ｐ型不純物拡散領域５９．５５はそれぞれ高電位の
電源電圧ＶＤＯに、Ｎ型不純物拡散領域４５は低電位の
電＃ｉ電圧Ｖｓｓに接続され、ゲート電極６１および５
２には入力信号Ａ１が、ゲート電極５８および４７には
入力信号Ａ２がそれぞれ入力され、ざらにＮ型不純物拡
散領域４６と４８が共通接続され、Ｎ型不純物拡散Ｗ４
域４９とＰ型不純物拡散領域５６と６０が共通接続され
、ここから上記入力信号Ａ１、Ａ２に応じた論理の出力
信＠　ｖｏｕｔが取り出される。
第５図は、上記実施例半導体装置の等価回路図である。
図においてＭｏＳトランジスタ７１は前記素子＠戚４４
に形成され、ゲートに入力信＠Ａ１が供給されるエンハ
ンスメント型でＮチャネルのものであり、ＭＯＳトラン
ジスタ７２は前記素子領域４３に形成され、ゲートに入
力信ＱＡ２が供給されるエンハンスメント型でＮチャネ
ルのものであり、さらにＭ　ＯＳ　’ｒ−ランジスタフ
３は前記素子領域５４に形成され、ゲートに入力信号Ａ
１が供給されるエンハンスメント型でＰチャネルのもの
であり、ＭＯＳトランジスタ７４は前記素子領域５３に
形成され、ゲートに入力信号Ａ２が供給されるエンハン
スメン１〜型でＰチャネルのものである。
このような２人力ＮＡＮＤ回路において、図中丸印を付
して示すように、出力信号ｖｏｕｔの端子に直接接続さ
れているＮチャネルＭＯＳトランジスタ７１のドレイン
側のみが上記のように不純物濃度が比較的低く設定され
たＮ型不純物拡散領域５１で形成され、この部分でのみ
拡散抵抗が特に高くなっている。従って、この実施例で
も信号ｖｏｕｔの出力端子とＶｓｓとの間に接続される
高抵抗体はこの抵抗だけになり、出力信号Ｖｏｕｔを例
えば５■からＯｖに変化させる際の時定数は従来よりも
小ざくでき、動作速度の高速化を達成できる。
またトランジスタのａｍ化によるドレインｆ［近傍での
インパクトアイオニゼーションによる特性の劣化につい
ては、出力信号ｖｏｕｔに直接接続され、最も問題とな
るＭＯＳトランジスタ７１のトレイン領域がＮ型不純物
拡散領域５１で形成されたＬ　Ｄ　Ｄ　ＬＸ造にされて
いるので、ホットキャリアの発生による信頼性の低下を
防止することができる。
なお、この実施例装置の場合にも、信号”ｔｌｏｕｔの
出力端子とＶｓｓとの間のＮチャネルＭＯＳトランジス
タの段数が多くなるにつれ、その効果は従来に比べて大
きくなる。
第７図（ａ）〜（ｅ）は、前記第４図に示した半導体装
置の製造工程を順次示している。まず、（ａ）図に示す
ようにＰ型のシリコン基板４０上に周知のウェル拡散技
術を用いてＮウェル領域４１を形成する。次に、所望の
領域に周知の素子分離技術を用いてフィールド用シリコ
ン酸化ｌｌ１１４２および素子領１ｉ１４３．４４．５
３．５４を形成する。そして、上記素子領域４３．４４
．５３．５４上にゲート絶縁膜用のシリコン酸化腰６３
を膜厚２００人程変形成した後、全面に多結晶シリコン
膜を形成する。次に、周知のフォトリソグラフィー技術
により上記多結晶シリコン膜をバターニングした後、ゲ
ート型ｆｆ１４７゜５２、５８．６１ならびにこれらの
電極に１！続する多結晶シリコン配線を形成する。そし
て、基板全面にヒ素を加速電圧４０ＫｅＶｒ１　Ｘｌ　
０Ｌ３ｃｙｒ’、リンを加速電圧６０ＫｅＶで１Ｘ１０
”ａ４程度イオン注入する。
次に、（ｂ）図に示すように上記Ｎウェル領域４１およ
びゲート電極５２とこれに接続されるドレイン領域をフ
ォトレジスト６４で被覆した後、ヒ素を４０ＫｅＶで２
Ｘ　１０”　ｃｔｔｒ”！ｊ度ビイオン注入る。
次に、上記フォトレジスト６４を除去した後、基板全面
を酸化して熱酸化膜（図示せず）を約２００人形成し、
全面に気相成長Ｓ　ｉ　０２１６５を約３０００人の厚
さに形成する。そして、異方性ドライエツチング技術を
用いて上記５ｉＯ２１１１６５を膜厚相当分だけ除去し
、ゲート電極４７．５２．５８゜６１の側壁部だけ上記
ＳｉＯ２膜を残存させる。
次いで、（Ｃ）図に示すように上記Ｎウェル領域４１上
をフォトレジスト６５で被覆した後、ＮチャネルＷ４域
にヒ素を加速電圧４０ＫｅｉＶで３×１０１６　ｃａｒ
　４程度イオン注入する。そして、上記フォトレジスト
６５を除去し、（ｄ＞図に示すようにＮチャネル側をフ
ォトレジスト６６で被覆した後、Ｐチャネル領域にボロ
ンを加速電圧３０ＫｅＶで３×１０１５ｃＩＲ４程度イ
オン注入する。
次に、上記フォトレジスト６Ｇを除去した後、半導体基
板表面を洗浄し、熱酸化膜を２００人程変形成する。
次いで、（ｅ）図に示すように基板全面にＳ　ｉ　０２
　ｍ６７ヲ２０００ＡＶｉｍ形成スル。コＩＰ）後、基
板全面にリンガラスを′？１１看し、９００℃でアニー
ルした後、所望領域にコンタクトホールを形成し、周知
の技術でアルミ配線を形成することにより前記第４図お
よび第５図に示したような０ＭＯ８構造の半導体装置が
形成さ机る。なお、（ｅ）図における各トランジスタの
ソース、ドレイン領域には前記第４図と同じ符号を付し
ている。
［発明の効果］ 以上説明したようにこの発明によれば、微細化された絶
縁ゲート型トランジスタを使用する半導体装置において
、各トランジスタの特性を損うことなしに動作速度の向
上を図ることができる絶縁ゲート型半導体装置およびそ
の製造方法を提供することができる。
すなわち、この発明による半導体装置は、持にＮチャネ
ルＭＩＳ　　ＦＥＴのソースとある特定のドレインが低
抵抗で且つ浅い接合の拡散層で構成されており、ショー
トチャネル効果のより少ない微細化に適した構造となっ
ている。ざらにＮチャネルトランジスタのソース側が比
較的濃度の高い低濃度拡散層で形成されているため、比
較的濃度の低い低ｓ度層で形成した場合よりもソース側
でオフセットゲート構造になりにくく、トランジスタの
ソース側でのホットキャリアの発生による特性の劣化を
生じ難いという長所を有している。
【図面の簡単な説明】
第１図はこの発明に係る絶縁ゲート型半導体装置の一実
施例による素子構造を示す断面図、第２図は上記実施例
半導体装置の等価回路図、第３図は上記実施例の装置を
３人力＼ＡＮＤ回路に実施した場合の等価回路図、第４
図はこの発明に係る絶縁ゲート型半導体装置の他の実施
例による素子ｈ１造を示す断面図、第５図はその等価回
路図、第６図は上記第４図に示した半導体装置の製造方
法を説明するための図、第７図はＭＯＳトランジスタに
おけるゲートチャネル長と閾値電圧との関係を示す特性
曲線図、第８図はしＤＤ構造のＭＯ３Ｉ−ランジスタの
断面図、第９図は従来のＮＡＮＤ回路の素子構造を示す
断面図、第１０図はその等価回路である。 １０・・・Ｐ型の半導体基板、１５．１６．１８．１９
．２２゜２３・・・高１１度のＮ型拡散領域、２０・・
・低濃度のＮ型拡散領域、１５Ｂ、　１５８．１８Ｂ・
・・低ｍ度のＮ型不純物拡散領域、＋７．２１．２５・
・・ゲート′Ｒ極。

Claims (2)

    【特許請求の範囲】
  1. （１）複数個の絶縁ゲート型トランジスタからなり、入
    力信号に対応して所望の論理値を出力端子から出力信号
    として出力する絶縁ゲート型半導体装置において、上記
    出力端子に直接接続された絶縁ゲート型トランジスタの
    ドレイン領域におけるチャネル領域と接する部分を比較
    的低不純物濃度の第１の拡散層で形成し、ソース領域の
    チャネル領域と接する部分を上記第１拡散層より高濃度
    で且つソース、ドレイン領域より低不純物濃度の第２の
    拡散層で形成したことを特徴とする絶縁ゲート型半導体
    装置。
  2. （２）第１導電型の半導体基体に第２導電型のウェル領
    域を形成する工程と、上記半導体基体およびウェル領域
    上にフィールド用シリコン酸化膜を形成して素子領域を
    形成する工程と、上記素子領域上にゲート絶縁膜を介し
    てゲート電極を形成する工程と、上記ゲート電極をマス
    クとして上記半導体基体および上記ウェル領域上の全面
    に第１、第２導電型の不純物をイオン注入する工程と、
    上記ウェル領域および出力端子に直接接続された絶縁ゲ
    ート型トランジスタのドレイン領域をマスクして第２導
    電型不純物をイオン注入する工程と、上記半導体基体お
    よびウェル領域上の全面にシリコン酸化膜を形成する工
    程と、このシリコン酸化膜の異方性エッチングを行なつ
    て各ゲート電極の側壁部のみにシリコン酸化膜を残存さ
    せる工程と、上記ウェル領域上をマスクして上記半導体
    基体上に第２導電型の不純物をイオン注入する工程と、
    上記半導体基体上をマスクして上記ウェル領域に第１導
    電型の不純物をイオン注入する工程と、上記半導体基体
    およびウェル領域上の全面に絶縁膜を形成する工程と、
    この絶縁膜にコンタクトホールを開孔してから配線層を
    形成し各電極を導出する工程とを具備したことを特徴と
    する絶縁ゲート型半導体装置の製造方法。
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