JPS60251669A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60251669A JPS60251669A JP59107773A JP10777384A JPS60251669A JP S60251669 A JPS60251669 A JP S60251669A JP 59107773 A JP59107773 A JP 59107773A JP 10777384 A JP10777384 A JP 10777384A JP S60251669 A JPS60251669 A JP S60251669A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 14
- 239000012535 impurity Substances 0.000 claims abstract description 33
- 238000009792 diffusion process Methods 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 7
- 229910052710 silicon Inorganic materials 0.000 abstract description 7
- 239000010703 silicon Substances 0.000 abstract description 7
- 238000007493 shaping process Methods 0.000 abstract 1
- 150000002500 ions Chemical class 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 201000004569 Blindness Diseases 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Microelectronics & Electronic Packaging (AREA)
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- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は集積回路の高速動作を可能にする半導体装置に
関するものである。
関するものである。
［発明の技術的背景とその問題点コ
集積回路において、電界効果１〜ランジスタのソースお
よびドレイン領域と半導体基板との境界には空乏層が生
じるが、その空乏層の持つ容量は素子の動作時の遅延要
素となっ工、高速動作の妨げとなる。そこで従来、この
空乏層容量の影響を緩和するため、半導体基板に逆方向
バイアスをかけるか、あるいは高抵抗基板を使用するな
どの方法が採ら゛れていた。前者の方法はＮＭＯ８やＰ
ＭＯ８の半導体装置に対しては有効であったが、０ＭＯ
８（コンプリメンタリ型ＭＯ８）ではｎチャネル型とｎ
チャネル型を同一基板上に形成するため、余分な回路が
増加する欠点があり、また、後者ではラッチアップに対
する耐性が低下するなどの問題があった。
よびドレイン領域と半導体基板との境界には空乏層が生
じるが、その空乏層の持つ容量は素子の動作時の遅延要
素となっ工、高速動作の妨げとなる。そこで従来、この
空乏層容量の影響を緩和するため、半導体基板に逆方向
バイアスをかけるか、あるいは高抵抗基板を使用するな
どの方法が採ら゛れていた。前者の方法はＮＭＯ８やＰ
ＭＯ８の半導体装置に対しては有効であったが、０ＭＯ
８（コンプリメンタリ型ＭＯ８）ではｎチャネル型とｎ
チャネル型を同一基板上に形成するため、余分な回路が
増加する欠点があり、また、後者ではラッチアップに対
する耐性が低下するなどの問題があった。
［発明の目的］
本発明は上記の事情に鑑みて成されたもので、ＣＭＯ８
集積回路においてソース、ドレイン領域の空乏層容量を
低減でき、しかもラッチアップに対する耐性を低下させ
ることのない半導体装置を提供することを目的とする。
集積回路においてソース、ドレイン領域の空乏層容量を
低減でき、しかもラッチアップに対する耐性を低下させ
ることのない半導体装置を提供することを目的とする。
［発明の概要〕
すなわち、本発明は上記目的を達成するため、空乏層容
量が空乏Ｉｉ＠に反比例することを利用し、半導体基、
板に形成されるトランジスタ素子のソースおよびドレイ
ン領域の下部域にそれぞれ該領域と同導電型でかつ、濃
度が半導体基板の不純物濃度を越えない不純物拡散領域
を設けるようにし、これにより、空乏層がこの不純物拡
散領域にも拡がることで空乏層容量の低減を実現する。
量が空乏Ｉｉ＠に反比例することを利用し、半導体基、
板に形成されるトランジスタ素子のソースおよびドレイ
ン領域の下部域にそれぞれ該領域と同導電型でかつ、濃
度が半導体基板の不純物濃度を越えない不純物拡散領域
を設けるようにし、これにより、空乏層がこの不純物拡
散領域にも拡がることで空乏層容量の低減を実現する。
［発明の実施例］
以下、本発明の一実施例について図面を参照しながら説
明する。ここでは便宜上ｎチャネル型のＭＯＳ ｌ−ラ
ンジスタについて説明する。図において、１はｎ型シリ
コン基板であり、このシリコン基板１には素子領域分離
用のフィールド酸化膜２が選択的に設けられている。ま
た、前記フィールド酸化膜２で分離された島状の基板領
域（素子領域）の表面にはｎ＋型のソース、ドレイン領
域３．４が形成されており、これらのチャネル領域上に
ゲート酸化膜５が形成されている。６はこのゲート酸化
膜５上のゲート電極であり、ソース及びドレイン領域３
．４の下部にはこれらソース及びドレイン領域３．４と
同導電型で且つ、これらより不純物濃度が低く、しかも
、比較的厚い（数μｙｙＬ）不純物拡散領域７．８が形
成しである。この低濃度不純物拡散領域７．８には空乏
層を形成するため、不純物濃度と厚み（幅）は以下のよ
うに設定する。
明する。ここでは便宜上ｎチャネル型のＭＯＳ ｌ−ラ
ンジスタについて説明する。図において、１はｎ型シリ
コン基板であり、このシリコン基板１には素子領域分離
用のフィールド酸化膜２が選択的に設けられている。ま
た、前記フィールド酸化膜２で分離された島状の基板領
域（素子領域）の表面にはｎ＋型のソース、ドレイン領
域３．４が形成されており、これらのチャネル領域上に
ゲート酸化膜５が形成されている。６はこのゲート酸化
膜５上のゲート電極であり、ソース及びドレイン領域３
．４の下部にはこれらソース及びドレイン領域３．４と
同導電型で且つ、これらより不純物濃度が低く、しかも
、比較的厚い（数μｙｙＬ）不純物拡散領域７．８が形
成しである。この低濃度不純物拡散領域７．８には空乏
層を形成するため、不純物濃度と厚み（幅）は以下のよ
うに設定する。
すなわち、不純物濃度に関しては、この領域に形成され
る空乏層厚Ｗが低濃度不純物拡散領域７．８の不純物濃
度をＮｄ、また、ｎ型シリコン基板１側の不純物濃度を
Ｎａとした場合、０バイアスで階段接合近似を仮定する
と下式で表される。
る空乏層厚Ｗが低濃度不純物拡散領域７．８の不純物濃
度をＮｄ、また、ｎ型シリコン基板１側の不純物濃度を
Ｎａとした場合、０バイアスで階段接合近似を仮定する
と下式で表される。
ここでＫｓはシリコンの比誘電率、ε０は真空の誘電率
、ｑは電荷素置、ΦＴはビルドインポテンシャルである
。
、ｑは電荷素置、ΦＴはビルドインポテンシャルである
。
ここでは一実施例としてＮｄ≦Ｎａにする。
一方、この低濃度不純物拡散領域７．８の厚み（幅）は
、ここに形成しようとする空乏層の厚み（幅）程度が必
要である。ただし、この低濃度不純物拡散領域７．８が
チャネル部分に侵入すると実効的なチャネル長の減少に
より、トランジスタ自体の性能を落すことになるため、
低濃度不純物拡散領域７．８形成用イオン打込み窓はゲ
ート電極４部分から、打込むイオンの横方向拡散長だけ
離す必要がある。横方向拡散長は縦方向拡散長のおよそ
０．８倍となるので、例えば、低１度不純物拡散領域７
．８の深さを基板表面から２．２μｍとすると、低濃度
不純物拡散領域７．８のうち、ゲートの両側１．８μ而
を除いた部分にドナーイオンを打込む。
、ここに形成しようとする空乏層の厚み（幅）程度が必
要である。ただし、この低濃度不純物拡散領域７．８が
チャネル部分に侵入すると実効的なチャネル長の減少に
より、トランジスタ自体の性能を落すことになるため、
低濃度不純物拡散領域７．８形成用イオン打込み窓はゲ
ート電極４部分から、打込むイオンの横方向拡散長だけ
離す必要がある。横方向拡散長は縦方向拡散長のおよそ
０．８倍となるので、例えば、低１度不純物拡散領域７
．８の深さを基板表面から２．２μｍとすると、低濃度
不純物拡散領域７．８のうち、ゲートの両側１．８μ而
を除いた部分にドナーイオンを打込む。
一例としてｎ型シリコン基板濃度がｌＸ１０’１１ ｃ
ｍ ’３のとき、低１度不純物拡散領域７．８の底部か
ら２μｍの深さまで低濃度不純物拡散領域７．８を不純
物濃度２．５Ｘ１０” ｃｍ”で形成すると、空乏層の
厚みは１．９μｍとなる。これは低ｍ度不純物拡散領１
Ｆ５７．８を形成しない場合の空乏層厚０．３μｍと比
較すると、約６倍の厚みとなり、その結果、空乏層容量
は６分の１となる。
ｍ ’３のとき、低１度不純物拡散領域７．８の底部か
ら２μｍの深さまで低濃度不純物拡散領域７．８を不純
物濃度２．５Ｘ１０” ｃｍ”で形成すると、空乏層の
厚みは１．９μｍとなる。これは低ｍ度不純物拡散領１
Ｆ５７．８を形成しない場合の空乏層厚０．３μｍと比
較すると、約６倍の厚みとなり、その結果、空乏層容量
は６分の１となる。
このため、空乏層容量の影響は大幅に緩和され、従来型
のシリコン基板で高速動作が可能となる。
のシリコン基板で高速動作が可能となる。
なお、本発明は上記し、且つ、図面に示す実施例に限定
することなくその要盲を変更しない範囲内で適宜変形し
て実施できることは勿論であり、例えば、ｎ型とｎ型を
入れ換えた構造のトランジスタに対しても適用可能であ
る。
することなくその要盲を変更しない範囲内で適宜変形し
て実施できることは勿論であり、例えば、ｎ型とｎ型を
入れ換えた構造のトランジスタに対しても適用可能であ
る。
［発明の効果］
以上、詳述したように本発明は、空乏層容量が空乏層の
厚み（幅）に反比例することを利用し、半導体基板に形
成されるトランジスタ素子のソースおよびドレイン領域
の下部に接して、該領域と同導電型でかつ、濃度が半導
体基板の不純物濃度を越えない不純物拡散領域を設ける
ようにし、空乏層がこの不純物拡散領域にも拡がるよう
にして空乏層容量の低減を図るようにしたので、空乏層
容量の影響は大幅に緩和され、高速動作が可能となるほ
か、これが逆方向バイアスを基板にかけずに実現できる
などの特徴を有する半導体装置を提供することができる
。
厚み（幅）に反比例することを利用し、半導体基板に形
成されるトランジスタ素子のソースおよびドレイン領域
の下部に接して、該領域と同導電型でかつ、濃度が半導
体基板の不純物濃度を越えない不純物拡散領域を設ける
ようにし、空乏層がこの不純物拡散領域にも拡がるよう
にして空乏層容量の低減を図るようにしたので、空乏層
容量の影響は大幅に緩和され、高速動作が可能となるほ
か、これが逆方向バイアスを基板にかけずに実現できる
などの特徴を有する半導体装置を提供することができる
。
図は本発明の一実施例を示すｎチャネルＭＯＳトランジ
スタの断面図である。 １・・・ｎ型シリコン基板、２・・・フィールド酸化膜
、３．４・・・ｎ＋型のソース、ドレイン領域、５・・
・ゲート酸化膜、６・・・ゲート電極、７．８・・・ｎ
型低濃度不純物拡散領域。 出願人代理人 弁理士 鈴江武彦
スタの断面図である。 １・・・ｎ型シリコン基板、２・・・フィールド酸化膜
、３．４・・・ｎ＋型のソース、ドレイン領域、５・・
・ゲート酸化膜、６・・・ゲート電極、７．８・・・ｎ
型低濃度不純物拡散領域。 出願人代理人 弁理士 鈴江武彦
Claims (1)
- 半導体基板に形成されるトランジスタ素子のソースおよ
びドレイン領域の下部域にそれぞれ該領域と同導電型で
かつ、不純物濃度が前記半導体基板の不純物濃度以下の
不純物拡散領域を設け、これにより不純物拡散領域に所
望幅の空乏層を形成したことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107773A JPS60251669A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59107773A JPS60251669A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60251669A true JPS60251669A (ja) | 1985-12-12 |
Family
ID=14467645
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59107773A Pending JPS60251669A (ja) | 1984-05-28 | 1984-05-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60251669A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0255133A2 (en) * | 1986-07-31 | 1988-02-03 | Hitachi, Ltd. | MOS field-effect transistor and method of making the same |
| US5977576A (en) * | 1996-02-21 | 1999-11-02 | Sony Corporation | Image sensor |
| US6507070B1 (en) * | 1996-11-25 | 2003-01-14 | Semiconductor Components Industries Llc | Semiconductor device and method of making |
-
1984
- 1984-05-28 JP JP59107773A patent/JPS60251669A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0255133A2 (en) * | 1986-07-31 | 1988-02-03 | Hitachi, Ltd. | MOS field-effect transistor and method of making the same |
| US4916500A (en) * | 1986-07-31 | 1990-04-10 | Hitachi, Ltd. | MOS field effect transistor device with buried channel |
| US5977576A (en) * | 1996-02-21 | 1999-11-02 | Sony Corporation | Image sensor |
| US6507070B1 (en) * | 1996-11-25 | 2003-01-14 | Semiconductor Components Industries Llc | Semiconductor device and method of making |
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