KR100655125B1 - 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합전계효과 트랜지스터 - Google Patents

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Abstract

본 발명에 따른 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터는, 구조체의 최하층에 위치하는 탄화규소 기판과, 그 탄화규소 기판 위에 형성된 채널과, 그 채널 위에 형성된 게이트 단자와, 상기 채널 위에 형성된 오믹 특성 향상을 위한 캡층 및 캡층 위에 각각 형성된 소스 단자와 드레인 단자를 구비하는 탄화규소 금속접합 전계효과 트랜지스터에 있어서,
상기 게이트 단자의 하부에 위치하는 채널층의 내부에는 표면결함이 존재하는 소스 단자와 게이트 단자 사이의 영역 및 게이트 단자와 드레인 단자 사이의 영역의 영향을 덜 받으면서 게이트 단자에 의한 전하제어 효율이 떨어지지 않는 정도의 상기 게이트 단자로부터 하향으로 소정 거리 이격된 지점에 제1 면도핑층이 형성되고, 상기 제1면도핑층과 함께 유사 전위우물을 만들면서 전자분포가 전위우물 내에 존재할 수 있도록 제1면도핑층으로부터 다시 하향으로 소정 거리 이격된 지점에 제2 면도핑층이 형성된다.
이와 같은 본 발명에 의하면, 트랜지스터의 내부에 이중 면도핑 채널 구조를 구축함으로써 종래의 SiC MESFET에서 SiC의 우수한 내전압특성을 유지하면서도 소스-게이트 간의 기생저항 성분 및 게이트-채널 간의 유효 거리를 줄이게 되어 우수한 직류 및 고주파 특성을 갖는 장점이 있다.

Description

이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터{SiC RF metal semiconductor field-effect transistor with a double delta-doped channel}
도 1은 종래의 SiC MESFET의 구조를 보여주는 도면.
도 2는 종래의 SiC MESFET에 있어서, 전류의 흐름이 표면을 따라 형성되는 것을 보여주는 도면.
도 3은 종래의 SiC MESFET에 있어서, 표면결함이 존재하는 경우와 존재하지 않는 경우의 전도대역 에너지분포를 보여주는 도면.
도 4는 본 발명에 따른 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터의 구조를 보여주는 도면.
도 5는 도 4의 트랜지스터에 있어서, 표면결함으로 인한 공핍층의 존재에도 불구하고 이중 면도핑층으로 인해 전류의 흐름이 용이한 것을 보여주는 도면.
도 6은 도 4의 트랜지스터에 있어서, 표면결함이 존재하는 경우와 존재하지 않는 경우의 전도대역 에너지분포를 보여주는 도면.
도 7은 종래의 SiC MESFET와 본 발명의 SiC MESFET에 대해 시뮬레이션을 통해 계산한 드레인 전류-게이트 전압 특성을 보여주는 도면.
도 8은 종래의 SiC MESFET와 본 발명의 SiC MESFET에 대해 시뮬레이션을 통 해 계산한 초고주파 특성을 보여주는 도면.
도 9는 종래의 SiC MESFET에 대해 시뮬레이션을 통해 얻어진 전류분포 상태를 보여주는 도면.
도 10은 본 발명에 따른 이중 면도핑 구조의 채널을 갖는 SiC MESFET에 대해 시뮬레이션을 통해 얻어진 전류분포 상태를 보여주는 도면.
<도면의 주요 부분에 대한 부호의 설명>
110,410...SiC 기판 120,420,440,460...채널
130,470...캡층 140,480...소스 단자
150,490...게이트 단자 160,500...드레인 단자
430...제2 면도핑층 450...제1 면도핑층
본 발명은 탄화규소 금속접합 전계효과 트랜지스터(SiC metal semiconductor field-effect transistor; SiC MESFET)에 관한 것으로서, 특히 트랜지스터의 내부에 이중 면도핑 채널 구조를 구축함으로써 소스 기생저항 및 게이트-채널 간의 유효거리를 줄여 우수한 직류 및 고주파 특성을 갖는 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터에 관한 것이다.
SiC MESFET은 SiC 자체의 우수한 물성에도 불구하고 고주파 성능은 이에 미치지 못하고 있다. 이는 기존의 SiC MESFET 구조에서 전류의 흐름이 표면을 따라 형성되어 표면에 존재하는 dangling-bond들에 의해 영향을 받기 때문이다. 표면에 존재하는 dangling-bond들은 전류의 흐름이 형성될 소스-게이트 사이의 영역에 공핍층을 형성하여 높은 소스 기생저항을 만들며 이들 기생저항은 고주파소자의 직류 및 고주파 성능에 지대한 영향력을 미친다.
소스 기생저항은 주로 표면결함에 의한 것으로 알려져 있다. 이러한 표면결함은 특히 고출력 고주파 소자의 동작에 치명적인 영향을 미친다. 따라서 소스 저항을 줄이기 위해 적절한 절연막(예를 들어, 실리콘 산화막 혹은 실리콘 질화막)을 증착하여 사용하기도 하며 진성 SiC 막을 올리고 게이트가 형성될 부분만 식각하여 표면에서 채널이 격리되도록 만들기도 한다. 그러나 절연막의 경우 막질과 절연막이 표면에 미치는 스트레스에 따라 표면결함에 의한 표면전하의 양이 영향을 받으므로 공정조건을 잡는 것이 쉽지 않고 완전 제거가 어렵다. 또 후자의 경우인 진성 SiC막을 올려서 표면결함으로부터 채널을 격리시키는 구조는 소스나 드레인 쪽에 진성반도체가 존재하기 때문에 역시 기생 소스 및 드레인 저항이 늘어날 가능성이 있다.
도 1은 종래의 SiC MESFET의 구조를 보여주는 도면이다.
도 1을 참조하면, 종래의 SiC MESFET은 최하층의 SiC 기판(110)과, 그 기판(110) 위에 형성된 채널(120)과, 채널(120) 위에 형성된 오믹 특성 향상을 위한 캡층(130)과, 캡층(130) 위에 형성된 소스 단자(140) 및 드레인 단자(160)와, 그 소 스 단자(140)와 드레인 단자(160) 사이의 채널(120) 위에 형성된 게이트 단자(150)로 구성되어 있다.
이상과 같은 구조의 종래 SiC MESFET에 있어서는 도 2에 도시된 바와 같이, 전류의 흐름(220)이 표면을 따라 형성된다. MESFET에서 소스 기생저항이 발생하는 부분(190)을 잘라보면 표면결함이 존재하지 않는 경우는 도 3에서와 같이 표면에 전위장벽이 생기지 않기 때문에 전자의 흐름이 낮은 에너지 영역 전체로 생성될 수 있다.
즉, 저항은 전자가 통과하는 단면적에 반비례하기 때문에 유효채널의 면적이 넓어지므로 기생저항은 줄어든다. 그러나 대부분의 경우에는 표면결함이 존재하여 도 3에서와 같이 표면으로부터 전위장벽이 발생하고 이는 유효채널을 좁혀 기생저항을 크게 만드는 요인이 된다. 소스 기생저항은 고주파 소자의 주요 파라미터인 전달특성(gm), 차단주파수(fT), 잡음특성(NF)에 영향을 미친다. 도 2에서 참조번호 200은 공핍층, 210은 채널과 기판의 접합부, 230은 기판 끝의 위치, 240은 표면결함, 250은 표면결함으로 인한 공핍층 확장부분을 각각 나타낸다.
본 발명은 이상과 같은 사항을 감안하여 창출된 것으로서, 탄화규소 금속접합 전계효과 트랜지스터의 내부에 이중 면도핑 채널 구조를 구축함으로써 소스 기생저항을 줄이고, 게이트-채널 간의 유효거리를 줄임으로써 우수한 직류 및 고주파 특성을 갖는 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터를 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명에 따른 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터는,
구조체의 최하층에 위치하는 탄화규소 기판과, 그 탄화규소 기판 위에 형성된 채널과, 그 채널 위에 형성된 게이트 단자와, 상기 채널 위에 형성된 오믹 특성 향상을 위한 캡층 및 캡층 위에 각각 형성된 소스 단자와 드레인 단자를 구비하는 탄화규소 금속접합 전계효과 트랜지스터에 있어서,
상기 게이트 단자의 하부에 위치하는 채널층의 내부에는 표면결함이 존재하는 소스 단자와 게이트 단자 사이의 영역 및 게이트 단자와 드레인 단자 사이의 영역의 영향을 덜 받으면서 게이트 단자에 의한 전하제어 효율이 떨어지지 않는 정도의 상기 게이트 단자로부터 하향으로 소정 거리 이격된 지점에 제1 면도핑층이 형성되고, 상기 제1면도핑층과 함께 유사 전위우물을 만들면서 전자분포가 전위우물 내에 존재할 수 있도록 제1면도핑층으로부터 다시 하향으로 소정 거리 이격된 지점에 제2 면도핑층이 형성되어 있는 점에 그 특징이 있다.
이하 첨부된 도면을 참조하면서 본 발명의 실시예를 상세히 설명하기로 한다.
도 4 내지 도 6은 본 발명에 따른 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터를 나타낸 것으로서, 도 4는 트랜지스터의 전체적인 구조를 보여주는 도면이고, 도 5 및 도 6은 표면결함으로 인한 공핍층의 존 재에도 불구하고 이중 면도핑층으로 인해 전류의 흐름이 용이한 것을 보여주는 도면이다.
본 발명에서는 종래의 SiC MESFET에서 전류 흐름이 표면을 따라 형성되어 dangling-bond에 영향을 받는 점에 착안하여 전류의 흐름을 표면으로부터 격리시키는 구조의 MESFET을 제시한다.
도 4를 참조하면, 본 발명에 따른 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터에 있어서, 소스 단자(480)와 게이트 단자(490) 사이의 영역(510)은 소스 기생저항이 최소가 되도록 적당한 거리(예를 들면, 500nm)로 선택하고, 게이트 단자(490)와 드레인 단자(500) 사이의 영역(520)은 항복전압 특성이 최대가 되도록 적당한 거리(예컨대, 1000nm)를 선택한다.
상기 소스 단자(480)와 드레인 단자(500)의 아래에는 기생저항을 최소화하기 위해 높은 도핑농도를 갖는 캡층(470)을 형성한다. 그리고, 상기 게이트 단자(490)의 바로 아래에 존재하는 제1 채널층(460)에는 상기 게이트 단자(490)로부터 적당한 거리, 즉 표면결함이 존재하는 상기 영역(510,520)의 영향을 덜 받으면서 게이트 단자(490)에 의한 전하제어 효율이 떨어지지 않는 거리로, 예를 들면 게이트 단자(490)로부터 5nm∼200nm 정도 떨어진 거리이면 적당하나, 바람직하게는 30nm 이격된 지점에 제1 면도핑층(450)을 형성하고, 또 유사 전위우물을 만들면서 전자분포가 두 우물 사이에 존재할 수 있도록 상기 게이트 단자(490)로부터 적당한 거리, 예를 들면 10nm∼200nm 정도 떨어진 거리이면 적당하나, 바람직하게는 50nm 이격된 지점(즉, 상기 제1 면도핑층(450)으로부터 20nm 이격된 지점)에 제2 면도핑층(430) 을 형성한다. 또한, 상기 게이트 단자(490)에 의한 전하제어 효율이 떨어지지 않도록 상기 제2 면도핑층(430) 하부에는 적당한 거리(두께)(예를 들면, 100nm)만큼의 제3채널(420)을 형성한다. 여기서, 상기 제1 면도핑층(450) 및 제2 면도핑층(430)의 농도의 범위는 각각 1e10㎝-2∼1e13㎝- 2 이며, 바람직하게는 각각 4.92e12cm-2 이다. 도 4에서 참조번호 410은 SiC 기판, 440은 제2채널을 각각 나타낸다.
이상의 설명에서와 같이, 전류의 흐름을 표면에서 격리시키기 위해 표면에서 적당히 떨어진 곳에 이중 면도핑층(450,430)을 가진 구조를 만들어 유사 전위우물을 형성(도 6의 전도대역 에너지분포도 참조)함으로써, 도 5에 도시된 바와 같이 이곳이 실제적인 전류의 흐름이 형성되는 채널(440)이 된다.
도 6은 표면결함이 존재하는 경우와 존재하지 않는 경우에 대한 전도대역의 에너지분포를 보여주는 도면이다.
도 6을 참조하면, 표면결함이 존재하든 존재하지 않든 유효채널의 두께에는 큰 변화가 없기 때문에 소스 기생저항의 변화도 거의 없게 된다. 또한 발명의 MESFET에서는 종래의 MESFET과 동일한 pinch-off 전압을 가지면서도 유효 채널 길이를 줄일 수 있다. 종래의 MESFET(도 1 참조)의 경우 실제 채널이 채널(120) 영역 전체에 형성되는 반면, 본 발명의 MESFET에서는 실제 채널이 제2채널(440)에 형성되어 게이트 단자(490)가 전하를 제어할 수 있는 유효거리가 짧아진다. 직류 및 고주파 특성에 지대한 영향을 미치는 전달특성(transconductance)이 게이트에 의해 제어되는 전하의 위치와 게이트 간의 거리에 반비례하므로, 본 발명에 따른 MESFET 구조는 전달특성에서도 향상을 가져올 수 있다. 도 5 및 도 6에서 참조번호 504는 표면결함, 505는 표면결함으로 인한 공핍층 확장, 510은 표면, 520은 공핍층(또는 첫 번째 면도핑층), 530은 두 번째 면도핑층, 540은 채널과 기판의 접합부, 550은 전류의 흐름, 560은 기판 끝의 위치를 각각 나타낸다.
한편, 이상과 같은 구성의 본 발명의 MESFET과 종래의 MESFET이 동일한 pinch-off 전압을 가지게 만들었을 때, Silvaco를 이용한 시뮬레이션 결과 입출력 전달특성(드레인 전류-게이트 전압 특성)은 도 7과 같았다. 도 7을 통해 알 수 있듯이, 드레인 전류는 동일 게이트 전압에 대해 250% 향상되었고, 이 곡선의 기울기인 전달특성(gm)도 향상되었음을 알 수 있다.
도 8은 본 발명의 MESFET과 종래의 MESFET에 있어서, Vgs=-5V, Vds=5V일 때 각각의 고주파 특성을 보여주는 도면이다.
차단주파수 및 최대 공진주파수는 종래의 MESFET과 비교해 각각 94% 및 80% 정도 향상되었다. 이러한 특성 향상의 원인을 살펴보기 위해 Vgs=0V, Vds=5V일 때, 두 구조에 대한 전류분포를 비교하였다. 도 9는 종래의 MESFET에서의 전류분포를 보여주는 도면이고, 도 10은 본 발명의 MESFET에 대한 전류분포를 보여주는 도면이다.
도 10에서 알 수 있듯이 106A/㎠ 이상의 전류가 두 면도핑에 의해 형성된 유사전위우물에 제한되어 있음을 알 수 있다.
이상의 설명에서와 같이, 본 발명에 따른 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터는 트랜지스터의 내부에 이중 면도핑 채널 구조를 구축함으로써 종래의 SiC MESFET에서 SiC의 우수한 내전압특성을 유지하면서도 소스-게이트 간의 기생저항 성분 및 게이트-채널 간의 유효 거리를 줄이게 되어 우수한 직류 및 고주파 특성을 갖는 장점이 있다.
그리고, 이상과 같은 본 발명의 SiC MESFET을 채용할 경우 고성능의 고출력 고주파 전력증폭기를 용이하게 제작할 수 있다.

Claims (5)

  1. 구조체의 최하층에 위치하는 탄화규소 기판과, 그 탄화규소 기판 위에 형성된 채널과, 그 채널 위에 형성된 게이트 단자와, 상기 채널 위에 형성된 오믹 특성 향상을 위한 캡층 및 캡층 위에 각각 형성된 소스 단자와 드레인 단자를 구비하는 탄화규소 금속접합 전계효과 트랜지스터에 있어서,
    상기 게이트 단자의 하부에 위치하는 채널층의 내부에는 표면결함이 존재하는 소스 단자와 게이트 단자 사이의 영역 및 게이트 단자와 드레인 단자 사이의 영역의 영향을 덜 받으면서 게이트 단자에 의한 전하제어 효율이 떨어지지 않는 정도의 상기 게이트 단자로부터 하향으로 소정 거리 이격된 지점에 제1 면도핑층이 형성되고, 상기 제1 면도핑층과 함께 유사 전위우물을 만들면서 전자분포가 전위우물 내에 존재할 수 있도록 제1 면도핑층으로부터 다시 하향으로 소정 거리 이격된 지점에 제2 면도핑층이 형성되어 있는 것을 특징으로 하는 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터.
  2. 제1항에 있어서,
    상기 제1 면도핑층의 농도의 범위는 1e10㎝-2∼1e13㎝- 2 인 것을 특징으로 하는 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터.
  3. 제1항에 있어서,
    상기 제1 면도핑층은 상기 게이트 단자로부터 5nm∼200nm 이격된 지점에 형성되어 있는 것을 특징으로 하는 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터.
  4. 제1항에 있어서,
    상기 제2 면도핑층의 농도의 범위는 1e10㎝-2∼1e13㎝- 2 인 것을 특징으로 하는 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터.
  5. 제1항에 있어서,
    상기 제2 면도핑층은 상기 게이트 단자로부터 10nm∼200nm 이격된 지점에 형성되어 있는 것을 특징으로 하는 이중 면도핑 구조의 채널을 갖는 탄화규소 고주파 금속접합 전계효과 트랜지스터.
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