JP2016529712A - 閾値電圧がマッチングした集積回路およびこれを作製するための方法 - Google Patents

閾値電圧がマッチングした集積回路およびこれを作製するための方法 Download PDF

Info

Publication number
JP2016529712A
JP2016529712A JP2016531853A JP2016531853A JP2016529712A JP 2016529712 A JP2016529712 A JP 2016529712A JP 2016531853 A JP2016531853 A JP 2016531853A JP 2016531853 A JP2016531853 A JP 2016531853A JP 2016529712 A JP2016529712 A JP 2016529712A
Authority
JP
Japan
Prior art keywords
gate contact
barrier layer
integrated circuit
layer
gate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016531853A
Other languages
English (en)
Other versions
JP6835581B2 (ja
Inventor
カオ，ジャンジュン
ビーチ，ロバート
リドウ，アレクサンダー
ナカタ，アラナ
ストリットマター，ロバート
ザオ，グアンギュアン
マ，ヤンピン
ゾウ，チュンフア
コルリ，セシャドリ
チャン リウ，ファン
チャン リウ，ファン
チアン，ミン−クン
カオ，ジアリ
ヤウハー，アグス
Original Assignee
エフィシエント パワー コンヴァーション コーポレーション
エフィシエント パワー コンヴァーション コーポレーション
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by エフィシエント パワー コンヴァーション コーポレーション, エフィシエント パワー コンヴァーション コーポレーション filed Critical エフィシエント パワー コンヴァーション コーポレーション
Publication of JP2016529712A publication Critical patent/JP2016529712A/ja
Application granted granted Critical
Publication of JP6835581B2 publication Critical patent/JP6835581B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0605—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits made of compound material, e.g. AIIIBV
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/404—Multiple field plate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66446—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET]
    • H01L29/66462—Unipolar field-effect transistors with an active layer made of a group 13/15 material, e.g. group 13/15 velocity modulation transistor [VMT], group 13/15 negative resistance FET [NERFET] with a heterojunction interface channel or gate, e.g. HFET, HIGFET, SISFET, HJFET, HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
    • H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
    • H01L29/7787—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT with wide bandgap charge-carrier supplying layer, e.g. direct single heterostructure MODFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1066—Gate region of field-effect devices with PN junction gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Junction Field-Effect Transistors (AREA)

Abstract

基板、前記基板にわたって形成されたバッファー層、前記バッファー層にわたって形成されたバリア層、およびエンハンスメントモードデバイスを、デプレーションモードデバイスと分離する分離領域、を有する集積回路。前記集積回路は、１つのゲートコンタクト凹部中に位置されたエンハンスメントモードデバイスのための第１のゲートコンタクトおよび第２のゲートコンタクト凹部中に位置されたデプレーションモードデバイスのための第２のゲートコンタクトをさらに含む。

Description

本発明の背景
１．本発明の分野：
本発明は、一般的には集積回路およびデバイスに、およびより特には、エンハンスメントモードおよびデプレーション（depletion）モードデバイスの閾値電圧をマッチングさせること、および窒化ガリウム（ＧａＮ）デバイスの出力キャパシタンスを低減させることに関する。
２．関連技術分野の説明：
ＧａＮ半導体デバイスは、高周波で切り替わる、大電流を搬送する、および高電圧を維持する（support high voltages）その能力のために、ますます所望される。これらのデバイスの発展は、一般的には、高出力／高周波用途を目的としてきた。これらのタイプの用途のために作製されたデバイスは、高電子移動度を示す一般的デバイス構造に基づき、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）または変調ドープ電界効果トランジスタ（ＭＯＤＦＥＴ）と広く称される。これらのタイプのデバイスは、典型的には、例えば３０Ｖ〜２０００ボルトなどの高電圧に耐え、一方で、例えば１００ｋＨｚ〜１００ＧＨｚなどの高周波で操作することができる。
ＧａＮ ＨＥＭＴデバイスには、少なくとも２つの窒化物層を有する窒化物半導体が含まれる。半導体上でまたはバッファー層上で形成された異なる材料により、層が異なるバンドギャップを有することを生じさせる。隣接する窒化物層中の異なる材料によりまた分極を生じさせ、これは、具体的には、より狭いバンドギャップを有する層において、２つの層の接合部付近の導電性二次元電子ガス（２ＤＥＧ）領域の一因となる。
分極を生じさせる窒化物層には、典型的には、２ＤＥＧを含むためのＧａＮの層に隣接するＡｌＧａＮのバリア層が含まれ、これにより、電荷がデバイスを通って流れることが可能となる。このバリア層は、ドープされていても、未ドープであってもよい。２ＤＥＧ領域が、ゼロゲートバイアスにおけるゲートの下に存在するので、ほとんどの窒化物デバイスはノーマリーオン（normally on）またはデプレーションモードデバイスである。２ＤＥＧ領域が、ゼロ適用ゲートバイアスにおけるゲートの下で（below the gate at zero applied gate bias）空乏されている（すなわち、除去されている）場合には、デバイスは、エンハンスメントモードデバイスであり得る。提供する追加の安全性により、および単純で低コスト駆動回路により制御するのがより容易であるので、エンハンスメントモードデバイスはノーマリーオフであり、望ましいものである。電流を伝導させるために、エンハンスメントモードデバイスは、ゲートで印加されるポジティブバイアスを必要とする。
集積回路設計によっては、高電子移動度トランジスタ（ＨＥＭＴ）または疑似格子整合（pseudomorphic）高電子移動度トランジスタ（（ｐ−）ＨＥＭＴ）は、閾値電圧ＶＴｈの負の値を有するデプレーションモードトランジスタおよび閾値電圧ＶＴｈの正の値を有するエンハンスメントモードトランジスタに分けられる。かかる設計において、エンハンスメントモードおよびデプレーションモードデバイスの閾値電圧ＶＴｈの絶対値が等しいことが望ましい。例えば、エンハンスメントモード閾値電圧ＶＴｈが、正の１．５ボルトである場合には、デプレーションモードデバイス閾値電圧ＶＴｈは、負の１．５ボルトでなければならない。
本発明は、同じ絶対値を有するエンハンスメントモードおよびデプレーションモードデバイスを達成するためのアプローチを提供する。
本発明の要約
以下に記載される実施形態は、エンハンスメントモードデバイスおよびデプレーションモードデバイスを有する集積回路を提供することにより、上記で検討された問題および他の問題に対処し、前記集積回路は、ゲートの下の窒化アルミニウムガリウム（ＡｌＧａＮ）バリア層中に、２つのデバイスを分離する分離領域およびより薄い領域またはゲートコンタクト凹部を含み、これを使用してエンハンスメントモードおよびデプレーションモードデバイスの閾値電圧ＶＴｈを変調することができ、これにより、閾値電圧の絶対値がおよそ等しくなる。
特に、本願において開示される集積回路は、基板；前記基板にわたって形成された少なくとも１つのバッファー層；前記少なくとも１つのバッファー層にわたって形成されたバリア層；および第１のトランジスタデバイスのための前記バリア層の第１の一部分を、第２のトランジスタデバイスのための前記バリア層の第２の一部分と分離するように形成された分離領域、を有し、前記バリア層の前記第１のおよび第２の一部分は、それぞれ個別にゲートコンタクト凹部を有する。集積回路は、第１のトランジスタデバイスのためのバリア層の第１の一部分のゲートコンタクト凹部に少なくとも部分的に位置された第１のゲートコンタクト；および第２のトランジスタデバイスのためのバリア層の第２の一部分のゲートコンタクト凹部に少なくとも部分的に位置された第２のゲートコンタクト、をさらに含む。例示的実施形態において、第１のおよび第２のトランジスタデバイスは、それぞれエンハンスメントモードデバイスおよびデプレーションモードデバイスである。
例示的実施形態の１つの目的は、より低いゲート−ドレインキャパシタンス（Ｃｇｄ）およびより低い出力キャパシタンス（Ｃｏｓｓ）を有する、窒化ガリウム電源デバイスを提供することである。例示的実施形態によれば、より薄いＡｌＧａＮバリアのゲートコンタクト凹部は、ドレインに向かってゲートコンタクトの外側で伸びている。この実施形態において、ドレイン側ゲートコーナー（gate corner）におけるバリアがより薄いため、デバイスは、より低い２ＤＥＧ密度を有し、したがって、ゲート−ドレインキャパシタンス（Ｃｇｄ）および出力キャパシタンス（Ｃｏｓｓ）が低減される。
図面の簡単な説明
本開示の上記のおよび他の特徴、目的、および利点は、同類の参照記号が本願を通じて対応して同定する図面と合わせる場合に、以下に記載の詳細な説明からより明らかにされるであろう：
図１は、本発明の例示的実施形態による、マッチングした閾値電圧ＶＴｈを有するエンハンスメントモードおよびデプレーションモードデバイスを有する集積回路を例示する。 図２は、本発明の代替的実施形態による、集積回路１００のエンハンスメントモードデバイスを例示する。 図３は、本発明の代替的実施形態による、集積回路１００のデプレーションモードデバイスを例示する。 図４は、ゲートの下のみより薄いバリアを有するデバイス、および本発明の例示的実施形態による、ドレインに向かってゲートの外側で伸びるより薄いバリアを有する別のデバイスの出力キャパシタンス（Ｃｏｓｓ）の概略図による比較である。 図５Ａは、本発明の例示的実施形態による、マッチングした閾値電圧ＶＴｈを有する、エンハンスメントモードデバイスおよびデプレーションモードデバイスを有する集積回路を形成するための作製プロセスを例示する。 図５Ｂは、本発明の例示的実施形態による、マッチングした閾値電圧ＶＴｈを有する、エンハンスメントモードデバイスおよびデプレーションモードデバイスを有する集積回路を形成するための作製プロセスを例示する。 図５Ｃは、本発明の例示的実施形態による、マッチングした閾値電圧ＶＴｈを有する、エンハンスメントモードデバイスおよびデプレーションモードデバイスを有する集積回路を形成するための作製プロセスを例示する。 図５Ｄは、本発明の例示的実施形態による、マッチングした閾値電圧ＶＴｈを有する、エンハンスメントモードデバイスおよびデプレーションモードデバイスを有する集積回路を形成するための作製プロセスを例示する。 図５Ｅは、本発明の例示的実施形態による、マッチングした閾値電圧ＶＴｈを有する、エンハンスメントモードデバイスおよびデプレーションモードデバイスを有する集積回路を形成するための作製プロセスを例示する。 図５Ｆは、本発明の例示的実施形態による、マッチングした閾値電圧ＶＴｈを有する、エンハンスメントモードデバイスおよびデプレーションモードデバイスを有する集積回路を形成するための作製プロセスを例示する。
例示的実施形態の詳細な説明
以下の詳細な説明において、特定の実施形態が参照される。これらの実施形態は、十分に詳細に説明され、当業者がそれらを実施することを可能にする。他の実施形態を用いてもよいこと、および種々の構造的、論理的および電気的変更がなされ得ることが理解されなければならない。以下の詳細な説明において開示される特徴の組み合わせは、最も広い意味における教示を実行するために必要でなくてもよく、その代わりに単に教示されて、本願の教示の代表的な例を特に説明する。
図１は、本発明の例示的実施形態による集積回路の第１の実施形態を例示する。示されるとおり、集積回路１００には、エンハンスメントモード１０１およびデプレーションモードデバイス２０１が含まれる。集積回路１００は、シリコン（Ｓｉ）、シリコンカーバイド（Ｓｉ）、サファイア、または半導体作製のための他のあらゆる好適な材料などから形成された基板３０２上に形成される。次に、１つまたはバッファー層３０３（one or buffer layers 303）を、基板３０２の上で形成する。バッファー層３０３は、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、窒化アルミニウムガリウムなどを含み得る。例示的実施形態において、バッファー層の１つ（すなわち、バリア層３０４に最も近いバッファー層）はチャネル層であり、好ましくは窒化ガリウム（ＧａＮ）から構成される。チャネル層がバッファー層の１つとしてまたはバッファー層およびバリア層間の別の層としてみなされ得ることが理解されなければならない。さらに、窒化アルミニウムガリウム（ＡｌＧａＮ）または窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）から形成されたバリア層３０４をバッファー層３０３の上で形成することができ、これは、実施形態によっては、ＡｌＧａＮの下の窒化アルミニウム（ＡｌＮ）スペーサーおよびＡｌＧａＮの上の窒化ガリウム（ＧａＮ）キャップを含み得る（図示せず）。上記のとおり、二次元電子ガス（「２ＤＥＧ」）領域（参照記号によってマークしない）を、バッファー層３０３およびバリア層３０４間の界面で形成する。例えば、バッファー層３０３がＧａＮで形成されたチャネル層を含む場合には、２ＤＥＧ領域は、ＧａＮ層およびバリア層３０４間の界面で形成される。
さらに示されるとおり、エンハンスメントモードデバイス１０１は、ソース１０２、ゲート１０３、およびドレイン１０５を含み、誘電体フィルム１０７は、デバイスおよび任意のフィールドプレート１０６を覆う。同様に、デプレーションモードデバイス２０１は、ソース２０２、ゲート２０３、およびドレイン２０５を含み、また誘電体フィルム２０７および任意のフィールドプレート２０６を含む。分離領域３０１は、バリア層３０４中で形成されて、前記バリア層をエンハンスメントモードデバイス１０１およびデプレーションモードデバイス２０１のための、第１のおよび第２の一部分に分割する。分離領域３０１が図１のバリア３０４においてエッチングされたウィンドウとして例示されているが、代替的な実施形態においては、当業者には理解されるであろうように、分離領域３０１をイオン注入により形成することができることが十分に理解されなければならない。
エンハンスメントモードデバイス１０１の閾値電圧ＶＴｈを変調するために、バリア層３０４は、ゲート１０３の下に位置されていないバリア層３０４の一部分に対してゲート１０３の下のより薄い一部分１０４（すなわち、ゲートコンタクト部分１０４）を含む。ゲート１０３の下のバリア層のより薄い部分１０４は、正の閾値電圧ＶＴｈの値を増加させる。図１において示されるとおり、ゲート１０３は、ゲートコンタクト凹部１０４の全幅に伸びている。同様に、デプレーションモードデバイス２０１の閾値電圧ＶＴｈを変調するために、バリア層３０４は、ゲート２０３の下に位置されていないバリア層２０４の一部分に対してゲート２０３の下のより薄い一部分２０４（すなわち、ゲートコンタクト部分２０４）を含む。ゲート２０３の下のバリア層のより薄い部分２０４は、負の閾値電圧ＶＴｈの値を減少させる。図１において示されるとおり、ゲート２０３は、ゲートコンタクト凹部２０４の全幅に伸びている。
図１において例示される集積回路１００の例示的実施形態において、ＡｌＧａＮバリア凹部、またはゲート１０３、２０３の下のより薄いバリア（すなわち、ゲートコンタクト凹部）１０４、２０４をそれぞれ使用して、エンハンスメントモードデバイス１０１およびデプレーションモードデバイス２０１の閾値電圧ＶＴｈを変調することができ、これにより、閾値電圧の絶対値がおよそ等しくなる。特に、作製の間、ゲートコンタクト凹部の厚さを個別のデバイスについて調節して、これにより、閾値電圧の絶対値がおよそ等しくなる。
図２は、本発明の代替的実施形態による、集積回路１００のエンハンスメントモードデバイスを例示する。同様に、図３は、本発明の代替的実施形態による、集積回路１００のデプレーションモードデバイスを例示する。
図２および３のこれらの実施形態において示されるとおり、エンハンスメントモードデバイス１００１およびデプレーションモードデバイス２００１の凹んだバリア１００４、２００４は、ドレイン１００５、２００５に向かって、ゲート１００３、２００３の側部／端部の外側で伸びるか、または前記側部／端部を通って伸びる（extends outside or past the sides/edges of the gate 1003，2003，towards the drain 1005，2005）。この配置は、出力キャパシタンスＣｏｓｓ、ゲート−ドレインキャパシタンスＣｇｄおよびドレイン−ソース漏れ（leakage）をさらに低減させ、またドレインからソースへの絶縁破壊電圧を増加させる。
そうでない場合には、図２および３において個別に例示される、エンハンスメントモードデバイス１００１およびデプレーションモードデバイス２００１のそれぞれは、図１に示されたデバイスと同一であることが留意される。特に、図２において示されたエンハンスメントモードデバイス１００１は、ソース１００２、ゲート１００３、およびドレイン１００５、デバイスを覆う誘電体フィルム１００７、および任意にフィールドプレート１００６を含む。同様に、図３において示されたデプレーションモードデバイス２００１は、ソース２００２、ゲート２００３、およびドレイン２００５、デバイスを覆う誘電体フィルム２００７、および任意にフィールドプレート２００６を含む。
図４は、図２および３の実施形態において示されるとおりの、ドレインに向かってゲートの外側でより薄いＡｌＧａＮバリアを伸ばすことによる、出力キャパシタンスＣｏｓｓの低減の程度を概略的に例示する。示されるとおり、図２および３において具体化されたデバイスについての出力キャパシタンスＣｏｓｓは、ドレインからソースへの電圧（Ｖｄｓ）が比較的低い場合には、より低い。
図５Ａ〜５Ｆは、本発明の例示的実施形態による、エンハンスメントモードデバイス１０１およびデプレーションモードデバイス２０１を有する集積回路１００を製造するための方法を例示する。
最初に、図５Ａに示されるとおり、ＥＰＩを基板層３０２上で成長させる。上記のとおり、基板３０２は、シリコン（Ｓｉ）、シリコンカーバイド（ＳｉＣ）、サファイア、または他のあらゆる好適な材料などから形成されている。１つまたは２つ以上のバッファー層が、次いで基板層３０２の最上部上で形成される。バッファー層３０３は、ＡｌＮ、ＡｌＧａＮ、およびＧａＮを含み得る。ＡｌＧａＮバリア層３０４を、次いでバッファー層３０３の上で形成することができる。一実施形態において、ＡｌＮスペーサーを、ＡｌＧａＮバリア層３０４の下で提供することができ、ＧａＮキャップを、ＡｌＧａＮバリア層３０４の上で提供することができる。ＥＰＩ構造の層のそれぞれを堆積することができるか、またはそうでない場合には、当業者に理解されるであろうとおり、従来の堆積手法を使用して基板３０２にわたって形成することができる。
次に、図５Ｂにおいて示されるとおり、フォトレジスト（図示せず）を前記構造に適用して、バリア層３０４の一部分を部分的にエッチングする。このエッチングにより、バリア層３０４の残部より薄い（すなわち、より小さい厚さ）の２つのエリア１０４、２０４を有するバリア層３０４が得られる。
バリア層３０４のこれらのより薄い部分が形成された後、ｐＧａＮ層を上面にわたって成長させ、これをパターン化してエッチングして、図５Ｃに示されるとおりのエンハンスメントモードデバイスゲート１０３を形成する。示される例において、より薄いバリア１０４は、図３に例示された実施形態と同様に、ゲート１０３の外側で伸びている。
次に、図５Ｄを参照して、誘電体層１０７を、ゲート１０３、より薄い部分１０４、より薄い部分２０４およびバリア層３０４の残部にわたって堆積する。誘電体層１０７をパターン化して、ソースおよびドレインコンタクトのためのエリアを除去する（すなわち、コンタクト開口ウィンドウ１０８を創出する）。
図５Ｅにおいて示されるとおり、コンタクト開口ウィンドウ１０８が形成された後、抵抗コンタクト層を堆積する。例示的実施形態において、コンタクト層は、典型的にはＴｉ、Ａｌおよびキャップ層を含む。図５Ｅは、コンタクト層をパターン化してエッチングして、エンハンスメントモードおよびデプレーションモードデバイスのそれぞれの、ソースコンタクト１０２、２０２、ドレインコンタクト１０５、２０５；およびフィールドプレート１０６、２０６を形成することを例示する。コンタクト層金属をエッチングする間、バリア層を通ってエッチングして層を第１のおよび第２の部分に分割するので（as it etches though the barrier layer to divide the layer into first and second portions）、２つのデバイス間の分離領域３０１を形成することができる。上記のとおり、図５Ｅにおいて例示された例示的方法は、エッチングして分離領域３０１を形成するステップを例示するが、代替的実施形態において、分離領域３０１を、当業者に理解されるであろうとおり、イオン注入により形成することができる。
最後に、図５Ｆにおいて示されるとおり、構造をパターン化してエッチングして、デプレーションモードデバイスの誘電体フィルム１０７中に開口を形成する。ショットキー金属をこの開口中に堆積してリフトオフして、デプレーションモードデバイスのゲート２０３を形成する。
上記の説明および図面は、本願において記載される特徴および利点を達成する具体的な実施形態について例示的なものとしてのみ考慮されなければならない。具体的なプロセス条件への改変および置換がなされてもよい。したがって、本発明の実施形態は、上記の説明および図面により限定されるものとみなされるものではない。

Claims (17)

  1. 以下：
    基板；
    前記基板にわたって形成された少なくとも１つのバッファー層；
    前記少なくとも１つのバッファー層にわたって形成されたＧａＮチャネル層；
    前記ＧａＮチャネル層にわたって形成されたバリア層；
    第１のトランジスタデバイスのための前記バリア層の第１の一部分を、第２のトランジスタデバイスのための前記バリア層の第２の一部分と分離する分離領域であって、前記バリア層の前記第１のおよび第２の一部分は、それぞれ個別にゲートコンタクト凹部を有する、分離領域；
    前記第１のトランジスタデバイスのための前記バリア層の前記第１の一部分の前記ゲートコンタクト凹部に少なくとも部分的に位置された第１のゲートコンタクト；および
    前記第２のトランジスタデバイスのための前記バリア層の前記第２の一部分の前記ゲートコンタクト凹部に少なくとも部分的に位置された第２のゲートコンタクト、
    を含む、集積回路。
  2. 前記第１のゲートコンタクトが、前記第１のトランジスタデバイスのための前記バリア層の前記第１の一部分の前記ゲートコンタクト凹部の全幅に伸びている、請求項１に記載の集積回路。
  3. 前記第２のゲートコンタクトが、前記第２のトランジスタデバイスのための前記バリア層の前記第２の一部分の前記ゲートコンタクト凹部の全幅に伸びている、請求項１に記載の集積回路。
  4. 以下：
    前記バリア層の前記第１の一部分上の第１のソースおよびドレインコンタクト；および
    前記バリア層の前記第２の一部分上の第２のソースおよびドレインコンタクト、
    をさらに含む、請求項１に記載の集積回路。
  5. 前記第１のおよび第２のゲートコンタクトおよび前記バリア層の前記第１のおよび第２の一部分にわたって位置された誘電体層をさらに含む、請求項４に記載の集積回路。
  6. 前記バリア層の前記第１のおよび第２の一部分にわたって位置された第１のおよび第２のフィールドプレートをさらに含む、請求項５に記載の集積回路。
  7. 前記第１のトランジスタデバイスが、エンハンスメントモードであり、前記第２のトランジスタデバイスが、デプレーションモードデバイスである、請求項６に記載の集積回路。
  8. 前記エンハンスメントモードデバイスの閾値電圧の絶対値が、前記デプレーションモードデバイスの閾値電圧の絶対値におよそ等しい、請求項７に記載の集積回路。
  9. 前記第１のゲートコンタクトが、前記第１のトランジスタデバイスのための前記バリア層の前記第１の一部分の前記ゲートコンタクト凹部の全幅に伸び、前記第２のゲートコンタクトが、前記第２のトランジスタデバイスのための前記バリア層の前記第２の一部分の前記ゲートコンタクト凹部の全幅に伸びている、請求項７に記載の集積回路。
  10. 前記個別のゲートコンタクト凹部が、前記個別の第１のおよび第２のゲートコンタクトにより覆われていない一部分をそれぞれ含む、請求項７に記載の集積回路。
  11. 前記バリア層が、第１の厚さを有し、前記バリア層の前記ゲートコンタクト凹部が、前記第１の厚さより小さい第２の厚さを有する、請求項１に記載の集積回路。
  12. 集積回路を作製するための方法であって、前記方法は、以下のステップ：
    基板層上で少なくとも１つのバッファー層を形成するステップ；
    前記少なくとも１つのバッファー層にわたってバリア層を形成するステップ；
    前記バリア層上でフォトレジストを形成するステップ；
    前記バリア層をエッチングして、第１のおよび第２のゲートコンタクト凹部を形成するステップ；
    前記第１のおよび第２のゲートコンタクト凹部の一方において、第１のゲートコンタクトを形成するステップ；
    前記バリア層にわたって誘電体層を堆積するステップ；
    前記誘電体層および前記バリア層をエッチングして、前記誘電体層中に複数のコンタクト開口を形成するステップ；および
    前記第１のおよび第２のゲートコンタクト凹部間で、前記バリア層中に分離領域を形成するステップ、
    を含む、方法。
  13. 以下のステップ：
    前記第１のおよび第２のゲートコンタクト凹部の一方にわたって前記誘電体層を堆積するステップ；および
    ショットキー金属を堆積して、前記第１のおよび第２のゲートコンタクト凹部中で第２のゲートコンタクトを形成するステップ、
    をさらに含む、請求項１２に記載の方法。
  14. 前記複数のコンタクト開口中に抵抗コンタクト層を堆積して、第１のおよび第２のトランジスタデバイスのための個別のソースおよびドレインコンタクトを形成するステップをさらに含む、請求項１３に記載の方法。
  15. 前記第１のトランジスタデバイスが、エンハンスメントモードであり、前記第２のトランジスタデバイスが、デプレーションモードデバイスである、請求項１４に記載の方法。
  16. 前記第１のおよび第２のゲートコンタクト凹部を形成するための前記バリア層をエッチングするステップが、前記エンハンスメントモードデバイスの閾値電圧の絶対値が、前記デプレーションモードデバイスの閾値電圧の絶対値におよそ等しくなるような厚さを有する、前記第１のおよび第２のゲートコンタクト凹部のそれぞれを形成するステップを含む、請求項１５に記載の方法。
  17. 前記第１のおよび第２のゲートコンタクト凹部の一方において、前記第１のゲートコンタクトを形成するステップが、前記ゲートコンタクト凹部において部分的にのみ前記第１のゲートコンタクトを形成するステップを含む、請求項１６に記載の方法。
JP2016531853A 2013-07-30 2014-07-30 閾値電圧がマッチングした集積回路およびこれを作製するための方法 Active JP6835581B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US201361859803P 2013-07-30 2013-07-30
US61/859,803 2013-07-30
PCT/US2014/048828 WO2015017513A2 (en) 2013-07-30 2014-07-30 Integrated circuit with matching threshold voltages and method for making same

Publications (2)

Publication Number Publication Date
JP2016529712A true JP2016529712A (ja) 2016-09-23
JP6835581B2 JP6835581B2 (ja) 2021-02-24

Family

ID=52426842

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016531853A Active JP6835581B2 (ja) 2013-07-30 2014-07-30 閾値電圧がマッチングした集積回路およびこれを作製するための方法

Country Status (7)

Country Link
US (2) US9214399B2 (ja)
JP (1) JP6835581B2 (ja)
KR (1) KR102249390B1 (ja)
CN (1) CN105453273B (ja)
DE (1) DE112014003545T5 (ja)
TW (1) TWI615977B (ja)
WO (1) WO2015017513A2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9171911B2 (en) * 2013-07-08 2015-10-27 Efficient Power Conversion Corporation Isolation structure in gallium nitride devices and integrated circuits
WO2016157718A1 (ja) * 2015-04-02 2016-10-06 パナソニック株式会社 窒化物半導体装置
FR3051072B1 (fr) 2016-05-04 2018-06-01 Commissariat A L'energie Atomique Et Aux Energies Alternatives Dispositif electronique de puissance a structure d'interconnexion electrique plane
DE102016123934A1 (de) * 2016-12-09 2018-06-14 United Monolithic Semiconductors Gmbh Verfahren zur Herstellung eines Transistors
TWI660465B (zh) 2017-07-28 2019-05-21 新唐科技股份有限公司 半導體元件及其製造方法
CN110429028B (zh) * 2019-08-01 2021-11-19 福建省福联集成电路有限公司 一种晶体管器件增强型和耗尽型栅极集成制作方法及器件
WO2024092544A1 (en) * 2022-11-02 2024-05-10 Innoscience (Zhuhai) Technology Co., Ltd. Nitride-based semiconductor device and method for manufacturing thereof

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01286369A (ja) * 1988-05-12 1989-11-17 Fujitsu Ltd 電界効果トランジスタの製造方法
JPH0864775A (ja) * 1994-06-29 1996-03-08 Philips Electron Nv 半導体装置の製造方法
JPH11204496A (ja) * 1998-01-19 1999-07-30 Toshiba Corp エッチング方法及び成膜方法
JP2002016245A (ja) * 2000-06-29 2002-01-18 Nec Corp 半導体装置
JP2005203642A (ja) * 2004-01-16 2005-07-28 Eudyna Devices Inc 半導体装置及びその製造方法
JP2007537593A (ja) * 2004-05-11 2007-12-20 クリー　インコーポレイテッド ソース接続フィールドプレートを備えるワイドバンドギャップｈｅｍｔ
JP2008258261A (ja) * 2007-04-02 2008-10-23 Nec Electronics Corp 半導体装置
WO2010134468A1 (ja) * 2009-05-19 2010-11-25 株式会社村田製作所 半導体スイッチ装置、および半導体スイッチ装置の製造方法
JP2013077635A (ja) * 2011-09-29 2013-04-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3476841D1 (en) * 1983-11-29 1989-03-30 Fujitsu Ltd Compound semiconductor device and method of producing it
US5100831A (en) * 1990-02-16 1992-03-31 Sumitomo Electric Industries, Ltd. Method for fabricating semiconductor device
US5514605A (en) * 1994-08-24 1996-05-07 Nec Corporation Fabrication process for compound semiconductor device
US6703638B2 (en) * 2001-05-21 2004-03-09 Tyco Electronics Corporation Enhancement and depletion-mode phemt device having two ingap etch-stop layers
US6563197B1 (en) * 2001-11-20 2003-05-13 International Rectifier Corporation MOSgated device termination with guard rings under field plate
US7449728B2 (en) * 2003-11-24 2008-11-11 Tri Quint Semiconductor, Inc. Monolithic integrated enhancement mode and depletion mode field effect transistors and method of making the same
JP2007005406A (ja) * 2005-06-21 2007-01-11 Matsushita Electric Ind Co Ltd ヘテロ接合バイポーラトランジスタ及び製造方法
JP2008010468A (ja) * 2006-06-27 2008-01-17 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US7973304B2 (en) * 2007-02-06 2011-07-05 International Rectifier Corporation III-nitride semiconductor device
JP5512287B2 (ja) 2007-02-22 2014-06-04 フォルシュングスフェアブント ベルリン エー ファウ 半導体素子およびその製造方法
JP2008263146A (ja) * 2007-04-13 2008-10-30 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
US20100006895A1 (en) * 2008-01-10 2010-01-14 Jianjun Cao Iii-nitride semiconductor device
JP2009224605A (ja) * 2008-03-17 2009-10-01 Panasonic Corp 半導体装置およびその製造方法
JP5520073B2 (ja) * 2010-02-09 2014-06-11 ルネサスエレクトロニクス株式会社 半導体装置
US20110248283A1 (en) * 2010-04-07 2011-10-13 Jianjun Cao Via structure of a semiconductor device and method for fabricating the same
US8368121B2 (en) * 2010-06-21 2013-02-05 Power Integrations, Inc. Enhancement-mode HFET circuit arrangement having high power and high threshold voltage
US9076853B2 (en) * 2011-03-18 2015-07-07 International Rectifie Corporation High voltage rectifier and switching circuits
US9024357B2 (en) * 2011-04-15 2015-05-05 Stmicroelectronics S.R.L. Method for manufacturing a HEMT transistor and corresponding HEMT transistor
TWI508281B (zh) * 2011-08-01 2015-11-11 Murata Manufacturing Co Field effect transistor

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01286369A (ja) * 1988-05-12 1989-11-17 Fujitsu Ltd 電界効果トランジスタの製造方法
JPH0864775A (ja) * 1994-06-29 1996-03-08 Philips Electron Nv 半導体装置の製造方法
JPH11204496A (ja) * 1998-01-19 1999-07-30 Toshiba Corp エッチング方法及び成膜方法
JP2002016245A (ja) * 2000-06-29 2002-01-18 Nec Corp 半導体装置
JP2005203642A (ja) * 2004-01-16 2005-07-28 Eudyna Devices Inc 半導体装置及びその製造方法
JP2007537593A (ja) * 2004-05-11 2007-12-20 クリー　インコーポレイテッド ソース接続フィールドプレートを備えるワイドバンドギャップｈｅｍｔ
JP2008258261A (ja) * 2007-04-02 2008-10-23 Nec Electronics Corp 半導体装置
WO2010134468A1 (ja) * 2009-05-19 2010-11-25 株式会社村田製作所 半導体スイッチ装置、および半導体スイッチ装置の製造方法
JP2013077635A (ja) * 2011-09-29 2013-04-25 Sumitomo Electric Ind Ltd 半導体装置およびその製造方法

Also Published As

Publication number Publication date
KR20160038035A (ko) 2016-04-06
US9583480B2 (en) 2017-02-28
US20150034962A1 (en) 2015-02-05
KR102249390B1 (ko) 2021-05-10
US20160111416A1 (en) 2016-04-21
DE112014003545T5 (de) 2016-05-04
CN105453273A (zh) 2016-03-30
US9214399B2 (en) 2015-12-15
JP6835581B2 (ja) 2021-02-24
WO2015017513A2 (en) 2015-02-05
TW201513364A (zh) 2015-04-01
TWI615977B (zh) 2018-02-21
CN105453273B (zh) 2018-11-02
WO2015017513A3 (en) 2015-11-05

Similar Documents

Publication Publication Date Title
JP6835581B2 (ja) 閾値電圧がマッチングした集積回路およびこれを作製するための方法
US10312335B2 (en) Gate with self-aligned ledge for enhancement mode GaN transistors
CN105283958B (zh) GaN HEMT的共源共栅结构
US9024357B2 (en) Method for manufacturing a HEMT transistor and corresponding HEMT transistor
TWI499054B (zh) 補償式閘極金屬絕緣體半導體場效電晶體及其製造方法
JP6393758B2 (ja) 低減された出力キャパシタンスを有するＧａＮデバイスおよびこれを作製するためのプロセス
US9171911B2 (en) Isolation structure in gallium nitride devices and integrated circuits
CN110754001A (zh) 用以改善氮化镓间隔件厚度的均匀度的具有选择性和非选择性蚀刻层的增强型氮化镓晶体管
JP7208167B2 (ja) 半導体装置およびその製造方法
US9214528B2 (en) Method to fabricate self-aligned isolation in gallium nitride devices and integrated circuits
JP2022103163A (ja) 窒化物半導体トランジスタ装置
JP6689424B2 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20170706

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20180313

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180320

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180620

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20180918

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20181218

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190213

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20190723

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191122

C60 Trial request (containing other claim documents, opposition documents)

Free format text: JAPANESE INTERMEDIATE CODE: C60

Effective date: 20191122

C11 Written invitation by the commissioner to file amendments

Free format text: JAPANESE INTERMEDIATE CODE: C11

Effective date: 20191203

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200106

C21 Notice of transfer of a case for reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C21

Effective date: 20200114

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20200306

C211 Notice of termination of reconsideration by examiners before appeal proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C211

Effective date: 20200310

C22 Notice of designation (change) of administrative judge

Free format text: JAPANESE INTERMEDIATE CODE: C22

Effective date: 20200602

C13 Notice of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: C13

Effective date: 20200714

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201014

C23 Notice of termination of proceedings

Free format text: JAPANESE INTERMEDIATE CODE: C23

Effective date: 20201208

C03 Trial/appeal decision taken

Free format text: JAPANESE INTERMEDIATE CODE: C03

Effective date: 20210112

C30A Notification sent

Free format text: JAPANESE INTERMEDIATE CODE: C3012

Effective date: 20210112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210204

R150 Certificate of patent or registration of utility model

Ref document number: 6835581

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250