WO2010134468A1 - 半導体スイッチ装置、および半導体スイッチ装置の製造方法 - Google Patents

半導体スイッチ装置、および半導体スイッチ装置の製造方法 Download PDF

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西明恒和
小林一也
姫田高志
奥田修功
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株式会社村田製作所
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    • H01L21/823456—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different shapes, lengths or dimensions
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Definitions

  • the present invention relates to a semiconductor switch device in which a switch circuit or the like is configured by a semiconductor element such as an FET (field effect transistor), and a method for manufacturing the semiconductor switch device.
  • a semiconductor element such as an FET (field effect transistor)
  • the system transition from the 2nd generation mobile phone system to the 3rd generation mobile phone system is progressing. Along with this system transition, an example in which an integrated circuit in which a logic circuit and an amplifier circuit are integrated in a switch circuit is used in a front end portion of a cellular phone.
  • a certain type of integrated circuit includes a semiconductor switch device in which a depletion type FET (hereinafter referred to as D type FET) and an enhancement type FET (hereinafter referred to as E type FET) are mixedly mounted on a single semiconductor substrate.
  • D type FET depletion type FET
  • E type FET enhancement type FET
  • a D-type FET has a normally-on characteristic in which a threshold voltage becomes negative when a drain current starts to flow, and has a feature that an insertion loss is smaller than that of an E-type FET.
  • the E-type FET has a normally-off characteristic in which a threshold voltage when a drain current starts to flow is positive, and is often used in an amplifier circuit and a logic circuit.
  • the intermodulation distortion In the 3rd generation mobile phone system, in addition to the harmonic distortion (signal distortion) that was a problem from the 2nd generation mobile phone system, the intermodulation distortion also causes a reception error by entering the reception path. It has become. Intermodulation distortion is generated by mixing interfering radio waves and transmission waves existing in the air. For this reason, in the third generation mobile phone system, distortion characteristics that were not considered as a problem in the second generation mobile phone system can be said to be important characteristics, and improvement of distortion characteristics by reducing harmonic distortion and intermodulation distortion is desired.
  • the inventors of the present application have found that the linearity of the capacitance characteristics in the FET constituting the switch circuit has a great influence on the distortion characteristics, and have reached the present invention.
  • An object of the present invention is to provide a semiconductor switch device having a structure for improving distortion characteristics and a method for manufacturing the semiconductor switch device.
  • a plurality of semiconductor elements each having a recess for example, an E-type FET and a D-type FET are formed on a single semiconductor substrate.
  • the switch circuit and a connection circuit such as a logic circuit connected to the switch circuit are configured using a plurality of semiconductor elements.
  • Each semiconductor element includes a gate electrode formation portion having a gate electrode, a drain electrode, and a source electrode, a drain electrode formation portion, and a source electrode formation portion.
  • the gate electrode formation portion is disposed between the drain electrode formation portion and the source electrode formation portion.
  • the switch circuit is composed of a semiconductor element in which the outer shape of the gate electrode is a rectangular cross-sectional shape.
  • the connection circuit includes a semiconductor element in which the outer shape of the gate electrode is different from the rectangular cross-sectional shape, for example, a V-shaped cross section or a T-shaped cross section.
  • a gate electrode having a rectangular cross section (hereinafter referred to as a rectangular gate) has a V-shaped cross section or a T-shaped gate electrode (hereinafter referred to as a V-shaped gate and a T-shaped gate).
  • a rectangular gate has a V-shaped cross section or a T-shaped gate electrode (hereinafter referred to as a V-shaped gate and a T-shaped gate).
  • the stray capacitance component is reduced.
  • This stray capacitance component remains when the switch circuit is turned off and causes leakage of a high-frequency signal, which deteriorates the distortion characteristics of the switch circuit.
  • a rectangular gate can form a wider recess than a V-type gate or a T-type gate.
  • the potential gradient between the gate electrode and the source electrode and between the gate electrode and the drain electrode can be relaxed when the switch circuit is turned off, and the linearity of the capacitance characteristic in the D-type FET is improved. Therefore, the distortion characteristics of the switch circuit can be improved.
  • the recess width is wide, the resistance in the channel region may increase.
  • improvement of distortion characteristics is more important than suppression of resistance in the channel region. Therefore, in the present invention, a rectangular gate that easily widens the recess width is employed in a switch circuit in which increasing the recess width is effective in improving the distortion characteristics.
  • a V-type gate or a T-type gate is formed to suppress an increase in resistance in the channel region of the E-type FET.
  • the recess is a groove having a concave cross section formed between the drain electrode forming portion and the source electrode forming portion, and the width of the groove is the recess width.
  • the recess is composed of a first recess portion and a second recess portion deeper than the first recess portion, and the recess width of the second recess portion is narrower than the recess width of the first recess portion. Is preferable. Thereby, the stray capacitance component generated in the recess can be further reduced, and the linearity of the capacitance characteristic in the semiconductor element can be improved.
  • the ratio of the recess width of the second recess portion to the recess width of the first recess portion is larger in the semiconductor element including the rectangular gate than in the semiconductor element including the V-type gate and the T-type gate. Accordingly, it is possible to suppress an increase in resistance in the channel region of the semiconductor element in the connection circuit while reliably improving the distortion characteristics of the semiconductor element in the switch circuit.
  • a plurality of semiconductor elements each having a recess are formed on a single semiconductor substrate. Further, the switch circuit and the connection circuit connected to the switch circuit are configured using a plurality of semiconductor elements.
  • Each semiconductor element includes a gate electrode formation portion having a gate electrode, a drain electrode, and a source electrode, a drain electrode formation portion, and a source electrode formation portion.
  • the gate electrode formation portion is disposed between the drain electrode formation portion and the source electrode formation portion.
  • the recess is composed of a first recess portion and a second recess portion deeper than the first recess portion, and the recess width of the second recess portion is narrower than the recess width of the first recess portion. It is.
  • the ratio of the recess width of the second recess portion to the recess width of the first recess portion is larger in the semiconductor element constituting the switch circuit than in the semiconductor element constituting the connection circuit. Thereby, the linearity of the capacitance characteristic in the semiconductor element constituting the switch circuit can be improved.
  • the recess width in the second recess portion is wider in a semiconductor element having a gate electrode having a rectangular cross section than a semiconductor element having a gate electrode having a shape different from the rectangular cross section. As a result, it is possible to suppress an increase in resistance in the channel region of the semiconductor element in the connection circuit while further improving the distortion characteristics of the semiconductor element in the switch circuit.
  • an amplifier circuit provided with a semiconductor element having a V-type gate or a T-type gate is formed on a semiconductor substrate.
  • the amplifier circuit is integrated with the semiconductor substrate, so that the circuit configuration can be highly integrated and the manufacturing process can be shared.
  • a rectangular gate is formed after forming a V-type gate or a T-type gate. Since the V-type gate and the T-type gate have a complicated shape and a complicated manufacturing process, if the rectangular gate is formed before forming the V-type gate or the T-type gate, the V-type gate or the T-type gate is manufactured. There is an increased risk that damage due to heat, etc. will reach the rectangular gate. Therefore, damage can be suppressed by forming a rectangular gate with a simple manufacturing process later.
  • the present invention it is possible to improve the linearity of the capacitance characteristics in the semiconductor element while suppressing a decrease in amplification factor and an increase in impedance component. As a result, it is possible to improve the distortion characteristics and suppress the occurrence of reception errors in the third generation mobile phone system.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor switch device according to a first embodiment of the present invention.
  • FIG. 2 is a characteristic diagram of the semiconductor switch device shown in FIG. 1.
  • FIG. 2 is a schematic circuit diagram of the semiconductor switch device shown in FIG. 1.
  • FIG. 3 is a cross-sectional view showing a state at each stage of a manufacturing process of the semiconductor switch device shown in FIG. 1.
  • FIG. 5 is a schematic cross-sectional view of a semiconductor switch device according to a second embodiment of the present invention.
  • FIG. 6 is a schematic circuit diagram of the semiconductor switch device shown in FIG. 5.
  • FIG. 6 is a schematic cross-sectional view of a semiconductor switch device according to a third embodiment of the present invention. It is sectional drawing of the outline of the semiconductor switch apparatus which concerns on the 4th Embodiment of this invention.
  • the semiconductor switch device 1 according to the first embodiment of the present invention will be described based on an example in which an FET is formed as a semiconductor element.
  • the present invention can be suitably implemented even with a high electron mobility transistor (HEMT) which is a kind of FET.
  • HEMT high electron mobility transistor
  • FIG. 1 is a schematic cross-sectional view of the semiconductor switch device 1.
  • the semiconductor switch device 1 includes a plurality of semiconductor elements including at least two types of semiconductor elements E1 and D1.
  • a configuration example in which the semiconductor element E1 and the semiconductor element D1 are juxtaposed is illustrated in the drawing.
  • the semiconductor switch device 1 includes a semiconductor substrate 2, gate electrodes 4A and 4B, source electrodes 5A and 5B, and drain electrodes 6A and 6B.
  • the semiconductor substrate 2 includes a GaAs layer 2A that is a semiconductor layer, a channel layer 2B that is epitaxially grown on the GaAs layer 2A, and a contact layer 2C that is epitaxially grown on the channel layer 2B.
  • the semiconductor substrate 2 includes a groove 3C formed by removing a part of the contact layer 2C, the channel layer 2B, and the GaAs layer 2A.
  • the groove 3C defines a region for forming each semiconductor element and exposes the GaAs layer 2A to the outer surface.
  • the semiconductor substrate 2 includes recesses 3A and 3B formed by removing a part of the contact layer 2C in a region where each semiconductor element is formed.
  • the recesses 3A and 3B expose the channel layer 2B to the outer surface.
  • the source electrodes 5A and 5B and the drain electrodes 6A and 6B are respectively formed at positions that form ridges beside the recesses 3A and 3B in the contact layer 2C.
  • the source electrodes 5A and 5B and the contact layer 2C immediately below form the source electrode forming part of the present invention.
  • the drain electrodes 6A and 6B and the channel layer 2B immediately below form the drain electrode forming portion of the present invention.
  • the gate electrodes 4A and 4B are formed on the lowest surfaces of the recesses 3A and 3B.
  • the gate electrode 4A is formed by being partially embedded in the channel layer 2B, and the gate electrode 4B is formed on the channel layer 2B.
  • the portions of the gate electrodes 4A and 4B that protrude from the lowest surfaces of the recesses 3A and 3B constitute the gate electrode forming portion of the present invention.
  • the semiconductor element E1 is an E-type FET, and includes a semiconductor substrate 2, a gate electrode 4A, a source electrode 5A, and a drain electrode 6A.
  • the gate electrode 4A is a V-shaped gate having a V-shaped cross section (hereinafter referred to as a V-shaped gate 4A).
  • a recess 3 ⁇ / b> A is formed in a region where the semiconductor element E ⁇ b> 1 is formed in the semiconductor substrate 2.
  • the recess 3A has a two-stage cross section formed of a first recess formed by processing the contact layer 2C and a second recess formed by processing the channel layer 2B.
  • the recess width L1 in the first recess portion is wider than the recess width L2 in the second recess portion.
  • the semiconductor element D1 is a D-type FET, and includes a semiconductor substrate 2, a gate electrode 4B, a source electrode 5B, and a drain electrode 6B.
  • the gate electrode 4B is a rectangular gate having a rectangular cross section (hereinafter referred to as a rectangular gate 4B).
  • a recess 3B is formed in a region of the semiconductor substrate 2 where the semiconductor element D1 is to be formed.
  • the recess 3B has a two-stage cross section formed of a first recess formed by processing the contact layer 2C and a second recess formed by processing the channel layer 2B.
  • the recess width L1 ′ at the first recess portion is wider than the recess width L2 ′ at the second recess portion.
  • the semiconductor element D1 of the present embodiment since the surface area can be reduced by adopting the rectangular gate 4B, the semiconductor substrate 2, the source electrode 5B, and the drain electrode 6B are more than when a V-type gate or a T-type gate is adopted.
  • the stray capacitance component generated between the two can be reduced.
  • the semiconductor element E1 employs a V-type gate to suppress a decrease in amplification factor and an increase in impedance component.
  • the capacitance characteristics of the semiconductor element will be described by taking a D-type FET as an example.
  • FIG. 2A is a graph showing the relationship between the source-drain capacitance Coff and the gate-source voltage Vgs when the D-type FET is off.
  • a case where a rectangular gate is adopted for the D-type FET and a case where a V-type gate is adopted are compared and displayed, and the gate-source voltage Vgs is shown as a so-called reverse voltage.
  • the slope of the change in the capacitance Coff is smaller in the rectangular gate than in the V-type gate in the region where the voltage Vgs is larger than the pinch-off voltage of about 0.8V.
  • FIG. 2 (B) shows the relationship between the source-drain capacitance Coff and the ratio of the recess width of the second recess portion to the recess width of the first recess portion in the two-stage rectangular gate. It is a graph which shows a relationship. In this case, data with the same condition for the gate-source voltage Vgs is comparatively displayed.
  • the explanation was made on the data in which the ratio of the recess width in the rectangular gate is different, but this relationship is established regardless of the gate shape. Therefore, if the ratio of the recess width in a semiconductor element that should reduce the capacitance Coff, such as a semiconductor element that constitutes a switch circuit, is made larger than the ratio of the recess width in a semiconductor element that is less necessary to reduce the capacitance Coff. Is preferred.
  • FIG. 3A is a schematic circuit diagram illustrating a configuration example of the semiconductor switch device 1.
  • the semiconductor switch device 1 includes a switch circuit SW and a logic circuit LOGIC.
  • FIG. 3B is a schematic circuit diagram illustrating a configuration example of the switch circuit SW.
  • the switch circuit SW is composed of a plurality of semiconductor elements D1, and includes input / output ports PORT1, PORT2 and an antenna port ANT.
  • each semiconductor element D1 is turned on or off by the control voltage input to the control terminal, and the connection of the input / output ports PORT1 and PORT2 to the antenna port ANT is selected.
  • all the semiconductor elements constituting the switch circuit SW are assumed to be the semiconductor element D1 including the rectangular gate 4B. As a result, the linearity of the capacitance characteristic of each semiconductor element D1 increases, and the switch circuit SW has a very good distortion characteristic.
  • FIG. 3C is a schematic circuit diagram illustrating a configuration example of the logic circuit LOGIC.
  • the logic circuit LOGIC includes a semiconductor element D1 and a semiconductor element E1.
  • the logic circuit LOGIC outputs a logic level voltage to the control terminal of the switch circuit SW based on the control voltage Vctl input to the input port.
  • the semiconductor element E1 having a V-type gate in the logic circuit LOGIC the gain of the semiconductor element E1 is reduced and the impedance is lower than when the gate electrode forming portions of the semiconductor element E1 are all rectangular in cross section. Increase in components can be suppressed.
  • FIG. 4A is a cross-sectional view showing a state in the region dividing step in the manufacturing process.
  • a groove 3C is formed at a position in the semiconductor substrate 2 that partitions a plurality of semiconductor elements. Specifically, first, a flat semiconductor substrate 2 including a GaAs layer 2A, a channel layer 2B, and a contact layer 2C is prepared. Then, a groove 3C is formed at a depth from the contact layer 2C to the GaAs layer 2A by etching or the like. When this step is finished, the process proceeds to the next ohmic electrode forming step.
  • FIG. 4B is a cross-sectional view showing a state in the ohmic electrode forming step in this manufacturing process.
  • ohmic electrodes to be the drain electrodes 6A and 6B and the source electrodes 5A and 5B are formed in each region partitioned by the groove 3C.
  • Each ohmic electrode is formed by a metal vapor deposition method or the like.
  • FIG. 4C is a cross-sectional view showing a state in the common etching step in this manufacturing process.
  • the first recess portions 13A and 13B of the recesses 3A and 3B are formed. Specifically, first, a resist film is formed by photolithography. Next, a part of the contact layer 2C is removed by wet etching or dry etching. Then, the resist film is removed. When this process is completed, the process proceeds to the next E-type FET etching process.
  • FIG. 4D is a cross-sectional view showing a state in the E-type FET etching step in this manufacturing process.
  • the second recess portion 13C of the recess 3A is formed.
  • a resist film 11A is formed on the semiconductor substrate 2 by photolithography.
  • a resist window having a taper matching the shape of the lower surface of the V-type gate 4A is formed in the resist film 11A.
  • a resist film 11B is formed by photolithography on the resist film 11A.
  • a resist window having an opening shape that matches the shape of the V-type gate 4A viewed from above is formed in the resist film 11B.
  • a part of the channel layer 2B is removed by a wet etching method or a dry etching method. When this process is finished, the process proceeds to the next E-type FET gate electrode forming process.
  • FIG. 4E is a cross-sectional view showing a state in the E-type FET gate electrode forming step in this manufacturing process.
  • the V-type gate 4A is formed. Specifically, first, a metal vapor deposition method is performed using the resist films 11A and 11B formed in the previous step. Then, the resist films 11A and 11B are removed. Here, the resist film used in the previous step is shared in forming the V-shaped gate 4A, and the resist film forming process is reduced. When this process is finished, the process proceeds to the next D-type FET etching process.
  • FIG. 4F is a cross-sectional view showing a state in the D-type FET etching step in this manufacturing process.
  • the second recess portion 13D of the recess 3B is formed.
  • a resist film 11C is formed on the semiconductor substrate 2 by photolithography.
  • a resist window having an opening shape that matches the shape of the rectangular gate 4B viewed from above is formed.
  • a part of the channel layer 2B is removed by a wet etching method or a dry etching method.
  • the process proceeds to the next D-type FET gate electrode forming process.
  • FIG. 4G is a cross-sectional view showing a state in the D-type FET gate electrode forming step in this manufacturing process.
  • the rectangular gate 4B is formed. Specifically, first, a metal vapor deposition method is performed using the resist film 11C formed in the previous step. Then, the resist film 11C is removed.
  • the resist film used in the previous step is shared for forming the rectangular gate 4B, thereby reducing the resist film formation process.
  • the semiconductor switch device 1 is manufactured by the above-described general manufacturing process.
  • the rectangular gate 4B is formed after the V-type gate 4A having a long manufacturing process is formed, even if each type of semiconductor element is formed in order, the semiconductor element formed in advance is formed. Thus, it is possible to suppress the influence exerted on the process of the semiconductor element formed later.
  • FIG. 5 is a schematic cross-sectional view of the semiconductor switch device 21.
  • the semiconductor switch device 21 includes a plurality of semiconductor elements including at least three types of semiconductor elements E1, D1, and D2.
  • the semiconductor element D2 is a D-type FET and includes a semiconductor substrate 22, a gate electrode 24, a source electrode 25, and a drain electrode 26.
  • the gate electrode 24 is a V-shaped gate having a V-shaped cross section (hereinafter referred to as a V-shaped gate 24).
  • a region of the semiconductor substrate 22 where the semiconductor element D2 is formed includes a recess 23 formed by removing a part of the contact layer 2C.
  • the recess 23 has a two-stage cross section and has a recess width of the same dimensions as the semiconductor element E1.
  • the source electrode 25 and the drain electrode 26 are formed on the contact layer beside the recess 23, respectively.
  • the recess width L2 is minimized by adopting the V-type gate 24 as compared with the case of employing a rectangular gate. This suppresses a decrease in amplification factor and an increase in impedance component in the semiconductor element D2.
  • FIG. 6A is a schematic circuit diagram illustrating a configuration example of the semiconductor switch device 1.
  • the semiconductor switch device 1 includes a switch circuit SW, a logic circuit LOGIC, a power amplifier PA, and a low noise amplifier LNA.
  • FIG. 6B is a schematic circuit diagram illustrating a configuration example of the switch circuit SW.
  • the switch circuit SW is composed of a plurality of semiconductor elements D1.
  • all the semiconductor elements constituting the switch circuit SW are assumed to be the semiconductor element D1 including the rectangular gate 4B.
  • the linearity of the capacitance characteristic of each semiconductor element D1 increases, and the switch circuit SW has a very good distortion characteristic.
  • FIG. 6C is a schematic circuit diagram illustrating a configuration example of the logic circuit LOGIC.
  • the logic circuit LOGIC includes a semiconductor element D2 and a semiconductor element E1.
  • the logic circuit LOGIC outputs a logic level voltage to the control terminal of the switch circuit SW based on the control voltage Vctl input to the input port.
  • the logic circuit LOGIC by configuring the logic circuit LOGIC with the semiconductor elements E1 and D2 having V-type gates, it is possible to suppress a decrease in amplification factor and an increase in impedance components in the semiconductor elements E1 and D2.
  • FIG. 6D is a schematic circuit diagram for explaining a configuration example of the power amplifier PA and the low noise amplifier LNA.
  • the power amplifier PA and the low noise amplifier LNA are composed of a semiconductor element D2. Thereby, the fall of the gain in a semiconductor element D2 and an impedance component increase can be controlled.
  • FIG. 7 is a schematic cross-sectional view of the semiconductor switch device 31.
  • the semiconductor switch device 31 includes a plurality of semiconductor elements including at least three types of semiconductor elements E2, D1, and D3.
  • the semiconductor element D3 is a D-type FET and includes a gate electrode 34A.
  • the semiconductor element E2 is an E-type FET and includes a gate electrode 34B.
  • the gate electrodes 34A and 34B are T-type gates formed in a T-shaped cross section.
  • the T-type gate 24 is used instead of the V-type gate as in the present embodiment, the reduction of the amplification factor and the increase of the impedance component in the semiconductor element are suppressed by minimizing the recess width as in the case of the V-type gate. it can.
  • FIG. 8 is a schematic cross-sectional view of the semiconductor switch device 41.
  • the semiconductor switch device 41 includes a plurality of semiconductor elements including at least three types of semiconductor elements E2, D4, and D3.
  • the semiconductor element D4 is a D-type FET having a rectangular gate, and includes a semiconductor substrate 42 on which a recess 43 is formed.
  • the recess 43 is configured with a recess width having the same dimensions as the semiconductor element D3 and the semiconductor element E2.
  • the structure of the semiconductor element D4 is employed as a semiconductor element constituting the switch circuit SW.
  • the distortion characteristics of the switch circuit can be improved by using a T-type gate, a V-type gate and a rectangular gate together. .

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Abstract

　歪特性を改善する構成の半導体スイッチ装置、および半導体スイッチ装置の製造方法の提供を図る。半導体スイッチ装置（１）は、リセス（３Ａ，３Ｂ）を備える半導体素子（Ｅ１，Ｄ１）を単一の半導体基板（２）に形成している。半導体素子（Ｄ１）でスイッチ回路を構成する。半導体素子（Ｅ１，Ｄ１）で論理回路を構成する。半導体素子（Ｅ１，Ｄ１）は、それぞれゲート電極（４Ａ，４Ｂ）、ドレイン電極（６Ａ，６Ｂ）、およびソース電極（５Ａ，５Ｂ）を備える。ゲート電極（４Ｂ）は、外形状が断面矩形状である。ゲート電極（４Ａ）は、外形状が断面Ｖ字形状である。

Description

半導体スイッチ装置、および半導体スイッチ装置の製造方法
　この発明は、ＦＥＴ（電界効果型トランジスタ）などの半導体素子でスイッチ回路などを構成した半導体スイッチ装置、および半導体スイッチ装置の製造方法に関する。
　第２世代携帯電話システムから第３世代携帯電話システムへのシステム移行が進んでいる。このシステム移行に伴い、携帯電話のフロントエンド部では、スイッチ回路に論理回路や増幅回路などを集積した集積回路が使用される例が増えている。
　このような集積回路では、スイッチ回路単体の特性だけではなく、集積回路全体としての挿入損失改善やアイソレーション改善などの特性向上が求められている。そのため、ある種の集積回路は、デプレッション型ＦＥＴ(以下Ｄ型ＦＥＴと称する。)と、エンハンスメント型ＦＥＴ（以下Ｅ型ＦＥＴと称する。）と、を単一の半導体基板上に混載した半導体スイッチ装置として構成される（例えば、特許文献１参照。）。Ｄ型ＦＥＴは、ドレイン電流が流れ始める時の閾値電圧が負となるノーマリ・オンの特性を持ち、Ｅ型ＦＥＴよりも挿入損失が小さい特徴がありスイッチ回路に多用される。Ｅ型ＦＥＴは、ドレイン電流が流れ始める時の閾値電圧が正となるノーマリ・オフの特性を持ち、増幅回路や論理回路に多用される。
特開２００５－２０３６４２号公報
　第３世代携帯電話システムでは、第２世代携帯電話システムからの課題であった高調波歪（信号歪）に加え、相互変調歪も受信経路に進入する事により受信エラーを発生させるため大きな課題となっている。相互変調歪は、空中に存在する妨害電波と送信波とがミキシングされることによって発生する。そのため第３世代携帯電話システムでは、第２世代携帯電話システムで問題とされていなかった歪特性が重要な特性といえ、高調波歪や相互変調歪の低減による歪特性の改善が望まれる。
　本願発明者らは、スイッチ回路を構成するＦＥＴにおける容量特性の線形性が歪特性に対して大きな影響を与えることを見いだして、本発明に至った。
　本発明の目的は、歪特性を改善する構成の半導体スイッチ装置、および半導体スイッチ装置の製造方法を提供することにある。
　この発明の半導体スイッチ装置は、それぞれリセスを備える複数の半導体素子例えばＥ型ＦＥＴおよびＤ型ＦＥＴを単一の半導体基板に形成している。また、スイッチ回路と、スイッチ回路に接続される論理回路等の接続回路とを、複数の半導体素子を用いて構成している。各半導体素子は、それぞれゲート電極、ドレイン電極、ソース電極を有するゲート電極形成部、ドレイン電極形成部、およびソース電極形成部、を備える。ゲート電極形成部は、ドレイン電極形成部とソース電極形成部との間に配置される。スイッチ回路は、ゲート電極の外形状が矩形断面形状である半導体素子で構成される。接続回路は、ゲート電極の外形状が矩形断面形状とは異なる形状、例えば断面Ｖ字形状や断面Ｔ字形状などである半導体素子を備える。
　この構成によれば、断面矩形状のゲート電極（以下、矩形ゲートと称する。）では、断面Ｖ字形状や断面Ｔ字形状のゲート電極（以下、Ｖ型ゲートおよびＴ型ゲートと称する。）などよりも浮遊容量成分が低減される。この浮遊容量成分は、スイッチ回路のオフ時に残存して、高周波信号の漏れの原因となり、スイッチ回路の歪特性を悪化させる。また、矩形ゲートではＶ型ゲートやＴ型ゲートなどよりも幅広いリセスを形成することが可能である。幅広いリセスを形成する事により、スイッチ回路のオフ時に、ゲート電極とソース電極との間およびゲート電極とドレイン電極との間の電位勾配を緩和でき、Ｄ型ＦＥＴにおける容量特性の線形性を改善することができるため、スイッチ回路の歪特性を向上できる。
　ただし、リセス幅が広ければチャネル領域での抵抗が大きくなる虞がある。しかしながら、本発明が対象に想定する第３世代携帯電話システムでは、チャネル領域での抵抗の抑制よりも歪特性の改善がより重要な課題である。そこで本発明では、リセス幅を広げることが歪特性の改善に効果的なスイッチ回路では、リセス幅を広げやすい矩形ゲートを採用する。一方、リセス幅を広げても歪特性に対する影響が少ない接続回路では、Ｖ型ゲートやＴ型ゲートを形成して、Ｅ型ＦＥＴにおけるチャネル領域での抵抗増大を抑制する。なお、リセスとはドレイン電極形成部とソース電極形成部との間に形成した断面凹状の溝部のことであり、その溝部の幅がリセス幅である。
　リセスは、第１のリセス部と、第１のリセス部よりも深い第２のリセス部とから構成され、第２のリセス部のリセス幅は第１のリセス部のリセス幅よりも狭い多段形状であると好適である。これにより、リセスに生じる浮遊容量成分をさらに低減して、半導体素子における容量特性の線形性を改善できる。
　第１のリセス部のリセス幅に対する第２のリセス部のリセス幅の比が、Ｖ型ゲートやＴ型ゲートを備える半導体素子よりも、矩形ゲートを備える半導体素子で大きいと好適である。これにより、確実にスイッチ回路における半導体素子の歪特性を改善しながら、接続回路において半導体素子のチャネル領域での抵抗増大を抑制できる。
　この発明の半導体スイッチ装置は、それぞれリセスを備える複数の半導体素子を単一の半導体基板に形成している。また、スイッチ回路と、スイッチ回路に接続される接続回路とを、複数の半導体素子を用いて構成している。各半導体素子は、それぞれゲート電極、ドレイン電極、及びソース電極を有するゲート電極形成部、ドレイン電極形成部、およびソース電極形成部、を備える。ゲート電極形成部は、ドレイン電極形成部とソース電極形成部との間に配置される。リセスは、第１のリセス部と、第１のリセス部よりも深い第２のリセス部とから構成され、第２のリセス部のリセス幅は第１のリセス部のリセス幅よりも狭い多段形状である。第１のリセス部のリセス幅に対する第２のリセス部のリセス幅の比が、接続回路を構成する半導体素子よりも、スイッチ回路を構成する半導体素子で大きい。
　これにより、スイッチ回路を構成する半導体素子における容量特性の線形性を改善できる。
　第２のリセス部におけるリセス幅が、断面矩形状とは異なる形状のゲート電極を備える半導体素子よりも、断面矩形状のゲート電極を備える半導体素子で広いと好適である。これにより、さらに確実にスイッチ回路における半導体素子の歪特性を改善しながら、接続回路において半導体素子のチャネル領域での抵抗増大を抑制できる。
　Ｖ型ゲートまたはＴ型ゲートを備える半導体素子を設けたアンプ回路を半導体基板に形成すると好適である。これにより、アンプ回路を半導体基板に一体化して、回路構成の高集積化や、製造プロセスの共通化が図れる。
　この発明の製造方法は、Ｖ型ゲートまたはＴ型ゲートを形成した後に矩形ゲートを形成する。Ｖ型ゲートやＴ型ゲートは形状が複雑で製造プロセスも複雑で長いため、仮にＶ型ゲートやＴ型ゲートの形成の前に矩形ゲートを形成すれば、Ｖ型ゲートまたはＴ型ゲートの製造プロセスにおける熱などによるダメージが矩形ゲートに及ぶ危険性が高まる。そこで、製造プロセスが平易な矩形ゲートを後に形成することで、ダメージを抑制できる。
　この発明によれば、増幅率の低下やインピーダンス成分増加を抑制しながら、半導体素子における容量特性の線形性を改善できる。これにより、歪特性を改善して第３世代携帯電話システムにおける受信エラーの発生などを抑制できる。
本発明の第１の実施形態に係る半導体スイッチ装置の概略の断面図である。 図１に示す半導体スイッチ装置の特性図である。 図１に示す半導体スイッチ装置の概略の回路図である。 図１に示す半導体スイッチ装置の製造プロセスの各段階での状態を示す断面図である。 本発明の第２の実施形態に係る半導体スイッチ装置の概略の断面図である。 図５に示す半導体スイッチ装置の概略の回路図である。 本発明の第３の実施形態に係る半導体スイッチ装置の概略の断面図である。 本発明の第４の実施形態に係る半導体スイッチ装置の概略の断面図である。
《第１の実施形態》
　以下、本発明の第１の実施形態に係る半導体スイッチ装置１について半導体素子としてＦＥＴを形成する例に基づいて説明する。なお本発明は、ＦＥＴの一種であるＨＥＭＴ（high Electron Mobility Transistor）であっても好適に実施できる。
　図１は、半導体スイッチ装置１の概略の断面図である。
　半導体スイッチ装置１は、少なくとも２種の半導体素子Ｅ１，Ｄ１を含む複数の半導体素子を備える。ここでは、半導体素子Ｅ１と半導体素子Ｄ１とを併置した構成例を図中に例示している。
　半導体スイッチ装置１は半導体基板２、ゲート電極４Ａ，４Ｂ、ソース電極５Ａ，５Ｂ、およびドレイン電極６Ａ，６Ｂを備える。半導体基板２は、半導体層であるＧａＡｓ層２Ａと、ＧａＡｓ層２Ａ上にエピタキシャル成長させたチャネル層２Ｂと、チャネル層２Ｂ上にエピタキシャル成長させたコンタクト層２Ｃとを備える。
　半導体基板２は、コンタクト層２Ｃ、チャネル層２Ｂ、およびＧａＡｓ層２Ａの一部を除去して形成した溝３Ｃを備える。溝３Ｃは、各半導体素子を形成する領域を区画し、ＧａＡｓ層２Ａを外面に露出させる。
　半導体基板２は、各半導体素子を形成する領域にコンタクト層２Ｃの一部を除去して形成したリセス３Ａ，３Ｂを備える。リセス３Ａ，３Ｂは、チャネル層２Ｂを外面に露出させる。
　ソース電極５Ａ，５Ｂおよびドレイン電極６Ａ，６Ｂは、コンタクト層２Ｃにおけるリセス３Ａ，３Ｂの脇で稜部をなす位置にそれぞれ形成される。ソース電極５Ａ，５Ｂとその直下のコンタクト層２Ｃとが、本発明のソース電極形成部を構成する。ドレイン電極６Ａ，６Ｂとその直下のチャネル層２Ｂとが、本発明のドレイン電極形成部を構成する。
　ゲート電極４Ａ，４Ｂは、リセス３Ａ，３Ｂの最低面に形成される。ゲート電極４Ａはチャネル層２Ｂに一部が埋め込まれて形成され、ゲート電極４Ｂはチャネル層２Ｂ上に形成される。ゲート電極４Ａ，４Ｂにおけるリセス３Ａ，３Ｂの最低面から突出する部位が、本発明のゲート電極形成部を構成する。
　半導体素子Ｅ１はＥ型ＦＥＴであり、半導体基板２、ゲート電極４Ａ、ソース電極５Ａ、およびドレイン電極６Ａから構成される。ゲート電極４Ａは断面Ｖ字形状に形成したＶ型ゲートである（以下、Ｖ型ゲート４Ａと称する。）。半導体基板２における半導体素子Ｅ１を形成する領域には、リセス３Ａが形成される。リセス３Ａはコンタクト層２Ｃを加工して形成した第1のリセス部と、チャネル層２Ｂを加工して形成した第２のリセス部とから構成される断面２段状である。第１のリセス部でのリセス幅Ｌ１が、第２のリセス部でのリセス幅Ｌ２よりも広い。
　半導体素子Ｄ１はＤ型ＦＥＴであり、半導体基板２、ゲート電極４Ｂ、ソース電極５Ｂ、およびドレイン電極６Ｂから構成される。ゲート電極４Ｂは断面矩形状に形成した矩形ゲートである（以下、矩形ゲート４Ｂと称する。）。半導体基板２における半導体素子Ｄ１を形成する領域には、リセス３Ｂが形成される。リセス３Ｂはコンタクト層２Ｃを加工して形成した第1のリセス部と、チャネル層２Ｂを加工して形成した第２のリセス部とから構成される断面２段状である。第１のリセス部でのリセス幅Ｌ１′が、第２のリセス部でのリセス幅Ｌ２′よりも広い。
　本実施形態の半導体素子Ｄ１では、矩形ゲート４Ｂを採用したことで、その表面積を低減できることから、Ｖ型ゲートやＴ型ゲートを採用する場合よりも、半導体基板２およびソース電極５Ｂ、ドレイン電極６Ｂとの間に生じる浮遊容量成分を低減することができる。また、半導体素子Ｅ１におけるリセス幅L2に比べて広くリセス幅L2'を形成することで、チャネル層２Ｂにおける電位勾配を緩和し、容量特性の線形性を改善する。一方、半導体素子E1では、Ｖ型ゲートを採用することで、増幅率の低下やインピーダンス成分の増加を抑制する。
　ここで、Ｄ型ＦＥＴを例に半導体素子の容量特性について説明する。
　図２（Ａ）は、Ｄ型ＦＥＴにおけるオフ時のソース－ドレイン間容量Coffとゲート－ソース間電圧Vgsとの関係を示すグラフである。このグラフでは、Ｄ型ＦＥＴに矩形ゲートを採用する場合と、Ｖ型ゲートを採用する場合とを比較表示し、ゲート－ソース間電圧Vgsはいわゆる逆方向電圧で示している。
　このグラフから、矩形ゲートでの容量Coffは、Ｖ型ゲートの容量Coffよりも常に小さく、ゲート電極とドレイン電極及びソース電極との間での浮遊容量が抑制できることがわかる。
　また、このグラフからは、0.8V程度のピンチオフ電圧よりも電圧Vgsが大きくなる領域において、容量Coffの変化の傾きが、Ｖ型ゲートにくらべ矩形ゲートで小さくなっていることが確認できる。矩形ゲートを採用することで、第1のリセス部のリセス幅を広げることにより、容量Coffのバイアス依存性を緩和でき、線形性が向上できていることが確認できる。
　図２（Ｂ）は、ソース－ドレイン間容量Coffと、２段形状の矩形ゲートにおける第１のリセス部のリセス幅に対する第２のリセス部のリセス幅の比であるＬ２’／Ｌ１’との関係を示すグラフである。ここでは、ゲート－ソース間電圧Vgsを同条件としたデータを比較表示している。
　このグラフからは、リセス幅の比Ｌ２’／Ｌ１’が大きくなるほど、容量Coffが低減することが確認できる。即ち、第２のリセス部でのリセス幅が広がるほど容量Coffが低減できることがわかる。
　ここでは矩形ゲートにおける、リセス幅の比を異ならせたデータについて説明したが、ゲート形状によらずにこの関係性は成立する。そのため、スイッチ回路を構成する半導体素子など、容量Coffを低減すべき半導体素子でのリセス幅の比を、その他の容量Coffを低減する必要性が小さい半導体素子でのリセス幅の比よりも大きくすると好適である。
　次に、半導体スイッチ装置１の回路構成の一例について説明する。
　図３（Ａ）は、半導体スイッチ装置１の構成例を説明する概略の回路図である。半導体スイッチ装置１は、スイッチ回路SWと論理回路LOGICとを備える。
　図３（Ｂ）はスイッチ回路SWの構成例を説明する概略の回路図である。スイッチ回路SWは複数の半導体素子Ｄ１から構成し、入出力ポートPORT1，PORT2とアンテナポートANTとを備える。このスイッチ回路SWは、制御端子に入力される制御電圧によって、各半導体素子Ｄ１がオン状態またはオフ状態になり、入出力ポートPORT1，PORT2のアンテナポートANTへの接続が選択される。
　ここでは、スイッチ回路SWを構成する半導体素子を全て、矩形ゲート４Ｂを備える半導体素子Ｄ１とする。これにより、各半導体素子Ｄ１の容量特性において線形性が高まり、スイッチ回路SWは極めて良好な歪特性を備えるものになる。
　図３（Ｃ）は論理回路LOGICの構成例を説明する概略の回路図である。論理回路LOGICは、半導体素子Ｄ１と半導体素子Ｅ１とから構成する。この論理回路LOGICは、入力ポートに入力される制御電圧Vctlに基づいて論理レベルの電圧をスイッチ回路SWの制御端子に出力する。
　ここでは、論理回路LOGICに、Ｖ型ゲートを備える半導体素子Ｅ１を設けることにより、半導体素子Ｅ１のゲート電極形成部を全て断面矩形状にする場合よりも、半導体素子Ｅ１における増幅率の低下やインピーダンス成分増加を抑制できる。
　次に、半導体スイッチ装置１の製造プロセスの一例を説明する。
　図４（Ａ）は、製造プロセスにおける領域分割工程での状態を示す断面図である。
　この工程では、半導体基板２における複数の半導体素子を区画する位置に溝３Ｃを形成する。具体的には、まず、ＧａＡｓ層２Ａとチャネル層２Ｂとコンタクト層２Ｃとを備える平板状の半導体基板２を用意する。そして、エッチングなどによりコンタクト層２ＣからＧａＡｓ層２Ａに至る深さで溝３Ｃを形成する。この工程を終えると、次のオーミック電極形成工程に移行する。
　図４（Ｂ）はこの製造プロセスにおけるオーミック電極形成工程での状態を示す断面図である。
　この工程では、溝３Ｃで区画された各領域に、ドレイン電極６Ａ，６Ｂおよびソース電極５Ａ，５Ｂとなるオーミック電極を形成する。各オーミック電極は、金属蒸着法などにより形成する。この工程を終えると、次の共通エッチング工程に移行する。
　図４（Ｃ）は、この製造プロセスにおける共通エッチング工程での状態を示す断面図である。
　この工程では、リセス３Ａ，３Ｂそれぞれの第１のリセス部１３Ａ，１３Ｂを形成する。具体的には、まず、レジスト膜をフォトリソグラフィ法で形成する。次に、ウェットエッチングやドライエッチング法でコンタクト層２Ｃの一部を除去する。そして、レジスト膜を除去する。この工程を終えると、次のＥ型ＦＥＴエッチング工程に移行する。
　図４（Ｄ）は、この製造プロセスにおけるＥ型ＦＥＴエッチング工程での状態を示す断面図である。
　この工程では、リセス３Ａの第２のリセス部１３Ｃを形成する。具体的には、まず、半導体基板２にレジスト膜１１Ａをフォトリソグラフィ法で形成する。レジスト膜１１Ａには、Ｖ型ゲート４Ａの下面形状に一致するテーパを有するレジスト窓を形成する。そして、レジスト膜１１Ａに積層してレジスト膜１１Ｂをフォトリソグラフィ法で形成する。レジスト膜１１Ｂには、Ｖ型ゲート４Ａの上面視形状と一致する開口形状を有するレジスト窓を形成する。そして、ウェットエッチング法やドライエッチング法などでチャネル層２Ｂの一部を除去する。この工程を終えると、次のＥ型ＦＥＴゲート電極形成工程に移行する。
　図４（Ｅ）は、この製造プロセスにおけるＥ型ＦＥＴゲート電極形成工程での状態を示す断面図である。
　この工程では、Ｖ型ゲート４Ａを形成する。具体的には、まず、前工程で形成したレジスト膜１１Ａ，１１Ｂを利用して金属蒸着法を実施する。そして、レジスト膜１１Ａ，１１Ｂを除去する。ここでは、Ｖ型ゲート４Ａの成形に、前工程で利用したレジスト膜を共用し、レジスト膜の形成プロセスを削減している。この工程を終えると、次のＤ型ＦＥＴエッチング工程に移行する。
　図４（Ｆ）は、この製造プロセスにおけるＤ型ＦＥＴエッチング工程での状態を示す断面図である。
　この工程では、リセス３Ｂの第２のリセス部１３Ｄを形成する。具体的には、まず、半導体基板２にレジスト膜１１Ｃをフォトリソグラフィ法で形成する。レジスト膜１１Ｃには、矩形ゲート４Ｂの上面視形状と一致する開口形状を有するレジスト窓を形成する。そして、ウェットエッチング法やドライエッチング法などでチャネル層２Ｂの一部を除去する。この工程を終えると、次のＤ型ＦＥＴゲート電極形成工程に移行する。
　図４（Ｇ）は、この製造プロセスにおけるＤ型ＦＥＴゲート電極形成工程での状態を示す断面図である。
　この工程では、矩形ゲート４Ｂを形成する。具体的には、まず、前工程で形成したレジスト膜１１Ｃを利用して金属蒸着法を実施する。そして、レジスト膜１１Ｃを除去する。ここでは、矩形ゲート４Ｂの成形に、前工程で利用したレジスト膜を共用し、レジスト膜の形成プロセスを削減している。
　以上の概略の製造プロセスにより半導体スイッチ装置１を製造する。本実施形態では、矩形ゲート４Ｂを、製造工程の長いＶ型ゲート４Ａを形成した後に形成するので、各タイプの半導体素子の形成を順番に実施しても、先行して形成される半導体素子に、後に形成される半導体素子の工程で及ぶ影響が抑制できる。
《第２の実施形態》
　以下、本発明の第２の実施形態に係る半導体スイッチ装置２１について説明する。以下の説明では、第１の実施形態と同じ構成には同じ符号を付し、説明を省く。
　図５は、半導体スイッチ装置２１の概略の断面図である。
　半導体スイッチ装置２１は、少なくとも３種の半導体素子Ｅ１，Ｄ１，Ｄ２を含む複数の半導体素子を備える。
　半導体素子Ｄ２はＤ型ＦＥＴであり、半導体基板２２、ゲート電極２４、ソース電極２５、およびドレイン電極２６から構成される。ゲート電極２４は断面Ｖ字形状に形成したＶ型ゲートである（以下、Ｖ型ゲート２４と称する。）。半導体基板２２における半導体素子Ｄ２が形成される領域には、コンタクト層２Ｃの一部を除去して形成したリセス２３を備える。リセス２３は断面２段状であり、半導体素子Ｅ１と同寸法のリセス幅である。ソース電極２５およびドレイン電極２６は、リセス２３の脇のコンタクト層上にそれぞれ形成される。
　本実施形態の半導体素子Ｄ２ではＶ型ゲート２４を採用することで、矩形ゲートを採用する場合よりもリセス幅Ｌ２を極小化する。これにより、この半導体素子Ｄ２における増幅率の低下やインピーダンス成分増加を抑制する。
　次に、半導体スイッチ装置１の回路構成の一例について説明する。
　図６（Ａ）は、半導体スイッチ装置１の構成例を説明する概略の回路図である。半導体スイッチ装置１は、スイッチ回路SWと論理回路LOGICとパワーアンプPAとローノイズアンプLNAとを備える。
　図６（Ｂ）はスイッチ回路SWの構成例を説明する概略の回路図である。スイッチ回路SWは複数の半導体素子Ｄ１から構成する。
　ここでは、スイッチ回路SWを構成する半導体素子を全て、矩形ゲート４Ｂを備える半導体素子Ｄ１とする。これにより、各半導体素子Ｄ１の容量特性において線形性が高まり、スイッチ回路SWは極めて良好な歪特性を備えるものになる。
　図６（Ｃ）は論理回路LOGICの構成例を説明する概略の回路図である。論理回路LOGICは、半導体素子Ｄ２と半導体素子Ｅ１とから構成する。この論理回路LOGICは、入力ポートに入力される制御電圧Vctlに基づいて論理レベルの電圧をスイッチ回路SWの制御端子に出力する。
　ここでは、論理回路LOGICを、Ｖ型ゲートを備える半導体素子Ｅ１，Ｄ２で構成することにより、半導体素子Ｅ１，Ｄ２における増幅率の低下やインピーダンス成分増加を抑制できる。
　図６（Ｄ）はパワーアンプPAとローノイズアンプLNAとの構成例を説明する概略の回路図である。パワーアンプPAとローノイズアンプLNAとは、半導体素子Ｄ２から構成する。これにより、半導体素子Ｄ２における増幅率の低下やインピーダンス成分増加を抑制できる。
《第３の実施形態》
　以下、本発明の第３の実施形態に係る半導体スイッチ装置３１について説明する。以下の説明では、第１および第２の実施形態と同じ構成には同じ符号を付し、説明を省く。
　図７は、半導体スイッチ装置３１の概略の断面図である。
　半導体スイッチ装置３１は、少なくとも３種の半導体素子Ｅ２，Ｄ１，Ｄ３を含む複数の半導体素子を備える。
　半導体素子Ｄ３はＤ型ＦＥＴであり、ゲート電極３４Ａを備える。半導体素子Ｅ２はＥ型ＦＥＴであり、ゲート電極３４Ｂを備える。ゲート電極３４Ａ，３４Ｂは、断面Ｔ字形状に形成したＴ型ゲートである。
　本実施形態のようにＶ型ゲートに替えてＴ型ゲート２４を採用しても、Ｖ型ゲートと同様にリセス幅を極小化することで、半導体素子における増幅率の低下やインピーダンス成分増加を抑制できる。
《第４の実施形態》
　以下、本発明の第４の実施形態に係る半導体スイッチ装置４１について説明する。以下の説明では、第１乃至第３の実施形態と同じ構成には同じ符号を付し、説明を省く。
　図８は、半導体スイッチ装置４１の概略の断面図である。
　半導体スイッチ装置４１は、少なくとも３種の半導体素子Ｅ２，Ｄ４，Ｄ３を含む複数の半導体素子を備える。
　半導体素子Ｄ４は矩形ゲートを備えるＤ型ＦＥＴであり、リセス４３が形成された半導体基板４２を備える。リセス４３は、半導体素子Ｄ３および半導体素子Ｅ２と同寸法のリセス幅で構成される。この半導体素子Ｄ４の構造は、スイッチ回路SWを構成する半導体素子として採用する。
　本実施形態のようにリセス幅について各半導体素子で同寸法にしていても、Ｔ型ゲートやＶ型ゲートと矩形ゲートとを併用することで、スイッチ回路の歪特性を改善することが可能である。
　１，２１、３１，４１…半導体スイッチ装置
　２…半導体基板
　３Ａ，３Ｂ…リセス
　３Ｃ…溝
　４Ａ…ゲート電極（Ｖ型ゲート）
　４Ｂ…ゲート電極（矩形ゲート）
　５Ａ，５Ｂ…ソース電極
　６Ａ，６Ｂ…ドレイン電極
　Ｅ１，Ｄ１…半導体素子
　LOGIC…論理回路
　SW…スイッチ回路

Claims (8)

  1. 　それぞれにリセスを備える複数の半導体素子を半導体基板に形成し、
    　スイッチ回路と、前記スイッチ回路に接続される接続回路とを、それぞれ前記複数の半導体素子を用いて構成した半導体スイッチ装置であって、
    　各半導体素子は、
    ソース電極を有するソース電極形成部と、
    ドレイン電極を有するドレイン電極形成部と、
    前記リセスの最低面より突出し、前記ドレイン電極形成部と前記ソース電極形成部との間に配置されるゲート電極を有するゲート電極形成部と、を備え、
    　前記スイッチ回路は、前記ゲート電極の外形状が断面矩形状である半導体素子で構成され、
    　前記接続回路は、前記ゲート電極の外形状が断面矩形状とは異なる形状である半導体素子を備える、半導体スイッチ装置。
  2. 　前記リセスは、前記ドレイン電極形成部と前記ソース電極形成部との間に形成された第１のリセス部と、前記ゲート電極形成部の周囲に前記第１のリセス部よりも深く形成された第２のリセス部とから構成され、前記第２のリセス部のリセス幅は前記第１のリセス部のリセス幅よりも狭い多段形状である、請求項１に記載の半導体スイッチ装置。
  3. 　前記第１のリセス部のリセス幅に対する、前記第２のリセス部のリセス幅の比が、断面矩形状とは異なる形状の前記ゲート電極を備える半導体素子よりも、断面矩形状の前記ゲート電極を備える半導体素子で大きい、請求項２に記載の半導体スイッチ装置。
  4. 　それぞれにリセスを備える複数の半導体素子を半導体基板に形成し、
    　スイッチ回路と、前記スイッチ回路に接続される接続回路とを、それぞれ前記複数の半導体素子を用いて構成した半導体スイッチ装置であって、
    　各半導体素子は、
    ソース電極を有するソース電極形成部と、
    ドレイン電極を有するドレイン電極形成部と、
    前記リセスの最低面より突出し、前記ドレイン電極形成部と前記ソース電極形成部との間に配置されるゲート電極を有するゲート電極形成部と、を備え、
    　前記リセスは、前記ドレイン電極形成部と前記ソース電極形成部との間に形成された第１のリセス部と、前記ゲート電極形成部の周囲に前記第１のリセス部よりも深く形成された第２のリセス部とから構成され、前記第２のリセス部のリセス幅は前記第１のリセス部のリセス幅よりも狭い多段形状であり、
    　前記第１のリセス部のリセス幅に対する、前記第２のリセス部のリセス幅の比が、前記接続回路を構成する半導体素子よりも、前記スイッチ回路を構成する半導体素子で大きい、半導体スイッチ装置。
  5. 　前記第２のリセス部におけるリセス幅が、断面矩形状とは異なる形状の前記ゲート電極を備える半導体素子よりも、断面矩形状の前記ゲート電極を備える半導体素子で広い、請求項２または３に記載の半導体スイッチ装置。
  6. 　前記スイッチ回路を構成する半導体素子は、デプレッション型ＦＥＴである、請求項１～５のいずれかに記載の半導体スイッチ装置。
  7. 　断面矩形状とは異なる形状の前記ゲート電極を備える半導体素子を設けたアンプ回路を、前記半導体基板にさらに形成した、請求項１～６のいずれかに記載の半導体スイッチ装置。
  8. 　請求項１～７のいずれかに記載の半導体スイッチ装置の製造方法であって、
    　断面矩形状とは異なる形状の前記ゲート電極を形成する工程の後に、
    　断面矩形状の前記ゲート電極を形成する工程を行う、
    半導体スイッチ装置の製造方法。
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