JPH0611091B2 - 多段増幅器 - Google Patents
多段増幅器Info
- Publication number
- JPH0611091B2 JPH0611091B2 JP62160569A JP16056987A JPH0611091B2 JP H0611091 B2 JPH0611091 B2 JP H0611091B2 JP 62160569 A JP62160569 A JP 62160569A JP 16056987 A JP16056987 A JP 16056987A JP H0611091 B2 JPH0611091 B2 JP H0611091B2
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- JP
- Japan
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- stage
- feedback
- gate
- effect transistor
- field
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Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は、電界効果トランジスタを用いた並列負帰還
形高周波増幅器に関する。
形高周波増幅器に関する。
＜従来の技術＞ 電界効果トランジスタ（ＦＥＴ）の一つであるＧａＡｓ
ＭＥＳＦＥＴはＳｉバイポーラトランジスタやＳｉＭＯ
Ｓトランジスタに比べて低雑音性に優れかつ高いカット
オフ周波数が得られるため、高周波トランジスタとして
実用化されており、また広く電力増幅器等に用いられて
いる。更に、このＧａＡｓＭＥＳＦＥＴは、ＧａＡｓで
半絶縁性基板が得られるという利点があるため浮遊容量
を低減できることから、特に高周波帯域で動作するマイ
クロ波集積回路（ＩＣ）のモノリシック化がＳｉに比べ
て容易であり、そのため、広帯域高周波モノリシック増
幅器に応用されている。
ＭＥＳＦＥＴはＳｉバイポーラトランジスタやＳｉＭＯ
Ｓトランジスタに比べて低雑音性に優れかつ高いカット
オフ周波数が得られるため、高周波トランジスタとして
実用化されており、また広く電力増幅器等に用いられて
いる。更に、このＧａＡｓＭＥＳＦＥＴは、ＧａＡｓで
半絶縁性基板が得られるという利点があるため浮遊容量
を低減できることから、特に高周波帯域で動作するマイ
クロ波集積回路（ＩＣ）のモノリシック化がＳｉに比べ
て容易であり、そのため、広帯域高周波モノリシック増
幅器に応用されている。
上記広帯域高周波モノシック増幅器の中でも並列負帰関
回路を付加した増幅器は広帯域性と入出力整合性に優れ
ているため、衛星放送、衛星通信、自動車電話、ＣＡＴ
Ｖ、高速情報処理機器等の電波受信器に用いられてお
り、所望の高い電力利得をために通常多段構成となって
いる。
回路を付加した増幅器は広帯域性と入出力整合性に優れ
ているため、衛星放送、衛星通信、自動車電話、ＣＡＴ
Ｖ、高速情報処理機器等の電波受信器に用いられてお
り、所望の高い電力利得をために通常多段構成となって
いる。
＜発明が解決しようとする問題点＞ しかしながら、上記従来の多段構成の並列負帰還形増幅
器においては、通常オープンループゲインが大きいため
各段ごとに寄生パラメータに起因した移相ずれか生じや
すく動作が不安定になるという問題がある。また、この
ような不安定な動作をなくすために、最終段から初段へ
抵抗等を用いて帰還を行う帰還回路（全体帰還方式）に
加えて、次段や後段のトランジスタにも帰還回路を並置
する方法が考えられるが、本質的にトランジスタに付随
する高次の極や帰還回路からの寄生パラメータによる過
剰移相のために帯域内の高周波側で動作が不安定になる
ことは避けられず、また、設計値と実測値との差が大き
くなるといった不確定さが生じやすい。このため、高い
電力利得の増幅器を多品種にわたってラインアップする
場合に施行錯誤的な検討を数多く行う必要があり、ひい
ては生産性が低下するという問題がある。
器においては、通常オープンループゲインが大きいため
各段ごとに寄生パラメータに起因した移相ずれか生じや
すく動作が不安定になるという問題がある。また、この
ような不安定な動作をなくすために、最終段から初段へ
抵抗等を用いて帰還を行う帰還回路（全体帰還方式）に
加えて、次段や後段のトランジスタにも帰還回路を並置
する方法が考えられるが、本質的にトランジスタに付随
する高次の極や帰還回路からの寄生パラメータによる過
剰移相のために帯域内の高周波側で動作が不安定になる
ことは避けられず、また、設計値と実測値との差が大き
くなるといった不確定さが生じやすい。このため、高い
電力利得の増幅器を多品種にわたってラインアップする
場合に施行錯誤的な検討を数多く行う必要があり、ひい
ては生産性が低下するという問題がある。
また、上記に述べた不確定さに基づく生産性の低下をな
くすために、個別部品での設計技術を生かした局部帰還
方式を用い、各増幅段を結合コンデンサによって交流的
に結合したものがある。この多段増幅器は小信号高周波
増幅器として使用される場合にはレベルシフトを考えず
に利得段数を増加することができる。
くすために、個別部品での設計技術を生かした局部帰還
方式を用い、各増幅段を結合コンデンサによって交流的
に結合したものがある。この多段増幅器は小信号高周波
増幅器として使用される場合にはレベルシフトを考えず
に利得段数を増加することができる。
しかしながら、この方式では、後段になるほど各利得段
ごとの入力レベルが高くなるため、入力−出力特性が低
下するという問題がある。この対策として、従来より、
後段のＦＥＴのゲート幅を大きくして後段の利得を高く
する手段が知られている。しかし、そのようにした場
合、初段の入力レベルが低い場合でも後段に大きなドレ
イン電流が流れて、増幅器全体の消費電力が増大すると
いう問題がある（多段増幅器の消費電力は全ゲート幅に
応じて決まるからである）。また、チップ面積が増加す
るという問題がある。
ごとの入力レベルが高くなるため、入力−出力特性が低
下するという問題がある。この対策として、従来より、
後段のＦＥＴのゲート幅を大きくして後段の利得を高く
する手段が知られている。しかし、そのようにした場
合、初段の入力レベルが低い場合でも後段に大きなドレ
イン電流が流れて、増幅器全体の消費電力が増大すると
いう問題がある（多段増幅器の消費電力は全ゲート幅に
応じて決まるからである）。また、チップ面積が増加す
るという問題がある。
そこで、この発明の目的は、入力レベルが高い場合にお
ける入力−出力特性の直線性を改善すると共に、入力レ
ベルが低い場合に消費電力を小さくすることができる多
段増幅器を提供することにある。
ける入力−出力特性の直線性を改善すると共に、入力レ
ベルが低い場合に消費電力を小さくすることができる多
段増幅器を提供することにある。
＜問題点を解決するための手段＞ 上記目的を達成するため、この発明は、同一の半導体基
板上に形成された略同一のゲート閾値電圧を有する３個
以上の電界効果トランジスタを備え、前段の電界効果ト
ランジスタで増幅された信号を結合コンデンサを介して
次段の電界効果トランジスタのゲートに印加し、上記各
電界効果トランジスタのゲートとドレインとの間に帰還
抵抗を接続して並列負帰還増幅段を構成し、かつ、初段
の電界効果トランジスタのゲート幅に対して後続する電
界効果トランジスタのゲート幅を同一にするかあるいは
小さくした多段増幅器において、初段の帰還抵抗と最終
段の帰還抵抗を他段の帰還抵抗よりも小さくしたことを
特徴としている。
板上に形成された略同一のゲート閾値電圧を有する３個
以上の電界効果トランジスタを備え、前段の電界効果ト
ランジスタで増幅された信号を結合コンデンサを介して
次段の電界効果トランジスタのゲートに印加し、上記各
電界効果トランジスタのゲートとドレインとの間に帰還
抵抗を接続して並列負帰還増幅段を構成し、かつ、初段
の電界効果トランジスタのゲート幅に対して後続する電
界効果トランジスタのゲート幅を同一にするかあるいは
小さくした多段増幅器において、初段の帰還抵抗と最終
段の帰還抵抗を他段の帰還抵抗よりも小さくしたことを
特徴としている。
＜作用＞ 初段の電界効果トランジスタのゲート幅に対して後続す
る電界効果トランジスタのゲート幅を、単に同一にする
かあるいは小さくした場合、後段では入力−出力特性が
低下する。この発明では、この入力−出力特性低下を防
止するために、最終段の電界効果トランジスタの帰還抵
抗を中段の電界効果トランジスタの帰還抵抗よりも小さ
くして、最終段の帰還量を大きくしている。これによ
り、多段増幅器の入力レベルが高い場合であっても、出
力の飽和が抑制され、入出力の線形性が保たれる。一
方、多段増幅器の入力レベルが低い場合は、最終段の出
力レベルが低くなるので、入出力の直線性は良い。むし
ろ、後段の電界効果トランジスタのゲート幅を小さくす
る余裕がある。したがって、後段の電界効果トランジス
タのゲート幅を小さくすることによって、入力−出力特
性の直線性を損なうことなく、増幅器全体の消費電力が
低減される。
る電界効果トランジスタのゲート幅を、単に同一にする
かあるいは小さくした場合、後段では入力−出力特性が
低下する。この発明では、この入力−出力特性低下を防
止するために、最終段の電界効果トランジスタの帰還抵
抗を中段の電界効果トランジスタの帰還抵抗よりも小さ
くして、最終段の帰還量を大きくしている。これによ
り、多段増幅器の入力レベルが高い場合であっても、出
力の飽和が抑制され、入出力の線形性が保たれる。一
方、多段増幅器の入力レベルが低い場合は、最終段の出
力レベルが低くなるので、入出力の直線性は良い。むし
ろ、後段の電界効果トランジスタのゲート幅を小さくす
る余裕がある。したがって、後段の電界効果トランジス
タのゲート幅を小さくすることによって、入力−出力特
性の直線性を損なうことなく、増幅器全体の消費電力が
低減される。
＜実施例＞ 以下、この発明を図示の実施例により詳細に説明する。
第１図は同一の半導体基板上に形成された多段増幅器の
等価回路であり、１は初段の増幅段、２は第２段目の増
幅段、３は第３段目の増幅段、５は初段の増幅段１と第
２の増幅段２を結合する結合コンデンサ、６は第２段の
増幅段２と第３の増幅段３を結合する結合コンデンサで
ある。
等価回路であり、１は初段の増幅段、２は第２段目の増
幅段、３は第３段目の増幅段、５は初段の増幅段１と第
２の増幅段２を結合する結合コンデンサ、６は第２段の
増幅段２と第３の増幅段３を結合する結合コンデンサで
ある。
上記増幅段１，２，３はそれぞれＦＥＴ７，８，９を有
しており、このＦＥＴ７，８，９のソース７１，８１，
９１をアース１０，１０，１０に接続している。また、
上記ＦＥＴ７，８，９とドレイン７２，８２，９２をそ
れぞれ上記ＦＥＴ７，８，９のゲート７３，８３，９３
に帰還抵抗１１，２１，３１および帰還容量１２，２
２，３２を介して接続している。上記ドレイン７２，８
２，９２にはそれぞれバイアス抵抗１３，２３，３３を
接続しており、上記ゲート７３，８３，９３にはそれぞ
れバイアス抵抗１４，２４，３４を接続している。
しており、このＦＥＴ７，８，９のソース７１，８１，
９１をアース１０，１０，１０に接続している。また、
上記ＦＥＴ７，８，９とドレイン７２，８２，９２をそ
れぞれ上記ＦＥＴ７，８，９のゲート７３，８３，９３
に帰還抵抗１１，２１，３１および帰還容量１２，２
２，３２を介して接続している。上記ドレイン７２，８
２，９２にはそれぞれバイアス抵抗１３，２３，３３を
接続しており、上記ゲート７３，８３，９３にはそれぞ
れバイアス抵抗１４，２４，３４を接続している。
上記結合コンデンサ５，６および帰還容量１２，２２，
３２は絶縁膜を金属でサンドイッチにし、絶縁膜にはカ
バレッジ性に優れたプラズマＣＶＤ窒化膜を用いた容量
８ｐＦのコンデンサである。また、上記ＦＥＴ７，８，
９および帰還抵抗１１，２１，３１にはＳｉイオンを半
絶縁性ＧａＡｓ基板に直接注入して形成されるｎ型層を
用いている。そして、上記ＦＥＴ７，８，９の相互コン
ダクタンス(gm)および上記帰還抵抗の抵抗値(Rf)は表１
に示すようにコンピュータシミュレーションに基づく最
適値としている。
３２は絶縁膜を金属でサンドイッチにし、絶縁膜にはカ
バレッジ性に優れたプラズマＣＶＤ窒化膜を用いた容量
８ｐＦのコンデンサである。また、上記ＦＥＴ７，８，
９および帰還抵抗１１，２１，３１にはＳｉイオンを半
絶縁性ＧａＡｓ基板に直接注入して形成されるｎ型層を
用いている。そして、上記ＦＥＴ７，８，９の相互コン
ダクタンス(gm)および上記帰還抵抗の抵抗値(Rf)は表１
に示すようにコンピュータシミュレーションに基づく最
適値としている。
上記最適値は、ＦＥＴ７，８，９のゲート長を０．８μ
ｍとし、ゲート幅をそれぞれ１mm，０．５mm，０．５mm
として求めたものであり、初段と第３段の帰還抵抗は第
２段の帰還抵抗よりも小さく設定されている。また、こ
のときのＦＥＴ７，８，９の閾値電圧は−０．３Ｖであ
る。また、上記ドレイン７２，８２，９２のバイアス抵
抗１３，２３，３３およびゲート７３，８３，９３のバ
イアス抵抗１４，２４，３４は上記帰還抵抗１１，２
１，３１と同じようにイオン注入によって形成された抵
抗層であり、この抵抗の値はイオン注入条件およびｎチ
ャンネルの形状により制御可能である。上記ゲート７
３，８３，９３のバイアス抵抗１４，２４，３４はそれ
ぞれ独立した接続され、別々にゲートバイアスがかけら
れるようになっているので、この多段増幅器を入力−出
力特性の直線性の良いところで使用することができる。
なお、上記ＦＥＴ７，８，９および各抵抗のオーミック
電極にはＡｕ−Ｇｅ／Ｎｉを用い、ＦＥＴ７，８，９の
ゲートにはＴｉ／Ａｎを用いている。
ｍとし、ゲート幅をそれぞれ１mm，０．５mm，０．５mm
として求めたものであり、初段と第３段の帰還抵抗は第
２段の帰還抵抗よりも小さく設定されている。また、こ
のときのＦＥＴ７，８，９の閾値電圧は−０．３Ｖであ
る。また、上記ドレイン７２，８２，９２のバイアス抵
抗１３，２３，３３およびゲート７３，８３，９３のバ
イアス抵抗１４，２４，３４は上記帰還抵抗１１，２
１，３１と同じようにイオン注入によって形成された抵
抗層であり、この抵抗の値はイオン注入条件およびｎチ
ャンネルの形状により制御可能である。上記ゲート７
３，８３，９３のバイアス抵抗１４，２４，３４はそれ
ぞれ独立した接続され、別々にゲートバイアスがかけら
れるようになっているので、この多段増幅器を入力−出
力特性の直線性の良いところで使用することができる。
なお、上記ＦＥＴ７，８，９および各抵抗のオーミック
電極にはＡｕ−Ｇｅ／Ｎｉを用い、ＦＥＴ７，８，９の
ゲートにはＴｉ／Ａｎを用いている。
上記構成からなる多段増幅器は周波数が１００ＭＨｚか
ら２ＧＨｚの帯域内において入出力ＶＳＷＲは２．５以
下、雑音指数は３．０ｄＢ以下という動作安定性や広帯
域性に優れた特性が得られた。また、上記多段増幅器の
入力−出力特性は、その直線性が１ｄＢ低下する出力が
１０ｄＢｍという高い値の優れた特性が得られた。すな
わち、入力−出力特性の直線性が１ｄＢ低下する出力を
飽和出力電力と定義すると、上記多段増幅器の飽和出力
電力は１０ｄＢｍとなる。従って、この多段増幅器を電
波受信器の中間周波数増幅器として使用する場合、例え
ば、４０ｄＢの利得が必要であればこの多段増幅器２組
をカスケード接続して使用することになるが、上記飽和
出力電力が１０ｄＢｍと高いため、入力電力が−３０ｄ
Ｂｍ以下においては優れた直線性が得られる。
ら２ＧＨｚの帯域内において入出力ＶＳＷＲは２．５以
下、雑音指数は３．０ｄＢ以下という動作安定性や広帯
域性に優れた特性が得られた。また、上記多段増幅器の
入力−出力特性は、その直線性が１ｄＢ低下する出力が
１０ｄＢｍという高い値の優れた特性が得られた。すな
わち、入力−出力特性の直線性が１ｄＢ低下する出力を
飽和出力電力と定義すると、上記多段増幅器の飽和出力
電力は１０ｄＢｍとなる。従って、この多段増幅器を電
波受信器の中間周波数増幅器として使用する場合、例え
ば、４０ｄＢの利得が必要であればこの多段増幅器２組
をカスケード接続して使用することになるが、上記飽和
出力電力が１０ｄＢｍと高いため、入力電力が−３０ｄ
Ｂｍ以下においては優れた直線性が得られる。
このように、初段と第３段の帰還抵抗を第２段の帰還抵
抗よりも小さくして初段と第３段の帰還量を大きくして
いるので、出力の飽和を抑制して、所定の電力利得を得
ることができる。したがって、入力レベルが高い場合の
入力−出力特性を改善することができる。また、初段の
ＦＥＴ７のゲート幅に対して後段のＦＥＴ８，９のゲー
ト幅を同一以下にしているので、初段の入力レベルが低
い場合における消費電力を低下させることができる。な
お、入力レベルが低い場合には、最終段の出力レベルが
低くなるので、ゲート幅を小さくしても入力−出力の直
線性は問題にならない。
抗よりも小さくして初段と第３段の帰還量を大きくして
いるので、出力の飽和を抑制して、所定の電力利得を得
ることができる。したがって、入力レベルが高い場合の
入力−出力特性を改善することができる。また、初段の
ＦＥＴ７のゲート幅に対して後段のＦＥＴ８，９のゲー
ト幅を同一以下にしているので、初段の入力レベルが低
い場合における消費電力を低下させることができる。な
お、入力レベルが低い場合には、最終段の出力レベルが
低くなるので、ゲート幅を小さくしても入力−出力の直
線性は問題にならない。
上記実施例では、ＦＥＴ７，８，９の相互コンダクタン
ス(gm)をそれぞれ100mＳ，５０ｍＳ，５０ｍＳ、帰還抵
抗(Rf)をそれぞれ750Ω，1000Ω，500Ωとしたが、上記
相互コンダクタンス(gm)をそれぞれ５０〜300mＳ，２５
〜150mＳ，２５〜150mＳ、上記帰還抵抗(Rf)をそれぞれ
200〜1000Ω，200〜1400Ω，200〜1000Ωの間で制御す
るようにしてもよい。
ス(gm)をそれぞれ100mＳ，５０ｍＳ，５０ｍＳ、帰還抵
抗(Rf)をそれぞれ750Ω，1000Ω，500Ωとしたが、上記
相互コンダクタンス(gm)をそれぞれ５０〜300mＳ，２５
〜150mＳ，２５〜150mＳ、上記帰還抵抗(Rf)をそれぞれ
200〜1000Ω，200〜1400Ω，200〜1000Ωの間で制御す
るようにしてもよい。
＜発明の効果＞ 以上より明らかにように、この発明の多段増幅器は、初
段の電界効果トランジスタのゲート幅に対して後続する
電界効果トランジスタのゲート幅を同一にするかあるい
は小さくし、初段の帰還抵抗と最終段の帰還抵抗を他段
の帰還抵抗よりも小さくしているので、初段の入力レベ
ルが高い場合における入力−出力特性の直線性を改善す
ることができ、また、初段の入力レベルが低い場合に消
費電力を小さくすることができる。
段の電界効果トランジスタのゲート幅に対して後続する
電界効果トランジスタのゲート幅を同一にするかあるい
は小さくし、初段の帰還抵抗と最終段の帰還抵抗を他段
の帰還抵抗よりも小さくしているので、初段の入力レベ
ルが高い場合における入力−出力特性の直線性を改善す
ることができ、また、初段の入力レベルが低い場合に消
費電力を小さくすることができる。
第１図はこの発明の一実施例の等価回路を示す図であ
る。 １，２，３……増幅段、５，６……結合コンデンサ、 ７，８，９……電界効果トランジスタ、１０……アー
ス、 １１，２１，３１……帰還抵抗、 １２，２２，３２……帰還容量、 １３，２３，３３，１４，２４，３４……バイアス抵
抗、 ７１，８１，９１……ソース、 ７２，８２，９２……ドレイン、 ７３，８３，９３……ゲート。
る。 １，２，３……増幅段、５，６……結合コンデンサ、 ７，８，９……電界効果トランジスタ、１０……アー
ス、 １１，２１，３１……帰還抵抗、 １２，２２，３２……帰還容量、 １３，２３，３３，１４，２４，３４……バイアス抵
抗、 ７１，８１，９１……ソース、 ７２，８２，９２……ドレイン、 ７３，８３，９３……ゲート。
Claims (1)
- 【請求項１】同一の半導体基板上に形成された略同一の
ゲート閾値電圧を有する３個以上の電界効果トランジス
タを備え、前段の電界効果トランジスタで増幅された信
号を結合コンデンサを介して次段の電界効果トランジス
タのゲートに印加し、上記各電界効果トランジスタのゲ
ートとドレインとの間に帰還抵抗を接続して並列負帰還
増幅段を構成し、かつ、初段の電界効果トランジスタの
ゲート幅に対して後続する電界効果トランジスタのゲー
ト幅を同一にするかあるいは小さくした多段増幅器にお
いて、 初段の帰還抵抗と最終段の帰還抵抗を他段の帰還抵抗よ
りも小さくしたことを特徴とする多段増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62160569A JPH0611091B2 (ja) | 1987-06-25 | 1987-06-25 | 多段増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62160569A JPH0611091B2 (ja) | 1987-06-25 | 1987-06-25 | 多段増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS644104A JPS644104A (en) | 1989-01-09 |
| JPH0611091B2 true JPH0611091B2 (ja) | 1994-02-09 |
Family
ID=15717807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62160569A Expired - Lifetime JPH0611091B2 (ja) | 1987-06-25 | 1987-06-25 | 多段増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0611091B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007195189A (ja) * | 2006-01-18 | 2007-08-02 | Marvell World Trade Ltd | 入れ子状のトランスインピーダンス増幅器 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2570961B2 (ja) * | 1993-04-14 | 1997-01-16 | 日本電気株式会社 | 半導体集積回路 |
| JP4669602B2 (ja) * | 2000-09-13 | 2011-04-13 | 株式会社エヌエフ回路設計ブロック | 縦続接続型増幅器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60140907A (ja) * | 1983-12-28 | 1985-07-25 | Matsushita Electric Ind Co Ltd | 半導体集積回路 |
-
1987
- 1987-06-25 JP JP62160569A patent/JPH0611091B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007195189A (ja) * | 2006-01-18 | 2007-08-02 | Marvell World Trade Ltd | 入れ子状のトランスインピーダンス増幅器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS644104A (en) | 1989-01-09 |
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