JPH07105673B2 - 広帯域差動増幅回路 - Google Patents
広帯域差動増幅回路Info
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- JPH07105673B2 JPH07105673B2 JP62101128A JP10112887A JPH07105673B2 JP H07105673 B2 JPH07105673 B2 JP H07105673B2 JP 62101128 A JP62101128 A JP 62101128A JP 10112887 A JP10112887 A JP 10112887A JP H07105673 B2 JPH07105673 B2 JP H07105673B2
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- circuit
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F13/00—Amplifiers using amplifying element consisting of two mechanically- or acoustically-coupled transducers, e.g. telephone-microphone amplifier
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体電子デバイスに関するもので，とくに広
帯域マイクロ波差動増幅回路に係わるものである。
帯域マイクロ波差動増幅回路に係わるものである。
［従来の技術］ 差動増幅回路は，その２入力端子に印加された信号間の
差に対して電圧利得を付与しつつ，それら２入力端子に
共通な電圧に対しては，格段に低い利得をもって，すな
わち当該電圧を減衰させるべく応答するようにした回路
である。このようにして，所望の差動信号が外来のコモ
ンモード信号からはほとんど影響を受けることなく増幅
されることとなる。この外来コモンモード信号は，長い
伝送ラインにおける信号電流の流れから生じたり，ある
いはノイズを拾うことにより生じたりするものである
が，そうした外来コモンモード信号は差動増幅回路によ
り事実上排除されてしまう。さらに差動増幅回路は，そ
のコモンモード信号特性によって入出力静止電圧レベル
の分離を行なうものでもある。この結果，各種電子回路
の基本的な構成単位である演算増幅回路には，差動増幅
回路入力段を設けるのが通常である。この間の事情につ
いては,J.グレームおよびG.トービイ（J.Graeme,G.Tobe
y）編「演算増幅器−その設計と使用例」（“Operation
al Amplifier:Designs and Applications",McGraw−Hil
l社刊,1972年）にその記載がある。
差に対して電圧利得を付与しつつ，それら２入力端子に
共通な電圧に対しては，格段に低い利得をもって，すな
わち当該電圧を減衰させるべく応答するようにした回路
である。このようにして，所望の差動信号が外来のコモ
ンモード信号からはほとんど影響を受けることなく増幅
されることとなる。この外来コモンモード信号は，長い
伝送ラインにおける信号電流の流れから生じたり，ある
いはノイズを拾うことにより生じたりするものである
が，そうした外来コモンモード信号は差動増幅回路によ
り事実上排除されてしまう。さらに差動増幅回路は，そ
のコモンモード信号特性によって入出力静止電圧レベル
の分離を行なうものでもある。この結果，各種電子回路
の基本的な構成単位である演算増幅回路には，差動増幅
回路入力段を設けるのが通常である。この間の事情につ
いては,J.グレームおよびG.トービイ（J.Graeme,G.Tobe
y）編「演算増幅器−その設計と使用例」（“Operation
al Amplifier:Designs and Applications",McGraw−Hil
l社刊,1972年）にその記載がある。
ところで，差動増幅回路の性能を示す目安としていわゆ
る同相分排除率（以下CMRRという）があり，このCMRRは
差動増幅回路の両入力に共通の信号の利得を，これら入
力に印加された信号間の差の利得と比較することにより
得られる値である。このCMRRの定義は次の通りである。
すなわち，いまvi1,vi2をそれぞれ差動増幅回路の入力
１および２に印加された微小信号電圧とし,vo1,vo2をそ
れぞれ出力１および２における出力電圧としたとき，差
動モード電圧利得は で与えられ，またコモンモード電圧利得は で与えられ，このときCMRRは，これをデシベル（dB）で
表わすと， で与えられる，というものである。出力端が単一の場合
にも上と同様の定義が適用されるが，ただしその場合に
はvo1のみを出力としてVo2＝０とする。
る同相分排除率（以下CMRRという）があり，このCMRRは
差動増幅回路の両入力に共通の信号の利得を，これら入
力に印加された信号間の差の利得と比較することにより
得られる値である。このCMRRの定義は次の通りである。
すなわち，いまvi1,vi2をそれぞれ差動増幅回路の入力
１および２に印加された微小信号電圧とし,vo1,vo2をそ
れぞれ出力１および２における出力電圧としたとき，差
動モード電圧利得は で与えられ，またコモンモード電圧利得は で与えられ，このときCMRRは，これをデシベル（dB）で
表わすと， で与えられる，というものである。出力端が単一の場合
にも上と同様の定義が適用されるが，ただしその場合に
はvo1のみを出力としてVo2＝０とする。
市販の演算増幅回路にはCMRRが100デシベル程度のもの
もあるが，そうした演算増幅回路はその効果上の関係か
ら，もっぱら低周波用（約100MHz以下）に用途が限定さ
れる。しかしながら，多くの信号処理システムや計測シ
ステムなどはCMRRの多きな広帯域高周波差動増幅回路を
必要としており，典型的には低レベルの信号（差動モー
ド）は,1GHz以上の周波数で当該差動増幅回路の両入力
に共通の大きな干渉信号から分離することが必要であ
る。第１図は表面音波（SAW）装置の出力を100MHzない
し2GHzの周波数で検出するようにした差動増幅回路の信
号処理システムの一例を示すものである。
もあるが，そうした演算増幅回路はその効果上の関係か
ら，もっぱら低周波用（約100MHz以下）に用途が限定さ
れる。しかしながら，多くの信号処理システムや計測シ
ステムなどはCMRRの多きな広帯域高周波差動増幅回路を
必要としており，典型的には低レベルの信号（差動モー
ド）は,1GHz以上の周波数で当該差動増幅回路の両入力
に共通の大きな干渉信号から分離することが必要であ
る。第１図は表面音波（SAW）装置の出力を100MHzない
し2GHzの周波数で検出するようにした差動増幅回路の信
号処理システムの一例を示すものである。
［発明が解決しようとする問題点］ しかしながら，例えばこの第１図に示すような差動増幅
回路は一般に市販されているものではなく，そのため，
構成が単純でかつ高周波用に摘し，しかもCMRRの大きな
広帯域差動増幅回路を実現することが望まれている。
回路は一般に市販されているものではなく，そのため，
構成が単純でかつ高周波用に摘し，しかもCMRRの大きな
広帯域差動増幅回路を実現することが望まれている。
［問題点を解決しようとするための手段］ かくて本発明は,CMRRが大きく，構成が簡単で，しかも
高周波用に適する広帯域差動増幅回路を提供するもので
あり，この差動増幅回路は例えばこれをデュアルゲート
型電界効果トランジスタにより構成した入力差動回路を
用いて，該トランジスタのそれぞれの第２のゲートを共
通接続するとともに，別にゼロバイアス接続の電界効果
トランジスタを各デュアルゲート型電界効果トランジス
タ用の電流源として用いることとしたものである。これ
ら電流源トランジスタは入力（接地に対抗して設ける）
を介して復路と接続して，該電界効果トランジスタの接
地へ通路としてのソース・ドレイン間のインピーダンス
が低下するのを防止する。この差動増幅回路の出力段と
しては，例えば単一の終端を有するプシュプル構成の電
界効果トランジスタ回路を用いることにより，高出力を
得るとともに，電圧定在波比（VSWR）を良好なものとす
る。このようにした差動増幅回路を実施するに当って
は，これをガリウムひ素基板上のモノリシックに形成す
るようにすることができる。かくて本発明は，広帯域差
動増幅回路においてそのCMRRを大きくし，かつ構成を簡
単にするという問題を解決するものである。
高周波用に適する広帯域差動増幅回路を提供するもので
あり，この差動増幅回路は例えばこれをデュアルゲート
型電界効果トランジスタにより構成した入力差動回路を
用いて，該トランジスタのそれぞれの第２のゲートを共
通接続するとともに，別にゼロバイアス接続の電界効果
トランジスタを各デュアルゲート型電界効果トランジス
タ用の電流源として用いることとしたものである。これ
ら電流源トランジスタは入力（接地に対抗して設ける）
を介して復路と接続して，該電界効果トランジスタの接
地へ通路としてのソース・ドレイン間のインピーダンス
が低下するのを防止する。この差動増幅回路の出力段と
しては，例えば単一の終端を有するプシュプル構成の電
界効果トランジスタ回路を用いることにより，高出力を
得るとともに，電圧定在波比（VSWR）を良好なものとす
る。このようにした差動増幅回路を実施するに当って
は，これをガリウムひ素基板上のモノリシックに形成す
るようにすることができる。かくて本発明は，広帯域差
動増幅回路においてそのCMRRを大きくし，かつ構成を簡
単にするという問題を解決するものである。
［実施例］ 以下，図面を参照して本発明の実施例を説明する。
差動増幅回路ないし演算増幅回路による入力段は，典型
的には一対のトランジスタ（各入力につき１個ずつ設け
る）を活性領域にバイアスし，かつそれらトランジスタ
を互いに結合して，共通の電流を共有するようにして構
成されている。第２図は一対の電界効果トランジスタ
（以下FETという）32,34の各ソースを共通接続すること
により，全体を符号30で示す差動対回路を形成するとと
もに，ゼロバイアス接続としたFET36により，上記FET3
2,34のソース・ドレーン間電流の和を得るようにした回
路構成を示すものである。このように，市販の演算増幅
回路において通常的にみられるところのバイポーラ型ト
ランジスタ代りに,FETを用いた構成をまず示したのは，
本発明において，高周波動作を目的としてモノリシック
に集積してなるガリウムひ素FETを用いた実施例につい
て述べるのに先立って，その前提条件を説明するためで
ある。具体的には，例えば典型的にはゲート長を１ない
し２ミクロン，ゲート幅数百ミクロンとして，ガリウム
ひ素金属ショットキ型電界効果トランジスタ（以下MESF
ETという）によりこれを構成することにより，充分な相
互コンダクタンスを得るようにしている。
的には一対のトランジスタ（各入力につき１個ずつ設け
る）を活性領域にバイアスし，かつそれらトランジスタ
を互いに結合して，共通の電流を共有するようにして構
成されている。第２図は一対の電界効果トランジスタ
（以下FETという）32,34の各ソースを共通接続すること
により，全体を符号30で示す差動対回路を形成するとと
もに，ゼロバイアス接続としたFET36により，上記FET3
2,34のソース・ドレーン間電流の和を得るようにした回
路構成を示すものである。このように，市販の演算増幅
回路において通常的にみられるところのバイポーラ型ト
ランジスタ代りに,FETを用いた構成をまず示したのは，
本発明において，高周波動作を目的としてモノリシック
に集積してなるガリウムひ素FETを用いた実施例につい
て述べるのに先立って，その前提条件を説明するためで
ある。具体的には，例えば典型的にはゲート長を１ない
し２ミクロン，ゲート幅数百ミクロンとして，ガリウム
ひ素金属ショットキ型電界効果トランジスタ（以下MESF
ETという）によりこれを構成することにより，充分な相
互コンダクタンスを得るようにしている。
前記差動対回路30からなる入力段回路のCMRRは，その低
周波（100MHz以下）における値については，これを第３
図に単純化して示す微小信号等価回路から概算すること
ができる。同図において,Gmは前記FET32,34の各々の相
互コンダクタンスであり，またZcsは電流源FET36の微小
信号インピーダンスである。結果は， となって，上記FET36のドレーン・ソース側インピーダ
ンスが低いときは，対接地インピーダンスZcsが低く,Gm
とZcsの典型的な値，例えばそれぞれ10mSおよび600オー
ムのときのCMRRが約16デシベルに制限されることとな
る。なお，ガリウムひ素マイクロ波FETに関する各種パ
ラメータについて，その典型的な値をゲート幅（単位ミ
クロン）の関数として第４図に示す。
周波（100MHz以下）における値については，これを第３
図に単純化して示す微小信号等価回路から概算すること
ができる。同図において,Gmは前記FET32,34の各々の相
互コンダクタンスであり，またZcsは電流源FET36の微小
信号インピーダンスである。結果は， となって，上記FET36のドレーン・ソース側インピーダ
ンスが低いときは，対接地インピーダンスZcsが低く,Gm
とZcsの典型的な値，例えばそれぞれ10mSおよび600オー
ムのときのCMRRが約16デシベルに制限されることとな
る。なお，ガリウムひ素マイクロ波FETに関する各種パ
ラメータについて，その典型的な値をゲート幅（単位ミ
クロン）の関数として第４図に示す。
第５図は差動対回路の用途別接続形式を，各種示すもの
である。本図に示すように，前記差動対回路（30）は，
これが180度結合回路（コンバイナ）となるように接続
したり（図中上段）,180度分割回路（スプリッタ）とな
るように接続したり（図中中段），あるいは差動入力／
差動出力増幅回路となるように接続したり（図中下段）
することができる。
である。本図に示すように，前記差動対回路（30）は，
これが180度結合回路（コンバイナ）となるように接続
したり（図中上段）,180度分割回路（スプリッタ）とな
るように接続したり（図中中段），あるいは差動入力／
差動出力増幅回路となるように接続したり（図中下段）
することができる。
第６図は本発明の第１の実施例として，全体を符号130
で表わす差動対回路からなる入力段の接続構成を示すも
のである。この差動対回路130は，前記電流源FET36（第
２図）の対接地インピーダンスの低下を防止すべく，当
該差動対回路を構成する各FETにそれぞれ別個の電流源
を用いるとともに，それらの電流源の終端を個々の入力
端とするようにしたものである。具体的には，上記差動
対回路は基本的にこれをｎチャンネルFET132,134により
構成して,FET132にはゼロバイアス接続のｎチャンネルF
ET136を電流源として接続するとともに,FET134には同じ
くゼロバイアス接続のｎチャンネルFET138を電流源とし
て接続する。これらFET132,134のゲート幅は上記FET13
6,138のゲート幅約３倍とし，該FET136,138はこれをI
DSSでバイアスする。従って前記FET132,134はIDSSの約3
3％にバイアスされることとなる。またダイオード列14
2,144を設けて，これらFET132,134に対する静止ゲート
電圧レベルをシフトさせることにより，前記電流源FET1
36,138の電圧VDSによって電流の調整が良好に行なわれ
るようにする。これら２個の電流源FET136,138はそのド
レーンを接続ライン140により共通接続して，前記差動
対回路FET132,134がなお共通ソース電流を分割するよう
にする。なお，当該回路に対する入力は，前記電流源FE
T136,138のソースに印加する電圧Vi1およびi2と，マイ
ナス電圧−Ｖであり，従ってインピーダンスZcsを直接
通過する電流通路はないこととなる。
で表わす差動対回路からなる入力段の接続構成を示すも
のである。この差動対回路130は，前記電流源FET36（第
２図）の対接地インピーダンスの低下を防止すべく，当
該差動対回路を構成する各FETにそれぞれ別個の電流源
を用いるとともに，それらの電流源の終端を個々の入力
端とするようにしたものである。具体的には，上記差動
対回路は基本的にこれをｎチャンネルFET132,134により
構成して,FET132にはゼロバイアス接続のｎチャンネルF
ET136を電流源として接続するとともに,FET134には同じ
くゼロバイアス接続のｎチャンネルFET138を電流源とし
て接続する。これらFET132,134のゲート幅は上記FET13
6,138のゲート幅約３倍とし，該FET136,138はこれをI
DSSでバイアスする。従って前記FET132,134はIDSSの約3
3％にバイアスされることとなる。またダイオード列14
2,144を設けて，これらFET132,134に対する静止ゲート
電圧レベルをシフトさせることにより，前記電流源FET1
36,138の電圧VDSによって電流の調整が良好に行なわれ
るようにする。これら２個の電流源FET136,138はそのド
レーンを接続ライン140により共通接続して，前記差動
対回路FET132,134がなお共通ソース電流を分割するよう
にする。なお，当該回路に対する入力は，前記電流源FE
T136,138のソースに印加する電圧Vi1およびi2と，マイ
ナス電圧−Ｖであり，従ってインピーダンスZcsを直接
通過する電流通路はないこととなる。
第７図に単純化して示す微小信号等価回路により，前記
入力段回路130のCMRRを概算すると， となる。ただしGmはFET132,134の各々の相互コンダクタ
ンスであり,ZdsはFET132,134の各々のドレーン・ソース
間インピーダンスであり,ZgsはCgsに並列であるZcsと等
しく，ここでZcsは,FET136,138の各々のゲート・ソース
間インピーダンスであり，またCgsはFET132,134の各々
のゲート・ソース間キャパシタンスである。かくてCMRR
は，第２図に示した差動対回路30においてCMRRを16デシ
ベルとした場合と同様のFETパラメータに対して約30デ
シベルとなる。ただし本実施例の場合は,FET132,134に
より構成される差動対回路の内部寄生量，たとえばドレ
ーン・ソース間インピーダンス等によりCMRRの値が制約
を受けることは明らかである。
入力段回路130のCMRRを概算すると， となる。ただしGmはFET132,134の各々の相互コンダクタ
ンスであり,ZdsはFET132,134の各々のドレーン・ソース
間インピーダンスであり,ZgsはCgsに並列であるZcsと等
しく，ここでZcsは,FET136,138の各々のゲート・ソース
間インピーダンスであり，またCgsはFET132,134の各々
のゲート・ソース間キャパシタンスである。かくてCMRR
は，第２図に示した差動対回路30においてCMRRを16デシ
ベルとした場合と同様のFETパラメータに対して約30デ
シベルとなる。ただし本実施例の場合は,FET132,134に
より構成される差動対回路の内部寄生量，たとえばドレ
ーン・ソース間インピーダンス等によりCMRRの値が制約
を受けることは明らかである。
第８図は本発明の第２の実施例として，全体を符号230
で表わす差動対回路からなる入力段回路の接続構成を示
すものである。この差動対回路230は，上述のように差
動前記対回路130を構成する差動対回路FET132,134のド
レーン・ソース間インピーダンス等によりCMRRの値が制
約を受けるという難点を克服すべく，差動対回路FETと
してデュアルゲートFETを用いて，それぞれの第２ゲー
トを共通接続するようにしたものである。ここに，デュ
アルゲートFETのドレーン・ソース間インピーダンス
は，単一ゲート形式のFETのドレーン・ソース間のイン
ピーダンスと次のような関係にある。
で表わす差動対回路からなる入力段回路の接続構成を示
すものである。この差動対回路230は，上述のように差
動前記対回路130を構成する差動対回路FET132,134のド
レーン・ソース間インピーダンス等によりCMRRの値が制
約を受けるという難点を克服すべく，差動対回路FETと
してデュアルゲートFETを用いて，それぞれの第２ゲー
トを共通接続するようにしたものである。ここに，デュ
アルゲートFETのドレーン・ソース間インピーダンス
は，単一ゲート形式のFETのドレーン・ソース間のイン
ピーダンスと次のような関係にある。
Zds（デュアルゲート）（GmRds＋１）Rds,かつZ
ds（単一ゲート）Rds このため，第４図に示した各パラメータの値を用いるこ
とにより，デュアルゲートFETにおけるドレーン・ソー
ス間インピーダンスは，単一ゲート型のFETにおけるド
レーン・ソース間インピーダンスのほぼ10倍であること
がわかる。かくて第８図に示す入力段回路230において
は,FET232,234をデュアルゲート型のガリウムひ素MESFE
Tとして，そのゲート長を1.5ミクロン，ゲート幅を300
ミクロン，ゲート間隔を２ミクロンとする。第９図はこ
れらのデュアルゲートFET232,234をモデル化してそれぞ
れ２個の単一ゲートFETをカスコード接続するととも
に，各パラメータをゲート幅の関数として表わした微小
信号等価回路を示すものである。本実施例における入力
段回路には，さらにガリウムひ素MESFET236,238を設け
て，そのゲート長を1.5ミクロン，ゲート幅を100ミクロ
ンとして，それぞれのゲートをソースに接続して，これ
らFETが前記デュアルゲートFET232,234に対して電流源
トランジスタとしてはたらくようにする。さらに，それ
ぞれが３個のダイオードからなるダイオード列242,244
を設けて，これにより上記デュアルゲートFET232,234の
それぞれの第１のゲート231,233のレベルを該電流源FET
236,238の各ソースに対して2.1ボルトだけプラスにシフ
トさせ，また同じく３個のダイオードからなるダイオー
ド列246を設けて，これにより上記デュアルゲートFET23
2,234のそれぞれの第２のゲート235,237のレベルを前記
電流源FET236,238の各ソースに対して2.1ボルトだけシ
フトさせる。図示の入力段回路にはさらに,10キロオー
ムのバイアス抵抗252,254と,175オームの負荷抵抗256,2
58と,5キロオームのバイアス抵抗262,264と,9.0ボルト
の電源電圧供給源272,274と，−9.0ボルトの電源電圧供
給源266,268を設けてある。かくて図示の回路は該電源
電圧供給源266,268からなる２入力と，上記負荷抵抗25
6,258と前記デュアルゲートFET232,234の各ドレーンと
の間の２出力とを有することとなる。
ds（単一ゲート）Rds このため，第４図に示した各パラメータの値を用いるこ
とにより，デュアルゲートFETにおけるドレーン・ソー
ス間インピーダンスは，単一ゲート型のFETにおけるド
レーン・ソース間インピーダンスのほぼ10倍であること
がわかる。かくて第８図に示す入力段回路230において
は,FET232,234をデュアルゲート型のガリウムひ素MESFE
Tとして，そのゲート長を1.5ミクロン，ゲート幅を300
ミクロン，ゲート間隔を２ミクロンとする。第９図はこ
れらのデュアルゲートFET232,234をモデル化してそれぞ
れ２個の単一ゲートFETをカスコード接続するととも
に，各パラメータをゲート幅の関数として表わした微小
信号等価回路を示すものである。本実施例における入力
段回路には，さらにガリウムひ素MESFET236,238を設け
て，そのゲート長を1.5ミクロン，ゲート幅を100ミクロ
ンとして，それぞれのゲートをソースに接続して，これ
らFETが前記デュアルゲートFET232,234に対して電流源
トランジスタとしてはたらくようにする。さらに，それ
ぞれが３個のダイオードからなるダイオード列242,244
を設けて，これにより上記デュアルゲートFET232,234の
それぞれの第１のゲート231,233のレベルを該電流源FET
236,238の各ソースに対して2.1ボルトだけプラスにシフ
トさせ，また同じく３個のダイオードからなるダイオー
ド列246を設けて，これにより上記デュアルゲートFET23
2,234のそれぞれの第２のゲート235,237のレベルを前記
電流源FET236,238の各ソースに対して2.1ボルトだけシ
フトさせる。図示の入力段回路にはさらに,10キロオー
ムのバイアス抵抗252,254と,175オームの負荷抵抗256,2
58と,5キロオームのバイアス抵抗262,264と,9.0ボルト
の電源電圧供給源272,274と，−9.0ボルトの電源電圧供
給源266,268を設けてある。かくて図示の回路は該電源
電圧供給源266,268からなる２入力と，上記負荷抵抗25
6,258と前記デュアルゲートFET232,234の各ドレーンと
の間の２出力とを有することとなる。
なお，前記ダイオード列242,244,246中のダイオードは
いずれもそのアノード領域を100ミクロン×1.5ミクロン
とする。
いずれもそのアノード領域を100ミクロン×1.5ミクロン
とする。
第10図は上述のように構成した入力段回路230の概略構
成を示すものであり，また第11図はこの回路構成を実現
するためのチップレイアウトを示すものである。第10図
はさらに個々の静止電圧および電流を示してあり，電流
源FET236,238はそれぞれIDSSすなわちこの場合は33ミリ
アンペアで動作することにより，差動FET232,234をバイ
アスして，これらFET232,234の各ゲート幅が電流源FET2
36,238のゲート幅の約３倍であるために，核FET232,234
がIDSSの33％で動作するようにする。また前記ダイオー
ド列242,244によって電流源FET236,238のドレーン・ソ
ース間電圧VDSが約4.3ボルトにまで持ち上げられて（I
DS＝33％×IDSSのとき,FET232,234の各一方のゲート・
ソース間電圧VGISは−2.2ボルトにひとしいので）,FET2
36,238が良好な電流源としてはたらくことが保証される
のである。他方，前記ダイオード列246はFET232,234の
各地方のゲート・ソース間電圧VG2Sを約2.1ボルトに持
ち上げて，該デュアルゲートFET232,234の各ドレーン・
ソース間インピーダンスZdsを最大とさせるものであ
る。
成を示すものであり，また第11図はこの回路構成を実現
するためのチップレイアウトを示すものである。第10図
はさらに個々の静止電圧および電流を示してあり，電流
源FET236,238はそれぞれIDSSすなわちこの場合は33ミリ
アンペアで動作することにより，差動FET232,234をバイ
アスして，これらFET232,234の各ゲート幅が電流源FET2
36,238のゲート幅の約３倍であるために，核FET232,234
がIDSSの33％で動作するようにする。また前記ダイオー
ド列242,244によって電流源FET236,238のドレーン・ソ
ース間電圧VDSが約4.3ボルトにまで持ち上げられて（I
DS＝33％×IDSSのとき,FET232,234の各一方のゲート・
ソース間電圧VGISは−2.2ボルトにひとしいので）,FET2
36,238が良好な電流源としてはたらくことが保証される
のである。他方，前記ダイオード列246はFET232,234の
各地方のゲート・ソース間電圧VG2Sを約2.1ボルトに持
ち上げて，該デュアルゲートFET232,234の各ドレーン・
ソース間インピーダンスZdsを最大とさせるものであ
る。
上述のような構成とした本発明による入力段回路230
は，（クロム等でドープした）半絶縁性ガリウムひ素基
板上に，下記のようにしてモノリシックに形成すること
が可能である。すなわち，まずシリコンにイオン注入を
行なって，不純物濃度を２×1017/cm3,深さを0.4ミクロ
ンとする活性領域（デバイス領域）を形成する。ついで
これらの活性領域をメサ状に分離した後,Ti/Pt/Auの被
着を行なう。しかる後，光学的リングラフィ法を用いて
このTi/Pt/Au被着層にFETのゲート領域およびダイオー
ドのアノード領域を画定して，プラズマエッチ法により
これら領域を形成する。なお，上記活性領域の抵抗率は
これを約10-2オームcmとなるようにして，シート抵抗値
が約400オーム／□となるようにするとともに，第11図
に示すようにバイアス抵抗（252,254等）が該活性領域
中に曲折して形成されるようにする。つづいて，金／ゲ
ルマニウム／ニッケルのリフトオフ処理を行なってオー
ム接触部を形成した後，窒化シリコンのプラズマ蒸着に
よるパッシベーション処理を施す。
は，（クロム等でドープした）半絶縁性ガリウムひ素基
板上に，下記のようにしてモノリシックに形成すること
が可能である。すなわち，まずシリコンにイオン注入を
行なって，不純物濃度を２×1017/cm3,深さを0.4ミクロ
ンとする活性領域（デバイス領域）を形成する。ついで
これらの活性領域をメサ状に分離した後,Ti/Pt/Auの被
着を行なう。しかる後，光学的リングラフィ法を用いて
このTi/Pt/Au被着層にFETのゲート領域およびダイオー
ドのアノード領域を画定して，プラズマエッチ法により
これら領域を形成する。なお，上記活性領域の抵抗率は
これを約10-2オームcmとなるようにして，シート抵抗値
が約400オーム／□となるようにするとともに，第11図
に示すようにバイアス抵抗（252,254等）が該活性領域
中に曲折して形成されるようにする。つづいて，金／ゲ
ルマニウム／ニッケルのリフトオフ処理を行なってオー
ム接触部を形成した後，窒化シリコンのプラズマ蒸着に
よるパッシベーション処理を施す。
第12図は上述した各差動対回路30,130,230について，そ
のCMRRを2GHzまで互いに比較した結果を示すシミュレー
ション図である。
のCMRRを2GHzまで互いに比較した結果を示すシミュレー
ション図である。
本図に示すシミュレーションを実行するにあたっては，
特性インピーダンスを50オームとしてインピータンスマ
ッチされた負荷を有するマイクロストリップ伝送ライン
に出力を接続したものと想定し，また入力の発振器イン
ピーダンスはこれを50オームと想定した。第13A図は2GH
zまでの差動モード利得およびコモンモード利得と，第
８図に示した入力段回路230を180度結合回路として接続
した場合における差動FET232,234の０％,5％,10％ミス
マッチを示すものであり，第13B図は該入力段回路230を
180度分割回路として接続した場合について，同様のデ
ータを示すものである。これらの図から，該回路230のC
MRRは当該デバイスのミスマッチによる影響をさして受
けないことが明らかである。これら第12図，第13A図，
第13B図に示したカーブは第４図および第９図に示した
等価回路にもとづいて行なったシミュレーションにより
得られたものである。なお，低周波（100MHz以下）で
は，−9.0ボルトの電源電圧源（インダクタを介して電
流を供給する）により対接地インピーダンスが低くなる
ことがあるので，第12図，第13A図および第13B図におけ
る該当部分も，それに応じて変ることもありうる。
特性インピーダンスを50オームとしてインピータンスマ
ッチされた負荷を有するマイクロストリップ伝送ライン
に出力を接続したものと想定し，また入力の発振器イン
ピーダンスはこれを50オームと想定した。第13A図は2GH
zまでの差動モード利得およびコモンモード利得と，第
８図に示した入力段回路230を180度結合回路として接続
した場合における差動FET232,234の０％,5％,10％ミス
マッチを示すものであり，第13B図は該入力段回路230を
180度分割回路として接続した場合について，同様のデ
ータを示すものである。これらの図から，該回路230のC
MRRは当該デバイスのミスマッチによる影響をさして受
けないことが明らかである。これら第12図，第13A図，
第13B図に示したカーブは第４図および第９図に示した
等価回路にもとづいて行なったシミュレーションにより
得られたものである。なお，低周波（100MHz以下）で
は，−9.0ボルトの電源電圧源（インダクタを介して電
流を供給する）により対接地インピーダンスが低くなる
ことがあるので，第12図，第13A図および第13B図におけ
る該当部分も，それに応じて変ることもありうる。
第14図は出力を単一の端子により形成したプシュプル型
差動増幅回路の全体を符号330で表わして示すものであ
り，第15図は該差動増幅回路330を単純化して示す微小
信号等価回路図である。第14図において，該差動増幅回
路330はさきに第６図および第８図について説明した入
力段回路130,230の場合と同様，ガリウムひ素基板で形
成してあり，ゲート長を1.5ミクロン，ゲート幅を300ミ
クロンとしたFET332,334と,7個のダイオードからなり，
個々のダイオードのアノード領域を1.5ミクロン×300ミ
クロンとするダイオード列336と,3キロオームの抵抗342
と,120オームの抵抗344とを有する。上記ダイオード列3
36は反転入力346を非公転入力348とひとしい静止電圧レ
ベル，すなわち3.1ボルトにまで持ち上げる。なお静止
出力電圧レベルは4.9ボルトである。また第15図の等価
回路から計算されるCMRRは となる。ただしΔGm＝Gm2−Gm1,Gm＝（Gm2＋Gm1）/2,Ft
＝Gm/2πCgs2である。かくてデバイスのマッチングが完
璧に行なわれることとなって，ゼロ周波数におけるCMRR
が無限大となるが，ただしデバイスに微小なミスマッチ
がある場合には,CMRRの値はかなり劣化することとな
る。すなわち，例えば相互コンダクタンスのミスマッチ
が10％である場合には,CMRRは20デシベルとなる。さら
に，高周波におけるCMRRは第２のゲートによるゲート・
ソース間キャパシタンスCgs2を介して供給される電流に
よる制約を受けて，上式中の項F/Ftが増大することとな
る。すなわち，例えば周波数Et（典型的には1GHz）の10
％に相当する周波数では,CMRRは約20デシベルとなる。
差動増幅回路の全体を符号330で表わして示すものであ
り，第15図は該差動増幅回路330を単純化して示す微小
信号等価回路図である。第14図において，該差動増幅回
路330はさきに第６図および第８図について説明した入
力段回路130,230の場合と同様，ガリウムひ素基板で形
成してあり，ゲート長を1.5ミクロン，ゲート幅を300ミ
クロンとしたFET332,334と,7個のダイオードからなり，
個々のダイオードのアノード領域を1.5ミクロン×300ミ
クロンとするダイオード列336と,3キロオームの抵抗342
と,120オームの抵抗344とを有する。上記ダイオード列3
36は反転入力346を非公転入力348とひとしい静止電圧レ
ベル，すなわち3.1ボルトにまで持ち上げる。なお静止
出力電圧レベルは4.9ボルトである。また第15図の等価
回路から計算されるCMRRは となる。ただしΔGm＝Gm2−Gm1,Gm＝（Gm2＋Gm1）/2,Ft
＝Gm/2πCgs2である。かくてデバイスのマッチングが完
璧に行なわれることとなって，ゼロ周波数におけるCMRR
が無限大となるが，ただしデバイスに微小なミスマッチ
がある場合には,CMRRの値はかなり劣化することとな
る。すなわち，例えば相互コンダクタンスのミスマッチ
が10％である場合には,CMRRは20デシベルとなる。さら
に，高周波におけるCMRRは第２のゲートによるゲート・
ソース間キャパシタンスCgs2を介して供給される電流に
よる制約を受けて，上式中の項F/Ftが増大することとな
る。すなわち，例えば周波数Et（典型的には1GHz）の10
％に相当する周波数では,CMRRは約20デシベルとなる。
第16図は上記プシュプル型差動増幅回路330においてFET
332,334のゲート幅を300ミクロン，ゲート長を1.5ミク
ロンとし，さらに前記７個のダイオードからなるダイオ
ード列336の個々のダイオードのアノード領域を100ミク
ロン×1.5ミクロンとして,2.4ミリアンペアのバイアス
電流を通した場合の差動増幅回路330のCMRRについて，
第４図に示したFET微小信号等価回路にもとづいてシミ
ュレートして得た結果を示すものである。なおこのシミ
ュレーションを行なうにあたっては，特性インピーダン
スを50オームとしてインピーダンスマッチさせた負荷を
端子に接続してなるマイクロストリップ伝送ラインに出
力を接続したものと想定し，同様に，入力の発振器イン
ピーダンスはこれを50オームと想定した。ただし，これ
ら入力もチョーク分の大きな3.1ボルトの電源電圧源と
して，接地に対するac短絡が生ずるのを防止するように
した。このようにして行なったシミュレーションの結果
も，前記差動増幅回路330の出力電圧定在葉比（VSWR）
が2GHzまでは２対１より小さく，また１デシベル圧縮時
における電力出力は約20デシベルミリワット（dBm）で
ある。
332,334のゲート幅を300ミクロン，ゲート長を1.5ミク
ロンとし，さらに前記７個のダイオードからなるダイオ
ード列336の個々のダイオードのアノード領域を100ミク
ロン×1.5ミクロンとして,2.4ミリアンペアのバイアス
電流を通した場合の差動増幅回路330のCMRRについて，
第４図に示したFET微小信号等価回路にもとづいてシミ
ュレートして得た結果を示すものである。なおこのシミ
ュレーションを行なうにあたっては，特性インピーダン
スを50オームとしてインピーダンスマッチさせた負荷を
端子に接続してなるマイクロストリップ伝送ラインに出
力を接続したものと想定し，同様に，入力の発振器イン
ピーダンスはこれを50オームと想定した。ただし，これ
ら入力もチョーク分の大きな3.1ボルトの電源電圧源と
して，接地に対するac短絡が生ずるのを防止するように
した。このようにして行なったシミュレーションの結果
も，前記差動増幅回路330の出力電圧定在葉比（VSWR）
が2GHzまでは２対１より小さく，また１デシベル圧縮時
における電力出力は約20デシベルミリワット（dBm）で
ある。
このようなプシュプル型差動増幅回路に対しては，前述
の差動対回路入力段回路230（第８図）を直接カスケー
ド接続することが可能であり，その結果得られた２段増
幅回路の差動モード利得（この場合，入力段回路230の
出力はプシュプル差動増幅回路330の入力から負荷を受
け取ることとなるため,50オームのインピーダンスを経
由しないことに注意）は約10デシベルとなり，またデバ
イスに10％のミスマッチがあってもCMRRは少なくとも35
デシベルとなる。第17図はこのようにカスケード接続し
て構成した差動増幅回路についてシミュレーションを行
なって得た結果を示すものであり，この結果からCMRRの
値はデバイスのミスマッチには影響を受けることがわか
る。
の差動対回路入力段回路230（第８図）を直接カスケー
ド接続することが可能であり，その結果得られた２段増
幅回路の差動モード利得（この場合，入力段回路230の
出力はプシュプル差動増幅回路330の入力から負荷を受
け取ることとなるため,50オームのインピーダンスを経
由しないことに注意）は約10デシベルとなり，またデバ
イスに10％のミスマッチがあってもCMRRは少なくとも35
デシベルとなる。第17図はこのようにカスケード接続し
て構成した差動増幅回路についてシミュレーションを行
なって得た結果を示すものであり，この結果からCMRRの
値はデバイスのミスマッチには影響を受けることがわか
る。
［発明の効果］ 以上に述べたように，本発明による差動増幅回路のうち
例えば第２の実施例たる差動増幅回路（230）はデュア
ルゲート型FET（232,234）を有し，これらデュアルゲー
ト型FETのそれぞれ一方のゲート（235,237）を共通接続
とするとともに，該FETのソースも共通接続としてさら
に該FETの各々の電流源（236,238）に接続して，これら
電流源の端子から入力するように構成したので，数GHz
程度の低い周波数帯域にわたって大きなCMRRを得ること
ができるという効果がある。このような差動増幅回路を
製作するにあたっては，ガリウムひ素基板を用いること
が可能である。また，本発明による差動増幅回路はこれ
をプシュプル型単一端子出力段回路として構成すること
により，電力の取り扱いや電圧定在波比を良好なものと
することができるという効果もある。おしなべて，本発
明による差動増幅回路は広帯域，高CMRR差動増幅回路と
して，単純な構成をもって実現することができるという
効果を奏するものである。
例えば第２の実施例たる差動増幅回路（230）はデュア
ルゲート型FET（232,234）を有し，これらデュアルゲー
ト型FETのそれぞれ一方のゲート（235,237）を共通接続
とするとともに，該FETのソースも共通接続としてさら
に該FETの各々の電流源（236,238）に接続して，これら
電流源の端子から入力するように構成したので，数GHz
程度の低い周波数帯域にわたって大きなCMRRを得ること
ができるという効果がある。このような差動増幅回路を
製作するにあたっては，ガリウムひ素基板を用いること
が可能である。また，本発明による差動増幅回路はこれ
をプシュプル型単一端子出力段回路として構成すること
により，電力の取り扱いや電圧定在波比を良好なものと
することができるという効果もある。おしなべて，本発
明による差動増幅回路は広帯域，高CMRR差動増幅回路と
して，単純な構成をもって実現することができるという
効果を奏するものである。
以上の説明に関連してさらに以下の項を開示する。
（１）（ａ）それぞれのソースを互いに電気的に接続し
た第１および第２の電界効果トランジスタと， （ｂ）前記第１および第２の電界効果トランジスタのゲ
ートとそれぞれ電気的に接続した第１および第２の入力
と， （ｃ）前記第１の電界効果トランジスタのソースから前
記第１の入力に電気的に接続した第１の電流源と， （ｄ）前記第２の電界効果トランジスタのソースから前
記第２の入力に電気的に接続した第２の電流源と， （ｅ）前記第１および第２の電界効果トランジスタのド
レーンとそれぞれ電気的に接続した第１および第２の出
力とからなることを特徴とする差動増幅回路。
た第１および第２の電界効果トランジスタと， （ｂ）前記第１および第２の電界効果トランジスタのゲ
ートとそれぞれ電気的に接続した第１および第２の入力
と， （ｃ）前記第１の電界効果トランジスタのソースから前
記第１の入力に電気的に接続した第１の電流源と， （ｄ）前記第２の電界効果トランジスタのソースから前
記第２の入力に電気的に接続した第２の電流源と， （ｅ）前記第１および第２の電界効果トランジスタのド
レーンとそれぞれ電気的に接続した第１および第２の出
力とからなることを特徴とする差動増幅回路。
（２）前記各構成要素に加えて， （ａ）前記第１の入力と前記第１の電界効果トランジス
タのゲートとの間および前記第２の入力と前記第２の電
界効果トランジスタのゲートとの間に介挿したレベルシ
フト用ダイオードをさらに有してなる前記第１項に記載
の差動増幅回路。
タのゲートとの間および前記第２の入力と前記第２の電
界効果トランジスタのゲートとの間に介挿したレベルシ
フト用ダイオードをさらに有してなる前記第１項に記載
の差動増幅回路。
（３）（ａ）前記電流源はゼロバイアス接続とした電界
効果トランジスタによりこれを構成してなる前記第２項
に記載の差動増幅回路。
効果トランジスタによりこれを構成してなる前記第２項
に記載の差動増幅回路。
（４）（ａ）前記電流源はインダクタによりこれを構成
してなる前記第２項に記載の差動増幅回路。
してなる前記第２項に記載の差動増幅回路。
（５）（ａ）第１および第２の電界効果トランジスタは
いずれもこれをデュアルゲート型電界効果トランジスタ
として，該第１の電界効果トランジスタの第２のゲート
はこれを該第２の電界効果トランジスタの第２のゲート
に接続してなる前記第１項に記載の差動増幅回路。
いずれもこれをデュアルゲート型電界効果トランジスタ
として，該第１の電界効果トランジスタの第２のゲート
はこれを該第２の電界効果トランジスタの第２のゲート
に接続してなる前記第１項に記載の差動増幅回路。
（６）（ａ）前記電界効果トランジスタはいずれもこれ
をガリウムひ素半導体によるMESFETとしてなる前記第１
項に記載の差動増幅回路。
をガリウムひ素半導体によるMESFETとしてなる前記第１
項に記載の差動増幅回路。
（７）前記各構成要素に加えて， （ａ）第１および第２の出力に入力を接続したプシュプ
ル型単一端子出力段回路をさらに有してなる前記第１項
に記載の差動増幅回路。
ル型単一端子出力段回路をさらに有してなる前記第１項
に記載の差動増幅回路。
（８）（ａ）前記プシュプル型単一端子出力段回路は互
いに直列に接続した第３および第４の電界効果トランジ
スタを有し，これら第３および第４の電界効果トランジ
スタの少なくとも一方のゲートのレベルをシフトして前
記入力段回路を形成するようにしてなる前記第７項に記
載の差動増幅回路。
いに直列に接続した第３および第４の電界効果トランジ
スタを有し，これら第３および第４の電界効果トランジ
スタの少なくとも一方のゲートのレベルをシフトして前
記入力段回路を形成するようにしてなる前記第７項に記
載の差動増幅回路。
（９）（ａ）それぞれ第１の所定のdc電位を印加してな
る第１および第２の入力端子と， （ｂ）出力端子と， （ｃ）１および第２のMESFETを有し，これら第１および
第２のMESFETの各ゲートをレベルシフタを介して前記第
１および第２の入力端子にそれぞれ接続するとともに，
該MESFETのソースを共通接続としてなる第１の差動増幅
回路と， （ｄ）前記第１のMESFETのソースと前記第１の入力との
間に接続した第１の電流源と， （ｅ）前記第２のMESFETのソースと前記第２の入力との
間に接続した第２の電流源と， （ｆ）前記出力端子と接続し前記MESFETに対する負荷を
与える負荷回路とからなることを特徴とする差動増幅回
路。
る第１および第２の入力端子と， （ｂ）出力端子と， （ｃ）１および第２のMESFETを有し，これら第１および
第２のMESFETの各ゲートをレベルシフタを介して前記第
１および第２の入力端子にそれぞれ接続するとともに，
該MESFETのソースを共通接続としてなる第１の差動増幅
回路と， （ｄ）前記第１のMESFETのソースと前記第１の入力との
間に接続した第１の電流源と， （ｅ）前記第２のMESFETのソースと前記第２の入力との
間に接続した第２の電流源と， （ｆ）前記出力端子と接続し前記MESFETに対する負荷を
与える負荷回路とからなることを特徴とする差動増幅回
路。
（10）（ａ）前記負荷回路はプシュプル接続とした第３
および第４のMESFETを有し，これら第３および第４のME
SFETの各ゲートはこれを少なくとも１個のレベルシフタ
を介して前記第１および第２のMESFETのドレーンに接続
するようにしてなる前記第９項に記載の差動増幅回路。
および第４のMESFETを有し，これら第３および第４のME
SFETの各ゲートはこれを少なくとも１個のレベルシフタ
を介して前記第１および第２のMESFETのドレーンに接続
するようにしてなる前記第９項に記載の差動増幅回路。
（11）（ａ）前記第１および第２のMESFETはいずれもこ
れをデュアルゲート型MESFETとして，それぞれの第２の
ゲートを共通接続するとともに，これらをさらにレベル
シフタを介して前記第１および第２のMESFETのドレーン
に接続するようにしてなる前記第10項に記載の差動増幅
回路。
れをデュアルゲート型MESFETとして，それぞれの第２の
ゲートを共通接続するとともに，これらをさらにレベル
シフタを介して前記第１および第２のMESFETのドレーン
に接続するようにしてなる前記第10項に記載の差動増幅
回路。
（12）（ａ）前記MESFET,前記負荷回路，前記レベルシ
フタはいずれもこれをガリウムひ素および金属により形
成してなる前記第10項に記載の差動増幅回路。
フタはいずれもこれをガリウムひ素および金属により形
成してなる前記第10項に記載の差動増幅回路。
以上本発明による差動増幅回路の各実施例につき記載し
てきたが，本発明による差動増幅回路は，互いに別々の
電流源を増幅回路の差動入力に結合するという特徴が生
かされているがぎり，記載の実施例に対して適宜追加な
いし変更を行なって実施してもよいことはいうまでもな
い。例えば本発明による差動増幅回路に用いる個々の電
界効果トランジスタの寸法ならびに形状等については，
そのゲートの長さおよび幅を記載の値よりも大きくした
り，あるいはそれらよりも小さくしたりすることが可能
である。また，それら電界効果トランジスタを形成する
材料についても，これを記載にガリウムひ素基板に代え
てシリコン基板を用いることとしてもよく，さらに，チ
タン／プラチナ／金からなるとした電界効果トランジス
タのゲートおよびダイオードのアノードについても，こ
れをアルミニウムに代えることとしてもよい。他方，使
用する電界効果トランジスタについては，その全部もし
くは一部をバイポーラ型トランジスタ，あるいは場合に
よってはヘテロ接合型のバイポーラトランジスタと取り
換えることとしてもよい。さらに，プシュプル型出力段
回路に代えて差動型出力段回路を用いることとしてもよ
く，あるいは差動増幅回路はこれを差動入力と出力段回
路との間に介挿し回路全体の利得を向上させるようにし
てもよい。また高周波動作用には，前記別々の電流源は
これをインダクタにより構成することとしてもよく，こ
のような目的に用いるインダクタとしては，ガリウムひ
素基板上に形成したマイクロストリップ伝送ラインとし
てこれを構成するようにしてもよい。
てきたが，本発明による差動増幅回路は，互いに別々の
電流源を増幅回路の差動入力に結合するという特徴が生
かされているがぎり，記載の実施例に対して適宜追加な
いし変更を行なって実施してもよいことはいうまでもな
い。例えば本発明による差動増幅回路に用いる個々の電
界効果トランジスタの寸法ならびに形状等については，
そのゲートの長さおよび幅を記載の値よりも大きくした
り，あるいはそれらよりも小さくしたりすることが可能
である。また，それら電界効果トランジスタを形成する
材料についても，これを記載にガリウムひ素基板に代え
てシリコン基板を用いることとしてもよく，さらに，チ
タン／プラチナ／金からなるとした電界効果トランジス
タのゲートおよびダイオードのアノードについても，こ
れをアルミニウムに代えることとしてもよい。他方，使
用する電界効果トランジスタについては，その全部もし
くは一部をバイポーラ型トランジスタ，あるいは場合に
よってはヘテロ接合型のバイポーラトランジスタと取り
換えることとしてもよい。さらに，プシュプル型出力段
回路に代えて差動型出力段回路を用いることとしてもよ
く，あるいは差動増幅回路はこれを差動入力と出力段回
路との間に介挿し回路全体の利得を向上させるようにし
てもよい。また高周波動作用には，前記別々の電流源は
これをインダクタにより構成することとしてもよく，こ
のような目的に用いるインダクタとしては，ガリウムひ
素基板上に形成したマイクロストリップ伝送ラインとし
てこれを構成するようにしてもよい。
第１図は広帯域差動増幅回路の使用例の回路構成を示す
概略図。 第２図は典型的な差動対回路を示す概略回路図， 第３図は第２図に示す差動対回路を単純化して示す微小
信号等価回路図， 第４図はマイクロ波FETの微小信号等価回路を示す概略
図， 第５図は第２図に示す差動対回路の各種接続方式を示す
概略回路図， 第６図は本発明による差動増幅回路の第１の実施例を示
す概略回路図， 第７図は第６図に示す本発明の第１の実施例の微小信号
等価回路を単純化して示す概略図， 第８図は本発明による差動増幅回路の第２の実施例を示
す概略回路図， 第９図は第６図に示す本発明の第２の実施例たるマイク
ロ波デュアルゲートFET回路の微小信号等価回路を単純
化して示す概略図， 第10図は第８図に示す本発明の第２の実施例を単純化し
て示す概略回路図， 第11図は該第２の実施例のチップレイアウトの一例を示
す概略平面図， 第12図は第２図，第６図，第８図に示した各差動対回路
についてそのCMRRを互いに比較したシミュレーションの
結果を示すグラフ図， 第13A図は第８図に示した第２の実施例を180度結合回路
として接続した場合についてその差動モード利得および
コモンモード利得を評価すべく行なったシミュレーショ
ンの結果を示すグラフ図， 第13B図は該第２の実施例を180度分割回路として接続し
た場合について同様のシミュレーション結果を示すグラ
フ図， 第14図は本発明による差動増幅回路の第３の実施例とし
てのプシュプル型差動増幅回路の構成を示す概略回路概
略図， 第15図は第14図に示すプシュプル型差動増幅回路を単純
化して示す微小信号等価回路図， 第16図は第14図に示すプシュプル型差動増幅回路につい
てその差動モード利得およびコモンモード利得を評価す
べく行なったシミュレーションの結果を示すグラフ図， 第17図は第８図に示す実施例を第14図に示すプシュプル
型差動増幅回路とカスケード接続して構成した差動増幅
回路についてシミュレーションを行なって得た結果を示
すグラフ図である。 30,130,230,330……差動増幅回路， 32,34,132,134,232,234,332,334……差動電界効果トラ
ンジスタ， 36,136,138,236,238……電流源電界効果トランジスタ， 142,144,242,244,246,336……ダイオード列。
概略図。 第２図は典型的な差動対回路を示す概略回路図， 第３図は第２図に示す差動対回路を単純化して示す微小
信号等価回路図， 第４図はマイクロ波FETの微小信号等価回路を示す概略
図， 第５図は第２図に示す差動対回路の各種接続方式を示す
概略回路図， 第６図は本発明による差動増幅回路の第１の実施例を示
す概略回路図， 第７図は第６図に示す本発明の第１の実施例の微小信号
等価回路を単純化して示す概略図， 第８図は本発明による差動増幅回路の第２の実施例を示
す概略回路図， 第９図は第６図に示す本発明の第２の実施例たるマイク
ロ波デュアルゲートFET回路の微小信号等価回路を単純
化して示す概略図， 第10図は第８図に示す本発明の第２の実施例を単純化し
て示す概略回路図， 第11図は該第２の実施例のチップレイアウトの一例を示
す概略平面図， 第12図は第２図，第６図，第８図に示した各差動対回路
についてそのCMRRを互いに比較したシミュレーションの
結果を示すグラフ図， 第13A図は第８図に示した第２の実施例を180度結合回路
として接続した場合についてその差動モード利得および
コモンモード利得を評価すべく行なったシミュレーショ
ンの結果を示すグラフ図， 第13B図は該第２の実施例を180度分割回路として接続し
た場合について同様のシミュレーション結果を示すグラ
フ図， 第14図は本発明による差動増幅回路の第３の実施例とし
てのプシュプル型差動増幅回路の構成を示す概略回路概
略図， 第15図は第14図に示すプシュプル型差動増幅回路を単純
化して示す微小信号等価回路図， 第16図は第14図に示すプシュプル型差動増幅回路につい
てその差動モード利得およびコモンモード利得を評価す
べく行なったシミュレーションの結果を示すグラフ図， 第17図は第８図に示す実施例を第14図に示すプシュプル
型差動増幅回路とカスケード接続して構成した差動増幅
回路についてシミュレーションを行なって得た結果を示
すグラフ図である。 30,130,230,330……差動増幅回路， 32,34,132,134,232,234,332,334……差動電界効果トラ
ンジスタ， 36,136,138,236,238……電流源電界効果トランジスタ， 142,144,242,244,246,336……ダイオード列。
Claims (2)
- 【請求項１】（ａ）それぞれのソースを互いに電気的に
接続した第１および第２の電界効果トランジスタと、 （ｂ）前記第１および第２の電界効果トランジスタのゲ
ートとそれぞれ電気的に接続した第１および第２の入力
と、 （ｃ）前記第１の電界効果トランジスタのソースから前
記第１の入力に電気的に接続した第１の電流源と、 （ｄ）前記第２の電界効果トランジスタのソースから前
記第２の入力に電気的に接続した第２の電流源と、 （ｅ）前記第１および第２の電界効果トランジスタのド
レーンとそれぞれ電気的に接続した第１および第２の出
力とからなることを特徴とする差動増幅回路。 - 【請求項２】（ａ）それぞれ第１の所定のdc電位を印加
してなる第１および第２の入力端子と、 （ｄ）出力端子と、 （ｃ）第１および第２のMESFETを有し、これら第１およ
び第２のMESFETの各ゲートをレベルシフタを介して前記
第１および第２の入力端子にそれぞれ接続するととも
に、該MESFETのソースを共通接続としてなる第１の差動
増幅回路と、 （ｄ）前記第１のMESFETのソースと前記第１の入力との
間に接続した第１の電流源と、 （ｅ）前記第２のMESFETのソースと前記第２の入力との
間に接続した第２の電流源と、 （ｆ）前記出力端子と接続し前記MESFETに対する負荷を
与える負荷回路とからなることを特徴とする差動増幅回
路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US85554686A | 1986-04-23 | 1986-04-23 | |
| US855546 | 1986-04-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6333004A JPS6333004A (ja) | 1988-02-12 |
| JPH07105673B2 true JPH07105673B2 (ja) | 1995-11-13 |
Family
ID=25321534
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62101128A Expired - Fee Related JPH07105673B2 (ja) | 1986-04-23 | 1987-04-23 | 広帯域差動増幅回路 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0244973B1 (ja) |
| JP (1) | JPH07105673B2 (ja) |
| DE (1) | DE3789070T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69215492T2 (de) * | 1991-12-23 | 1997-05-22 | Philips Electronics Nv | Halbleiteranordnung mit zweistufigen Differenzverstärker |
| US5760648A (en) * | 1996-08-12 | 1998-06-02 | Motorola, Inc. | Electronic circuit for converting a differential signal into a single-ended signal with common mode voltage rejection by resistor network |
| WO1999036478A1 (en) | 1998-01-13 | 1999-07-22 | Minnesota Mining And Manufacturing Company | Color shifting film glitter |
| US6455140B1 (en) | 1999-01-13 | 2002-09-24 | 3M Innovative Properties Company | Visible mirror film glitter |
| RU2475942C1 (ru) * | 2012-02-01 | 2013-02-20 | Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Южно-Российский государственный университет экономики и сервиса" (ФГБОУ ВПО "ЮРГУЭС") | Широкополосный дифференциальный усилитель |
| US10313641B2 (en) | 2015-12-04 | 2019-06-04 | Google Llc | Shift register with reduced wiring complexity |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4393315A (en) * | 1981-05-18 | 1983-07-12 | Sperry Corporation | High-gain stabilized converter |
| FR2559323B1 (fr) * | 1984-02-08 | 1986-06-20 | Labo Electronique Physique | Circuit logique elementaire realise a l'aide de transistors a effet de champ en arseniure de gallium et compatible avec la technologie ecl 100 k |
-
1987
- 1987-04-16 EP EP87303393A patent/EP0244973B1/en not_active Expired - Lifetime
- 1987-04-16 DE DE19873789070 patent/DE3789070T2/de not_active Expired - Lifetime
- 1987-04-23 JP JP62101128A patent/JPH07105673B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3789070D1 (de) | 1994-03-24 |
| EP0244973A3 (en) | 1989-04-19 |
| EP0244973A2 (en) | 1987-11-11 |
| JPS6333004A (ja) | 1988-02-12 |
| DE3789070T2 (de) | 1994-08-18 |
| EP0244973B1 (en) | 1994-02-16 |
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