JP2882329B2 - 増幅回路 - Google Patents
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/301—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in MOSFET amplifiers
-
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- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/189—High-frequency amplifiers, e.g. radio frequency amplifiers
- H03F3/19—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only
- H03F3/193—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices
- H03F3/1935—High-frequency amplifiers, e.g. radio frequency amplifiers with semiconductor devices only with field-effect devices with junction-FET devices
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- Power Engineering (AREA)
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】デプレション型の電界効果ト
ランジスタ（以下、「ＦＥＴ」という。）を用いて増幅
回路を構成する場合、単一電源動作を行うためにソース
電極と接地との間に抵抗器を接続する自己バイアス方式
が用いられる。本発明は、このような自己バイアス方式
の増幅回路に関する。
ランジスタ（以下、「ＦＥＴ」という。）を用いて増幅
回路を構成する場合、単一電源動作を行うためにソース
電極と接地との間に抵抗器を接続する自己バイアス方式
が用いられる。本発明は、このような自己バイアス方式
の増幅回路に関する。
【０００２】
【従来の技術】図７は、従来の増幅回路を示す回路図で
ある。以下、この図面に基づき説明する。
ある。以下、この図面に基づき説明する。
【０００３】従来の増幅回路は、ゲート電極５０ｇに入
力された信号を増幅してドレイン電極５０ｄから出力す
るＦＥＴ５０と、ＦＥＴ５０のソース電極５０ｓに接続
されるとともにソース電流Ｉｓによって生じた電圧をソ
ース電極５０ｓに印加する抵抗器５２とを備えている。
また、ソース電極５０ｓは抵抗器５２及びキャパシタ５
４を介して接地されている。ゲート電極５０ｇは、入力
整合回路を構成する伝送線路５６，５８を介して接地さ
れている。ドレイン電極５０ｄは出力整合回路を構成す
る伝送路線６０，６２を介し、電源端子６３に接続され
ている。キャパシタ５４はソース電極５０ｓを、キャパ
シタ６４は伝送線路６２の一端を、それぞれＲＦ接地す
るために設けられている。キャパシタ６６，６８はＤＣ
カットのため設けられている。ドレイン電流Ｉｄに等し
いソース電流Ｉｓが抵抗器５２を流れることにより生じ
たソース電極５０ｓのソース電圧Ｖｓと、ゲート電極５
０ｇのゲート電圧Ｖｇ（＝０）とは、Ｖｇ＜Ｖｓの関係
を満たす。したがって、ＦＥＴ５０はデプレション動作
が可能となる。
力された信号を増幅してドレイン電極５０ｄから出力す
るＦＥＴ５０と、ＦＥＴ５０のソース電極５０ｓに接続
されるとともにソース電流Ｉｓによって生じた電圧をソ
ース電極５０ｓに印加する抵抗器５２とを備えている。
また、ソース電極５０ｓは抵抗器５２及びキャパシタ５
４を介して接地されている。ゲート電極５０ｇは、入力
整合回路を構成する伝送線路５６，５８を介して接地さ
れている。ドレイン電極５０ｄは出力整合回路を構成す
る伝送路線６０，６２を介し、電源端子６３に接続され
ている。キャパシタ５４はソース電極５０ｓを、キャパ
シタ６４は伝送線路６２の一端を、それぞれＲＦ接地す
るために設けられている。キャパシタ６６，６８はＤＣ
カットのため設けられている。ドレイン電流Ｉｄに等し
いソース電流Ｉｓが抵抗器５２を流れることにより生じ
たソース電極５０ｓのソース電圧Ｖｓと、ゲート電極５
０ｇのゲート電圧Ｖｇ（＝０）とは、Ｖｇ＜Ｖｓの関係
を満たす。したがって、ＦＥＴ５０はデプレション動作
が可能となる。
【０００４】
【発明が解決しようとする課題】ＦＥＴ５０には、製造
工程の様々な要因による、ウェハ面内、ウェハ間及びロ
ット間でのしきい電圧Ｖthのばらつきが生じる。単一電
源動作の場合、図７で示したようにゲート電圧Ｖｇが固
定されるため、所定の値に設計されたドレイン電流Ｉｄ
にも、しきい電圧Ｖthのばらつきにより変動が生じてし
まう。したがって、回路を組み立てる際には、しきい電
圧ＶthのそろったＦＥＴ５０を選別しなければならな
い。さらに集積回路においては、ＦＥＴ５０の選別が不
可能であるため、歩留まり低下の原因となる。このよう
な問題を軽減するために、しきい電圧Ｖthのばらつきに
対するドレイン電流Ｉｄの変動を小さくするような回路
構成が望まれていた。
工程の様々な要因による、ウェハ面内、ウェハ間及びロ
ット間でのしきい電圧Ｖthのばらつきが生じる。単一電
源動作の場合、図７で示したようにゲート電圧Ｖｇが固
定されるため、所定の値に設計されたドレイン電流Ｉｄ
にも、しきい電圧Ｖthのばらつきにより変動が生じてし
まう。したがって、回路を組み立てる際には、しきい電
圧ＶthのそろったＦＥＴ５０を選別しなければならな
い。さらに集積回路においては、ＦＥＴ５０の選別が不
可能であるため、歩留まり低下の原因となる。このよう
な問題を軽減するために、しきい電圧Ｖthのばらつきに
対するドレイン電流Ｉｄの変動を小さくするような回路
構成が望まれていた。
【０００５】
【課題を解決するための手段】本発明に係る増幅回路
は、ゲート電極に入力された信号を増幅してドレイン電
極から出力するＦＥＴと、このＦＥＴのソース電極に接
続されるとともにソース電流によって生じた電圧を当該
ソース電極に印加する抵抗器と、前記ＦＥＴのゲート電
極に定電圧を印加するダイオードと、前記電界効果トラ
ンジスタのソース電極をＲＦ接地するキャパシタとを備
えたものである。
は、ゲート電極に入力された信号を増幅してドレイン電
極から出力するＦＥＴと、このＦＥＴのソース電極に接
続されるとともにソース電流によって生じた電圧を当該
ソース電極に印加する抵抗器と、前記ＦＥＴのゲート電
極に定電圧を印加するダイオードと、前記電界効果トラ
ンジスタのソース電極をＲＦ接地するキャパシタとを備
えたものである。
【０００６】ＦＥＴのドレイン電流Ｉｄ、ゲート電圧Ｖ
ｇ、ソース電圧Ｖｓ及びしきい電圧Ｖthは、近似的に以
下のように表されることが知られている。
ｇ、ソース電圧Ｖｓ及びしきい電圧Ｖthは、近似的に以
下のように表されることが知られている。
【０００７】 Ｉｄ＝（Ｇｍ／２）・（Ｖｇ−Ｖｓ−Ｖth）2 ・・・ （１）
【０００８】ここでＧｍは相互コンダクタンスである。
ソース電極と接地間に抵抗値Ｒの抵抗器を接続した場
合、
ソース電極と接地間に抵抗値Ｒの抵抗器を接続した場
合、
【０００９】Ｖｓ＝Ｒ・Ｉｄ ・・・ （２） であるから、これを式（１）に代入し、Ｉｄについての
二次方程式を解くと次式が得られる。
二次方程式を解くと次式が得られる。
【００１０】 Ｉｄ＝（Ｖｇ−Ｖth）／Ｒ＋｛１／（Ｒ2 ・Ｇｍ）｝・〔１−｛１＋２Ｒ・Ｇ ｍ・（Ｖｇ−Ｖth）｝1/2 〕 ・・・ （３）
【００１１】この式の導出の際には、Ｖｇ→ＶthでＩｄ
（またはＶｓ）→０となる解を選んでいる。
（またはＶｓ）→０となる解を選んでいる。
【００１２】ここで、Ｉｄのしきい電圧Ｖthに対する感
度として、次式の微分係数を定義する。
度として、次式の微分係数を定義する。
【００１３】 Ｉｄ／ Ｖth＝（−１／Ｒ）・〔１−｛１＋２Ｒ・Ｇｍ・（Ｖｇ−Ｖth）｝-1/2 〕 ・・・ （４）
【００１４】式（４）において、例えば、Ｒ＝２２Ω、
Ｇｍ＝０．４Ｓ、Ｖｇ＝０、Ｖth＝−０．６Ｖであると
き、第２項の寄与は第１項の寄与の約２９％である。Ｒ
が大きくなれば第２項の寄与はさらに小さくなる。この
ような場合では、式（４）は近似的に、
Ｇｍ＝０．４Ｓ、Ｖｇ＝０、Ｖth＝−０．６Ｖであると
き、第２項の寄与は第１項の寄与の約２９％である。Ｒ
が大きくなれば第２項の寄与はさらに小さくなる。この
ような場合では、式（４）は近似的に、
【００１５】Ｉｄ／ Ｖth≒−１／Ｒ ・・・ （５）
【００１６】となる。式（５）からソース電極に接続さ
れた抵抗器の抵抗値Ｒを大きくすることで、しきい電圧
Ｖthの変化（ばらつき）が引き起こすドレイン電流Ｉｄ
の変動を抑えられることがわかる。
れた抵抗器の抵抗値Ｒを大きくすることで、しきい電圧
Ｖthの変化（ばらつき）が引き起こすドレイン電流Ｉｄ
の変動を抑えられることがわかる。
【００１７】図７の従来技術におけるＲの値をＲｃとす
れば、Ｒｃは設定ドレイン電流Ｉｄ0 、Ｇｍ及びＶthか
ら一意に決まり、式（１）から以下の関係が満たされ
る。
れば、Ｒｃは設定ドレイン電流Ｉｄ0 、Ｇｍ及びＶthか
ら一意に決まり、式（１）から以下の関係が満たされ
る。
【００１８】 Ｉｄ0 ＝（Ｇｍ／２）・（−Ｒｃ・Ｉｄ0 −Ｖth）2 ・・・ （６）
【００１９】これに対し本発明では、Ｖｇにダイオード
の順方向オン電圧Ｖｆが印加されるため、
の順方向オン電圧Ｖｆが印加されるため、
【００２０】 Ｉｄ0 ＝（Ｇｍ／２）・（Ｖｆ−Ｒｐ・Ｉｄ0 −Ｖth）2 ＝（Ｇｍ／２）・｛ −（Ｒｐ−Ｖｆ／Ｉｄ0 ）・Ｉｄ0 −Ｖth｝2 ・・・ （７）
【００２１】となる。ここでＲｐは本発明におけるＲの
値である。Ｉｄ0 を同じとした場合、式（６）、（７）
の比較から、ＲｐとＲｃの関係は以下のようになる。
値である。Ｉｄ0 を同じとした場合、式（６）、（７）
の比較から、ＲｐとＲｃの関係は以下のようになる。
【００２２】 Ｒｐ＝Ｒｃ＋Ｖｆ／Ｉｄ0 ・・・ （８）
【００２３】例えば、Ｇｍ＝０．４Ｓ、Ｖth＝−０．６
ＶであるＦＥＴをＩｄ0 ＝１５ｍＡで動作させる場合、
従来技術における抵抗値Ｒｃは式（６）から２２Ωとな
り、Ｖｆ＝０．８Ｖのショットキ・ダイオードを用いて
本発明を適用した場合の抵抗値Ｒｐは式（７）から７５
Ωと求まる。したがって、ＲｐはＲｃの３．４倍の値を
とるので、本発明の（ Ｉｄ／ Ｖth）は式（５）から
従来技術の１／３程度に抑えられる。
ＶであるＦＥＴをＩｄ0 ＝１５ｍＡで動作させる場合、
従来技術における抵抗値Ｒｃは式（６）から２２Ωとな
り、Ｖｆ＝０．８Ｖのショットキ・ダイオードを用いて
本発明を適用した場合の抵抗値Ｒｐは式（７）から７５
Ωと求まる。したがって、ＲｐはＲｃの３．４倍の値を
とるので、本発明の（ Ｉｄ／ Ｖth）は式（５）から
従来技術の１／３程度に抑えられる。
【００２４】以上に示したように、本発明の適用によ
り、しきい電圧のばらつきに起因するドレイン電流の変
動が低減するので、ＦＥＴの選別における歩留まりや、
集積回路における製造歩留まりが向上する。
り、しきい電圧のばらつきに起因するドレイン電流の変
動が低減するので、ＦＥＴの選別における歩留まりや、
集積回路における製造歩留まりが向上する。
【００２５】ＦＥＴの飽和領域では、ゲート電圧Ｖｇが
一定の場合の電源電圧（すなわちドレイン電圧、以下同
じ。）Ｖｄに対するドレイン電流Ｉｄの変動は一般的に
小さいことが知られている。図７に示した従来技術では
Ｖｇ＝０であり、電源電圧Ｖｄに対するドレイン電流Ｉ
ｄの変動は小さい。本発明ではＦＥＴのゲート電圧Ｖｇ
としてダイオードの順方向オン電圧Ｖｆを用いている
が、Ｖｆ（すなわちＶｇ）は電源電圧Ｖｄの変化に対し
てほとんど変わらない。したがって電源電圧Ｖｄの変化
に対するドレイン電流Ｉｄの変動も従来程度に抑えられ
る。
一定の場合の電源電圧（すなわちドレイン電圧、以下同
じ。）Ｖｄに対するドレイン電流Ｉｄの変動は一般的に
小さいことが知られている。図７に示した従来技術では
Ｖｇ＝０であり、電源電圧Ｖｄに対するドレイン電流Ｉ
ｄの変動は小さい。本発明ではＦＥＴのゲート電圧Ｖｇ
としてダイオードの順方向オン電圧Ｖｆを用いている
が、Ｖｆ（すなわちＶｇ）は電源電圧Ｖｄの変化に対し
てほとんど変わらない。したがって電源電圧Ｖｄの変化
に対するドレイン電流Ｉｄの変動も従来程度に抑えられ
る。
【００２６】本発明ではダイオードを用いており、単一
電源動作において簡単な構成でしきい電圧のばらつきに
よるドレイン電流の変動を抑制することができる。また
マイクロ波・ミリ波集積回路においては、ショットキ・
ダイオードをＦＥＴと同じプロセス中で形成することが
可能である。したがって、集積回路では、チップ面積や
工程数を増大することなく、回路を実現することができ
る。
電源動作において簡単な構成でしきい電圧のばらつきに
よるドレイン電流の変動を抑制することができる。また
マイクロ波・ミリ波集積回路においては、ショットキ・
ダイオードをＦＥＴと同じプロセス中で形成することが
可能である。したがって、集積回路では、チップ面積や
工程数を増大することなく、回路を実現することができ
る。
【００２７】
【発明の実施の形態】図１は、本発明に係る増幅回路の
第一実施形態を示す回路図である。以下、この図面に基
づき説明する。ただし、図７と同一部分は同一符号を付
すことにより重複説明を省略する。
第一実施形態を示す回路図である。以下、この図面に基
づき説明する。ただし、図７と同一部分は同一符号を付
すことにより重複説明を省略する。
【００２８】本実施形態の増幅回路は、ゲート電極５０
ｇに入力された信号を増幅してドレイン電極５０ｄから
出力するＦＥＴ５０と、ＦＥＴ５０のソース電極５０ｓ
に接続されるとともにソース電流Ｉｓによって生じた電
圧（ソース電圧Ｖｓ）をソース電極５０ｓに印加する抵
抗器５２と、ＦＥＴ５０のゲート電極５０ｇに定電圧Ｖ
ｆを印加するダイオード１０とを基本的な構成要素とし
ている。ダイオード１０は、ショットキ・ダイオードで
あり、ＦＥＴ５０のドレイン電圧（以下、電源電圧Ｖｄ
という。）によって、順方向オン電圧である定電圧Ｖｆ
を発生している。
ｇに入力された信号を増幅してドレイン電極５０ｄから
出力するＦＥＴ５０と、ＦＥＴ５０のソース電極５０ｓ
に接続されるとともにソース電流Ｉｓによって生じた電
圧（ソース電圧Ｖｓ）をソース電極５０ｓに印加する抵
抗器５２と、ＦＥＴ５０のゲート電極５０ｇに定電圧Ｖ
ｆを印加するダイオード１０とを基本的な構成要素とし
ている。ダイオード１０は、ショットキ・ダイオードで
あり、ＦＥＴ５０のドレイン電圧（以下、電源電圧Ｖｄ
という。）によって、順方向オン電圧である定電圧Ｖｆ
を発生している。
【００２９】ＦＥＴ５０のソース電極Ｖｓは、抵抗器５
２及びキャパシタ５４を介して接地されている。電源電
圧Ｖｄはダイオード１０及び電流制限用の抵抗器１２で
分圧されており、この分圧電圧が入力整合回路を構成す
る伝送線路５６，５８を介しゲート電極５０ｇに印加さ
れている。伝送線路５６は、ダイオード１０と接続され
る側の一端が、キャパシタ１４を介してＲＦ接地されて
いる。ドレイン電極５０ｄは出力整合回路を構成する伝
送線路６０，６２を介し、電源端子６３に接続されてい
る。伝送線路６２において、電源端子６３に接続される
側の一端は、キャパシタ６４を介しＲＦ接地されてい
る。ドレイン電流Ｉｄに等しいソース電流Ｉｓが抵抗器
５２を流れて生じたソース電極５０ｓのソース電圧Ｖｓ
と、ゲート電極５０ｇのゲート電圧Ｖｇ（＝Ｖｆ）と
を、Ｖｇ＜Ｖｓの関係が満たされるように設定する。こ
のとき、ＦＥＴ５０は単一電源使用の下でもデプレショ
ン動作が可能となる。
２及びキャパシタ５４を介して接地されている。電源電
圧Ｖｄはダイオード１０及び電流制限用の抵抗器１２で
分圧されており、この分圧電圧が入力整合回路を構成す
る伝送線路５６，５８を介しゲート電極５０ｇに印加さ
れている。伝送線路５６は、ダイオード１０と接続され
る側の一端が、キャパシタ１４を介してＲＦ接地されて
いる。ドレイン電極５０ｄは出力整合回路を構成する伝
送線路６０，６２を介し、電源端子６３に接続されてい
る。伝送線路６２において、電源端子６３に接続される
側の一端は、キャパシタ６４を介しＲＦ接地されてい
る。ドレイン電流Ｉｄに等しいソース電流Ｉｓが抵抗器
５２を流れて生じたソース電極５０ｓのソース電圧Ｖｓ
と、ゲート電極５０ｇのゲート電圧Ｖｇ（＝Ｖｆ）と
を、Ｖｇ＜Ｖｓの関係が満たされるように設定する。こ
のとき、ＦＥＴ５０は単一電源使用の下でもデプレショ
ン動作が可能となる。
【００３０】図２は、本実施形態を集積回路で構成した
場合の一例を示すレイアウト図である。図１と同一部分
は同一符号を付している。図２には、図１の回路図に含
まれる素子が基板２０の表面に配置されている。基板２
０の裏面には接地用の金属（図示せず）があり、この金
属がバイアホール２２、２４、２６を介して図１の接地
面と接続されている。
場合の一例を示すレイアウト図である。図１と同一部分
は同一符号を付している。図２には、図１の回路図に含
まれる素子が基板２０の表面に配置されている。基板２
０の裏面には接地用の金属（図示せず）があり、この金
属がバイアホール２２、２４、２６を介して図１の接地
面と接続されている。
【００３１】図３は、本実施形態におけるしきい電圧Ｖ
thとドレイン電流Ｉｄとの関係の一例を示すグラフであ
る。図中では、従来技術の場合も一緒に示している。本
実施形態では、式（８）に示したように従来技術よりも
抵抗器５２の値を大きくとることができるので、しきい
電圧Ｖthのばらつき（変化）に対するドレイン電流Ｉｄ
の変動が抑制されている。
thとドレイン電流Ｉｄとの関係の一例を示すグラフであ
る。図中では、従来技術の場合も一緒に示している。本
実施形態では、式（８）に示したように従来技術よりも
抵抗器５２の値を大きくとることができるので、しきい
電圧Ｖthのばらつき（変化）に対するドレイン電流Ｉｄ
の変動が抑制されている。
【００３２】図４は、本発明に係る増幅回路の第二実施
形態を示す回路図である。以下、この図面に基づき説明
する。ただし、図１と同一部分は同一符号を付すことに
より重複説明を省略する。
形態を示す回路図である。以下、この図面に基づき説明
する。ただし、図１と同一部分は同一符号を付すことに
より重複説明を省略する。
【００３３】本実施形態の増幅回路は、ゲート電極５０
ｇに入力された信号を増幅してドレイン電極５０ｄから
出力するＦＥＴ５０と、ＦＥＴ５０のソース電極５０ｓ
に接続されるとともにソース電流Ｉｓによって生じた電
圧（ソース電圧Ｖｓ）をソース電極５０ｓに印加する抵
抗器５２と、ＦＥＴ５０のゲート電極５０ｇに定電圧Ｖ
ｆを印加するダイオード３０とを基本的な構成要素とし
ている。ダイオード３０は、ショットキ・ダイオードで
あり、ＦＥＴ５０のソース電圧Ｖｓによって、順方向オ
ン電圧である定電圧Ｖｆを発生している。
ｇに入力された信号を増幅してドレイン電極５０ｄから
出力するＦＥＴ５０と、ＦＥＴ５０のソース電極５０ｓ
に接続されるとともにソース電流Ｉｓによって生じた電
圧（ソース電圧Ｖｓ）をソース電極５０ｓに印加する抵
抗器５２と、ＦＥＴ５０のゲート電極５０ｇに定電圧Ｖ
ｆを印加するダイオード３０とを基本的な構成要素とし
ている。ダイオード３０は、ショットキ・ダイオードで
あり、ＦＥＴ５０のソース電圧Ｖｓによって、順方向オ
ン電圧である定電圧Ｖｆを発生している。
【００３４】ＦＥＴ５０のソース電極５０ｓは抵抗器５
２及びキャパシタ５４を介して接地されている。ソース
電圧Ｖｓはダイオード３０及び電流制限用の抵抗器３２
で分圧されており、この分圧電圧が入力整合回路を構成
する伝送線路５６，５８を介しゲート電極５０ｇに印加
されている。伝送線路５６は、ダイオード３０と接続さ
れる側の一端が、キャパシタ１４を介しＲＦ接地されて
いる。ドレイン電極５０ｄは出力整合回路を構成する伝
送線路６０，６２を介し、電源端子６３に接続されてい
る。伝送線路６２は、電源端子６３に接続される側の一
端が、キャパシタ６４を介しＲＦ接地されている。ドレ
イン電流Ｉｄに等しいソース電流Ｉｓが抵抗器５２を流
れて生じたソース電極５０ｓのソース電圧Ｖｓと、ゲー
ト電極５０ｇのゲート電圧Ｖｇ（＝Ｖｆ）とを、Ｖｇ＜
Ｖｓの関係が満たされるように設定する。このときＦＥ
Ｔ５０は単一電源使用の下でもデプレション動作が可能
となる。
２及びキャパシタ５４を介して接地されている。ソース
電圧Ｖｓはダイオード３０及び電流制限用の抵抗器３２
で分圧されており、この分圧電圧が入力整合回路を構成
する伝送線路５６，５８を介しゲート電極５０ｇに印加
されている。伝送線路５６は、ダイオード３０と接続さ
れる側の一端が、キャパシタ１４を介しＲＦ接地されて
いる。ドレイン電極５０ｄは出力整合回路を構成する伝
送線路６０，６２を介し、電源端子６３に接続されてい
る。伝送線路６２は、電源端子６３に接続される側の一
端が、キャパシタ６４を介しＲＦ接地されている。ドレ
イン電流Ｉｄに等しいソース電流Ｉｓが抵抗器５２を流
れて生じたソース電極５０ｓのソース電圧Ｖｓと、ゲー
ト電極５０ｇのゲート電圧Ｖｇ（＝Ｖｆ）とを、Ｖｇ＜
Ｖｓの関係が満たされるように設定する。このときＦＥ
Ｔ５０は単一電源使用の下でもデプレション動作が可能
となる。
【００３５】図５は、本実施形態を集積回路で構成した
場合の一例を示すレイアウト図である。図４と同一部分
は同一符号を付している。図５には、図４の回路図に含
まれる素子が基板２０の表面に配置されている。基板２
０の裏面には接地用の金属（図示せず）があり、この金
属がバイアホール２２、２４、２６を介して図４の接地
面と接続されている。
場合の一例を示すレイアウト図である。図４と同一部分
は同一符号を付している。図５には、図４の回路図に含
まれる素子が基板２０の表面に配置されている。基板２
０の裏面には接地用の金属（図示せず）があり、この金
属がバイアホール２２、２４、２６を介して図４の接地
面と接続されている。
【００３６】通常のＦＥＴ５０のレイアウトは、ゲート
電極５０ｇとドレイン電極５０ｄとが互いに反対側とな
る。このため、第一実施形態では、電源端子６３近傍に
ある抵抗器１２及びダイオード１０の接続点と、ゲート
電極５０ｇ側の伝送線路５６の一端とを結線するために
配線を引き回す必要がある。これに対し、本実施形態で
は、ソース電極５０ｓ近傍に抵抗器３２及びダイオード
３０が配置されるので、引き回す配線距離が短い（図
４）。したがって、レイアウト構成が簡素になり、チッ
プ面積の低減に有利である。
電極５０ｇとドレイン電極５０ｄとが互いに反対側とな
る。このため、第一実施形態では、電源端子６３近傍に
ある抵抗器１２及びダイオード１０の接続点と、ゲート
電極５０ｇ側の伝送線路５６の一端とを結線するために
配線を引き回す必要がある。これに対し、本実施形態で
は、ソース電極５０ｓ近傍に抵抗器３２及びダイオード
３０が配置されるので、引き回す配線距離が短い（図
４）。したがって、レイアウト構成が簡素になり、チッ
プ面積の低減に有利である。
【００３７】図６は、本実施形態におけるしきい電圧Ｖ
thとドレイン電流Ｉｄとの関係の一例を示すグラフであ
る。図中では、従来技術の場合も一緒に示している。本
実施形態では、式（８）に示したように従来技術よりも
抵抗器５２の値を大きくとることができるので、しきい
電圧Ｖthのばらつき（変化）に対するドレイン電流Ｉｄ
の変動が抑制されている。図中、左側で従来技術と本実
施形態との差がなくなっているが、この領域ではドレイ
ン電流Ｉｄと抵抗器５２の積で表されるソース電圧Ｖｓ
が定電圧Ｖｆより小さく、ダイオード３０がオフの状態
である。したがって、本実施形態では、第一実施形態と
比較してドレイン電流Ｉｄの変動を抑制する効果の及ぶ
範囲が制限されるが、ダイオード３０がオン状態となる
範囲で回路が動作するように設計すれば同じ効果が得ら
れる。
thとドレイン電流Ｉｄとの関係の一例を示すグラフであ
る。図中では、従来技術の場合も一緒に示している。本
実施形態では、式（８）に示したように従来技術よりも
抵抗器５２の値を大きくとることができるので、しきい
電圧Ｖthのばらつき（変化）に対するドレイン電流Ｉｄ
の変動が抑制されている。図中、左側で従来技術と本実
施形態との差がなくなっているが、この領域ではドレイ
ン電流Ｉｄと抵抗器５２の積で表されるソース電圧Ｖｓ
が定電圧Ｖｆより小さく、ダイオード３０がオフの状態
である。したがって、本実施形態では、第一実施形態と
比較してドレイン電流Ｉｄの変動を抑制する効果の及ぶ
範囲が制限されるが、ダイオード３０がオン状態となる
範囲で回路が動作するように設計すれば同じ効果が得ら
れる。
【００３８】上記実施形態では、デプレション動作のＦ
ＥＴを有する増幅回路に関して述べたが、エンハンスメ
ント動作のＦＥＴを有する増幅器に関しても式（４）の
関係が変わらないので、本発明は広く単一動作の増幅回
路に適用できる。また、ダイオードに関しては、集積回
路での形成が容易なショットキ・ダイオードの使用を想
定しているが、その他のダイオードを使用することも可
能である。逆方向降伏電圧を用いるツェナー・ダイオー
ドの場合には、ダイオードは極性を反転させて接続す
る。さらに、実施形態においては伝送線路で構成された
整合回路を用いているが、集中定数素子（インダクタ、
キャパシタ、抵抗器）を用いることも可能である。
ＥＴを有する増幅回路に関して述べたが、エンハンスメ
ント動作のＦＥＴを有する増幅器に関しても式（４）の
関係が変わらないので、本発明は広く単一動作の増幅回
路に適用できる。また、ダイオードに関しては、集積回
路での形成が容易なショットキ・ダイオードの使用を想
定しているが、その他のダイオードを使用することも可
能である。逆方向降伏電圧を用いるツェナー・ダイオー
ドの場合には、ダイオードは極性を反転させて接続す
る。さらに、実施形態においては伝送線路で構成された
整合回路を用いているが、集中定数素子（インダクタ、
キャパシタ、抵抗器）を用いることも可能である。
【００３９】
【発明の効果】本発明に係る増幅回路によれば、ダイオ
ードを用いるという簡単な構成でしきい電圧のばらつき
に対するドレイン電流の変動を抑制できる。その結果、
ＦＥＴの選別における歩留まりや、集積回路において製
造歩留まりを向上させることができる。
ードを用いるという簡単な構成でしきい電圧のばらつき
に対するドレイン電流の変動を抑制できる。その結果、
ＦＥＴの選別における歩留まりや、集積回路において製
造歩留まりを向上させることができる。
【図１】本発明に係る増幅回路の第一実施形態を示す回
路図である。
路図である。
【図２】図１の増幅回路を集積回路で構成した場合の一
例を示すレイアウト図である。
例を示すレイアウト図である。
【図３】図１の増幅回路における、しきい電圧Ｖthとド
レイン電流Ｉｄとの関係の一例を示すグラフである。
レイン電流Ｉｄとの関係の一例を示すグラフである。
【図４】本発明に係る増幅回路の第二実施形態を示す回
路図である。
路図である。
【図５】図４の増幅回路を集積回路で構成した場合の一
例を示すレイアウト図である。
例を示すレイアウト図である。
【図６】図４の増幅回路における、しきい電圧Ｖthとド
レイン電流Ｉｄとの関係の一例を示すグラフである。
レイン電流Ｉｄとの関係の一例を示すグラフである。
【図７】従来の増幅回路を示す回路図である。
１０，３０ ダイオード １２，３２ 電流制限用の抵抗器 ５０ ＦＥＴ ５０ｇ ゲート電極 ５０ｄ ドレイン電極 ５０ｓ ソース電極 ５２ 抵抗器 Ｖｄ ドレイン電圧 Ｉｄ ドレイン電流 Ｖｓ ソース電圧 Ｉｓ ソース電流 Ｖｆ 定電圧
Claims (4)
- 【請求項１】 ゲート電極に入力された信号を増幅して
ドレイン電極から出力する電界効果トランジスタと、こ
の電界効果トランジスタのソース電極に接続されるとと
もにソース電流によって生じた電圧を当該ソース電極に
印加する抵抗器と、前記電界効果トランジスタのソース
電極をＲＦ接地するキャパシタとを備えた増幅回路にお
いて、 前記電界効果トランジスタのゲート電極に定電圧を印加
するダイオードが設けられ、 このダイオードは前記電界効果トランジスタのドレイン
電圧によって順方向オン電圧からなる前記定電圧を発生
する ことを特徴とする増幅回路。 - 【請求項２】 ゲート電極に入力された信号を増幅して
ドレイン電極から出力する電界効果トランジスタと、こ
の電界効果トランジスタのソース電極に接続されるとと
もにソース電流によって生じた電圧を当該ソース電極に
印加する抵抗器と、前記電界効果トランジスタのソース
電極をＲＦ接地するキャパシタとを備えた増幅回路にお
いて、 前記電界効果トランジスタのゲート電極に定電圧を印加
するダイオードが設けられ、 このダイオードは前記電界効果トランジスタのソース電
圧によって順方向オン電圧からなる前記定電圧を発生す
ることを特徴とする 増幅回路。 - 【請求項３】 前記電界効果トランジスタがデプレショ
ン型である請求項１又は２記載の増幅回路。 - 【請求項４】 前記ダイオードがショットキ・ダイオー
ドである請求項１，２又は３記載の増幅回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7326927A JP2882329B2 (ja) | 1995-12-15 | 1995-12-15 | 増幅回路 |
| US08/767,726 US5847608A (en) | 1995-12-15 | 1996-12-16 | Amplifier circuit operating with single bias supply and less sensitive to fluctuation of threshold |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7326927A JP2882329B2 (ja) | 1995-12-15 | 1995-12-15 | 増幅回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09167924A JPH09167924A (ja) | 1997-06-24 |
| JP2882329B2 true JP2882329B2 (ja) | 1999-04-12 |
Family
ID=18193324
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7326927A Expired - Fee Related JP2882329B2 (ja) | 1995-12-15 | 1995-12-15 | 増幅回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5847608A (ja) |
| JP (1) | JP2882329B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6081160A (en) * | 1998-05-20 | 2000-06-27 | Powerwave Technologies, Inc. | Method and apparatus for increasing the bandwidth, and reducing the size, of the DC feed network for wideband RF amplifiers using selective placement of high dielectric constant material |
| ITPI20070073A1 (it) * | 2007-06-13 | 2008-12-14 | Antonio Sebastiano Abbadessa | Sistema per migliorare il rendimento di un amplificatore rf e l'amplificatore cosi ottenuto |
| JP4852088B2 (ja) * | 2008-11-04 | 2012-01-11 | 株式会社東芝 | バイアス回路 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5677117U (ja) * | 1979-11-16 | 1981-06-23 | ||
| US4590436A (en) * | 1984-04-27 | 1986-05-20 | Gte Laboratories Incorporated | High voltage, high frequency amplifier circuit |
| IL80707A (en) * | 1985-12-23 | 1991-03-10 | Hughes Aircraft Co | Gaseous discharge device simmering circuit |
| JPH04905A (ja) * | 1990-04-18 | 1992-01-06 | Sumitomo Electric Ind Ltd | 光受信器 |
| JPH0742577U (ja) * | 1993-12-28 | 1995-08-04 | ミツミ電機株式会社 | 増幅器 |
-
1995
- 1995-12-15 JP JP7326927A patent/JP2882329B2/ja not_active Expired - Fee Related
-
1996
- 1996-12-16 US US08/767,726 patent/US5847608A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09167924A (ja) | 1997-06-24 |
| US5847608A (en) | 1998-12-08 |
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Legal Events
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990105 |
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