JPH1174367A - 半導体装置及び増幅器 - Google Patents
半導体装置及び増幅器Info
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- JPH1174367A JPH1174367A JP9235103A JP23510397A JPH1174367A JP H1174367 A JPH1174367 A JP H1174367A JP 9235103 A JP9235103 A JP 9235103A JP 23510397 A JP23510397 A JP 23510397A JP H1174367 A JPH1174367 A JP H1174367A
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- JP
- Japan
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- gate
- diode
- drain
- equivalent
- waveform distortion
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
- Microwave Amplifiers (AREA)
Abstract
(57)【要約】
【課題】出力信号の波形歪み、特に二次非対称波形歪み
を低減させる。 【解決手段】ゲート２２、ソース２４およびドレイン２
３を有する電界効果トランジスタ２１と；ゲート２２と
ドレイン２３間の等価ダイオード２６に、逆極性となる
ように並列に接続されて逆バイアスされるダイオード２
７を有する波形歪み低減回路２５と；を具備している。
を低減させる。 【解決手段】ゲート２２、ソース２４およびドレイン２
３を有する電界効果トランジスタ２１と；ゲート２２と
ドレイン２３間の等価ダイオード２６に、逆極性となる
ように並列に接続されて逆バイアスされるダイオード２
７を有する波形歪み低減回路２５と；を具備している。
Description
【０００１】
【発明の属する技術分野】本発明は高周波増幅用等の半
導体装置および増幅器に関する。
導体装置および増幅器に関する。
【０００２】
【従来の技術】一般に、ＣＡＴＶ（ケーブルテレビ）ア
ンプや高速センサアンプ等の高周波広帯域アンプ、また
は通信や計測器等の高周波高出力アンプ等では増幅素子
として電界効果トランジスタ（以下ＦＥＴという）を使
用することが多い。
ンプや高速センサアンプ等の高周波広帯域アンプ、また
は通信や計測器等の高周波高出力アンプ等では増幅素子
として電界効果トランジスタ（以下ＦＥＴという）を使
用することが多い。
【０００３】一般に、この種のＦＥＴとしては、ゲート
構造によってＭＯＳ（Metal-oxide-semiconductor ）構
造のＭＯＳＦＥＴ、ｐｎ接合（junction）を用いたＪＦ
ＥＴおよび金属−半導体接触のショットキー障壁（バリ
ア）を用いたＭＥＳ（Metal-semiconductor ）ＦＥＴに
大別することができる。さらに、これらはチャネル（電
流通路）構造によりｎ型とｐ型とに分けることができ
る。
構造によってＭＯＳ（Metal-oxide-semiconductor ）構
造のＭＯＳＦＥＴ、ｐｎ接合（junction）を用いたＪＦ
ＥＴおよび金属−半導体接触のショットキー障壁（バリ
ア）を用いたＭＥＳ（Metal-semiconductor ）ＦＥＴに
大別することができる。さらに、これらはチャネル（電
流通路）構造によりｎ型とｐ型とに分けることができ
る。
【０００４】図６は従来のｎチャネルプレーナＪ（接合
型）ＦＥＴ１の要部縦断面図である。このＦＥＴ１は例
えばｐ型半導体よりなるサブストレート２の図中上端部
に、例えばｎ型半導体よりなるｎチャネル３を形成して
いる。また、ｎチャネル３の上面上には、電極のゲート
４（Ｇ）と、その両側のソース５（Ｓ）およびドレイン
６（Ｄ）とをそれぞれ固着してプレーナ形に形成してお
り、ゲート４の図中下方のｎチャネル３の一部にはｐ型
半導体よりなるｐ型部７をゲート４の下面に接触させた
状態で形成している。
型）ＦＥＴ１の要部縦断面図である。このＦＥＴ１は例
えばｐ型半導体よりなるサブストレート２の図中上端部
に、例えばｎ型半導体よりなるｎチャネル３を形成して
いる。また、ｎチャネル３の上面上には、電極のゲート
４（Ｇ）と、その両側のソース５（Ｓ）およびドレイン
６（Ｄ）とをそれぞれ固着してプレーナ形に形成してお
り、ゲート４の図中下方のｎチャネル３の一部にはｐ型
半導体よりなるｐ型部７をゲート４の下面に接触させた
状態で形成している。
【０００５】図７は従来のｎチャネルＭＥＳＦＥＴ８の
要部縦断面図である。このＦＥＴ８は例えば電気絶縁性
サブストレート９（Ｉ）の一面上に、例えばｎ型半導体
よりなるｎチャネル１０を形成し、このｎチャネル１０
の図中上面上に、電極のゲート（Ｇ）１１と、その両側
のソース（Ｓ）１２およびドレイン１３（Ｄ）をそれぞ
れ接着させた状態で固着している。
要部縦断面図である。このＦＥＴ８は例えば電気絶縁性
サブストレート９（Ｉ）の一面上に、例えばｎ型半導体
よりなるｎチャネル１０を形成し、このｎチャネル１０
の図中上面上に、電極のゲート（Ｇ）１１と、その両側
のソース（Ｓ）１２およびドレイン１３（Ｄ）をそれぞ
れ接着させた状態で固着している。
【０００６】なお、他のＦＥＴとしては、これらＦＥＴ
１，８のｎチャネル３，１０をｐ型半導体よりなるｐチ
ャネルに置換する一方、ｐ型部７をｎ型半導体よりなる
ｎ型部に置換して、ｐチャネル型ＦＥＴに構成したもの
もある。
１，８のｎチャネル３，１０をｐ型半導体よりなるｐチ
ャネルに置換する一方、ｐ型部７をｎ型半導体よりなる
ｎ型部に置換して、ｐチャネル型ＦＥＴに構成したもの
もある。
【０００７】図８は従来のｎチャンネルディプレッショ
ン型ＭＯＳＦＥＴ１４の部分縦断面図である。このＦＥ
Ｔ１４は例えばｎ型半導体（Ｐ型半導体でもよい）より
なるサブストレート１５の図中上端部に、例えばＰ型半
導体（ｎ型半導体でもよい）よりなるｐチャネル１６
を、その上面がサブストレート１５の上面とほぼ面一と
なるように形成している。
ン型ＭＯＳＦＥＴ１４の部分縦断面図である。このＦＥ
Ｔ１４は例えばｎ型半導体（Ｐ型半導体でもよい）より
なるサブストレート１５の図中上端部に、例えばＰ型半
導体（ｎ型半導体でもよい）よりなるｐチャネル１６
を、その上面がサブストレート１５の上面とほぼ面一と
なるように形成している。
【０００８】このｐチャネル１６の上面上には、絶縁酸
化膜１７を介して電極のゲート１８（Ｇ）を配設すると
共に、このゲート１８の両側にソース１９（Ｓ）とドレ
イン２０（Ｄ）の各電極とをそれぞれ固着している。し
たがって、ゲート１８とｐチャネル１６との間には絶縁
酸化膜１７を介して等価ＭＯＳ（Metal−Oxide−Semico
nductor）ダイオードが形成される。
化膜１７を介して電極のゲート１８（Ｇ）を配設すると
共に、このゲート１８の両側にソース１９（Ｓ）とドレ
イン２０（Ｄ）の各電極とをそれぞれ固着している。し
たがって、ゲート１８とｐチャネル１６との間には絶縁
酸化膜１７を介して等価ＭＯＳ（Metal−Oxide−Semico
nductor）ダイオードが形成される。
【０００９】
【発明が解決しようとする課題】図９は上記ＦＥＴ１，
８のソース接地動作時の等価回路図であり、ゲートＧと
ドレインＤ間との接合部には等価ダイオードＤ１が形成
されている。この等価ダイオードＤ１はＪＦＥＴ１では
ＰＮ接合ダイオードに相当し、ＭＥＳＦＥＴ８の場合は
ショットキーバリアダイオードに相当する。
８のソース接地動作時の等価回路図であり、ゲートＧと
ドレインＤ間との接合部には等価ダイオードＤ１が形成
されている。この等価ダイオードＤ１はＪＦＥＴ１では
ＰＮ接合ダイオードに相当し、ＭＥＳＦＥＴ８の場合は
ショットキーバリアダイオードに相当する。
【００１０】そして、等価ダイオードＤ１はソース接地
の動作時に、ｐｎ接合の逆にバイアスされるので、等価
ダイオードＤ１のカソードとアノード間で接合容量ＣＪ
が発生するが、この接合容量ＣＪはこの逆バイアス印加
電圧Ｖに対し、次の数（１）式に従って変化する。
の動作時に、ｐｎ接合の逆にバイアスされるので、等価
ダイオードＤ１のカソードとアノード間で接合容量ＣＪ
が発生するが、この接合容量ＣＪはこの逆バイアス印加
電圧Ｖに対し、次の数（１）式に従って変化する。
【００１１】
【数１】
【００１２】
【外１】
【００１３】しかも、この接合容量ＣＪはドレインＤか
らゲートＧへの帰還容量として作用するので、結局、信
号帰還容量が変化することとなる。その結果、ドレイン
出力信号に主として二次非対称波形歪みが発生する。
らゲートＧへの帰還容量として作用するので、結局、信
号帰還容量が変化することとなる。その結果、ドレイン
出力信号に主として二次非対称波形歪みが発生する。
【００１４】また、この波形歪みは等価ダイオードＤ１
の接合容量ＣＪに起因するので、入力信号の振幅が大き
くなる程、あるいは信号周波数が高くなる程、または利
得が小さくなる程信号に対する比率が増大する。
の接合容量ＣＪに起因するので、入力信号の振幅が大き
くなる程、あるいは信号周波数が高くなる程、または利
得が小さくなる程信号に対する比率が増大する。
【００１５】図１０は上記した図８で示すディプレッシ
ョン型ＭＯＳＦＥＴ１４のソース接地動作時の等価回路
図であり、ゲート１８（Ｇ）に入力信号が重畳される
と、これに応じてゲート１８とｐチャネル１６間で形成
される等価ＭＯＳダイオードへの印加電圧が変化する。
ョン型ＭＯＳＦＥＴ１４のソース接地動作時の等価回路
図であり、ゲート１８（Ｇ）に入力信号が重畳される
と、これに応じてゲート１８とｐチャネル１６間で形成
される等価ＭＯＳダイオードへの印加電圧が変化する。
【００１６】このために、この等価ＭＯＳダイオードの
等価容量が持つ非線形性により信号帰還量が変化するの
で、ドレイン２０に出力される出力信号に主として２次
非対称振幅歪みが発生する。
等価容量が持つ非線形性により信号帰還量が変化するの
で、ドレイン２０に出力される出力信号に主として２次
非対称振幅歪みが発生する。
【００１７】すなわち、ＭＯＳＦＥＴ１４のソース接地
動作時、ゲート１８とｐチャネル１６間の等価ＭＯＳダ
イオードの持つ等価容量Ｃは、このＭＯＳダイオードの
印加電圧に対し、ほぼ次の数（２）式に従って変化す
る。
動作時、ゲート１８とｐチャネル１６間の等価ＭＯＳダ
イオードの持つ等価容量Ｃは、このＭＯＳダイオードの
印加電圧に対し、ほぼ次の数（２）式に従って変化す
る。
【００１８】
【数２】
【００１９】ここで、Ｃ１，Ｃ２はそれぞれ絶縁体層
（酸化膜）、および半導体層の等価容量である。後者は
空乏層の生成に由来する。また、Ｖはゲート１８・ドレ
イン２０間の電位差でｎチャンネルの場合はＶ＜０、ｐ
チャネルの場合はＶ＞０となる。
（酸化膜）、および半導体層の等価容量である。後者は
空乏層の生成に由来する。また、Ｖはゲート１８・ドレ
イン２０間の電位差でｎチャンネルの場合はＶ＜０、ｐ
チャネルの場合はＶ＞０となる。
【００２０】また、Ｃ２（｜Ｖ｜）は、次の（３）式で
ほぼ近似することができる。
ほぼ近似することができる。
【００２１】
【数３】
【００２２】
【外２】
【００２３】そこで本発明はこのような事情を考慮して
なされたもので、その目的は、出力信号の波形歪み、特
に二次非対称波形歪みを低減させることができる半導体
装置及び増幅器を提供することにある。
なされたもので、その目的は、出力信号の波形歪み、特
に二次非対称波形歪みを低減させることができる半導体
装置及び増幅器を提供することにある。
【００２４】
【課題を解決するための手段】請求項１記載の発明の半
導体装置は、ゲート、ソースおよびドレインを有する電
界効果トランジスタと；ゲートとドレイン間の等価ダイ
オードに、逆極性となるように並列に接続されて逆バイ
アスされるダイオードを有する波形歪み低減手段を具備
していることを特徴とする。ここで、波形歪み低減手段
は電界効果トランジスタとワンチップで形成しても、別
体で形成してもよい。
導体装置は、ゲート、ソースおよびドレインを有する電
界効果トランジスタと；ゲートとドレイン間の等価ダイ
オードに、逆極性となるように並列に接続されて逆バイ
アスされるダイオードを有する波形歪み低減手段を具備
していることを特徴とする。ここで、波形歪み低減手段
は電界効果トランジスタとワンチップで形成しても、別
体で形成してもよい。
【００２５】この発明によれば、電界効果トランジスタ
のソース接地動作時、ゲートとドレイン間の等価ダイオ
ードと逆極性のダイオードがそれぞれ逆バイアスされる
ので、これら等価ダイオードと逆極性のダイオードとに
はそれぞれ接合容量が発生し、これら接合容量はドレイ
ンからゲートへの帰還容量として作用する。
のソース接地動作時、ゲートとドレイン間の等価ダイオ
ードと逆極性のダイオードがそれぞれ逆バイアスされる
ので、これら等価ダイオードと逆極性のダイオードとに
はそれぞれ接合容量が発生し、これら接合容量はドレイ
ンからゲートへの帰還容量として作用する。
【００２６】しかし、これら両ダイオードの極性は相互
に逆極性であるので、これら両ダイオードの容量変化の
方向も逆向きであり、互いに打ち消し合う。このため
に、ゲートに信号が入力されてもゲートとドレイン間の
総帰還容量の変化を低減することができるので、この帰
還容量の変化に伴う出力信号の波形歪みを低減させるこ
とができる。したがって、逆極性のダイオードとして等
価ダイオードのＣ−Ｖ（容量−電圧）特性と類似のダイ
オードを使用し、この逆極性のダイオードの印加電圧が
ゲートとドレイン間の電位差とほぼ等しくなるように逆
バイアスすることにより、さらに出力信号の二次対称波
形歪みを低減して出力信号の二次対称性を向上させるこ
とができる。
に逆極性であるので、これら両ダイオードの容量変化の
方向も逆向きであり、互いに打ち消し合う。このため
に、ゲートに信号が入力されてもゲートとドレイン間の
総帰還容量の変化を低減することができるので、この帰
還容量の変化に伴う出力信号の波形歪みを低減させるこ
とができる。したがって、逆極性のダイオードとして等
価ダイオードのＣ−Ｖ（容量−電圧）特性と類似のダイ
オードを使用し、この逆極性のダイオードの印加電圧が
ゲートとドレイン間の電位差とほぼ等しくなるように逆
バイアスすることにより、さらに出力信号の二次対称波
形歪みを低減して出力信号の二次対称性を向上させるこ
とができる。
【００２７】請求項２記載の発明の半導体装置は、波形
歪み低減手段は、電界効果トランジスタのゲートとドレ
イン間の等価トランジスタに並列に接続される逆極性の
ダイオードとコンデンサとの直列回路と；このコンデン
サとダイオードとの接続部に抵抗またはインダクタを介
して接続される直流電源と；を具備していることを特徴
とする。
歪み低減手段は、電界効果トランジスタのゲートとドレ
イン間の等価トランジスタに並列に接続される逆極性の
ダイオードとコンデンサとの直列回路と；このコンデン
サとダイオードとの接続部に抵抗またはインダクタを介
して接続される直流電源と；を具備していることを特徴
とする。
【００２８】この発明によれば、逆極性のダイオード
に、その印加電圧がゲートとドレイン間の等価ダイオー
ドの電位差にほぼ等しくなるように逆バイアスを抵抗ま
たはインダクタを介して直流電源により印加することが
できる。このために、請求項３の発明と同様の作用によ
り、ゲートとドレイン間の帰還容量の変化を低減して出
力信号の波形歪み、特に二次非対称波形歪みを低減させ
ることができる。
に、その印加電圧がゲートとドレイン間の等価ダイオー
ドの電位差にほぼ等しくなるように逆バイアスを抵抗ま
たはインダクタを介して直流電源により印加することが
できる。このために、請求項３の発明と同様の作用によ
り、ゲートとドレイン間の帰還容量の変化を低減して出
力信号の波形歪み、特に二次非対称波形歪みを低減させ
ることができる。
【００２９】請求項３記載の発明の半導体装置は、ゲー
ト、ソースおよびドレインを有するディプレッション型
ＭＯＳ電界効果トランジスタと；ゲートとドレインとの
間に、これらゲートとドレイン間の等価容量に対して逆
極性となるように逆バイアスされる等価容量を生ずるＭ
ＯＳダイオードを有する波形歪み低減手段を具備してい
ることを特徴とする。ここで、波形歪み低減手段は電界
効果トランジスタとワンチップで形成しても、別体で形
成してもよい。
ト、ソースおよびドレインを有するディプレッション型
ＭＯＳ電界効果トランジスタと；ゲートとドレインとの
間に、これらゲートとドレイン間の等価容量に対して逆
極性となるように逆バイアスされる等価容量を生ずるＭ
ＯＳダイオードを有する波形歪み低減手段を具備してい
ることを特徴とする。ここで、波形歪み低減手段は電界
効果トランジスタとワンチップで形成しても、別体で形
成してもよい。
【００３０】この発明によれば、ディプレッション型Ｍ
ＯＳ電界効果トランジスタのソース接地動作時、ゲート
とドレイン間に、これら両者間の等価ＭＯＳダイオード
の等価容量と逆極性の等価容量を発生するＭＯＳダイオ
ードを設けたので、これら等価容量はドレインからゲー
トへの帰還容量として作用する。
ＯＳ電界効果トランジスタのソース接地動作時、ゲート
とドレイン間に、これら両者間の等価ＭＯＳダイオード
の等価容量と逆極性の等価容量を発生するＭＯＳダイオ
ードを設けたので、これら等価容量はドレインからゲー
トへの帰還容量として作用する。
【００３１】しかし、これら両等価容量の極性は相互に
逆極性であるので、これら両容量の変化の方向も逆向き
であり、互いに打ち消し合う。このために、ゲートに信
号が入力されてもゲートとドレイン間の総帰還容量の変
化を低減することができるので、この帰還容量の変化に
伴う出力信号の波形歪みを低減させることができる。し
たがって、ＭＯＳダイオードを、ゲート・ドレイン間の
等価ＭＯＳダイオードのＣ−Ｖ（容量−電圧）特性と類
似のダイオードに形成し、このＭＯＳダイオードの印加
電圧がゲートとドレイン間の電位差とほぼ等しくなるよ
うに逆バイアスすることにより、さらに出力信号の二次
対称波形歪みを低減して出力信号の二次対称性を向上さ
せることができる。
逆極性であるので、これら両容量の変化の方向も逆向き
であり、互いに打ち消し合う。このために、ゲートに信
号が入力されてもゲートとドレイン間の総帰還容量の変
化を低減することができるので、この帰還容量の変化に
伴う出力信号の波形歪みを低減させることができる。し
たがって、ＭＯＳダイオードを、ゲート・ドレイン間の
等価ＭＯＳダイオードのＣ−Ｖ（容量−電圧）特性と類
似のダイオードに形成し、このＭＯＳダイオードの印加
電圧がゲートとドレイン間の電位差とほぼ等しくなるよ
うに逆バイアスすることにより、さらに出力信号の二次
対称波形歪みを低減して出力信号の二次対称性を向上さ
せることができる。
【００３２】請求項４記載の発明の半導体装置は、波形
歪み低減手段は、ディプレッション型ＭＯＳ電界効果ト
ランジスタのゲートとドレインとの間に介在されるコン
デンサとＭＯＳダイオードとの直列回路と；このコンデ
ンサとＭＯＳダイオードとの接続部に抵抗またはインダ
クタを介して接続される直流電源と；を具備しているこ
とを特徴とする。
歪み低減手段は、ディプレッション型ＭＯＳ電界効果ト
ランジスタのゲートとドレインとの間に介在されるコン
デンサとＭＯＳダイオードとの直列回路と；このコンデ
ンサとＭＯＳダイオードとの接続部に抵抗またはインダ
クタを介して接続される直流電源と；を具備しているこ
とを特徴とする。
【００３３】この発明によれば、ＭＯＳダイオードに、
その印加電圧がゲートとドレイン間の等価ＭＯＳダイオ
ードの電位差にほぼ等しくなるように逆バイアスを抵抗
またはインダクタを介して直流電源により印加すること
ができる。このために、請求項３の発明と同様の作用に
より、ゲートとドレイン間の帰還容量の変化を低減して
出力信号の波形歪み、特に二次非対称波形歪みを低減さ
せることができる。
その印加電圧がゲートとドレイン間の等価ＭＯＳダイオ
ードの電位差にほぼ等しくなるように逆バイアスを抵抗
またはインダクタを介して直流電源により印加すること
ができる。このために、請求項３の発明と同様の作用に
より、ゲートとドレイン間の帰還容量の変化を低減して
出力信号の波形歪み、特に二次非対称波形歪みを低減さ
せることができる。
【００３４】請求項５記載の発明の半導体装置は、波形
歪み低減手段は、電界効果トランジスタのサブストレー
トに一体に形成されていることを特徴とする。
歪み低減手段は、電界効果トランジスタのサブストレー
トに一体に形成されていることを特徴とする。
【００３５】この発明によれば、ＭＯＳダイオードを含
む波形歪み低減手段を、デレッション型ＭＯＳＦＥＴ等
の電界効果型トランジスタのサブストレートに一体に形
成してワンチップに形成しているので、ＭＯＳダイオー
ドとゲート・ドレイン間の等価ＭＯＳダイオードとのＣ
−Ｖ（容量−電圧）特性等の物理的諸元をほぼ同様に形
成することができる。このために、ＭＯＳダイオードと
等価ＭＯＳダイオードにおける逆向きの両容量の変化を
さらに等しくできるので、ゲートとドレイン間の帰還容
量の変化をさらに低減して出力信号の二次非対称歪みを
さらに低減させることができる。
む波形歪み低減手段を、デレッション型ＭＯＳＦＥＴ等
の電界効果型トランジスタのサブストレートに一体に形
成してワンチップに形成しているので、ＭＯＳダイオー
ドとゲート・ドレイン間の等価ＭＯＳダイオードとのＣ
−Ｖ（容量−電圧）特性等の物理的諸元をほぼ同様に形
成することができる。このために、ＭＯＳダイオードと
等価ＭＯＳダイオードにおける逆向きの両容量の変化を
さらに等しくできるので、ゲートとドレイン間の帰還容
量の変化をさらに低減して出力信号の二次非対称歪みを
さらに低減させることができる。
【００３６】請求項６記載の発明の増幅器は、請求項１
ないし５のいずれか一記載の半導体装置と；電界効果ト
ランジスタのゲートとドレイン間に挿入された帰還回路
と；を具備していることを特徴とする。
ないし５のいずれか一記載の半導体装置と；電界効果ト
ランジスタのゲートとドレイン間に挿入された帰還回路
と；を具備していることを特徴とする。
【００３７】この発明によれば、出力側のドレインと入
力側のゲート間の帰還容量の変化を低減して出力信号の
二次非対称波形歪み等の波形歪みを低減させることがで
きる請求項１ないし５のいずれか一記載の半導体装置を
増幅素子として使用するので、入力信号がゲートに重畳
されたときの帰還回路の容量変化を低減して二次非対称
波形歪み等の波形歪みを低減することができる。
力側のゲート間の帰還容量の変化を低減して出力信号の
二次非対称波形歪み等の波形歪みを低減させることがで
きる請求項１ないし５のいずれか一記載の半導体装置を
増幅素子として使用するので、入力信号がゲートに重畳
されたときの帰還回路の容量変化を低減して二次非対称
波形歪み等の波形歪みを低減することができる。
【００３８】
【発明の実施の形態】以下、本発明の実施形態を図１〜
図５に基づいて説明する。なお、図１〜図５中、同一ま
たは相当部分には同一符号を付している。
図５に基づいて説明する。なお、図１〜図５中、同一ま
たは相当部分には同一符号を付している。
【００３９】図１は本発明の第１実施形態に係る半導体
装置の等価回路図であり、この半導体装置はソース接地
のＦＥＴ（電界効果トランジスタ）２１を有する。この
ＦＥＴ２１は入力信号が入力されるゲート２２（Ｇ）
と、出力信号が出力されるドレイン２３（Ｄ）と、接地
されるソース２４（Ｓ）とを具備しており、ゲート２２
とドレイン２３との間には波形歪み低減回路２５を挿入
している。
装置の等価回路図であり、この半導体装置はソース接地
のＦＥＴ（電界効果トランジスタ）２１を有する。この
ＦＥＴ２１は入力信号が入力されるゲート２２（Ｇ）
と、出力信号が出力されるドレイン２３（Ｄ）と、接地
されるソース２４（Ｓ）とを具備しており、ゲート２２
とドレイン２３との間には波形歪み低減回路２５を挿入
している。
【００４０】この波形歪み低減回路２５は、ゲート２２
とドレイン２３間に形成される等価ダイオード２６（Ｄ
１）に対して、Ｃ−Ｖ（容量−電圧）特性が類似で、か
つ逆極性のダイオード２７（ＤＯ）とコンデンサ２８
（ＣＯ）との直列回路を、この等価ダイオード２６に対
して並列に接続している。
とドレイン２３間に形成される等価ダイオード２６（Ｄ
１）に対して、Ｃ−Ｖ（容量−電圧）特性が類似で、か
つ逆極性のダイオード２７（ＤＯ）とコンデンサ２８
（ＣＯ）との直列回路を、この等価ダイオード２６に対
して並列に接続している。
【００４１】そして、この逆極性のダイオード２７とコ
ンデンサ２８との共通接続部には抵抗２９を介して直流
電源３０（ＶＢ）を接続している。この直流電源３０
は、逆極性のダイオード２７の印加電圧がゲート２２と
ドレイン２３間の電位差にほぼ等しくなるように、抵抗
２９を介して逆極性のダイオード２７を、そのｐｎ接合
に対して逆極性をなすバイアス、すなわち逆バイアスす
るようになっている。
ンデンサ２８との共通接続部には抵抗２９を介して直流
電源３０（ＶＢ）を接続している。この直流電源３０
は、逆極性のダイオード２７の印加電圧がゲート２２と
ドレイン２３間の電位差にほぼ等しくなるように、抵抗
２９を介して逆極性のダイオード２７を、そのｐｎ接合
に対して逆極性をなすバイアス、すなわち逆バイアスす
るようになっている。
【００４２】なお、図１中、Ｄ２はドレイン２２とソー
ス２４間の等価ダイオードを表わし、Ｌ，Ｃ，Ｒはそれ
ぞれインダクタンス，キャパシタンス，抵抗を、また、
これらの添字のｄ，ｇ，ｓはそれぞれドレイン２３，ゲ
ート２２，ソース２４を示す。よって例えば、Ｌｄ，Ｒ
ｇ，Ｌｓはそれぞれドレイン２３の等価インダクタン
ス，ゲート２２の等価抵抗，ソース２４の等価インダク
タンスを、Ｉｄｓはドレイン２３（Ｄ）とソース２４
（Ｓ）間を流れる電流をそれぞれ示している。
ス２４間の等価ダイオードを表わし、Ｌ，Ｃ，Ｒはそれ
ぞれインダクタンス，キャパシタンス，抵抗を、また、
これらの添字のｄ，ｇ，ｓはそれぞれドレイン２３，ゲ
ート２２，ソース２４を示す。よって例えば、Ｌｄ，Ｒ
ｇ，Ｌｓはそれぞれドレイン２３の等価インダクタン
ス，ゲート２２の等価抵抗，ソース２４の等価インダク
タンスを、Ｉｄｓはドレイン２３（Ｄ）とソース２４
（Ｓ）間を流れる電流をそれぞれ示している。
【００４３】図２は本発明の第２実施形態に係る半導体
装置の要部縦断面図である。この半導体装置は上記ＦＥ
Ｔ２１をソース接地のｎチャネルプレーナＪ（接合型）
ＦＥＴ２１Ａに構成した点に特徴がある。このＪＦＥＴ
２１Ａは、ｐ型半導体よりなるｐ型サブストレート３１
の図中上端部に、ｎ型半導体よりなるｎチャネル３２を
面一で形成し、このｎチャネル３２の上端部に、ｐ型半
導体よりなるｐ型部３３を面一で形成している。
装置の要部縦断面図である。この半導体装置は上記ＦＥ
Ｔ２１をソース接地のｎチャネルプレーナＪ（接合型）
ＦＥＴ２１Ａに構成した点に特徴がある。このＪＦＥＴ
２１Ａは、ｐ型半導体よりなるｐ型サブストレート３１
の図中上端部に、ｎ型半導体よりなるｎチャネル３２を
面一で形成し、このｎチャネル３２の上端部に、ｐ型半
導体よりなるｐ型部３３を面一で形成している。
【００４４】このｐ型部３３の上面上には上記ゲート２
２の電極を金属蒸着等により形成し、このゲート２２の
図中左右両側において、ｎチャネル３２の上面上に、ド
レイン２３とソース２４の電極を金属蒸着等により形成
している。
２の電極を金属蒸着等により形成し、このゲート２２の
図中左右両側において、ｎチャネル３２の上面上に、ド
レイン２３とソース２４の電極を金属蒸着等により形成
している。
【００４５】そして、ｐ型サブストレート３１の上端部
には、ｎチャネル３２の側方に、上記逆極性のダイオー
ド２７、コンデンサ２８、抵抗２９をそれぞれ有する波
形歪み低減回路２５を配設している。
には、ｎチャネル３２の側方に、上記逆極性のダイオー
ド２７、コンデンサ２８、抵抗２９をそれぞれ有する波
形歪み低減回路２５を配設している。
【００４６】波形歪み低減回路２５のダイオード２７は
ｎ型半導体よりなるｎ型部３４をｎチャネル３２から所
定間隔置いた近傍に配設しており、このｎ型部３４の上
端部にはｐ型半導体よりなるｐ型部３５を面一で形成し
ている。また、このｐ型部３５の上面上にはアノード３
６の電極を金属蒸着等により形成する一方、ｎ型部３４
の上面上にカソード３７の電極を金属蒸着等により形成
してダイオード２７を形成している。さらに、このダイ
オード２７のアノード３６はｐ型サブストレート３１の
上面上に形成された導体パターン等によりドレイン２３
に電気的に接続されている。
ｎ型半導体よりなるｎ型部３４をｎチャネル３２から所
定間隔置いた近傍に配設しており、このｎ型部３４の上
端部にはｐ型半導体よりなるｐ型部３５を面一で形成し
ている。また、このｐ型部３５の上面上にはアノード３
６の電極を金属蒸着等により形成する一方、ｎ型部３４
の上面上にカソード３７の電極を金属蒸着等により形成
してダイオード２７を形成している。さらに、このダイ
オード２７のアノード３６はｐ型サブストレート３１の
上面上に形成された導体パターン等によりドレイン２３
に電気的に接続されている。
【００４７】そして、このダイオード２７の側方では、
ｐ型サブストレート３１の上面上に、第１の誘電体層３
８を介して第２の誘電体層３９と抵抗体層４０とがそれ
ぞれ積層されて並設されている。さらに、この第２の誘
電体層３９の上面上には、コンデンサ用の一対の電極の
一方の電極４１が形成される一方、抵抗体層４０の図中
左端部上面上には他方の電極４２がそれぞれ形成されて
コンデンサ２８に構成されている。この一方の電極４１
は導体パターン等によりゲート２２に電気的に接続さ
れ、他方の電極４２はダイオード２７のカソード電極３
７に接続されている。
ｐ型サブストレート３１の上面上に、第１の誘電体層３
８を介して第２の誘電体層３９と抵抗体層４０とがそれ
ぞれ積層されて並設されている。さらに、この第２の誘
電体層３９の上面上には、コンデンサ用の一対の電極の
一方の電極４１が形成される一方、抵抗体層４０の図中
左端部上面上には他方の電極４２がそれぞれ形成されて
コンデンサ２８に構成されている。この一方の電極４１
は導体パターン等によりゲート２２に電気的に接続さ
れ、他方の電極４２はダイオード２７のカソード電極３
７に接続されている。
【００４８】そして、抵抗体層４０の図中右端部上面上
には電極４３が形成されて上記抵抗２９に構成され、こ
の電極４３には直流電源３０（ＶＢ）が接続される。
には電極４３が形成されて上記抵抗２９に構成され、こ
の電極４３には直流電源３０（ＶＢ）が接続される。
【００４９】
【外３】
【００５０】しかし、逆極性のダイオード２７の印加電
圧がゲート２２とドレイン２３間の電位差Ｖにほぼ等し
くなるように、外部電源３０（ＶＢ）により、このダイ
オード２７を逆バイアスし、しかも、このダイオード２
７のＣ−Ｖ特性は等価ダイオード２６のものと類似して
いるので、ゲート２２とドレイン２３間の総帰還容量Ｃ
Ｆ（Ｖ）は次の数（４）式で表わされる。
圧がゲート２２とドレイン２３間の電位差Ｖにほぼ等し
くなるように、外部電源３０（ＶＢ）により、このダイ
オード２７を逆バイアスし、しかも、このダイオード２
７のＣ−Ｖ特性は等価ダイオード２６のものと類似して
いるので、ゲート２２とドレイン２３間の総帰還容量Ｃ
Ｆ（Ｖ）は次の数（４）式で表わされる。
【００５１】
【数４】
【００５２】そして、ゲート２２に信号が入力されて、
ゲート２２とドレイン２３間の電位差ＶがΔＶだけ変化
した時の総帰還容量ＣＦ（Ｖ＋ΔＶ）は次の数（５）式
で示すようになる。
ゲート２２とドレイン２３間の電位差ＶがΔＶだけ変化
した時の総帰還容量ＣＦ（Ｖ＋ΔＶ）は次の数（５）式
で示すようになる。
【００５３】
【数５】
【００５４】したがって、ゲート・ドレイン間の総帰還
容量ＣＦ自体はほぼ倍となるが、逆極性のダイオード２
７の容量変化の方向が等価ダイオード２６の容量変化の
方向とほぼ対称的に逆向きであるので、ゲート２２に信
号が入力されても帰還容量の変化を低減することができ
る。
容量ＣＦ自体はほぼ倍となるが、逆極性のダイオード２
７の容量変化の方向が等価ダイオード２６の容量変化の
方向とほぼ対称的に逆向きであるので、ゲート２２に信
号が入力されても帰還容量の変化を低減することができ
る。
【００５５】このために、これら帰還容量の変化に起因
する出力信号の波形歪み、特に二次非対称波形歪みを低
減させることができる。
する出力信号の波形歪み、特に二次非対称波形歪みを低
減させることができる。
【００５６】また、逆極性のダイオード２７をｎチャネ
ル３２の近傍に配置することにより、広い範囲の入力電
力、周波数範囲および温度範囲に亘って波形歪みを低減
することができる。
ル３２の近傍に配置することにより、広い範囲の入力電
力、周波数範囲および温度範囲に亘って波形歪みを低減
することができる。
【００５７】図３は図１で示すＦＥＴ２１をｎチャネル
ＭＥＳＦＥＴ２１Ｂに構成した場合の第３の実施形態の
要部縦断面図である。このＭＥＳＦＥＴ２１Ｂは上記Ｊ
ＦＥＴ２１ＡのＰ型サブストレート３１を絶縁サブスト
レート（Ｉ）に置換する一方、ｎチャネル３２中のＰ型
部３３を省略してＭＥＳ型に構成することにより、ゲー
ト２２とドレイン２３間の等価ダイオード２６をショッ
トキーバリアダイオードに形成する点に特徴があり、こ
れ以外の構成は波形歪み低減回路２５も含めて同様であ
る。
ＭＥＳＦＥＴ２１Ｂに構成した場合の第３の実施形態の
要部縦断面図である。このＭＥＳＦＥＴ２１Ｂは上記Ｊ
ＦＥＴ２１ＡのＰ型サブストレート３１を絶縁サブスト
レート（Ｉ）に置換する一方、ｎチャネル３２中のＰ型
部３３を省略してＭＥＳ型に構成することにより、ゲー
ト２２とドレイン２３間の等価ダイオード２６をショッ
トキーバリアダイオードに形成する点に特徴があり、こ
れ以外の構成は波形歪み低減回路２５も含めて同様であ
る。
【００５８】したがって、このＭＥＳＦＥＴ２１Ｂによ
っても出力信号の波形歪み、特に二次非対称波形歪みを
高周波高広帯域かつ高出力域で低減することができる。
っても出力信号の波形歪み、特に二次非対称波形歪みを
高周波高広帯域かつ高出力域で低減することができる。
【００５９】図４は本発明の第４の実施形態に係る半導
体装置の要部縦断面図、図５はその半導体装置のソース
接地動作時の等価回路図であり、この半導体装置はディ
プレッション型ＭＯＳＦＥＴ２１Ｃに波形歪み低減回路
４７をワンチップで一体に形成している点に特徴があ
る。
体装置の要部縦断面図、図５はその半導体装置のソース
接地動作時の等価回路図であり、この半導体装置はディ
プレッション型ＭＯＳＦＥＴ２１Ｃに波形歪み低減回路
４７をワンチップで一体に形成している点に特徴があ
る。
【００６０】このディプレッション型ＭＯＳＦＥＴ２１
Ｃはｎ型半導体よりなるｎ型サブストレート４４の図中
上端部に、ｐ型半導体よりなるｐチャネル４５を、その
上面がｎ型サブストレート４４の図中上面とほぼ面一に
なるように形成している。
Ｃはｎ型半導体よりなるｎ型サブストレート４４の図中
上端部に、ｐ型半導体よりなるｐチャネル４５を、その
上面がｎ型サブストレート４４の図中上面とほぼ面一に
なるように形成している。
【００６１】このｐチャネル４５の上面上には所要大の
絶縁酸化膜４６ａを形成し、この絶縁酸化膜４６ａの上
面上にはゲート２２（Ｇ）の電極を金属蒸着等により形
成している。
絶縁酸化膜４６ａを形成し、この絶縁酸化膜４６ａの上
面上にはゲート２２（Ｇ）の電極を金属蒸着等により形
成している。
【００６２】このゲート２２の両側ではソース２４
（Ｓ）とドレイン２３（Ｄ）の電極とをｐチャネル４５
の上面上に密着させて金属蒸着等によりそれぞれ配設し
ている。したがって、ゲート２２の電極とｐチャネル４
５との間には絶縁酸化膜４６ａを介して等価ＭＯＳ（Me
tal-Oxide-Semiconductor ）ダイオード２２ａが形成さ
れる。
（Ｓ）とドレイン２３（Ｄ）の電極とをｐチャネル４５
の上面上に密着させて金属蒸着等によりそれぞれ配設し
ている。したがって、ゲート２２の電極とｐチャネル４
５との間には絶縁酸化膜４６ａを介して等価ＭＯＳ（Me
tal-Oxide-Semiconductor ）ダイオード２２ａが形成さ
れる。
【００６３】そして、このｎ型サブストレート４４の上
端部には、ＭＯＳ型ＦＥＴ２１Ｃの近傍側方にて波形歪
み低減回路４７を配設してワンチップで一体に形成して
いる。波形歪み低減回路４７はｎ型サブストレート４４
の上端部に、ＭＯＳ型ＦＥＴ２１Ｃの近傍にて第２のＭ
ＯＳダイオード４８を配設している。
端部には、ＭＯＳ型ＦＥＴ２１Ｃの近傍側方にて波形歪
み低減回路４７を配設してワンチップで一体に形成して
いる。波形歪み低減回路４７はｎ型サブストレート４４
の上端部に、ＭＯＳ型ＦＥＴ２１Ｃの近傍にて第２のＭ
ＯＳダイオード４８を配設している。
【００６４】第２のＭＯＳダイオード４８は上記ＭＯＳ
ＦＥＴ２１の近傍側方にて、サブストレート４４に、ｐ
型半導体よりなる第２のｐ型部４９を、その上面がサブ
ストレート４４の上面とほぼ面一となるように形成して
いる。この第２のｐ型部４９の上面上には、直接第１の
電極５０を金属蒸着等により形成する一方、所要大の絶
縁酸化膜４６ｂを介して第２の電極５１を金属蒸着等に
より形成している。
ＦＥＴ２１の近傍側方にて、サブストレート４４に、ｐ
型半導体よりなる第２のｐ型部４９を、その上面がサブ
ストレート４４の上面とほぼ面一となるように形成して
いる。この第２のｐ型部４９の上面上には、直接第１の
電極５０を金属蒸着等により形成する一方、所要大の絶
縁酸化膜４６ｂを介して第２の電極５１を金属蒸着等に
より形成している。
【００６５】これにより、第２の電極５１（Metal ）
と、絶縁酸化膜４６ｂ（Oxide ）と、ｐ型部４９（Semi
conductor ）の３層により第２のＭＯＳダイオード４８
が形成される。この第２のＭＯＳダイオード４８の第２
の電極５１には図示しない導体パターン等によりＭＯＳ
ＦＥＴ２１Ｃのドレイン２３が電気的に接続されてい
る。
と、絶縁酸化膜４６ｂ（Oxide ）と、ｐ型部４９（Semi
conductor ）の３層により第２のＭＯＳダイオード４８
が形成される。この第２のＭＯＳダイオード４８の第２
の電極５１には図示しない導体パターン等によりＭＯＳ
ＦＥＴ２１Ｃのドレイン２３が電気的に接続されてい
る。
【００６６】さらに、この第２のＭＯＳダイオード４８
の側方では、ｎ型サブストレート４４の上面上に、第１
の誘電体層５２を介して第２の誘電体層５３と抵抗体層
５４とがそれぞれ積層されて並設されている。さらに、
この第２の誘電体層５３の上面上には、コンデンサ用の
一対の電極の一方の電極５５が形成される一方、抵抗体
層５４の図中左端部上面上には他方の電極５６がそれぞ
れ形成されてコンデンサ５７に構成されている。この一
方の電極５５は図示しない導体パターン等によりＭＯＳ
ＦＥＴ２１Ｃのゲート２２に電気的に接続され、他方の
電極５６は第２のＭＯＳダイオード４８の第１の電極５
０に導体パターン等により電気的に接続されている。
の側方では、ｎ型サブストレート４４の上面上に、第１
の誘電体層５２を介して第２の誘電体層５３と抵抗体層
５４とがそれぞれ積層されて並設されている。さらに、
この第２の誘電体層５３の上面上には、コンデンサ用の
一対の電極の一方の電極５５が形成される一方、抵抗体
層５４の図中左端部上面上には他方の電極５６がそれぞ
れ形成されてコンデンサ５７に構成されている。この一
方の電極５５は図示しない導体パターン等によりＭＯＳ
ＦＥＴ２１Ｃのゲート２２に電気的に接続され、他方の
電極５６は第２のＭＯＳダイオード４８の第１の電極５
０に導体パターン等により電気的に接続されている。
【００６７】そして、抵抗体層５４の図中右端部上面上
には電極５８が金属蒸着等により形成されて、抵抗５９
に構成され、この電極５８には直流電源６０（ＶＣ）が
電気的に接続される。なお、上記ｎ型サブストレート４
４、ｐチャネル４５および第２のｐ型部はその半導体を
ｐ型またはｎ型にそれぞれ置換してもよい。
には電極５８が金属蒸着等により形成されて、抵抗５９
に構成され、この電極５８には直流電源６０（ＶＣ）が
電気的に接続される。なお、上記ｎ型サブストレート４
４、ｐチャネル４５および第２のｐ型部はその半導体を
ｐ型またはｎ型にそれぞれ置換してもよい。
【００６８】図５はこのように構成された半導体装置の
ソース接地動作時の等価回路図であり、ディプレッショ
ン型ＭＯＳＦＥＴ２１Ｃのゲート２２とドレイン２３と
の間に、波形歪み低減回路４７を介在させている状態を
示している。
ソース接地動作時の等価回路図であり、ディプレッショ
ン型ＭＯＳＦＥＴ２１Ｃのゲート２２とドレイン２３と
の間に、波形歪み低減回路４７を介在させている状態を
示している。
【００６９】そして、この波形歪み低減回路４７の等価
回路は上記コンデンサ５７（Ｃ１）に第２のＭＯＳダイ
オード４８の等価容量６１（Ｃ２）を直列に接続し、こ
れらコンデンサ５７と第２のＭＯＳダイオード４８の等
価容量６１との接続部には抵抗５９を介して直流電源６
０を電気的に接続している。直流電源６０はドレイン２
３の印加電圧（ＶＤ）の２倍（２ＶＤ）からゲート２２
の印加電圧（ＶＧ）と同等程度の電圧を印加するように
なっている。
回路は上記コンデンサ５７（Ｃ１）に第２のＭＯＳダイ
オード４８の等価容量６１（Ｃ２）を直列に接続し、こ
れらコンデンサ５７と第２のＭＯＳダイオード４８の等
価容量６１との接続部には抵抗５９を介して直流電源６
０を電気的に接続している。直流電源６０はドレイン２
３の印加電圧（ＶＤ）の２倍（２ＶＤ）からゲート２２
の印加電圧（ＶＧ）と同等程度の電圧を印加するように
なっている。
【００７０】また、ＭＯＳＦＥＴ２１Ｃのゲート２２と
ｐチャネル４５との間には等価ＭＯＳダイオード２２ａ
が形成され、この等価ＭＯＳダイオード２２ａには等価
容量Ｃｄｇが形成される。
ｐチャネル４５との間には等価ＭＯＳダイオード２２ａ
が形成され、この等価ＭＯＳダイオード２２ａには等価
容量Ｃｄｇが形成される。
【００７１】したがって、直流電源６０から第２のＭＯ
Ｓダイオード４８に、その電極間電圧がＭＯＳＦＥＴ２
１Ｃのゲート２２・ドレイン２３間の電位差にほぼ等し
くなるようにほぼ２ＶＤ〜ＶＧ程度の電圧を印加する
と、ゲート２２・ドレイン２３間の総帰還容量ＣＦは次
の数（６）式で表わされる。
Ｓダイオード４８に、その電極間電圧がＭＯＳＦＥＴ２
１Ｃのゲート２２・ドレイン２３間の電位差にほぼ等し
くなるようにほぼ２ＶＤ〜ＶＧ程度の電圧を印加する
と、ゲート２２・ドレイン２３間の総帰還容量ＣＦは次
の数（６）式で表わされる。
【００７２】
【数６】
【００７３】また、ゲート・ドレイン間の電位差がΔＶ
だけ変化した時、上記容量ＣＦは次の数（７）式で表わ
される。
だけ変化した時、上記容量ＣＦは次の数（７）式で表わ
される。
【００７４】
【数７】
【００７５】そして、この数（７）式はＭＯＳＦＥＴ２
１Ｃの動作領域において、Ｃ（｜Ｖ｜）は｜Ｖ｜による
単調減少かつ連続な関数であるので、次の数（８）式の
ように近似することができる。
１Ｃの動作領域において、Ｃ（｜Ｖ｜）は｜Ｖ｜による
単調減少かつ連続な関数であるので、次の数（８）式の
ように近似することができる。
【００７６】
【数８】
【００７７】
【数９】
【００７８】したがって、ゲート２２に入力信号が入力
しても帰還容量の変化を縮小することができるので、ド
レイン２３からの出力信号の２次非対称波形歪みを低減
することができる。しかも、第２のＭＯＳダイオード４
８の物理的諸元をゲート・チャネル間の等価ＭＯＳダイ
オードと類似にし、かつ、この第２のＭＯＳダイオード
４８をｐチャネル４５の近傍に配置することにより、広
い入力電力および周波数範囲、かつ広い温度範囲で上記
２次非対照振幅歪みを低減することができる。
しても帰還容量の変化を縮小することができるので、ド
レイン２３からの出力信号の２次非対称波形歪みを低減
することができる。しかも、第２のＭＯＳダイオード４
８の物理的諸元をゲート・チャネル間の等価ＭＯＳダイ
オードと類似にし、かつ、この第２のＭＯＳダイオード
４８をｐチャネル４５の近傍に配置することにより、広
い入力電力および周波数範囲、かつ広い温度範囲で上記
２次非対照振幅歪みを低減することができる。
【００７９】
【発明の効果】以上説明したように、本願の請求項１に
記載の半導体装置によれば、電界効果トランジスタのソ
ース接地動作時、ゲートとドレイン間の等価ダイオード
と逆極性のダイオードがそれぞれ逆バイアスされるの
で、これら等価ダイオードと逆極性のダイオードとには
それぞれ接合容量が発生し、これら接合容量はドレイン
からゲートの帰還容量として作用する。
記載の半導体装置によれば、電界効果トランジスタのソ
ース接地動作時、ゲートとドレイン間の等価ダイオード
と逆極性のダイオードがそれぞれ逆バイアスされるの
で、これら等価ダイオードと逆極性のダイオードとには
それぞれ接合容量が発生し、これら接合容量はドレイン
からゲートの帰還容量として作用する。
【００８０】しかし、これら両ダイオードの極性は相互
に逆極性であるので、これら両ダイオードの容量変化の
方向が逆向きであり、互いに打ち消し合う。このため
に、ゲートに信号が入力されてもゲートとドレイン間の
総帰還容量の変化を低減することができるので、この帰
還容量の変化に伴う出力信号の波形歪みを低減させるこ
とができる。したがって、逆極性のダイオードとして等
価ダイオードのＣ−Ｖ（容量・電圧）特性と類似のダイ
オードを使用し、この逆極性のダイオードの印加電圧が
ゲートとドレイン間の電位差とほぼ等しくなるように逆
バイアスすることにより、さらに出力信号の二次対称波
形歪みを低減して出力信号の二次対称性を向上させるこ
とができる。
に逆極性であるので、これら両ダイオードの容量変化の
方向が逆向きであり、互いに打ち消し合う。このため
に、ゲートに信号が入力されてもゲートとドレイン間の
総帰還容量の変化を低減することができるので、この帰
還容量の変化に伴う出力信号の波形歪みを低減させるこ
とができる。したがって、逆極性のダイオードとして等
価ダイオードのＣ−Ｖ（容量・電圧）特性と類似のダイ
オードを使用し、この逆極性のダイオードの印加電圧が
ゲートとドレイン間の電位差とほぼ等しくなるように逆
バイアスすることにより、さらに出力信号の二次対称波
形歪みを低減して出力信号の二次対称性を向上させるこ
とができる。
【００８１】請求項２記載の半導体装置によれば、逆極
性のダイオードに、その印加電圧がゲートとドレイン間
の電位差にほぼ等しくなるように逆バイアスを抵抗また
はインダクタを介して直流電源により印加することがで
きる。このために、請求項１の発明と同様の作用によ
り、ゲートとドレイン間の帰還容量の変化を低減して出
力信号の波形歪み、特に二次非対称波形歪みを低減させ
ることができる。
性のダイオードに、その印加電圧がゲートとドレイン間
の電位差にほぼ等しくなるように逆バイアスを抵抗また
はインダクタを介して直流電源により印加することがで
きる。このために、請求項１の発明と同様の作用によ
り、ゲートとドレイン間の帰還容量の変化を低減して出
力信号の波形歪み、特に二次非対称波形歪みを低減させ
ることができる。
【００８２】請求項３記載の半導体装置によれば、ディ
プレッション型ＭＯＳ電界効果トランジスタのソース接
地動作時、ゲートとドレイン間に、これら両者間の等価
ＭＯＳダイオードの等価容量と逆極性の等価容量を発生
するＭＯＳダイオードを設けたので、これら等価容量は
ドレインからゲートへの帰還容量として作用する。
プレッション型ＭＯＳ電界効果トランジスタのソース接
地動作時、ゲートとドレイン間に、これら両者間の等価
ＭＯＳダイオードの等価容量と逆極性の等価容量を発生
するＭＯＳダイオードを設けたので、これら等価容量は
ドレインからゲートへの帰還容量として作用する。
【００８３】しかし、これら両等価容量の極性は相互に
逆極性であるので、これら両容量の変化の方向も逆向き
であり、互いに打ち消し合う。このために、ゲートに信
号が入力されてもゲートとドレイン間の総帰還容量の変
化を低減することができるので、この帰還容量の変化に
伴う出力信号の波形歪みを低減させることができる。し
たがって、ＭＯＳダイオードを、ゲート・ドレイン間の
等価ＭＯＳダイオードのＣ−Ｖ（容量−電圧）特性と類
似のダイオードに形成し、このＭＯＳダイオードの印加
電圧がゲートとドレイン間の電位差とほぼ等しくなるよ
うに逆バイアスすることにより、さらに出力信号の二次
対称波形歪みを低減して出力信号の二次対称性を向上さ
せることができる。
逆極性であるので、これら両容量の変化の方向も逆向き
であり、互いに打ち消し合う。このために、ゲートに信
号が入力されてもゲートとドレイン間の総帰還容量の変
化を低減することができるので、この帰還容量の変化に
伴う出力信号の波形歪みを低減させることができる。し
たがって、ＭＯＳダイオードを、ゲート・ドレイン間の
等価ＭＯＳダイオードのＣ−Ｖ（容量−電圧）特性と類
似のダイオードに形成し、このＭＯＳダイオードの印加
電圧がゲートとドレイン間の電位差とほぼ等しくなるよ
うに逆バイアスすることにより、さらに出力信号の二次
対称波形歪みを低減して出力信号の二次対称性を向上さ
せることができる。
【００８４】請求項４記載の半導体装置によれば、ＭＯ
Ｓダイオードに、その印加電圧がゲートとドレイン間の
等価ＭＯＳダイオードの電位差にほぼ等しくなるように
逆バイアスを抵抗またはインダクタを介して直流電源に
より印加することができる。このために、請求項３の発
明と同様の作用により、ゲートとドレイン間の帰還容量
の変化を低減して出力信号の波形歪み、特に二次非対称
波形歪みを低減させることができる。
Ｓダイオードに、その印加電圧がゲートとドレイン間の
等価ＭＯＳダイオードの電位差にほぼ等しくなるように
逆バイアスを抵抗またはインダクタを介して直流電源に
より印加することができる。このために、請求項３の発
明と同様の作用により、ゲートとドレイン間の帰還容量
の変化を低減して出力信号の波形歪み、特に二次非対称
波形歪みを低減させることができる。
【００８５】請求項５記載の半導体装置によれば、ＭＯ
Ｓダイオードを含む波形歪み低減手段を、デレッション
型ＭＯＳＦＥＴ等の電界効果型トランジスタのサブスト
レートに一体に形成してワンチップに形成しているの
で、ＭＯＳダイオードとゲート・ドレイン間の等価ＭＯ
ＳダイオードとのＣ−Ｖ（容量−電圧）特性等の物理的
諸元をほぼ同様に形成することができる。このために、
ＭＯＳダイオードと等価ＭＯＳダイオードにおける逆向
きの両容量の変化をさらに等しくできるので、ゲートと
ドレイン間の帰還容量の変化をさらに低減して出力信号
の二次非対称歪みをさらに低減させることができる。
Ｓダイオードを含む波形歪み低減手段を、デレッション
型ＭＯＳＦＥＴ等の電界効果型トランジスタのサブスト
レートに一体に形成してワンチップに形成しているの
で、ＭＯＳダイオードとゲート・ドレイン間の等価ＭＯ
ＳダイオードとのＣ−Ｖ（容量−電圧）特性等の物理的
諸元をほぼ同様に形成することができる。このために、
ＭＯＳダイオードと等価ＭＯＳダイオードにおける逆向
きの両容量の変化をさらに等しくできるので、ゲートと
ドレイン間の帰還容量の変化をさらに低減して出力信号
の二次非対称歪みをさらに低減させることができる。
【００８６】請求項６記載の増幅器によれば、出力側の
ドレインと入力側のゲート間の帰還容量の変化を低減し
て出力信号の二次非対称波形歪み等の波形歪みを低減さ
せることができる請求項１ないし５のいずれか一記載の
半導体装置を増幅素子として使用するので、入力信号が
ゲートに重畳されたときの帰還回路の容量変化を低減し
て二次非対称波形歪み等の波形歪みを低減することがで
きる。
ドレインと入力側のゲート間の帰還容量の変化を低減し
て出力信号の二次非対称波形歪み等の波形歪みを低減さ
せることができる請求項１ないし５のいずれか一記載の
半導体装置を増幅素子として使用するので、入力信号が
ゲートに重畳されたときの帰還回路の容量変化を低減し
て二次非対称波形歪み等の波形歪みを低減することがで
きる。
【図１】本発明の第１の実施形態に係る半導体装置の等
価回路図。
価回路図。
【図２】図１で示す実施形態をｎチャネルＪ型ＦＥＴに
適用した場合の要部縦断面図。
適用した場合の要部縦断面図。
【図３】本発明の第２の実施形態に係る半導体装置の要
部縦断面図。
部縦断面図。
【図４】本発明の第３の実施形態に係る半導体装置の要
部縦断面図。
部縦断面図。
【図５】図４で示す半導体装置のソース接地動作時の等
価回路図。
価回路図。
【図６】従来のｎチャネルＪＦＥＴの部分縦断面図。
【図７】従来のｎチャネルＭＥＳＦＥＴの部分縦断面
図。
図。
【図８】従来のディプレッション型ＭＯＳＦＥＴの部分
縦断面図。
縦断面図。
【図９】図６で示す従来のｎチャネルプレーナＪ型ＦＥ
Ｔと図７で示す従来のｎチャネルＭＥＳＦＥＴのソース
接地動作時の等価回路図。
Ｔと図７で示す従来のｎチャネルＭＥＳＦＥＴのソース
接地動作時の等価回路図。
【図１０】図８で示す従来のディプレッション型ＭＯＳ
ＦＥＴのソース接地動作時の等価回路図。
ＦＥＴのソース接地動作時の等価回路図。
２１ ＦＥＴ（電界効果トランジスタ） ２１Ａ ＪＦＥＴ ２１Ｂ ＭＥＳＦＥＴ ２１Ｃ ＭＯＳＦＥＴ ２２ ゲート ２３ ドレイン ２４ ソース ２５，４７ 波形歪み低減回路 ２６ 等価ダイオード ２７ 逆極性のダイオード ２８ コンデンサ ２９ 抵抗 ３０ 直流電源 ４８ 第２のＭＯＳダイオード
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｆ 1/34 // Ｈ０３Ｆ 3/60 (72)発明者 鈴木 俊也 東京都品川区東品川四丁目３番１号 東芝 ライテック株式会社内
Claims (6)
- 【請求項１】 ゲート、ソースおよびドレインを有する
電界効果トランジスタと；ゲートとドレイン間の等価ダ
イオードに、逆極性となるように並列に接続されて逆バ
イアスされるダイオードを有する波形歪み低減手段を具
備していることを特徴とする半導体装置。 - 【請求項２】 波形歪み低減手段は、電界効果トランジ
スタのゲートとドレイン間の等価トランジスタに並列に
接続される逆極性のダイオードとコンデンサとの直列回
路と；このコンデンサとダイオードとの接続部に抵抗ま
たはインダクタを介して接続される直流電源と；を具備
していることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 ゲート、ソースおよびドレインを有する
ディプレッション型ＭＯＳ電界効果トランジスタと；ゲ
ートとドレインとの間に、これらゲートとドレイン間の
等価容量に対して逆極性となるように逆バイアスされる
等価容量を生ずるＭＯＳダイオードを有する波形歪み低
減手段を具備していることを特徴とする半導体装置。 - 【請求項４】 波形歪み低減手段は、ディプレッション
型ＭＯＳ電界効果トランジスタのゲートとドレインとの
間に介在されるコンデンサとＭＯＳダイオードとの直列
回路と；このコンデンサとＭＯＳダイオードとの接続部
に抵抗またはインダクタを介して接続される直流電源
と；を具備していることを特徴とする請求項３記載の半
導体装置。 - 【請求項５】 波形歪み低減手段は、電界効果トランジ
スタのサブストレートに一体に形成されていることを特
徴とする請求項１ないし４のいずれか一記載の半導体装
置。 - 【請求項６】 請求項１ないし５のいずれか一記載の半
導体装置と；電界効果トランジスタのゲートとドレイン
間に挿入された帰還回路と；を具備していることを特徴
とする増幅器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235103A JPH1174367A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置及び増幅器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9235103A JPH1174367A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置及び増幅器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174367A true JPH1174367A (ja) | 1999-03-16 |
Family
ID=16981110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9235103A Pending JPH1174367A (ja) | 1997-08-29 | 1997-08-29 | 半導体装置及び増幅器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174367A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603343B2 (en) | 2001-12-18 | 2003-08-05 | Mitsubishi Denki Kabushiki Kaisha | Phase correction circuit for transistor using high-frequency signal |
| JP2012129635A (ja) * | 2010-12-13 | 2012-07-05 | Fujitsu Ltd | 増幅回路 |
| JP2018186376A (ja) * | 2017-04-25 | 2018-11-22 | 新日本無線株式会社 | 増幅回路 |
-
1997
- 1997-08-29 JP JP9235103A patent/JPH1174367A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6603343B2 (en) | 2001-12-18 | 2003-08-05 | Mitsubishi Denki Kabushiki Kaisha | Phase correction circuit for transistor using high-frequency signal |
| JP2012129635A (ja) * | 2010-12-13 | 2012-07-05 | Fujitsu Ltd | 増幅回路 |
| JP2018186376A (ja) * | 2017-04-25 | 2018-11-22 | 新日本無線株式会社 | 増幅回路 |
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